JPH03222369A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH03222369A JPH03222369A JP918590A JP918590A JPH03222369A JP H03222369 A JPH03222369 A JP H03222369A JP 918590 A JP918590 A JP 918590A JP 918590 A JP918590 A JP 918590A JP H03222369 A JPH03222369 A JP H03222369A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は薄膜トランジスタ（ｔｈｉｎ ｆ’ｉ１ｍ ｔ
ｒａｎｓｉｓＬｏｒ）及びその製造方法に関するもので
、特に多重のゲート絶縁層を有することにより、要素間
のショットに伴う不良化か防止されるように構成された
薄膜）・ランンスタ及びその製造方法に関する。
ｒａｎｓｉｓＬｏｒ）及びその製造方法に関するもので
、特に多重のゲート絶縁層を有することにより、要素間
のショットに伴う不良化か防止されるように構成された
薄膜）・ランンスタ及びその製造方法に関する。
（従来の技術〉
一般的に低電圧、低消費電力、軽量薄型の特徴を保り一
する薄膜トランジスタは、波体のような流動性を有しな
がら、光学的には結局の如く規則性（ｒｅｇｕｒａｌ
１ｃｙ）及び異方性（ａｎｉｓｏＬｒｏｐｙ）を表わす
ｉＤＨ＋表示素子（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄ
］５ｐｌａｙ ｄｅｖｉｃｅ）のスイッチンク素子とし
て使用されることもある（Ｆｌａｔ Ｐａｎｅｌ Ｄｉ
ｓｐｌａｙｓ ＆Ｃｒｔｓ、 Ｔａｎｎａｓ、 ｌ５Ｂ
Ｎ ０−０４４２−２８２５０−８参照）。
する薄膜トランジスタは、波体のような流動性を有しな
がら、光学的には結局の如く規則性（ｒｅｇｕｒａｌ
１ｃｙ）及び異方性（ａｎｉｓｏＬｒｏｐｙ）を表わす
ｉＤＨ＋表示素子（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄ
］５ｐｌａｙ ｄｅｖｉｃｅ）のスイッチンク素子とし
て使用されることもある（Ｆｌａｔ Ｐａｎｅｌ Ｄｉ
ｓｐｌａｙｓ ＆Ｃｒｔｓ、 Ｔａｎｎａｓ、 ｌ５Ｂ
Ｎ ０−０４４２−２８２５０−８参照）。
このような従来の薄膜トランジスタは、第１図に図示さ
れたような単層構造を有し、基板１に所定のパターンに
よるゲート電極２の−に層に絶縁層３′が全面的に形成
され、その上には半導体層６とソース電極７とドレイン
電極４とが積層形成される。この時、ソース電極７とド
レイン電極４は半導体層６に対してオーム層（ｏｈｍｉ
ｃ １ａｙｅｒ ） ５を通じて接触される。
れたような単層構造を有し、基板１に所定のパターンに
よるゲート電極２の−に層に絶縁層３′が全面的に形成
され、その上には半導体層６とソース電極７とドレイン
電極４とが積層形成される。この時、ソース電極７とド
レイン電極４は半導体層６に対してオーム層（ｏｈｍｉ
ｃ １ａｙｅｒ ） ５を通じて接触される。
このような：４膜トランジスタの製造工程は、複合的な
浦膜処理工程を伴うが、これを簡単に説明すれば次の通
りである。
浦膜処理工程を伴うが、これを簡単に説明すれば次の通
りである。
基板１の上に第１の金属薄膜形成下栓と所定のエツチン
グ工程を介して所定パターンのゲート電極２を形成した
後、これの」二部層にａ−ＳｉＮ：Ｈ薄膜からなるゲー
ト絶縁層３′を全面的に形成し、半導体層６に加工され
るａ−８ｉ：Ｈ薄膜と、オーム層５に加工されるべきｎ
”ａ−８ｉ：Ｈ膜を、順次化学反応気相装置（ｐｌａｓ
ｍａ ｅｎｈａｎｓｍｅｎＬｖａｐｏｒ ｄｅｓｐｏｓ
ｉｔｉｏｎ；ＰＥＣＶＤ ）で連続蒸着する。
グ工程を介して所定パターンのゲート電極２を形成した
後、これの」二部層にａ−ＳｉＮ：Ｈ薄膜からなるゲー
ト絶縁層３′を全面的に形成し、半導体層６に加工され
るａ−８ｉ：Ｈ薄膜と、オーム層５に加工されるべきｎ
”ａ−８ｉ：Ｈ膜を、順次化学反応気相装置（ｐｌａｓ
ｍａ ｅｎｈａｎｓｍｅｎＬｖａｐｏｒ ｄｅｓｐｏｓ
ｉｔｉｏｎ；ＰＥＣＶＤ ）で連続蒸着する。
そして、これに次いて上記ａ−５ｉ：Ｈ薄膜とｎ＋ａ−
８ｉ：Ｈ薄膜を光蝕刻法（ｐｈｏｔｏｌ ｉ Ｌｈｏｇ
ｒａｐｙ ）を利用して半導体層６を完成し、この時に
オーム層５は半導体層６と同じパターンを６するように
する。そして半導体層６と絶縁層３−の上部層に金属薄
膜を全面的に形成した後、これをエツチング加工してソ
ース電極７とドレイン電極４とを完成する。最終的にソ
ース電極７とドレイン電極４間のチャネルを通じて露出
される上記ｎ＋ａ−５ｉ：Ｈ薄膜の一側部位を乾式エソ
チンク法て除去してオーム層５を完成する。
８ｉ：Ｈ薄膜を光蝕刻法（ｐｈｏｔｏｌ ｉ Ｌｈｏｇ
ｒａｐｙ ）を利用して半導体層６を完成し、この時に
オーム層５は半導体層６と同じパターンを６するように
する。そして半導体層６と絶縁層３−の上部層に金属薄
膜を全面的に形成した後、これをエツチング加工してソ
ース電極７とドレイン電極４とを完成する。最終的にソ
ース電極７とドレイン電極４間のチャネルを通じて露出
される上記ｎ＋ａ−５ｉ：Ｈ薄膜の一側部位を乾式エソ
チンク法て除去してオーム層５を完成する。
以りのような薄膜トランジスタを製造する過程において
、ゲート絶縁層３−をなすａ−ＳｉＮ：Ｈと半導体層６
とをなすａ−３ｉ：Ｈのエツチング速度が互いに同しで
あるので、オーム層５をなすｎ＋ａ−３ｉ：Ｈ薄膜と半
導体層６をなすａＳｉ：Ｈ薄膜をエツチングする時にゲ
ート絶縁層３−をなすａ−ＳｉＮ：Ｈ薄膜も同時にエツ
チングされるようになることにより、ゲート絶縁層３−
が部分的に過多エツチングされるようになる。
、ゲート絶縁層３−をなすａ−ＳｉＮ：Ｈと半導体層６
とをなすａ−３ｉ：Ｈのエツチング速度が互いに同しで
あるので、オーム層５をなすｎ＋ａ−３ｉ：Ｈ薄膜と半
導体層６をなすａＳｉ：Ｈ薄膜をエツチングする時にゲ
ート絶縁層３−をなすａ−ＳｉＮ：Ｈ薄膜も同時にエツ
チングされるようになることにより、ゲート絶縁層３−
が部分的に過多エツチングされるようになる。
このような場合、絶縁層３−は絶縁層としての機能を喪
失すようになり、後続工程を通じてドレイン電極４とソ
ース電極７とが形成されるようになるとゲート電極２と
ソース電極７間の接続による石絡（ｓｈｏｒｔ ）か発
生するようになる。
失すようになり、後続工程を通じてドレイン電極４とソ
ース電極７とが形成されるようになるとゲート電極２と
ソース電極７間の接続による石絡（ｓｈｏｒｔ ）か発
生するようになる。
（発叩が解決しようとする課題）
従って、本発明は上記の問題点を改善するためのもので
あって、電極間の巧絡が効果的に防止され得るように改
良された薄膜］・ランジスタ及びその製造方法を提供す
ることにその目的がある。
あって、電極間の巧絡が効果的に防止され得るように改
良された薄膜］・ランジスタ及びその製造方法を提供す
ることにその目的がある。
（課題を解決するための手段）
上記の目的を達成するために、本発明の薄膜トランジス
タは、ゲート電極、ソース電極、ドレイン電極、半導体
層及びゲート絶縁層を備え、特に」二部ゲート絶縁層が
素祠が異なる各市の絶縁月料からなる点にその特徴があ
る。
タは、ゲート電極、ソース電極、ドレイン電極、半導体
層及びゲート絶縁層を備え、特に」二部ゲート絶縁層が
素祠が異なる各市の絶縁月料からなる点にその特徴があ
る。
上記ＳｉＯ記の目的を達成する本発明の薄膜トランジス
タの製造方法は、ゲート絶縁層を形成する工程中、素材
が異なる絶縁性物質からなる膜形成下栓か含まれる点に
その特徴がある。
タの製造方法は、ゲート絶縁層を形成する工程中、素材
が異なる絶縁性物質からなる膜形成下栓か含まれる点に
その特徴がある。
（実施例）
以下、添付の図面を参照して本発明の実施例を詳しく説
明する。
明する。
（構造）
第２図に図示されたように本発明の薄膜トランジスタは
単層構造を有するが、基板１に所定のパターンによるゲ
ート電極２の上層に多層のゲート絶縁層（絶縁膜）３が
全面的に形成され、その十には半導体層６とソース電極
７とドレイン電極４とが積層形成される。この時にソー
ス電極７とドレイン電極４とは半導体−６に対してオー
ム層５を介して接触される。特に本発明の特徴的要素と
して、絶縁層は第１． ２． ３膜になるのであるか、
各膜はそれぞれエツチング速度が相対的に異なる素相か
らなる。
単層構造を有するが、基板１に所定のパターンによるゲ
ート電極２の上層に多層のゲート絶縁層（絶縁膜）３が
全面的に形成され、その十には半導体層６とソース電極
７とドレイン電極４とが積層形成される。この時にソー
ス電極７とドレイン電極４とは半導体−６に対してオー
ム層５を介して接触される。特に本発明の特徴的要素と
して、絶縁層は第１． ２． ３膜になるのであるか、
各膜はそれぞれエツチング速度が相対的に異なる素相か
らなる。
（製造方を去）
基板１上に第１の金属薄膜形成下栓と所定のエツチング
速度を通して、所定のパターンのゲート電極２を形成す
る。そして化学反応気相装改て基板温度３５０℃てＳ
ｉＨ４，Ｈｅ、Ｎ２Ｏガスを混合して４００−８００大
程度の厚さにＳ ｉＯ２からなる第１膜３１を形成する
。次いて温度２５０℃てＮＨ３とＳｉＨ４とを７：５の
割合で混合して２５００−３５００六程度の厚さにａ−
ＳｉＮ：Ｈからなる第２膜３２を形成する。そして１′
。
速度を通して、所定のパターンのゲート電極２を形成す
る。そして化学反応気相装改て基板温度３５０℃てＳ
ｉＨ４，Ｈｅ、Ｎ２Ｏガスを混合して４００−８００大
程度の厚さにＳ ｉＯ２からなる第１膜３１を形成する
。次いて温度２５０℃てＮＨ３とＳｉＨ４とを７：５の
割合で混合して２５００−３５００六程度の厚さにａ−
ＳｉＮ：Ｈからなる第２膜３２を形成する。そして１′
。
記の第１膜３１のような方法で第２膜３２の表面にＳｉ
Ｏ２からなる第３膜を形成する。これに次いで半導体層
６に加圧されるべきａ−３ｉ：ＨＡ’７膜とオーム層５
とに加工されるｎ”ａ−３ｉ：Ｈ薄膜とを、順次、化学
反応気相装改（ｐｌａｓｍａ ｅｎｈａｎｓｍｅｎｔ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）で連
続蒸着した後に、ａ−３ｉ：Ｈ薄膜とｎ十ａ−８ｉＨ薄
膜とを光蝕刻法（ｐｈｏｔｏｌ ｉｔｈｏｇｒａｐｙ
）を利用して半導体層６を完成し、この時にオーム層５
は半導体層６と同じパターンを有するようにする。そし
て半導体層６と絶縁層３の上部層にアルミニウム等の金
属薄膜を全面的に形成した後、これをエッチンク′加工
してソース電極７とドレイン電極４とを完成する。最終
的にソース電極７とドレイン電極４との間のチャネルを
通じて露出されるｎ” ａＳｉ：Ｈ薄膜の一部位を乾式
エツチング法で除去してオーム層５を完成する。
Ｏ２からなる第３膜を形成する。これに次いで半導体層
６に加圧されるべきａ−３ｉ：ＨＡ’７膜とオーム層５
とに加工されるｎ”ａ−３ｉ：Ｈ薄膜とを、順次、化学
反応気相装改（ｐｌａｓｍａ ｅｎｈａｎｓｍｅｎｔ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）で連
続蒸着した後に、ａ−３ｉ：Ｈ薄膜とｎ十ａ−８ｉＨ薄
膜とを光蝕刻法（ｐｈｏｔｏｌ ｉｔｈｏｇｒａｐｙ
）を利用して半導体層６を完成し、この時にオーム層５
は半導体層６と同じパターンを有するようにする。そし
て半導体層６と絶縁層３の上部層にアルミニウム等の金
属薄膜を全面的に形成した後、これをエッチンク′加工
してソース電極７とドレイン電極４とを完成する。最終
的にソース電極７とドレイン電極４との間のチャネルを
通じて露出されるｎ” ａＳｉ：Ｈ薄膜の一部位を乾式
エツチング法で除去してオーム層５を完成する。
上記のような工程を経て製造された薄膜トランジスタは
ゲート電極２とソース電極７との間に材質の異なる即ち
、エツチング速度が互いに異なる多層構造のゲート絶縁
層３が媒介されているので、オーム層５と半導体層６と
をエッチグする時、過多エツチングになり、複数のゲー
ト絶縁層を威す３個の膜３１．３２．３３中いずれかの
膜が部分的に過多エツチングされても、ゲート電極２と
ソース電極７とか巧絡されるおそれかなく、半導体屑６
とゲート電極２との間に０′／、評されるゲート絶縁屑
３を通して一定の厚さの隔離手段が形成されるので、絶
縁性が大きく向トされた薄膜］〜ランジスタが製造され
るようになる。
ゲート電極２とソース電極７との間に材質の異なる即ち
、エツチング速度が互いに異なる多層構造のゲート絶縁
層３が媒介されているので、オーム層５と半導体層６と
をエッチグする時、過多エツチングになり、複数のゲー
ト絶縁層を威す３個の膜３１．３２．３３中いずれかの
膜が部分的に過多エツチングされても、ゲート電極２と
ソース電極７とか巧絡されるおそれかなく、半導体屑６
とゲート電極２との間に０′／、評されるゲート絶縁屑
３を通して一定の厚さの隔離手段が形成されるので、絶
縁性が大きく向トされた薄膜］〜ランジスタが製造され
るようになる。
Ｌ記の如き多重のゲート絶縁層を有する薄膜トランジス
タを採用したｌ戊昂表示素子は、第３図に図示されたよ
うに、画素電極１０及び共通電極１３とｌ皮面配向膜１
１とが形成されたものであって、２枚の一定間隔て固定
されたガラス板１ａ、ｌｂ間に波高１５が注入される一
方、上部側ガラス板ｌａにはカラーフィルター１２及び
ブラックマドノックス１４か形成され、下部側ガラス板
１ｂには本発明の薄膜トランジスタが形成されて、画素
のスイッチンク素子として作用できるようになっている
。
タを採用したｌ戊昂表示素子は、第３図に図示されたよ
うに、画素電極１０及び共通電極１３とｌ皮面配向膜１
１とが形成されたものであって、２枚の一定間隔て固定
されたガラス板１ａ、ｌｂ間に波高１５が注入される一
方、上部側ガラス板ｌａにはカラーフィルター１２及び
ブラックマドノックス１４か形成され、下部側ガラス板
１ｂには本発明の薄膜トランジスタが形成されて、画素
のスイッチンク素子として作用できるようになっている
。
（発明の効果〉
ＩＺ述のように、本発明の薄膜トランジスタは、ゲート
電極とソース電極との間にそのエツチング速度が互いに
異なる多重の絶縁層を介在させることにより、製造上程
」二において、半導体層とオーム層とをエツチングする
時、ゲート電極とソース電極とか短絡されることを防止
することかできるばかりでなく、これを採用した液晶表
示素子などの信頼性及び品質の向上は勿論、製品の不良
率を減らすことができる長所を有する。
電極とソース電極との間にそのエツチング速度が互いに
異なる多重の絶縁層を介在させることにより、製造上程
」二において、半導体層とオーム層とをエツチングする
時、ゲート電極とソース電極とか短絡されることを防止
することかできるばかりでなく、これを採用した液晶表
示素子などの信頼性及び品質の向上は勿論、製品の不良
率を減らすことができる長所を有する。
第１図は従来の薄膜トランジスタの断面口、第２図は本
発明に基づく薄膜トランジスタの断面図、第３図は本発
明の薄膜トランジスタを適用した液晶表示素子の断面図
である。 １・・・・・・基板 ２・・・・・・ゲ
ート電極３・・・・・・ゲート絶縁層（絶縁膜）３１・
・・第１膜 ３２・・・第２膜３３・・・第
３膜 ４・・・・・・ドレイン電極５・
・・・・・オーム層 ６・・・・・・半導体
層７・・・・・・ソース電極 特許出聞人 三星電管株式会社
発明に基づく薄膜トランジスタの断面図、第３図は本発
明の薄膜トランジスタを適用した液晶表示素子の断面図
である。 １・・・・・・基板 ２・・・・・・ゲ
ート電極３・・・・・・ゲート絶縁層（絶縁膜）３１・
・・第１膜 ３２・・・第２膜３３・・・第
３膜 ４・・・・・・ドレイン電極５・
・・・・・オーム層 ６・・・・・・半導体
層７・・・・・・ソース電極 特許出聞人 三星電管株式会社
Claims (1)
- 【特許請求の範囲】 １、ゲート電極、ソース電極、ドレイン電極、半導体層
及びゲート絶縁層を備えた薄膜トランジスタにおいて、
上記ゲート絶縁層が素材が異なる多重の絶縁膜からなる
ことを特徴とする薄膜トランジスタ。 ２、上記絶縁膜が第１膜、第２膜、第３膜からなること
を特徴とする請求項１記載の薄膜トランジスタ。 ３、上記第１膜と第３膜とはＳｉＯ＿２からなり、第２
膜はａ−ＳｉＮ：Ｈからなることを特徴とする請求項２
記載の薄膜トランジスタ。 ４、第１膜、第３膜の厚さは４００〜８００Åであり、
第２膜の厚さは２５００〜３５００Åであることを特徴
とする請求項３記載の薄膜トランジスタ。 ５、ゲート電極、ソース電極、ドレイン電極、半導体層
及びゲート絶縁層を備えた薄膜トランジスタの製造方法
において、材質が異なる素材を多層に積層する膜形成工
程を通じて、上記ゲート絶縁層を形成するようにしたこ
とを特徴とする薄膜トランジスタの製造方法。 ６、上記ゲート絶縁層の形成工程が、基板温度３５０℃
でＳｉＨ＿４、Ｈｅ、Ｎ＿２Ｏガスを混合して４００〜
８００Å程度にＳｉＯ＿２を蒸着する第１膜形成段階と
、基板温度２５０℃でＮＨ＿３とＳｉＨ＿４とを７：５
に混合して上記ＳｉＯ＿２層上にａ−ＳｉＮ：Ｈを２５
００〜３５００Å程度に蒸着する第２膜形成段階と、上
記第１膜形成段階と略同一条件の第３膜形成段階とを含
むことを特徴とする請求項５記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP918590A JPH03222369A (ja) | 1990-01-18 | 1990-01-18 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP918590A JPH03222369A (ja) | 1990-01-18 | 1990-01-18 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222369A true JPH03222369A (ja) | 1991-10-01 |
Family
ID=11713480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP918590A Pending JPH03222369A (ja) | 1990-01-18 | 1990-01-18 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03222369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015130511A (ja) * | 2009-07-18 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086863A (ja) * | 1983-10-19 | 1985-05-16 | Fujitsu Ltd | 絶縁ゲ−ト型薄膜トランジスタ |
-
1990
- 1990-01-18 JP JP918590A patent/JPH03222369A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086863A (ja) * | 1983-10-19 | 1985-05-16 | Fujitsu Ltd | 絶縁ゲ−ト型薄膜トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015130511A (ja) * | 2009-07-18 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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