JP6622108B2 - 記憶装置 - Google Patents

Description

本発明は記憶装置に関する。

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。

シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）と、を組み合わせてデータの保持を可能にした記憶装置が注目されている（特許文献１、特許文献２参照）。

近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する記憶装置が求められている。そうした中で、前述した特許文献１及び特許文献２に記載の記憶装置では、多値のデータを記憶し、該データを読み出す構成について開示している。

なお、本明細書中において、多値のデータとは、２ビット（２^２＝４値）以上のデータを表す。

特開２０１２−２５６４００号公報 特開２０１４−１９９７０７号公報

例えば、特許文献１及び特許文献２に記載の記憶装置では、１つの保持ノードに、１つの多値データの書き込みを行っているが、多値データのビット数が増えると、それぞれのデータに対応する電位と電位の差が小さくなり、データを読み出す際の電位の判定が難しくなり、誤った値を読み出す可能性がある。また、保持ノードが１つのため、複数の多値データを同時に書き込むことができない。

本発明の一態様は、複数の多値データの書き込みと読み出しが可能な記憶装置を提供することを課題の一とする。また、本発明の一態様は、新規な記憶装置を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一態様は、第１乃至第５のトランジスタと、第１乃至第４の容量素子と、第１乃至第４のノードと、第１及び第２の配線と、を有する記憶装置である。前記第１のノードは、前記第１の容量素子の第１の端子及び前記第１のトランジスタのゲートに電気的に接続される。前記第２のノードは、前記第２の容量素子の第１の端子及び前記第２のトランジスタのゲートに電気的に接続される。前記第３のノードは、前記第３の容量素子の第１の端子及び前記第３のトランジスタのゲートに電気的に接続される。前記第４のノードは、前記第４の容量素子の第１の端子及び前記第４のトランジスタのゲートに電気的に接続される。前記第１のトランジスタは、前記第１の配線と前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第２のトランジスタは、前記第１のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第３のトランジスタは、前記第２のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第４のトランジスタは、前記第３のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第５のトランジスタは、前記第４のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第１のノードは、Ｊビット（Ｊは１以上の整数）のデータを保持する機能を有する。前記第２のノードは、Ｋビット（Ｋは１以上の整数）のデータを保持する機能を有する。前記第３のノードは、Ｌビット（Ｌは１以上の整数）のデータを保持する機能を有する。前記第４のノードは、Ｍビット（Ｍは１以上の整数）のデータを保持する機能を有する。前記第２乃至第５のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。

本発明の一態様は、メモリセルと、第１乃至第４の記憶回路と、第１及び第２の配線と、を有する記憶装置である。前記メモリセルは、第１乃至第５のトランジスタと、第１乃至第４の容量素子と、第１乃至第４のノードと、を有する。前記第１のノードは、前記第１の容量素子の第１の端子及び前記第１のトランジスタのゲートに電気的に接続される。前記第２のノードは、前記第２の容量素子の第１の端子及び前記第２のトランジスタのゲートに電気的に接続される。前記第３のノードは、前記第３の容量素子の第１の端子及び前記第３のトランジスタのゲートに電気的に接続される。前記第４のノードは、前記第４の容量素子の第１の端子及び前記第４のトランジスタのゲートに電気的に接続される。前記第１のトランジスタは、前記第１の配線と前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第２のトランジスタは、前記第１のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第３のトランジスタは、前記第２のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第４のトランジスタは、前記第３のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第５のトランジスタは、前記第４のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第１のノードは、Ｊビット（Ｊは１以上の整数）の第１のデータを保持する機能を有する。前記第２のノードは、Ｋビット（Ｋは１以上の整数）の第２のデータを保持する機能を有する。前記第３のノードは、Ｌビット（Ｌは１以上の整数）の第３のデータを保持する機能を有する。前記第４のノードは、Ｍビット（Ｍは１以上の整数）の第４のデータを保持する機能を有する。前記第２乃至第５のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。前記第１乃至第４の記憶回路は、前記第１の配線に電気的に接続される。前記第１乃至第４の記憶回路は、前記第２の配線に電気的に接続される。前記第１の記憶回路は、前記第１のデータを記憶する機能を有する。前記第２の記憶回路は、前記第２のデータを記憶する機能を有する。前記第３の記憶回路は、前記第３のデータを記憶する機能を有する。前記第４の記憶回路は、前記第４のデータを記憶する機能を有する。

上記態様において、前記第１乃至第４の記憶回路の何れか一は、第６及び第７のトランジスタと、第５の容量素子と、第５のノードと、を有することが好ましい。前記第５のノードは、前記第５の容量素子の第１の端子及び前記第６のトランジスタのゲートに電気的に接続される。前記第６のトランジスタは、前記第１の配線と前記第２の配線との導通又は非導通を制御する機能を有する。前記第７のトランジスタは、前記第５のノードと前記第２の配線との導通又は非導通を制御する機能を有する。前記第５のノードは、前記第１乃至第４のデータの何れか一を保持する機能を有する。前記第７のトランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。

上記態様は、第１の層と、前記第１の層の上に設けられた第２の層と、前記第２の層の上に設けられた第３の層と、前記第３の層の上に設けられた第４の層と、を有することが好ましい。前記第１のトランジスタは、前記第１の層に設けられる。前記第２乃至第５のトランジスタは、前記第２又は第３の層に設けられる。前記第１乃至第４の容量素子は、前記第４の層に設けられる。前記第１のトランジスタはチャネル形成領域にシリコンを含むことが好ましい。

本発明の一態様は、第１乃至第４のトランジスタと、第１乃至第３の容量素子と、第１乃至第３のノードと、第１及び第２の配線と、を有する記憶装置である。前記第１のノードは、前記第１の容量素子の第１の端子及び前記第１のトランジスタのゲートに電気的に接続される。前記第２のノードは、前記第２の容量素子の第１の端子及び前記第２のトランジスタのゲートに電気的に接続される。前記第３のノードは、前記第３の容量素子の第１の端子及び前記第３のトランジスタのゲートに電気的に接続される。前記第１のトランジスタは、前記第１の配線と前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第２のトランジスタは、前記第１のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第３のトランジスタは、前記第２のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第４のトランジスタは、前記第３のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第１のノードは、Ｊビット（Ｊは１以上の整数）のデータを保持する機能を有する。前記第２のノードは、Ｋビット（Ｋは１以上の整数）のデータを保持する機能を有する。前記第３のノードは、Ｌビット（Ｌは１以上の整数）のデータを保持する機能を有する。前記第２乃至第４のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。

本発明の一態様は、メモリセルと、第１乃至第３の記憶回路と、第１及び第２の配線と、を有する記憶装置である。前記メモリセルは、第１乃至第４のトランジスタと、第１乃至第３の容量素子と、第１乃至第３のノードと、を有する。前記第１のノードは、前記第１の容量素子の第１の端子及び前記第１のトランジスタのゲートに電気的に接続される。前記第２のノードは、前記第２の容量素子の第１の端子及び前記第２のトランジスタのゲートに電気的に接続される。前記第３のノードは、前記第３の容量素子の第１の端子及び前記第３のトランジスタのゲートに電気的に接続される。前記第１のトランジスタは、前記第１の配線と前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第２のトランジスタは、前記第１のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第３のトランジスタは、前記第２のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第４のトランジスタは、前記第３のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第１のノードは、Ｊビット（Ｊは１以上の整数）の第１のデータを保持する機能を有する。前記第２のノードは、Ｋビット（Ｋは１以上の整数）の第２のデータを保持する機能を有する。前記第３のノードは、Ｌビット（Ｌは１以上の整数）の第３のデータを保持する機能を有する。前記第２乃至第４のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。前記第１乃至第３の記憶回路は、前記第１の配線に電気的に接続される。前記第１乃至第３の記憶回路は、前記第２の配線に電気的に接続される。前記第１の記憶回路は、前記第１のデータを記憶する機能を有する。前記第２の記憶回路は、前記第２のデータを記憶する機能を有する。前記第３の記憶回路は、前記第３のデータを記憶する機能を有する。

上記態様において、前記第１乃至第３の記憶回路の何れか一は、第５及び第６のトランジスタと、第４の容量素子と、第４のノードと、を有することが好ましい。前記第４のノードは、前記第４の容量素子の第１の端子及び前記第５のトランジスタのゲートに電気的に接続される。前記第５のトランジスタは、前記第１の配線と前記第２の配線との導通又は非導通を制御する機能を有する。前記第６のトランジスタは、前記第４のノードと前記第２の配線との導通又は非導通を制御する機能を有する。前記第４のノードは、前記第１乃至第３のデータの何れか一を保持する機能を有する。前記第５のトランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。

上記態様は、第１の層と、前記第１の層の上に設けられた第２の層と、前記第２の層の上に設けられた第３の層と、前記第３の層の上に設けられた第４の層と、を有することが好ましい。前記第１のトランジスタは、前記第１の層に設けられる。前記第２乃至第４のトランジスタは、前記第２又は第３の層に設けられる。前記第１乃至第３の容量素子は、前記第４の層に設けられる。前記第１のトランジスタはチャネル形成領域にシリコンを含むことが好ましい。

本発明の一態様は、第１乃至第３のトランジスタと、第１及び第２の容量素子と、第１及び第２のノードと、第１及び第２の配線と、を有する記憶装置である。前記第１のノードは、前記第１の容量素子の第１の端子及び前記第１のトランジスタのゲートに電気的に接続される。前記第２のノードは、前記第２の容量素子の第１の端子及び前記第２のトランジスタのゲートに電気的に接続される。前記第１のトランジスタは、前記第１の配線と前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第２のトランジスタは、前記第１のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第３のトランジスタは、前記第２のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第１のノードは、Ｊビット（Ｊは１以上の整数）のデータを保持する機能を有する。前記第２のノードは、Ｋビット（Ｋは１以上の整数）のデータを保持する機能を有する。前記第２及び第３のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。

本発明の一態様は、メモリセルと、第１及び第２の記憶回路と、第１及び第２の配線と、を有する記憶装置である。前記メモリセルは、第１乃至第３のトランジスタと、第１及び第２の容量素子と、第１及び第２のノードと、を有する。前記第１のノードは、前記第１の容量素子の第１の端子及び前記第１のトランジスタのゲートに電気的に接続される。前記第２のノードは、前記第２の容量素子の第１の端子及び前記第２のトランジスタのゲートに電気的に接続される。前記第１のトランジスタは、前記第１の配線と前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第２のトランジスタは、前記第１のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第３のトランジスタは、前記第２のノードと前記第２の配線との間の、導通又は非導通を制御する機能を有する。前記第１のノードは、Ｊビット（Ｊは１以上の整数）の第１のデータを保持する機能を有する。前記第２のノードは、Ｋビット（Ｋは１以上の整数）の第２のデータを保持する機能を有する。前記第２及び第３のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。前記第１及び第２の記憶回路は、前記第１の配線に電気的に接続される。前記第１及び第２の記憶回路は、前記第２の配線に電気的に接続される。前記第１の記憶回路は、前記第１のデータを記憶する機能を有する。前記第２の記憶回路は、前記第２のデータを記憶する機能を有する。

上記態様において、前記第１及び第２の記憶回路の何れか一は、第４及び第５のトランジスタと、第３の容量素子と、第３のノードと、を有することが好ましい。前記第３のノードは、前記第３の容量素子の第１の端子及び前記第４のトランジスタのゲートに電気的に接続される。前記第４のトランジスタは、前記第１の配線と前記第２の配線との導通又は非導通を制御する機能を有する。前記第５のトランジスタは、前記第３のノードと前記第２の配線との導通又は非導通を制御する機能を有する。前記第３のノードは、前記第１及び第２のデータの何れか一を保持する機能を有する。前記第５のトランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。

上記態様は、第１の層と、前記第１の層の上に設けられた第２の層と、前記第２の層の上に設けられた第３の層と、前記第３の層の上に設けられた第４の層と、を有することが好ましい。前記第１のトランジスタは、前記第１の層に設けられる。前記第２及び第３のトランジスタの一方は、前記第２の層に設けられる。前記第２及び第３のトランジスタの他方は、前記第３の層に設けられる。前記第１及び第２の容量素子は、前記第４の層に設けられる。前記第１のトランジスタはチャネル形成領域にシリコンを含むことが好ましい。

本発明の一態様は、上記態様に記載の記憶装置と、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つを有する電子機器である。

本発明の一態様により、複数の多値データの書き込みと読み出しが可能な記憶装置を提供することが可能になる。また、本発明の一態様により、新規な記憶装置を提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの動作例を示すタイミングチャート。 メモリセルの動作例を示すタイミングチャート。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 記憶装置の構成例を示す回路図。 記憶装置の構成例を示す回路図。 記憶装置の構成例を示す回路図。 記憶装置の構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルアレイの構成例を示す回路図。 メモリセルアレイの動作例を示すタイミングチャート。 記憶装置の構成例を示す回路ブロック図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 酸素が拡散する経路を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 ＣＰＵの構成例を示すブロック図。 電子器機器の一例を示す斜視図。 ＲＦタグの使用例を示す斜視図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。

本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶｇｓがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。

本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０^−２１Ａ未満である、とは、トランジスタのオフ電流が１０^−２１Ａ未満となるＶｇｓの値が存在することを言う場合がある。

また、トランジスタのオフ電流は、Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。

なお、本明細書中において、高電源電圧をＨレベル（又はＶ_ＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。

（実施の形態１）
本実施の形態では、本発明の一態様であるメモリセルの構成例について、図１乃至図１１を用いて説明を行う。

〈〈メモリセルの構成例１〉〉
図１は、複数の２値又は多値データの書き込みと読み出しが可能なメモリセル１００ａの構成例を示す回路図である。

メモリセル１００ａは、トランジスタＭ０、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３と、トランジスタＭ４と、容量素子Ｃ１と、容量素子Ｃ２と、容量素子Ｃ３と、容量素子Ｃ４と、配線ＷＬ１と、配線ＷＬ２と、配線ＷＬ３と、配線ＷＬ４と、配線ＷＬ５と、ノードＦＮ１と、ノードＦＮ２と、ノードＦＮ３と、ノードＦＮ４と、配線ＳＬと、配線ＢＬと、を有する。

ノードＦＮ１は、容量素子Ｃ１の第１の端子及びトランジスタＭ０のゲートに電気的に接続される。ノードＦＮ２は、容量素子Ｃ２の第１の端子及びトランジスタＭ１のゲートに電気的に接続される。ノードＦＮ３は、容量素子Ｃ３の第１の端子及びトランジスタＭ２のゲートに電気的に接続される。ノードＦＮ４は、容量素子Ｃ４の第１の端子及びトランジスタＭ３のゲートに電気的に接続される。

容量素子Ｃ１の第２の端子は、配線ＷＬ１に電気的に接続される。容量素子Ｃ２の第２の端子は、配線ＷＬ２に電気的に接続される。容量素子Ｃ３の第２の端子は、配線ＷＬ３に電気的に接続される。容量素子Ｃ４の第２の端子は、配線ＷＬ４に電気的に接続される。トランジスタＭ４のゲートは、配線ＷＬ５に電気的に接続される。

トランジスタＭ０は、配線ＳＬと配線ＢＬとの間の導通又は非導通を制御する機能を有する。トランジスタＭ１は、ノードＦＮ１と配線ＢＬとの間の導通又は非導通を制御する機能を有する。トランジスタＭ２は、ノードＦＮ２と配線ＢＬとの間の導通又は非導通を制御する機能を有する。トランジスタＭ３は、ノードＦＮ３と配線ＢＬとの間の導通又は非導通を制御する機能を有する。トランジスタＭ４は、ノードＦＮ４と配線ＢＬとの間の導通又は非導通を制御する機能を有する。

ノードＦＮ１は、Ｊビット（２^Ｊ値、Ｊは１以上の整数）の第１のデータを保持する機能を有する。第１のデータは２値あるいは多値のデータを含む。第１のデータは、配線ＢＬからトランジスタＭ１を介してノードＦＮ１に書き込まれる。

ノードＦＮ２は、Ｋビット（２^Ｋ値、Ｋは１以上の整数）の第２のデータを保持する機能を有する。第２のデータは２値あるいは多値のデータを含む。第２のデータは、配線ＢＬからトランジスタＭ２を介してノードＦＮ２に書き込まれる。

ノードＦＮ３は、Ｌビット（２^Ｌ値、Ｌは１以上の整数）の第３のデータを保持する機能を有する。第３のデータは２値あるいは多値のデータを含む。第３のデータは、配線ＢＬからトランジスタＭ３を介してノードＦＮ３に書き込まれる。

ノードＦＮ４は、Ｍビット（２^Ｍ値、Ｍは１以上の整数）の第４のデータを保持する機能を有する。第４のデータは２値あるいは多値のデータを含む。第４のデータは、配線ＢＬからトランジスタＭ４を介してノードＦＮ４に書き込まれる。

メモリセル１００ａは、ノードＦＮ１乃至ＦＮ４が保持するデータを合計すると（Ｊ＋Ｋ＋Ｌ＋Ｍ）ビット（２^{Ｊ＋Ｋ＋Ｌ＋Ｍ}値）のデータ保持が可能である。例えば、ノードＦＮ１乃至ＦＮ４がそれぞれ４ビットのデータを保持すると仮定すると、メモリセル１００ａは、合計で１６ビットのデータ保持が可能である。

メモリセル１００ａは、ノードＦＮ１乃至ＦＮ４を有することで、複数の２値又は多値データの保持が可能になる。

トランジスタＭ１乃至Ｍ４は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、それぞれのノードに書き込んだ電荷を保持する機能を有する。

トランジスタＭ１乃至Ｍ４には、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタを用いることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を３Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０^−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するＯＳトランジスタや、チャネル形成領域にワイドバンドギャップ半導体（バンドギャップが２．２ｅＶ以上の半導体）を用いたトランジスタが挙げられる。特に、ＯＳトランジスタを用いることが好適である。

配線ＳＬは、高電源電位又は低電源電位が与えられる。

トランジスタＭ０は、ノードＦＮ１（トランジスタＭ０のゲート）に与えられた電位に応じてチャネル抵抗が変化する。配線ＳＬと配線ＢＬとの間に電位差を与え、配線ＳＬと配線ＢＬとの間を流れる電流又は配線ＢＬの電位を検出することで、ノードＦＮ１に与えられた電位を間接的に読み出すことが可能になる。

トランジスタＭ０は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）を用いてもよい。Ｓｉトランジスタは、移動度が高くオン電流が大きい。トランジスタＭ０に、Ｓｉトランジスタを用いることで、メモリセル１００ａは、データの読み出し速度を向上させることが可能になる。

トランジスタＭ０は、トランジスタＭ１乃至Ｍ４と同様に、チャネル形成領域に酸化物半導体を有するＯＳトランジスタを用いてもよい。ＯＳトランジスタは、オフ電流が低いので、メモリセル１００ａの消費電力を低減することが可能になる。また、ＯＳトランジスタは、短チャネル効果の影響を受けにくいため、トランジスタを微細化したときでも、ゲート絶縁膜を厚く形成することが可能である。そのため、トランジスタＭ０のゲート絶縁膜を厚く形成することが可能になり、トランジスタＭ０のゲートリークを低く抑え、ノードＦＮ１に書き込まれた電荷を長期間保持することが可能になる。

〈〈メモリセルの構成例２〉〉
図２（Ａ）に示すメモリセル１００ｂは、図１のメモリセル１００ａにおいて、ノードＦＮ４、トランジスタＭ４、容量素子Ｃ４及び配線ＷＬ５を省き、トランジスタＭ３のゲートを配線ＷＬ４に電気的に接続した場合の構成例である。

それぞれの構成要素の詳細に関しては、メモリセル１００ａの記載を参照すればよい。

メモリセル１００ｂは、ノードＦＮ１乃至ＦＮ３の３つのノードを有する。すなわち、メモリセル１００ａにおける第１乃至第３のデータを保持する機能を有する。

メモリセル１００ｂにおいて、トランジスタＭ１乃至Ｍ３には、オフ電流が低いトランジスタを用いることが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するＯＳトランジスタや、チャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタが挙げられる。特に、ＯＳトランジスタを用いることが好適である。

また、トランジスタＭ０は、Ｓｉトランジスタを用いてもよい。トランジスタＭ０にＳｉトランジスタを用いることで、メモリセル１００ｂは、データの読み出し速度を向上させることが可能になる。また、トランジスタＭ０はＯＳトランジスタを用いてもよい。トランジスタＭ０にＯＳトランジスタを用いることで、メモリセル１００ｂは消費電力を低減することが可能になる。また、トランジスタＭ０のゲート絶縁膜を厚く形成することが可能になり、ノードＦＮ１に書き込まれた電荷を長期間保持することが可能になる。

〈〈メモリセルの構成例３〉〉
図２（Ｂ）に示すメモリセル１００ｃは、図２（Ａ）のメモリセル１００ｂにおいて、ノードＦＮ３、トランジスタＭ３、容量素子Ｃ３及び配線ＷＬ４を省き、トランジスタＭ２のゲートを配線ＷＬ３に電気的に接続した場合の構成例である。

それぞれの構成要素の詳細に関しては、メモリセル１００ａの記載を参照すればよい。

メモリセル１００ｃは、ノードＦＮ１、ＦＮ２の２つのノードを有する。すなわち、メモリセル１００ａにおける第１及び第２のデータを保持する機能を有する。

メモリセル１００ｃにおいて、トランジスタＭ１、Ｍ２には、オフ電流が低いトランジスタを用いることが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するＯＳトランジスタや、チャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタが挙げられる。特に、ＯＳトランジスタを用いることが好適である。

また、トランジスタＭ０は、Ｓｉトランジスタを用いてもよい。トランジスタＭ０にＳｉトランジスタを用いることで、メモリセル１００ｃは、データの読み出し速度を向上させることが可能になる。また、トランジスタＭ０はＯＳトランジスタを用いてもよい。トランジスタＭ０にＯＳトランジスタを用いることで、メモリセル１００ｃは消費電力を低減することが可能になる。また、トランジスタＭ０のゲート絶縁膜を厚く形成することが可能になり、ノードＦＮ１に書き込まれた電荷を長期間保持することが可能になる。

〈〈メモリセルの構成例４〉〉
図３に示すメモリセル１００ｄは、上述のメモリセル１００ａ乃至１００ｃにおいて、ｎ（ｎは２以上の整数）の数の保持ノードを有する場合に一般化した場合の構成例である。メモリセル１００ｄは、図１のメモリセル１００ａ、図２（Ａ）のメモリセル１００ｂ及び図２（Ｂ）のメモリセル１００ｃを含む。図３において、ｎ＝４の場合は、メモリセル１００ａに該当し、ｎ＝３の場合はメモリセル１００ｂに該当し、ｎ＝２の場合は、メモリセル１００ｃに該当する。

それぞれの構成要素の詳細に関しては、メモリセル１００ａの記載を参照すればよい。

メモリセル１００ｄは、ｎの数のノード（ノードＦＮ１乃至ＦＮｎ）を有する。すなわち、２値又は多値のデータで構成される第１乃至第ｎのデータを保持する機能を有する。

メモリセル１００ｄにおいて、トランジスタＭ１乃至Ｍｎには、オフ電流が低いトランジスタを用いることが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するＯＳトランジスタや、チャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタが挙げられる。特に、ＯＳトランジスタを用いることが好適である。

また、トランジスタＭ０は、Ｓｉトランジスタを用いてもよい。トランジスタＭ０にＳｉトランジスタを用いることで、メモリセル１００ｄは、データの読み出し速度を向上させることが可能になる。また、トランジスタＭ０はＯＳトランジスタを用いてもよい。トランジスタＭ０にＯＳトランジスタを用いることで、メモリセル１００ｄは消費電力を低減することが可能になる。また、トランジスタＭ０のゲート絶縁膜を厚く形成することが可能になり、ノードＦＮ１に書き込まれた電荷を長期間保持することが可能になる。

〈〈メモリセルの動作例〉〉
次に、図２（Ａ）のメモリセル１００ｂの動作の一例について、図４及び図５を用いて説明を行う。なお、メモリセル１００ａ、１００ｃ、１００ｄの動作についても、以下の説明を適用することで、理解が可能である。

なお、以下の説明ではトランジスタＭ０乃至Ｍ３は、ｎチャネル型トランジスタとして説明を行う。

〈書き込み動作〉
まず、メモリセル１００ｂの書き込み動作の一例について、図４を用いて説明を行う。

図４は、メモリセル１００ｂの書き込み動作のタイミングチャートを示している。上から順に、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３、配線ＷＬ４、配線ＢＬ、配線ＳＬ、ノードＦＮ１、ノードＦＮ２、ノードＦＮ３の電位をそれぞれ表している。また、図中には、動作のタイミングを示すために、タイミングチャートを、期間Ｔ１０乃至Ｔ２３に分割している。

図中のＶＰ１、ＶＰ２、Ｖ０、ＶＭ１、ＶＭ２、ＶＭ３は、各配線及びノードの電位を表す。電位Ｖ０はＧＮＤとする。トランジスタＭ０乃至Ｍ３のしきい値電圧を全てＶｔｈとした場合、電位ＶＰ１はＶｔｈと入力データの最大値（Ｖｍａｘ）の和より大きい値とする。電位ＶＰ１、ＶＰ２は、正電位であり、電位ＶＰ２はＶＰ１の２倍とする。電位ＶＭ１、ＶＭ２、ＶＭ３は、負電位であり、電位ＶＭ１の絶対値は、電位ＶＰ１と等しい。電位ＶＭ２は電位ＶＭ１の２倍、電位ＶＭ３は電位ＶＭ１の３倍とする。

なお、図４及び図５において、ノードＦＮ１乃至ＦＮ３は、２値又は多値のデータが与えられ、ハッチングで示された範囲の電位をとり得る。

まず、期間Ｔ１０は準備期間であり、配線ＷＬ１乃至ＷＬ４、ＢＬ、ＳＬは全てＶ０になっている。ノードＦＮ１乃至ＦＮ３は、何かしらの電位を保持している。

次に、期間Ｔ１１乃至Ｔ１６は、ノードＦＮ１乃至ＦＮ３へのリセットを行う期間である。ノードＦＮ３、ノードＦＮ２、ノードＦＮ１の順番でリセットを行う。

期間Ｔ１１において、配線ＷＬ４は電位ＶＰ１を与えられ、トランジスタＭ３はオン状態になる。このとき、ノードＦＮ３は配線ＢＬの電位Ｖ０を与えられる。ノードＦＮ３は、リセットされる。

期間Ｔ１２において、配線ＷＬ４は電位Ｖ０を与えられ、トランジスタＭ３はオフ状態になる。このとき、ノードＦＮ３は電位Ｖ０を維持する。

期間Ｔ１３において、配線ＷＬ３は電位ＶＰ１を与えられる。ノードＦＮ３は、容量素子Ｃ３を介して、電位Ｖ０から電位ＶＰ１に持ち上げられる。このとき、トランジスタＭ２はオン状態になり、ノードＦＮ２は電位Ｖ０を与えられる。ノードＦＮ２はリセットされる。

期間Ｔ１４において、配線ＷＬ３は電位Ｖ０を与えられ、トランジスタＭ２は、オフ状態となる。ノードＦＮ２は電位Ｖ０を維持する。

期間Ｔ１５において、配線ＷＬ２は電位ＶＰ１を与えられる。ノードＦＮ２は、容量素子Ｃ２を介して、電位Ｖ０から電位ＶＰ１に持ち上げられる。このとき、トランジスタＭ１はオン状態になり、ノードＦＮ１は電位Ｖ０が与えられる。ノードＦＮ１はリセットされる。

期間Ｔ１６において、配線ＷＬ２は電位Ｖ０を与えられ、トランジスタＭ１は、オフ状態となる。ノードＦＮ１は電位Ｖ０を維持する。

以上、期間Ｔ１１乃至Ｔ１６の動作によりノードＦＮ１、ＦＮ２、ＦＮ３のリセットが行われる。

次に、期間Ｔ１７乃至Ｔ２３において、ノードＦＮ１乃至ＦＮ３にデータの書き込みを行う。ノードＦＮ３、ノードＦＮ２、ノードＦＮ１の順番で書き込みを行う。

期間Ｔ１７において、配線ＷＬ４は電位ＶＰ１を与えられる。トランジスタＭ３はオン状態になる。このとき、ノードＦＮ３は電位Ｖ_Ｗ３を書き込まれる。例えば、電位Ｖ_Ｗ３は、データの値に応じて、電位Ｖ_Ｆ０乃至Ｖ_Ｆ１５（１６値）をとり得る。

期間Ｔ１８において、配線ＷＬ４は電位Ｖ０を与えられ、トランジスタＭ３はオフ状態となり、ノードＦＮ３は電位Ｖ_Ｗ３を保持する。

期間Ｔ１９において、配線ＷＬ３は電位ＶＰ１を与えられる。これによりノードＦＮ３は、容量素子Ｃ３を介して電位ＶＰ１だけ持ち上げられ、電位Ｖ_Ｗ３に電位ＶＰ１を加算した値になる。このとき、トランジスタＭ２はオン状態になり、ノードＦＮ２は電位Ｖ_Ｗ２を書き込まれる。電位Ｖ_Ｗ２は、データの値に応じて、例えば、電位Ｖ_Ｆ０乃至Ｖ_Ｆ１５（１６値）をとり得る。

期間Ｔ２０において、配線ＷＬ３は電位ＶＭ１を与えられる。ノードＦＮ３は容量素子Ｃ３を介して負の電位をとり、トランジスタＭ２はオフ状態となる。ノードＦＮ２は電位Ｖ_Ｗ２を保持する。

期間Ｔ２１において、配線ＷＬ２は電位ＶＰ１を与えられる。これによりノードＦＮ２は、容量素子Ｃ２を介して、電位ＶＰ１だけ持ち上げられる。このとき、トランジスタＭ１はオン状態になり、ノードＦＮ１に電位Ｖ_Ｗ１が書き込まれる。ノードＦＮ１の電位Ｖ_Ｗ１は、データ値に応じて、例えば、電位Ｖ_Ｆ０乃至Ｖ_Ｆ１５（１６値）をとり得る。

期間Ｔ２２において、配線ＷＬ２は電位ＶＭ１を与えられる。トランジスタＭ１はオフ状態になり、ノードＦＮ１は電位Ｖ_Ｗ１を保持する。このとき、トランジスタＭ２、Ｍ３をオフ状態にするため、配線ＷＬ３、ＷＬ４は電位ＶＭ２を与えられる。その結果、ノードＦＮ３は電位Ｖ_Ｗ３を保持する。

期間Ｔ２３において、配線ＷＬ１は電位ＶＭ１を与えられ、配線ＷＬ２は電位ＶＭ２を与えられ、配線ＷＬ３、ＷＬ４は電位ＶＭ３を与えられる。このとき、トランジスタＭ０はオフ状態になり、配線ＳＬと配線ＢＬ間は非導通状態となる。

以上の動作によって、メモリセル１００ｂに、複数の２値又は多値のデータを書き込むことが可能になる。

〈読み出し動作〉
次に、図４で書き込まれたデータを、読み出す動作の一例について、図５を用いて説明を行う。

図５は、メモリセル１００ｂの読み出し動作のタイミングチャートを示している。図４と同様に、上から順に、配線ＷＬ１、配線ＷＬ２、配線ＷＬ３、配線ＷＬ４、配線ＢＬ、配線ＳＬ、ノードＦＮ１、ノードＦＮ２、ノードＦＮ３の電位をそれぞれ表している。また、図中には、動作のタイミングを示すために、タイミングチャートを、期間Ｔ２４乃至Ｔ３６に分割している。

データの読み出しは、ノードＦＮ１の電位Ｖ_Ｗ１、ノードＦＮ２の電位Ｖ_Ｗ２、ノードＦＮ３の電位Ｖ_Ｗ３の順番で行う。ノードＦＮ２の電位Ｖ_Ｗ２の読み出しは、ノードＦＮ１の電位Ｖ_Ｗ１を読み出した後、ノードＦＮ２の電位Ｖ_Ｗ２をノードＦＮ１に移し、トランジスタＭ０で読み出しを行う。ノードＦＮ３の電位Ｖ_Ｗ３の読み出しは、ノードＦＮ１に移した電位Ｖ_Ｗ２を読み出した後、ノードＦＮ３の電位Ｖ_Ｗ３をノードＦＮ２に移し、その後、ノードＦＮ１に移し、トランジスタＭ０で読み出しを行う。

図５の期間Ｔ２４は、書き込み動作を行なった後のホールド期間である。それぞれの配線及びノードは、図４の期間Ｔ２３の状態を維持している。

期間Ｔ２５において、配線ＳＬは電位ＶＰ１を与えられ、配線ＷＬ１は電位Ｖ０を与えられる。また、配線ＢＬは電気的に浮遊状態にされる。このとき、トランジスタＭ０は、ゲート電位（ノードＦＮ１の電位）に応じた電流を流し、配線ＢＬに電荷が充電される。最終的には、ノードＦＮ１と配線ＢＬの電位差が、トランジスタＭ０のＶｔｈを下まわった段階で、配線ＢＬの充電が終了する。

配線ＢＬに充電された電圧を配線ＢＬに電気的に接続されたセンサ回路で読み出すことにより、ノードＦＮ１の電位を読み出すことが可能になる。すなわち、ノードＦＮ１に書き込まれた２値又は多値のデータを読み出すことが可能になる。

期間Ｔ２６において、配線ＳＬは電位Ｖ０を与えられ、配線ＷＬ１は電位ＶＭ１を与えられる。このとき、トランジスタＭ０はオフ状態になる。

期間Ｔ２７において、ノードＦＮ２のデータをノードＦＮ１に移動する。配線ＷＬ２は電位Ｖ０を与えられ、配線ＢＬは電位ＶＰ１を与えられる。トランジスタＭ１は、ノードＦＮ２に書き込まれた電荷に応じて、ノードＦＮ１を充電する。その結果、ノードＦＮ２の電位Ｖ_Ｗ２がノードＦＮ１に電位Ｖ_Ｗ２’として移動する。

期間Ｔ２８において、配線ＢＬは電位Ｖ０を与えられ、配線ＷＬ１は電位ＶＭ１を与えられ、配線ＷＬ２は電位ＶＭ２を与えられる。このとき、トランジスタＭ０及びトランジスタＭ１はオフ状態になる。

期間Ｔ２９において、配線ＳＬは電位ＶＰ１を与えられ、配線ＷＬ１は電位Ｖ０を与えられる。また、配線ＢＬは電気的に浮遊状態にされる。トランジスタＭ０は、ノードＦＮ１の電位に応じた電流を流し、配線ＢＬは充電される。

配線ＢＬに充電された電圧を、配線ＢＬに電気的に接続されたセンサ回路で読み出すことにより、ノードＦＮ２に書き込まれた２値又は多値のデータを読み出すことが可能になる。

期間Ｔ３０において、配線ＳＬ及び配線ＢＬは電位Ｖ０を与えられ、配線ＷＬ１は電位ＶＭ１を与えられる。このとき、トランジスタＭ０がオフ状態となる。

期間Ｔ３１において、ノードＦＮ３のデータをノードＦＮ２に移動する。配線ＷＬ２及び配線ＷＬ３は電位Ｖ０を与えられ、配線ＢＬは電位ＶＰ１を与えられる。トランジスタＭ２はノードＦＮ３の電位に応じてオン状態になり、ノードＦＮ２を充電する。その結果、ノードＦＮ３の電位Ｖ_Ｗ３がノードＦＮ２に電位Ｖ_Ｗ３’として移動する。

期間Ｔ３２において、配線ＢＬは電位Ｖ０を与えられ、配線ＷＬ２は電位ＶＭ２を与えられ、配線ＷＬ３は電位ＶＭ３を与えられる。このとき、トランジスタＭ２がオフ状態になる。

期間Ｔ３３において、期間Ｔ３１でノードＦＮ２に移動したノードＦＮ３のデータを、さらにノードＦＮ１に移動する。配線ＷＬ１、ＷＬ２は電位Ｖ０を与えられ、配線ＢＬは電位ＶＰ１を与えられる。トランジスタＭ０は、ノードＦＮ２の電位に応じてオン状態になり、ノードＦＮ１を充電する。その結果、ノードＦＮ２の電位Ｖ_Ｗ３’がノードＦＮ１に電位Ｖ_Ｗ３’’として移動する。

期間Ｔ３４において、配線ＢＬは電位Ｖ０を与えられ、配線ＷＬ１は電位ＶＭ１を与えられ、配線ＷＬ２は電位ＶＭ２を与えられる。このとき、トランジスタＭ０、Ｍ１はオフ状態になる。

期間Ｔ３５において、配線ＳＬは電位ＶＰ１を与えられ、配線ＷＬ１は電位Ｖ０を与えられる。また、配線ＢＬは電気的に浮遊状態にされる。トランジスタＭ０は、ノードＦＮ１の電位に応じて電流を流し、配線ＢＬは充電される。

配線ＢＬに充電された電圧を配線ＢＬに電気的に接続されたセンサ回路で読み出すことにより、ノードＦＮ３に保存された２値又は多値のデータを読み出すことが可能になる。

以上の動作によって、メモリセル１００ｂは、書き込まれた複数の２値又は多値のデータを読み出すことが可能になる。

〈〈メモリセルの構成例５〉〉
図３に示すメモリセル１００ｄは、配線ＢＬを配線ＢＬ０乃至ＢＬｎに分割し、トランジスタＭ０のソース及びドレインの一方を配線ＢＬ０に接続し、トランジスタＭ１のソース及びドレインの一方を配線ＢＬ１に接続し、トランジスタＭｎのソース及びドレインの一方を配線ＢＬｎに接続してもよい（図６、メモリセル１００ｅ）。

〈〈メモリセルの構成例６〉〉
図３に示すメモリセル１００ｄは、配線ＢＬを配線ＢＬ１乃至ＢＬｎに分割し、トランジスタＭ０のソース及びドレインの一方と、トランジスタＭ１のソース及びドレインの一方を配線ＢＬ１に接続し、トランジスタＭｎのソース及びドレインの一方を配線ＢＬｎに接続してもよい（図７、メモリセル１００ｆ）。

〈〈メモリセルの構成例７〉〉
図３に示すメモリセル１００ｄは、配線ＢＬを配線ＢＬ１及び配線ＢＬ２に分割し、トランジスタＭ０のソース及びドレインの一方を配線ＢＬ１に接続し、トランジスタＭ１乃至Ｍｎのソース及びドレインの一方を配線ＢＬ２に接続してもよい（図８、メモリセル１００ｇ）。

〈〈メモリセルの構成例８〉〉
図３に示すメモリセル１００ｄは、トランジスタＭ１乃至Ｍｎに第２のゲート電極を設けてもよい。第２のゲート電極は、半導体層（チャネル形成領域）を間に介して、第１のゲート電極と重なる領域を有することが好ましい。なお、トランジスタＭ１乃至Ｍｎの第２のゲート電極には共通の電位Ｖ_ＢＧを与えてもよい（図９、メモリセル１００ｈ）。こうすることで、トランジスタＭ１乃至Ｍｎのしきい値を制御することが可能になる。

〈〈メモリセルの構成例９〉〉
また、図９に示すトランジスタＭ１乃至Ｍｎの第２のゲート電極は、それぞれのトランジスタの第１のゲート電極に電気的に接続されてもよい（図１０、メモリセル１００ｉ）。こうすることで、トランジスタＭ１乃至Ｍｎのオン電流を増大させることが可能になる。

〈〈メモリセルの構成例１０〉〉
図３に示すメモリセル１００ｄは、トランジスタＭ０にｐチャネル型トランジスタを用いてもよい（図１１、メモリセル１００ｋ）。

（実施の形態２）
本実施の形態では、本発明の一態様である記憶装置の構成例について、図１２乃至図１８を用いて説明を行う。

実施の形態１に示したメモリセル１００ａ乃至１００ｋは、書き込まれたデータの読み出しを行うと、書き込まれたデータが消失してしまう。例えば、図５のタイミングチャートにおいて、メモリセル１００ｂはノードＦＮ２に書き込まれたデータを読み出す場合、ノードＦＮ１に書き込まれたデータを失ってしまう。本実施の形態に示すメモリセルは、各ノードに書き込まれたデータを一時的に保持するための記憶回路を有し、データが消失することを防ぐ。

〈〈記憶装置の構成例１〉〉
図１２は、メモリセル１００ａに、記憶回路Ｂ１、記憶回路Ｂ２、記憶回路Ｂ３及び記憶回路Ｂ４が接続された例を示している。記憶回路Ｂ１乃至Ｂ４は、配線ＳＬ及び配線ＢＬを介して、メモリセル１００ａに接続されている。

記憶回路Ｂ１は、ノードＦＮ１のデータを読み出す際に、当該データを一時的に保持する機能を有する。記憶回路Ｂ２は、ノードＦＮ２のデータを読み出す際に、当該データを一時的に保持する機能を有する。記憶回路Ｂ３は、ノードＦＮ３のデータを読み出す際に、当該データを一時的に保持する機能を有する。記憶回路Ｂ４は、ノードＦＮ４のデータを読み出す際に、当該データを一時的に保持する機能を有する。全てのノードの読み出しが完了した後に、記憶回路Ｂ１乃至Ｂ４は、それぞれのノードにデータを書き戻す機能を有する。

〈〈記憶装置の構成例２〉〉
図１３は、メモリセル１００ｂに、記憶回路Ｂ１乃至Ｂ３が接続された例を示している。記憶回路Ｂ１乃至Ｂ３は、配線ＳＬ及び配線ＢＬを介して、メモリセル１００ｂに接続されている。

記憶回路Ｂ１は、ノードＦＮ１のデータを読み出す際に、当該データを一時的に保持する機能を有する。記憶回路Ｂ２は、ノードＦＮ２のデータを読み出す際に、当該データを一時的に保持する機能を有する。記憶回路Ｂ３は、ノードＦＮ３のデータを読み出す際に、当該データを一時的に保持する機能を有する。全てのノードの読み出しが完了した後に、記憶回路Ｂ１乃至Ｂ３は、それぞれのノードにデータを書き戻す機能を有する。

〈〈記憶装置の構成例３〉〉
図１４は、メモリセル１００ｃに、記憶回路Ｂ１、Ｂ２が接続された例を示している。記憶回路Ｂ１、Ｂ２は、配線ＳＬ及び配線ＢＬを介して、メモリセル１００ｃに接続されている。

記憶回路Ｂ１は、ノードＦＮ１のデータを読み出す際に、当該データを一時的に保持する機能を有する。記憶回路Ｂ２は、ノードＦＮ２のデータを読み出す際に、当該データを一時的に保持する機能を有する。全てのノードの読み出しが完了した後に、記憶回路Ｂ１、Ｂ２は、それぞれのノードにデータを書き戻す機能を有する。

〈〈記憶装置の構成例４〉〉
図１５は、メモリセル１００ｄに、記憶回路Ｂ１乃至Ｂｎが接続された例を示している。記憶回路Ｂ１乃至Ｂｎは、配線ＳＬ及び配線ＢＬを介して、メモリセル１００ｄに接続されている。

記憶回路Ｂ１は、ノードＦＮ１のデータを読み出す際に、当該データを一時的に保持する機能を有する。記憶回路Ｂｎは、ノードＦＮｎのデータを読み出す際に、当該データを一時的に保持する機能を有する。全てのノードの読み出しが完了した後に、記憶回路Ｂ１乃至Ｂｎは、それぞれのノードにデータを書き戻す機能を有する。

〈〈記憶回路の構成例〉〉
図１６は、記憶回路Ｂ１乃至Ｂｎに適用可能な、メモリセル１１０の構成例を示す回路図である。メモリセル１１０は、トランジスタ５１と、トランジスタ５２と、容量素子５３と、ノードＦＮとを有している。

ノードＦＮは、トランジスタ５１のゲート及び容量素子５３の第１の端子に電気的に接続されている。容量素子５３の第２の端子は、配線ＷＲＣに電気的に接続されている。トランジスタ５２は、ノードＦＮと配線ＢＬとの間の導通又は非導通を制御する機能を有する。トランジスタ５２のゲートは配線ＷＷＣに電気的に接続されている。トランジスタ５１は、配線ＳＬと配線ＢＬとの間の導通又は非導通を制御する機能を有する。

ノードＦＮは、ノードＦＮ１乃至ＦＮｎの何れか一に書き込まれたデータを保持する機能を有する。当該データは、配線ＢＬ及びトランジスタ５２を経由して、ノードＦＮに書き込まれる。

トランジスタ５２には、オフ電流が低いトランジスタを用いることが好適である。このようにオフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するＯＳトランジスタや、チャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタが挙げられる。特に、ＯＳトランジスタを用いることが好適である。

トランジスタ５１は、ノードＦＮ（トランジスタ５１のゲート）に与えられた電位に応じてチャネル抵抗が変化する。配線ＳＬと配線ＢＬとの間に電位差を与え、配線ＳＬと配線ＢＬとの間を流れる電流、又は、配線ＢＬの電位を検出することで、ノードＦＮに与えられた電位を間接的に読み出すことが可能になる。

トランジスタ５１は、Ｓｉトランジスタを用いてもよい。トランジスタ５１に、Ｓｉトランジスタを用いることで、メモリセル１１０は、データの読み出し速度を向上させることが可能になる。

トランジスタ５１はＯＳトランジスタを用いてもよい。トランジスタ５１にＯＳトランジスタを適用することで、メモリセル１１０は消費電力を低減することが可能になる。また、トランジスタ５１のゲート絶縁膜を厚く形成することが可能になり、ノードＦＮに書き込まれた電荷を長期間保持することが可能になる。

〈〈メモリアレイの構成例〉〉
図１７にメモリセルアレイ１０の構成例を示す。メモリセルアレイ１０は、メインメモリセルアレイ２０と、一時保管用のサブメモリセルアレイ３０を有する。メインメモリセルアレイ２０は、実施の形態１に示すメモリセルがマトリクス状に設けられている。図１７は、一例として、図２（Ａ）のメモリセル１００ｂがｋ行ｍ列（ｋ、ｍは２以上の整数）マトリックス状に配置されている例を示す。サブメモリセルアレイ３０は、図１６に示すメモリセル１１０が３行ｍ列のマトリックス状に設けられている例を示す。

サブメモリセルアレイ３０の縦方向の段数（行の数）は、メモリセル１００ｂが有する保持ノードの数に対応する（メモリセル１００ｂの場合は、ノードＦＮ１、ＦＮ２、ＦＮ３の３つ）。サブメモリセルアレイ３０の横方向の段数（列の数）は、メインメモリセルアレイ２０のそれと同じとする。

〈〈サブメモリセルアレイの動作例〉〉
次に、サブメモリセルアレイ３０の動作の一例について、図１８を用いて説明を行う。図１８は、一例として、メインメモリセルアレイ２０に配置されたメモリセル１００ｂ［１、１］と、サブメモリセルアレイ３０に配置されたメモリセル１１０［１、１］、１１０［２、１］、１１０［３、１］の動作について考える。

メモリセル１００ｂ［１、１］の読み出し動作については、図５のタイミングチャートを参照すればよい。図１８のタイミングチャートは、配線ＢＬ１［１］、配線ＳＬ［１］、配線ＷＷＣ［１］、配線ＷＲＣ［１］、配線ＷＷＣ［２］、配線ＷＲＣ［２］、配線ＷＷＣ［３］、配線ＷＲＣ［３］についてのみ記載する。なお、図１８に示す期間Ｔ２４乃至Ｔ３６は、図５に示す期間Ｔ２４乃至Ｔ３６と同じタイミングを表す。

期間Ｔ２４の準備期間において、配線ＢＬ［１］、ＳＬ［１］に電位Ｖ０を与え、配線ＷＷＣ［１］、ＷＲＣ［１］、ＷＷＣ［２］、ＷＲＣ［２］、ＷＷＣ［３］、ＷＲＣ［３］に、電位ＶＭ１を与える。

期間Ｔ２５において、メモリセル１００ｂ［１、１］のノードＦＮ１のデータを読み出す際に、配線ＷＷＣ［１］に電位ＶＰ１を与え、配線ＷＲＣ［１］に電位Ｖ０を与える。このとき、該当するメモリセル１１０［１、１］のトランジスタ５２がオン状態となる。配線ＢＬには、ノードＦＮ１のデータにあたる電位Ｖ_Ｗ１が出力されているので、メモリセル１１０［１、１］のノードＦＮに、電位Ｖ_Ｗ１が書き込まれる。

期間Ｔ２６において、配線ＷＷＣ［１］、ＷＲＣ［１］に電位ＶＭ１を与える。このとき、メモリセル１１０［１、１］のトランジスタ５２がオフ状態となる。メモリセル１００ｂ［１、１］のノードＦＮ１のデータを一時的に保存する。

期間Ｔ２９において、メモリセル１００ｂ［１、１］のノードＦＮ２のデータを読み出す際に、配線ＷＷＣ［２］に電位ＶＰ１を与え、配線ＷＲＣ［２］に電位Ｖ０を与える。このとき、メモリセル１１０［２、１］のトランジスタ５２がオン状態となる。配線ＢＬには、ノードＦＮ２のデータにあたる電位Ｖ_Ｗ２’が出力されているので、メモリセル１１０［２、１］のノードＦＮに電位Ｖ_Ｗ２’が書き込まれる。

次の期間Ｔ３０において、配線ＷＷＣ［２］、ＷＲＣ［２］に電位ＶＭ１を与える。このとき、メモリセル１１０［２、１］のトランジスタ５２がオフ状態となり、メモリセル１００ｂ［１、１］のノードＦＮ２のデータを一時的に保存する。

期間Ｔ３５において、メモリセル１００ｂ［１、１］のノードＦＮ３のデータを読み出す際に、配線ＷＷＣ［３］に電位ＶＰ１を与え、配線ＷＲＣ［３］に電位Ｖ０を与える。このとき、メモリセル１１０［３、１］のトランジスタ５２がオン状態となる。配線ＢＬには、ノードＦＮ２のデータにあたる電位Ｖ_Ｗ３’’が出力され、メモリセル１１０［３、１］のノードＦＮに、電位Ｖ_Ｗ３’’が書き込まれる。

次の期間Ｔ３６において、配線ＷＷＣ［３］、ＷＲＣ［３］に電位ＶＭ１を与える。このとき、メモリセル１１０［３、１］のトランジスタ５２がオフ状態となり、メモリセル１００ｂ［１、１］のノードＦＮ３のデータを一時的に保存する。

メモリセル１００ｂ［１、１］のデータ読み出しが完了したら、サブメモリセルアレイ３０に保存されたデータを、メモリセル１００ｂ［１、１］に書き戻す。データの書き戻しは、メモリセル１１０［３、１］、１１０［２、１］、１１０［１、１］の順に行えばよい。例えば、メモリセル１１０［３、１］のデータの書き戻しは、配線ＢＬを電気的に浮遊状態にし、配線ＳＬ、ＷＲＣ［３］、ＷＬ４［１］に電位ＶＰ１を与えることで行えばよい。配線ＢＬは、メモリセル１１０［３、１］のノードＦＮに対応した電位になり、メモリセル１００ｂ［１、１］のノードＦＮ３にデータが書き戻される。メモリセル１１０［２、１］、１１０［１、１］についても同様である。

以上の動作により、メモリセルアレイ１０は、保持されたデータを失うことなく、データの読み出しを行うことが可能になる。

〈記憶装置の構成例〉
図１９は、記憶装置の構成例を示すブロック図である。図１９に示す記憶装置６０は、図１７で説明したメモリセルアレイ１０、行選択ドライバ６１、列選択ドライバ６２、およびＡ／Ｄコンバータ６３を有する。

行選択ドライバ６１は、メモリセル１００ｂの各行におけるトランジスタＭ３を選択的に導通状態とする機能、およびメモリセル１００ｂの各行におけるノードＦＮ１乃至ＦＮ３の電位を選択的に変化させる機能、を備えた回路である。行選択ドライバ６１を備えることで、記憶装置６０は、メモリセル１００ｂへのデータの書き込みおよび読み出しを行毎に選択して行うことが可能になる。

列選択ドライバ６２は、メモリセル１００ｂの各列におけるノードＦＮ１乃至ＦＮ３に選択的にデータを書き込む機能、配線ＢＬ、ＳＬの電位を初期化する機能、配線ＢＬを電気的に浮遊状態とする機能、などを備えた回路である。列選択ドライバ６２を備えることで、記憶装置６０は、メモリセル１００ｂへのデータの書き込みおよび読み出しを列毎に選択して行うことが可能になる。

Ａ／Ｄコンバータ６３は、アナログ値である配線ＢＬの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバータを有する回路である。Ａ／Ｄコンバータ６３を備えることで、記憶装置６０は、メモリセル１００ｂより読み出されたデータに対応する配線ＢＬの電位を外部に出力することが可能になる。

なおＡ／Ｄコンバータ６３は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。

（実施の形態３）
本実施の形態では、上記実施の形態に示すトランジスタＭ０乃至Ｍｎに適用可能なＯＳトランジスタの構造について説明する。

〈〈トランジスタの構成例１〉〉
図２０（Ａ）乃至（Ｃ）は、トランジスタ４００ａの上面図および断面図である。図２０（Ａ）は上面図である。図２０（Ｂ）は、図２０（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２０（Ｃ）は、図２０（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ａのチャネル幅方向と呼ぶ場合がある。

トランジスタ４００ａは、基板４５０と、基板４５０上の絶縁膜４０１と、絶縁膜４０１上の導電膜４１４と、導電膜４１４を覆うように形成された絶縁膜４０２と、絶縁膜４０２上の絶縁膜４０３と、絶縁膜４０３上の絶縁膜４０４と、絶縁膜４０４上に、金属酸化物４３１、金属酸化物４３２の順で形成された積層と、金属酸化物４３２の上面及び側面と接する導電膜４２１と、同じく金属酸化物４３２の上面及び側面と接する導電膜４２３と、導電膜４２１上の導電膜４２２と、導電膜４２３上の導電膜４２４と、導電膜４２２、４２４上の絶縁膜４０５と、金属酸化物４３１、４３２、導電膜４２１乃至４２４及び絶縁膜４０５と接する金属酸化物４３３と、金属酸化物４３３上の絶縁膜４０６と、絶縁膜４０６上の導電膜４１１と、導電膜４１１上の導電膜４１２と、導電膜４１２上の導電膜４１３と、導電膜４１３を覆うように形成された絶縁膜４０７と、絶縁膜４０７上の絶縁膜４０８を有する。なお、金属酸化物４３１、金属酸化物４３２および金属酸化物４３３をまとめて、金属酸化物４３０と呼称する。

金属酸化物４３２は半導体であり、トランジスタ４００ａのチャネルとしての機能を有する。

また、金属酸化物４３１及び金属酸化物４３２は、領域４４１及び領域４４２を有する。領域４４１は、導電膜４２１と、金属酸化物４３１、４３２が接する領域の近傍に形成され、領域４４２は、導電膜４２３と、金属酸化物４３１、４３２が接する領域の近傍に形成される。

領域４４１、４４２は低抵抗領域としての機能を有する。金属酸化物４３１、４３２は、領域４４１を有することで、導電膜４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物４３１、４３２は、領域４４２を有することで、導電膜４２３との間のコンタクト抵抗を低減させることが可能になる。

導電膜４２１、４２２は、トランジスタ４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜４２３、４２４は、トランジスタ４００ａのソース電極又はドレイン電極の他方としての機能を有する。

導電膜４２２は導電膜４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２１の導電率の低下を防ぐことが可能になる。

同様に、導電膜４２４は導電膜４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２３の導電率の低下を防ぐことが可能になる。

導電膜４１１乃至４１３は、トランジスタ４００ａの第１のゲート電極としての機能を有する。

導電膜４１１、４１３は、導電膜４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４１２の導電率の低下を防ぐことが可能になる。

絶縁膜４０６は、トランジスタ４００ａの第１のゲート絶縁膜としての機能を有する。

導電膜４１４は、トランジスタ４００ａの第２のゲート電極としての機能を有する。

導電膜４１１乃至４１３と導電膜４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜４１４は、場合によっては省略してもよい。

絶縁膜４０１乃至４０４は、トランジスタ４００ａの下地絶縁膜としての機能を有する。また、絶縁膜４０２乃至４０４は、トランジスタ４００ａの第２のゲート絶縁膜としての機能も有する。

絶縁膜４０５、４０７、４０８は、トランジスタ４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。

図２０（Ｃ）に示すように、金属酸化物４３２の側面は、導電膜４１１に囲まれている。上記構成をとることで、導電膜４１１の電界によって、金属酸化物４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。金属酸化物４３２の全体（バルク）にチャネルが形成されるため、ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。

トランジスタ４００ａにおいて、ゲート電極として機能する領域は、絶縁膜４０５などに形成された開口部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。

図２０（Ｂ）に示すように、導電膜４１１と導電膜４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜４１１と導電膜４２３は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ４００ａの動作速度を低下させる原因になり得る。トランジスタ４００ａは、絶縁膜４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜４０５は、比誘電率の低い材料からなることが好ましい。

図２１（Ａ）は、トランジスタ４００ａの中央部を拡大したものである。図２１（Ａ）において、導電膜４１１の底面が、絶縁膜４０６及び金属酸化物４３３を介して、金属酸化物４３２の上面と平行に面する領域の長さを、幅Ｌ_Ｇとして示す。幅Ｌ_Ｇは、ゲート電極の線幅を表す。また、図２１（Ａ）において、導電膜４２１と導電膜４２３の間の長さを、幅Ｌ_ＳＤとして示す。幅Ｌ_ＳＤは、ソース電極とドレイン電極との間の長さを表す。

幅Ｌ_ＳＤは最小加工寸法で決定されることが多い。図２１（Ａ）に示すように、幅Ｌ_Ｇは、幅Ｌ_ＳＤよりも小さい。すなわち、トランジスタ４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅Ｌ_Ｇは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。

図２１（Ａ）において、導電膜４２１及び導電膜４２２の厚さの合計、又は、導電膜４２３及び導電膜４２４の厚さの合計を高さＨ_ＳＤと表す。

絶縁膜４０６の厚さを、高さＨ_ＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。

また、導電膜４２２と導電膜４１１の間に形成される寄生容量、及び、導電膜４２４と導電膜４１１の間に形成される寄生容量の値は、絶縁膜４０５の厚さに反比例する。例えば、絶縁膜４０５の厚さを、絶縁膜４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ４００ａを高周波数で動作させることが可能になる。

以下、トランジスタ４００ａの各構成要素について説明を行う。

〈金属酸化物層〉
まず、金属酸化物４３１乃至４３３に適用可能な金属酸化物について説明を行う。

トランジスタ４００ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。

金属酸化物４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、金属酸化物４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。

金属酸化物４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物４３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

金属酸化物４３２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。

例えば、金属酸化物４３１および金属酸化物４３３は、金属酸化物４３２を構成する酸素以外の元素一種以上、または二種以上から構成される金属酸化物である。金属酸化物４３２を構成する酸素以外の元素一種以上、または二種以上から金属酸化物４３１および金属酸化物４３３が構成されるため、金属酸化物４３１と金属酸化物４３２との界面、および金属酸化物４３２と金属酸化物４３３との界面において、界面準位が形成されにくい。

なお、金属酸化物４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。

また、金属酸化物４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。

また、金属酸化物４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物４３３は、金属酸化物４３１と同種の金属酸化物を用いても構わない。

また、金属酸化物４３１または金属酸化物４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物４３１または金属酸化物４３３が酸化ガリウムであっても構わない。

次に、金属酸化物４３１乃至４３３の積層により構成される金属酸化物４３０の機能およびその効果について、図２１（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図２１（Ｂ）は、図２１（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図２１（Ｂ）は、トランジスタ４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。

図２１（Ｂ）中、Ｅｃ４０４、Ｅｃ４３１、Ｅｃ４３２、Ｅｃ４３３、Ｅｃ４０６は、それぞれ、絶縁膜４０４、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３、絶縁膜４０６の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁膜４０４と絶縁膜４０６は絶縁体であるため、Ｅｃ４０６とＥｃ４０４は、Ｅｃ４３１、Ｅｃ４３２、およびＥｃ４３３よりも真空準位に近い（電子親和力が小さい）。

金属酸化物４３２は、金属酸化物４３１および金属酸化物４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物４３２として、金属酸化物４３１および金属酸化物４３３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物４３３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

このとき、ゲート電圧を印加すると、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３のうち、電子親和力の大きい金属酸化物４３２にチャネルが形成される。

このとき、電子は、金属酸化物４３１、４３３の中ではなく、金属酸化物４３２の中を主として移動する。そのため、金属酸化物４３１と絶縁膜４０４との界面、あるいは、金属酸化物４３３と絶縁膜４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物４３１、４３３は、絶縁膜のように機能する。

金属酸化物４３１と金属酸化物４３２との間には、金属酸化物４３１と金属酸化物４３２との混合領域を有する場合がある。また、金属酸化物４３２と金属酸化物４３３との間には、金属酸化物４３２と金属酸化物４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物４３１、金属酸化物４３２および金属酸化物４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

金属酸化物４３１と金属酸化物４３２の界面、あるいは、金属酸化物４３２と金属酸化物４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。

例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物４３２の上面または下面（被形成面、ここでは金属酸化物４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。

チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物４３２が酸素欠損（Ｖ_Ｏとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

例えば、金属酸化物４３２のある深さにおいて、または、金属酸化物４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

金属酸化物４３２の酸素欠損を低減するために、例えば、絶縁膜４０４に含まれる過剰酸素を、金属酸化物４３１を介して金属酸化物４３２まで移動させる方法などがある。この場合、金属酸化物４３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。

なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物４３２の全体にチャネルが形成される。したがって、金属酸化物４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物４３２が厚いほど、トランジスタのオン電流を高くすることができる。

また、トランジスタのオン電流を高くするためには、金属酸化物４３３は薄いほど好ましい。金属酸化物４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物４３３は、チャネルの形成される金属酸化物４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物４３３は、ある程度の厚さを有することが好ましい。金属酸化物４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物４３３は、絶縁膜４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、信頼性を高くするためには、金属酸化物４３１は厚く、金属酸化物４３３は薄いことが好ましい。金属酸化物４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物４３１との界面からチャネルの形成される金属酸化物４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。

例えば、金属酸化物４３２と金属酸化物４３１との間に、例えば、ＳＩＭＳ分析において、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。また、金属酸化物４３２と金属酸化物４３３との間に、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。

また、金属酸化物４３２の水素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の水素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の水素濃度となる領域を有する。また、金属酸化物４３２の窒素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の窒素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の窒素濃度となる領域を有する。

金属酸化物４３１乃至４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。

金属酸化物４３１、４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物４３１、４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。

上述の３層構造は一例である。例えば、金属酸化物４３１または金属酸化物４３３のない２層構造としても構わない。または、金属酸化物４３１の上もしくは下、または金属酸化物４３３上もしくは下に、金属酸化物４３１、金属酸化物４３２または金属酸化物４３３のいずれか一を有する４層構造としても構わない。または、金属酸化物４３１の上、金属酸化物４３１の下、金属酸化物４３３の上、金属酸化物４３３の下のいずれか二箇所以上に、金属酸化物４３１、金属酸化物４３２または金属酸化物４３３のいずれか一をそれぞれ有するｎ層構造（ｎは５以上の整数）としても構わない。

〈基板〉
基板４５０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板４５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板４５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４５０が伸縮性を有してもよい。また、基板４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４５０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４５０を薄くすると、半導体装置を軽量化することができる。また、基板４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性基板である基板４５０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４５０としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４５０として好適である。

〈下地絶縁膜〉
絶縁膜４０１は、基板４５０と導電膜４１４を電気的に分離させる機能を有する。

絶縁膜４０１又は絶縁膜４０２は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。

また、絶縁膜４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。

また、絶縁膜４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。

絶縁膜４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜４０４から脱離した酸素は金属酸化物４３０に供給され、金属酸化物４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

絶縁膜４０４は、金属酸化物４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。

または、絶縁膜４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。

絶縁膜４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜４０４の成膜を行えばよい。または、成膜後の絶縁膜４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。

例えば、成膜後の絶縁膜４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。

また、絶縁膜４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。

絶縁膜４０３は、絶縁膜４０４に含まれる酸素が、導電膜４１４に含まれる金属と結びつき、絶縁膜４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。

絶縁膜４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜４０３を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。

絶縁膜４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

トランジスタ４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜４０２又は絶縁膜４０３に設けることが好ましい。例えば、絶縁膜４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。

〈ゲート電極〉
導電膜４１１乃至４１４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

〈ソース電極、ドレイン電極〉
導電膜４２１乃至４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

また、導電膜４２１乃至４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。

〈低抵抗領域〉
領域４４１、４４２は、例えば、導電膜４２１、４２３が、金属酸化物４３１、４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域４４１、４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域４４１、４４２に含まれるキャリア濃度が増加する。その結果、領域４４１、４４２が低抵抗化する。

〈ゲート絶縁膜〉
絶縁膜４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜４０６は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。

また、絶縁膜４０６は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４３２に混入することを抑制することができる。

また、例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物４３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。

〈層間絶縁膜、保護絶縁膜〉
絶縁膜４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜４０５は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

絶縁膜４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜４０７を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。

絶縁膜４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜４０７に適用するのに好ましい。

絶縁膜４０７は、スパッタリング法、ＣＶＤ法など酸素を含むプラズマを用いて成膜することで、絶縁膜４０５、４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜４０５、４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物４３０に到達し、金属酸化物４３０の酸素欠損を低減することが可能になる。

図２２（Ａ）、（Ｂ）は、絶縁膜４０７を成膜する際に絶縁膜４０５、４０６に添加された酸素が、第２の加熱処理によって絶縁膜中を拡散し、金属酸化物４３０に到達する様子を描いた模式図である。図２２（Ａ）は、図２０（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図２２（Ｂ）は、図２０（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。

図２２（Ａ）、（Ｂ）に示すように、絶縁膜４０６の側面に添加された酸素が、絶縁膜４０６の内部を拡散し、金属酸化物４３０に到達する。また、絶縁膜４０７と絶縁膜４０５の界面近傍に、酸素を過剰に含む領域４６１、領域４６２及び領域４６３が形成される場合がある。領域４６１乃至４６３に含まれる酸素は、絶縁膜４０５、絶縁膜４０４を経由し、金属酸化物４３０に到達する。絶縁膜４０５が酸化シリコンを含み、絶縁膜４０７が酸化アルミニウムを含む場合、領域４６１乃至４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。

絶縁膜４０７は、酸素をブロックする機能を有し、酸素が絶縁膜４０７より上方に拡散することを防ぐ。同様に、絶縁膜４０３は、酸素をブロックする機能を有し、酸素が絶縁膜４０３より下方に拡散することを防ぐ。

なお、第２の加熱処理は、絶縁膜４０５、４０６に添加された酸素が金属酸化物４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁膜４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。

このように、金属酸化物４３０は、絶縁膜４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。

また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜４０７として成膜することで、絶縁膜４０５、４０６に酸素を添加してもよい。

絶縁膜４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁膜４０８は上記材料の積層であってもよい。

〈〈トランジスタの構成例２〉〉
図２０に示すトランジスタ４００ａは、導電膜４１４及び絶縁膜４０２、４０３を省略してもよい。その場合の例を図２３に示す。

図２３（Ａ）乃至（Ｃ）は、トランジスタ４００ｂの上面図および断面図である。図２３（Ａ）は上面図である。図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２３（Ｃ）は、図２３（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｂのチャネル幅方向と呼ぶ場合がある。

〈〈トランジスタの構成例３〉〉
図２０に示すトランジスタ４００ａにおいて、導電膜４２１、４２３は、ゲート電極（導電膜４１１乃至４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図２４に示す。

図２４（Ａ）乃至（Ｃ）は、トランジスタ４００ｃの上面図および断面図である。図２４（Ａ）は上面図である。図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２４（Ｃ）は、図２４（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｃのチャネル幅方向と呼ぶ場合がある。

図２４（Ｂ）のトランジスタ４００ｃにおいて、ゲート電極と重なる部分の導電膜４２１が薄膜化され、その上を導電膜４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜４２３が薄膜化され、その上を導電膜４２４が覆っている。

トランジスタ４００ｃは、図２４（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。

〈〈トランジスタの構成例４〉〉
図２４に示すトランジスタ４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物４３１、４３２の幅を広げてもよい。その場合の例を図２５に示す。

図２５（Ａ）乃至（Ｃ）は、トランジスタ４００ｄの上面図および断面図である。図２５（Ａ）は上面図である。図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２５（Ｃ）は、図２５（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｄのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｄのチャネル幅方向と呼ぶ場合がある。

トランジスタ４００ｄは、図２５に示す構成にすることで、オン電流を増大させることが可能になる。

〈〈トランジスタの構成例５〉〉
図２４に示すトランジスタ４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物４３１、４３２から成る領域（以下、フィンと呼ぶ）を複数設けてもよい。その場合の例を図２６に示す。

図２６（Ａ）乃至（Ｃ）は、トランジスタ４００ｅの上面図および断面図である。図２６（Ａ）は上面図である。図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２６（Ｃ）は、図２６（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ４００ｅのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ４００ｅのチャネル幅方向と呼ぶ場合がある。

トランジスタ４００ｅは、金属酸化物４３１ａ、４３２ａから成る第１のフィンと、金属酸化物４３１ｂ、４３２ｂから成る第２のフィンと、金属酸化物４３１ｃ、４３２ｃから成る第３のフィンと、を有している。

トランジスタ４００ｅは、チャネルが形成される金属酸化物４３２ａ乃至４３２ｃを、ゲート電極が取り囲むことで、チャネル全体にゲート電界を印加することが可能になり、オン電流が高いトランジスタを得ることが可能になる。

〈〈トランジスタの構成例６〉〉
図２７（Ａ）及び図２７（Ｂ）は、トランジスタ６８０の上面図および断面図である。図２７（Ａ）は上面図であり、図２７（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図２７（Ｂ）に相当する。なお、図２７（Ａ）及び図２７（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。

図２７（Ｂ）に示すトランジスタ６８０は、第１のゲートとして機能する導電膜６８９と、第２のゲートとして機能する導電膜６８８と、半導体６８２と、ソース及びドレインとして機能する導電膜６８３及び導電膜６８４と、絶縁膜６８１と、絶縁膜６８５と、絶縁膜６８６と、絶縁膜６８７と、を有する。

導電膜６８９は、絶縁表面上に設けられる。導電膜６８９と、半導体６８２とは、絶縁膜６８１を間に挟んで、互いに重なる。また、導電膜６８８と、半導体６８２とは、絶縁膜６８５、絶縁膜６８６及び絶縁膜６８７を間に挟んで、互いに重なる。また、導電膜６８３及び導電膜６８４は、半導体６８２に、接続されている。

導電膜６８９及び導電膜６８８の詳細は、図２０に示す導電膜４１１乃至４１４の記載を参照すればよい。

導電膜６８９と導電膜６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ６８０は、第２のゲート電極として機能する導電膜６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜６８８は、場合によっては省略してもよい。

半導体６８２の詳細は、図２０に示す金属酸化物４３２の記載を参照すればよい。また、半導体６８２は、一層でも良いし、複数の半導体層の積層でも良い。

導電膜６８３及び導電膜６８４の詳細は、図２０に示す導電膜４２１乃至４２４の記載を参照すればよい。

絶縁膜６８１の詳細は、図２０に示す絶縁膜４０６の記載を参照すればよい。

なお、図２７（Ｂ）では、半導体６８２、導電膜６８３及び導電膜６８４上に、順に積層された絶縁膜６８５乃至絶縁膜６８７が設けられている場合を例示しているが、半導体６８２、導電膜６８３及び導電膜６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。

半導体６８２に酸化物半導体を用いた場合、絶縁膜６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜６８６を半導体６８２上に直接設けると、絶縁膜６８６の形成時に半導体６８２にダメージが与えられる場合、図２７（Ｂ）に示すように、絶縁膜６８５を半導体６８２と絶縁膜６８６の間に設けると良い。絶縁膜６８５は、その形成時に半導体６８２に与えるダメージが絶縁膜６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体６８２に与えられるダメージを小さく抑えつつ、半導体６８２上に絶縁膜６８６を直接形成することができるのであれば、絶縁膜６８５は必ずしも設けなくとも良い。

例えば、絶縁膜６８６及び絶縁膜６８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。

絶縁膜６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。

絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体６８２に侵入するのを防ぐことができる。半導体６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜６８７を用いることで、トランジスタ６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。

また、半導体６８２に酸化物半導体を用いる場合、絶縁膜６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。

（実施の形態４）
本実施の形態では、上記実施の形態に示すメモリセル１００ａ乃至１００ｋ（以下、まとめてメモリセル１００と呼称する）に適用可能なデバイスの構成例について、図２８乃至図３１を用いて説明を行う。

〈〈チップ構成例１〉〉
図２８（Ａ）、（Ｂ）に示す断面図はメモリセル１００が１つのチップに形成された例を示している。図２８（Ａ）は、メモリセル１００を構成するトランジスタのチャネル長方向の断面図を表している。また、図２８（Ｂ）は、メモリセル１００を構成するトランジスタのチャネル幅方向の断面図を表している。

図２８（Ａ）、（Ｂ）に示すメモリセル１００は、下から順に、層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２を有している。

層Ｌ１は、基板７００と、基板７００に形成されたトランジスタＴｒ０と、素子分離層７０１と、プラグ７１０、７１１などの複数のプラグを有する。

層Ｌ２は、配線７３０、７３１などの複数の配線を有する。

層Ｌ３は、プラグ７１２、７１３などの複数のプラグと、複数の配線（図示せず）を有する。

層Ｌ４は、絶縁膜７０６と、トランジスタＴｒ１と、絶縁膜７０２と、絶縁膜７０３と、プラグ７１４、７１５などの複数のプラグを有する。

層Ｌ５は、配線７３２、７３３などの複数の配線を有する。

層Ｌ６は、プラグ７１６などの複数のプラグを有する。

層Ｌ７は、トランジスタＴｒ２と、絶縁膜７０４、７０５と、プラグ７１７などの複数のプラグを有する。

層Ｌ８は、配線７３４、７３５などの複数の配線を有する。

層Ｌ９は、プラグ７１８などの複数のプラグと、複数の配線（図示せず）を有する。

層Ｌ１０は、配線７３６などの複数の配線を有する。

層Ｌ１１は、容量素子Ｃ１と、容量素子Ｃ２乃至Ｃｎ（図示せず）と、プラグ７１９などの複数のプラグとを有している。また、容量素子Ｃ１は、第１の電極７５１と、第２の電極７５２と、絶縁膜７５３と、を有している。

層Ｌ１２は、配線７３７などの複数の配線を有している。

トランジスタＴｒ１、Ｔｒ２は、実施の形態３に示したＯＳトランジスタを適用することが好ましい。図２８（Ａ）、（Ｂ）は、トランジスタＴｒ１、Ｔｒ２に、図２４（Ａ）乃至（Ｂ）に示すトランジスタ４００ｃを適用した例を示している。

トランジスタＴｒ０は、トランジスタＴｒ１、Ｔｒ２とは異なる半導体材料で形成されることが好ましい。図２８（Ａ）、（Ｂ）では、トランジスタＴｒ０にＳｉトランジスタを適用した例を示している。

基板７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。

また、基板７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図２８（Ａ）、（Ｂ）では、一例として、基板７００に単結晶シリコンウェハを用いた例を示している。

図３０（Ａ）、（Ｂ）を用いて、トランジスタＴｒ０の詳細について説明を行う。図３０（Ａ）はトランジスタＴｒ０のチャネル長方向の断面図を示し、図３０（Ｂ）はトランジスタＴｒ０のチャネル幅方向の断面図を示している。トランジスタＴｒ０は、ウェル７９２に設けられたチャネル形成領域７９３と、低濃度不純物領域７９４及び高濃度不純物領域７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域７９６と、チャネル形成領域７９３上に設けられたゲート絶縁膜７９７と、ゲート絶縁膜７９７上に設けられたゲート電極７９０と、ゲート電極７９０の側面に設けられた側壁絶縁層７９８、７９９とを有する。なお、導電性領域７９６には、金属シリサイド等を用いてもよい。

図３０（Ｂ）において、トランジスタＴｒ０はチャネル形成領域７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜７９７及びゲート電極７９０が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。

なお、トランジスタＴｒ０は、ＦＩＮ型トランジスタに限定されず、図３１（Ａ）、（Ｂ）に示すプレーナー型トランジスタを用いてもよい。図３１（Ａ）は、トランジスタＴｒ０のチャネル長方向の断面図を示し、図３１（Ｂ）はトランジスタＴｒ０のチャネル幅方向の断面図を示している。図３１に示す符号は、図３０に示す符号と同一である。

図２８（Ａ）、（Ｂ）において、絶縁膜７０２乃至７０６は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭ１乃至Ｍｎの信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。

配線７３０乃至７３７、及び、プラグ７１０乃至７１９には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

図２８において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

実施の形態１又は実施の形態２に示すトランジスタＭ１乃至ＭｎにＯＳトランジスタを適用した場合、トランジスタＭ１乃至Ｍｎは、層Ｌ４又は層Ｌ７に形成されることが好ましい。

実施の形態１又は実施の形態２に示すトランジスタＭ０にＳｉトランジスタを適用した場合、トランジスタＭ０は層Ｌ１に形成されることが好ましい。

実施の形態１又は実施の形態２に示すトランジスタＭ０にＯＳトランジスタを適用した場合、トランジスタＭ０は層Ｌ４又は層Ｌ７に形成されることが好ましい。

メモリセル１００の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、該ＯＳトランジスタは層Ｌ４又は層Ｌ７に形成してもよい。

メモリセル１００の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、該Ｓｉトランジスタは層Ｌ１に形成してもよい。

メモリセル１００は、図２８に示す構成にすることで、占有面積を小さくし、メモリセルを高集積化することが可能になる。

〈〈チップ構成例２〉〉
メモリセル１００は、メモリセル１００が有する全てのＯＳトランジスタを、同一の層に形成してもよい。その場合の例を、図２９（Ａ）、（Ｂ）に示す。図２８と同様に、図２９（Ａ）はメモリセル１００を構成するトランジスタのチャネル長方向の断面図を表し、図２９（Ｂ）はメモリセル１００を構成するトランジスタのチャネル幅方向の断面図を表している。

図２９（Ａ）、（Ｂ）は、層Ｌ６乃至Ｌ８が省かれ、層Ｌ５の上に層Ｌ９が形成されている点で、図２８（Ａ）、（Ｂ）に示す断面図と相違する。図２９（Ａ）、（Ｂ）のその他の詳細は、図２８（Ａ）、（Ｂ）の記載を参酌する。

実施の形態１又は実施の形態２に示すトランジスタＭ１乃至ＭｎにＯＳトランジスタを適用した場合、トランジスタＭ１乃至Ｍｎは、層Ｌ４に形成されることが好ましい。

実施の形態１又は実施の形態２に示すトランジスタＭ０にＳｉトランジスタを適用した場合、トランジスタＭ０は層Ｌ１に形成されることが好ましい。

実施の形態１又は実施の形態２に示すトランジスタＭ０にＯＳトランジスタを適用した場合、トランジスタＭ０は層Ｌ４に形成されることが好ましい。

メモリセル１００の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、該ＯＳトランジスタは層Ｌ４に形成してもよい。

メモリセル１００の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、該Ｓｉトランジスタは層Ｌ１に形成してもよい。

メモリセル１００は、図２９（Ａ）、（Ｂ）に示す構成にすることで、製造工程を単純化することが可能になる。

（実施の形態５）
本実施の形態では、上記実施の形態に示したメモリセル及び記憶装置を用いることが可能なＣＰＵについて説明する。

図３２は、ＣＰＵの一例の構成を示すブロック図である。

図３２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

図３２に示すＣＰＵでは、レジスタ１１９６に、上記実施の形態に示すメモリセルを用いることが可能である。

（実施の形態６）
本発明の一態様に係る記憶装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３３に示す。

図３３（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３３（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図３３（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図３３（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。

図３３（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図３３（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図３３（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。

図３３（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイ（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。

（実施の形態７）
本実施の形態では、本発明の一態様の記憶装置を備えることができるＲＦタグの使用例について図３４を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３４（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３４（Ｂ）参照）、包装用容器類（包装紙やボトル等、図３４（Ｃ）参照）、乗り物類（自転車等、図３４（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３４（Ｅ）、図３４（Ｆ）参照）等に設けて使用することができる。

本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。

（実施の形態８）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

〈〈酸化物半導体の構造〉〉
以下では、酸化物半導体の構造について説明する。

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。

非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。

逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

〈ＣＡＡＣ−ＯＳ〉
まずは、ＣＡＡＣ−ＯＳについて説明する。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。

図３５（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３５（Ｂ）に示す。図３５（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

図３５（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３５（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図３５（Ｂ）および図３５（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図３５（Ｄ）参照。）。図３５（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図３５（Ｄ）に示す領域５１６１に相当する。

また、図３６（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３６（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３６（Ｂ）、図３６（Ｃ）および図３６（Ｄ）に示す。図３６（Ｂ）、図３６（Ｃ）および図３６（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。

次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３７（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３８（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３８（Ｂ）に示す。図３８（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３８（Ｂ）における第１リングは、ＩｎＧａＺｎＯ_４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３８（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。

上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０^１１個／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であり、１×１０^−９個／ｃｍ^３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

〈ｎｃ−ＯＳ〉
次に、ｎｃ−ＯＳについて説明する。

ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

〈ａ−ｌｉｋｅ ＯＳ〉
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。

電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。

なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ_４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

図３９は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３９より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図３９中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図３９中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。

このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース及びドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース及びドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

Ｂ１‐Ｂ４ 記憶回路
ＢＬ 配線
ＢＬ０‐ＢＬ２ 配線
ＢＬｎ 配線
Ｂｎ 記憶回路
Ｃ１‐Ｃ４ 容量素子
Ｃｎ 容量素子
ＦＮ ノード
ＦＮ１‐ＦＮ４ ノード
ＦＮｎ ノード
Ｌ１‐Ｌ１２ 層
Ｍ０‐Ｍ４ トランジスタ
Ｍｎ トランジスタ
ＳＬ 配線
Ｔ１０‐Ｔ３６ 期間
Ｔｒ０‐Ｔｒ２ トランジスタ
Ｖ０ 電位
ＶＭ１‐ＶＭ３ 電位
ＶＰ１ 電位
ＶＰ２ 電位
ＷＬ１‐ＷＬ５ 配線
ＷＲＣ 配線
ＷＷＣ 配線
１０ メモリセルアレイ
２０ メインメモリセルアレイ
３０ サブメモリセルアレイ
５１ トランジスタ
５２ トランジスタ
５３ 容量素子
６０ 記憶装置
６１ 行選択ドライバ
６２ 列選択ドライバ
６３ Ａ／Ｄコンバータ
１００ メモリセル
１００ａ‐１００ｋ メモリセル
１１０ メモリセル
４００ａ‐４００ｅ トランジスタ
４０１‐４０８ 絶縁膜
４１１‐４１４ 導電膜
４２１‐４２４ 導電膜
４３０ 金属酸化物
４３１ 金属酸化物
４３１ａ‐４３１ｃ 金属酸化物
４３２ 金属酸化物
４３２ａ‐４３２ｃ 金属酸化物
４３３ 金属酸化物
４４１ 領域
４４２ 領域
４５０ 基板
４６１‐４６３ 領域
６８０ トランジスタ
６８１ 絶縁膜
６８２ 半導体
６８３‐６８９ 導電膜
７００ 基板
７０１ 素子分離層
７０２‐７０６ 絶縁膜
７１０‐７１９ プラグ
７３０‐７３７ 配線
７５１ 電極
７５２ 電極
７５３ 絶縁膜
７９０ ゲート電極
７９２ ウェル
７９３ チャネル形成領域
７９４ 低濃度不純物領域
７９５ 高濃度不純物領域
７９６ 導電性領域
７９７ ゲート絶縁膜
７９８ 側壁絶縁層
７９９ 側壁絶縁層
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ マイク
９１３ 外部接続ポート
９１４ 操作ボタン
９１６ 表示部
９１７ スピーカ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４０００ ＲＦタグ
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (3)

1. 第１乃至第（ｎ＋１）（ｎは２以上の整数）のトランジスタと、
   第１乃至第ｎの容量素子と、
   第１乃至第ｎのノードと、
   第１及び第２の配線と、を有し、
   前記第ｉのノード（ｉは整数且つ１≦ｉ≦ｎ）は、前記第ｉの容量素子の第１の端子及び前記第ｉのトランジスタのゲートに電気的に接続され、
   前記第１のトランジスタは、前記第１の配線と前記第２の配線との間の、導通又は非導通を制御する機能を有し、
   前記第（ｉ＋１）のトランジスタは、前記第ｉのノードと前記第２の配線との間の、導通又は非導通を制御する機能を有し、
   前記第１乃至前記第ｎのノードは、それぞれ、Ｊビット（Ｊは１以上の整数）のデータを保持する機能を有し、
   前記第２乃至第（ｎ＋１）のトランジスタは、チャネル形成領域に酸化物半導体を含むことを特徴とする記憶装置。
2. メモリセルと、
   第１乃至第ｎの記憶回路と、
   第１及び第２の配線と、を有し、
   前記メモリセルは、第１乃至第（ｎ＋１）（ｎは２以上の整数）のトランジスタと、第１乃至第ｎの容量素子と、第１乃至第ｎのノードと、を有し、
   前記第ｉのノード（ｉは整数且つ１≦ｉ≦ｎ）は、前記第ｉの容量素子の第１の端子及び前記第ｉのトランジスタのゲートに電気的に接続され、
   前記第１のトランジスタは、前記第１の配線と前記第２の配線との間の、導通又は非導通を制御する機能を有し、
   前記第（ｉ＋１）のトランジスタは、前記第ｉのノードと前記第２の配線との間の、導通又は非導通を制御する機能を有し、
   前記第１乃至前記第ｎのノードは、それぞれ、Ｊビット（Ｊは１以上の整数）のデータを保持する機能を有し、
   前記第２乃至第（ｎ＋１）のトランジスタは、チャネル形成領域に酸化物半導体を含み、
   前記第１乃至第ｎの記憶回路は、それぞれ、前記第１の配線に電気的に接続され、
   前記第１乃至第ｎの記憶回路は、それぞれ、前記第２の配線に電気的に接続され、
   前記第ｉの記憶回路は、前記第ｉのノードに保持されたデータを記憶する機能を有することを特徴とする記憶装置。
3. 請求項１または請求項２において、
   前記第１のトランジスタ上に、前記第２乃至前記第（ｎ＋１）のトランジスタが設けられ、
   前記第２乃至前記第（ｎ＋１）のトランジスタ上に、前記第１乃至前記第ｎの容量素子が設けられ、
   前記第１のトランジスタはチャネル形成領域にシリコンを含むことを特徴とする記憶装置。