WO2020008296A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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WO2020008296A1
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insulator
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transistor
oxygen
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山崎舜平
馬場晴之
奥野直樹
小松良寛
大野敏和
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株式会社半導体エネルギー研究所
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • one embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device in this specification and the like refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor device such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of a semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like sometimes includes a semiconductor device. .
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor is attracting attention as another material.
  • an oxide semiconductor for example, not only a single metal oxide such as indium oxide and zinc oxide but also a multimetal oxide is known.
  • oxides of multi-component metals research on In-Ga-Zn oxide (hereinafter also referred to as IGZO) has been actively conducted.
  • Non-Patent Documents 1 to 3 Through research on IGZO, a CAAC (c-axis aligned aluminum crystal) structure and an nc (nanocrystalline line) structure which are neither single crystal nor amorphous in an oxide semiconductor have been found (see Non-Patent Documents 1 to 3). .).
  • Non-Patent Documents 1 and 2 also disclose techniques for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Further, Non-Patent Documents 4 and 5 show that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has minute crystals.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has an extremely low off-state current (see Non-Patent Document 6), and an LSI and a display utilizing the characteristics have been reported (see Non-Patent Documents 7 and 8). .).
  • One object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device having high frequency characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high reliability. Another object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electric characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • One object of one embodiment of the present invention is to provide a semiconductor device which can hold data for a long time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high data writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design flexibility.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can reduce power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention includes a first insulator, a first oxide over the first insulator, a second oxide over the first oxide, and a second oxide over the second oxide.
  • the side surface of the first conductor, the side surface of the second conductor, the side surface of the third oxide, and the side surface of the fourth oxide, respectively, and the second oxide is composed of In and the element M ( M includes Al, Ga, Y, or Sn) and Zn; the first oxide and the fifth oxide each include at least one of constituent elements included in the second oxide.
  • a third oxide and a fourth oxide Each have an element M, the third oxide, and the fourth oxide, the concentration of the element M than the second oxide has a high area, which is a semiconductor device.
  • the third oxide and the fourth oxide each preferably have a region with a thickness of 0.5 nm to 5 nm.
  • each of the third oxide and the fourth oxide has a region with a thickness of 1 nm to 3 nm.
  • the third oxide and the fourth oxide each include gallium.
  • each of the third oxide and the fourth oxide may have crystallinity.
  • the second oxide may have crystallinity.
  • the first oxide, the third oxide, the fourth oxide, and the fifth oxide may have substantially the same composition.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device with high productivity can be provided.
  • a semiconductor device capable of holding data for a long time can be provided.
  • a semiconductor device with high data writing speed can be provided.
  • a semiconductor device with high design flexibility can be provided.
  • a semiconductor device that can reduce power consumption can be provided.
  • a novel semiconductor device can be provided.
  • FIG. 1A is a top view illustrating a configuration example of a semiconductor device.
  • 1B and 1C are cross-sectional views illustrating a configuration example of a semiconductor device.
  • FIG. 2A is a top view illustrating a configuration example of a semiconductor device.
  • 2B and 2C are cross-sectional views illustrating a configuration example of a semiconductor device.
  • 3A and 3B are cross-sectional views illustrating a configuration example of a semiconductor device.
  • FIG. 4A is a top view illustrating the method for manufacturing the semiconductor device.
  • 4B and 4C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 5A is a top view illustrating a method for manufacturing a semiconductor device.
  • FIG. 5B and 5C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 6A is a top view illustrating the method for manufacturing the semiconductor device.
  • 6B and 6C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 7A is a top view illustrating a method for manufacturing a semiconductor device.
  • 7B and 7C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 8A is a top view illustrating a method for manufacturing a semiconductor device.
  • 8B and 8C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 9A is a top view illustrating a method for manufacturing a semiconductor device.
  • FIGS. 9B and 9C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 10A is a top view illustrating a method for manufacturing a semiconductor device.
  • FIGS. 10B and 10C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 11A is a top view illustrating a method for manufacturing a semiconductor device.
  • 11B and 11C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIG. 12 illustrates an energy band structure of an oxide semiconductor.
  • FIGS. 13A to 13C are schematic diagrams illustrating oxidation of a conductor provided over an oxide semiconductor.
  • FIGS. 14A to 14D are schematic diagrams illustrating oxidation of a conductor provided over an oxide semiconductor.
  • FIGS. 15A to 15C are schematic diagrams illustrating oxidation of a conductor provided over an oxide semiconductor.
  • FIG. 16 is a cross-sectional view illustrating a configuration of a storage device.
  • FIG. 17 is a cross-sectional view illustrating a configuration of a storage device.
  • FIG. 18A is a block diagram illustrating a configuration example of a storage device.
  • FIG. 18B is a schematic diagram illustrating a configuration example of a storage device.
  • FIGS. 19A to 19H are circuit diagrams illustrating a configuration example of a memory device.
  • FIG. 20A is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 20B is a schematic view illustrating a configuration example of a semiconductor device.
  • FIGS. 21A to 21E are schematic diagrams illustrating a configuration example of a storage device.
  • FIGS. 22A to 22F are schematic diagrams illustrating electronic devices.
  • FIGS. 23A and 23B are graphs showing the dependence of the sheet resistance of the tantalum nitride of the example on the heat treatment time.
  • FIGS. 24A to 24C are graphs showing changes in the sheet resistance of the oxide of the example in the depth direction.
  • FIGS. 25A to 25C are graphs showing changes in the sheet resistance of the oxide of the example in the depth direction.
  • FIG. 26 is a cross-sectional photographic image of the sample of the example.
  • FIG. 27 is a graph showing an EDX line analysis result of the example.
  • FIG. 28 is a graph showing an EDX line analysis result of the example.
  • FIGS. 29A and 29B are graphs showing the stress time dependence of ⁇ Vsh in the + GBT stress test of the example.
  • FIG. 30 is a graph showing the stress time dependence of ⁇ Vsh in the + GBT stress test of the example.
  • FIGS. 31A to 31C are graphs showing the dependence of Ion, S value, and ⁇ FE on the stress time in the + GBT stress test of the example.
  • FIG. 32 is a graph showing the stress time dependence of ⁇ Vsh in the + GBT stress test of the example.
  • FIGS. 33 (A) to 33 (C) are graphs showing the stress time dependence of Ion, S value, and ⁇ FE in the + GBT stress test of the example.
  • FIG. 34 is a graph showing a normal probability distribution of Vsh in the example.
  • FIG. 35 is a graph showing a normal probability distribution of Ion1 in the example.
  • FIG. 36 is a graph showing a normal probability distribution of Ion2 in the example.
  • FIG. 37A is a circuit diagram used for calculation in the embodiment.
  • FIG. 37B is a graph showing calculation results of the example.
  • FIG. 38A is a graph showing defect levels in the example.
  • FIG. 38B is a graph showing calculation results of the example.
  • Figure 39 (A) is a graph showing the I D -V G characteristics of Example.
  • FIG. 39B is a graph illustrating the temperature dependence of the off-state current.
  • FIG. 40 is a graph showing the temperature dependence of the holding characteristics of the example.
  • FIG. 41 is a graph showing a band diagram of the example.
  • FIGS. 44 (A) and 44 (B) are graphs showing the results of leak current evaluation of the example.
  • FIG. 45 is a graph showing the result of evaluating the leak current of the example.
  • ⁇ ⁇ Particular components may be omitted in some cases, particularly in a top view (also referred to as a “plan view”) or a perspective view, in order to facilitate understanding of the invention.
  • a top view also referred to as a “plan view”
  • a perspective view in order to facilitate understanding of the invention.
  • some hidden lines and the like may be omitted.
  • ordinal numbers given as first, second, etc. are used for convenience, and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • ordinal numbers described in this specification and the like do not always coincide with ordinal numbers used for specifying one embodiment of the present invention.
  • connection relation is not limited to the predetermined connection relation, for example, the connection relation shown in the figure or the text, and it is assumed that anything other than the connection relation shown in the figure or the text is disclosed in the figure or the text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, and the like).
  • the functions of the source and the drain may be switched when transistors having different polarities are used or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms of source and drain may be used interchangeably.
  • a channel width in a region where a channel is actually formed (hereinafter, also referred to as an “effective channel width”) and a channel width illustrated in a top view of the transistor (Hereinafter, also referred to as “apparent channel width”).
  • the effective channel width becomes larger than the apparent channel width, and the effect may not be ignored.
  • the proportion of a channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • a simple term “channel width” may refer to an apparent channel width.
  • a simple term “channel width” may refer to an effective channel width. The values of the channel length, the channel width, the effective channel width, the apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • an impurity in a semiconductor refers to, for example, elements other than the main components of the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be regarded as an impurity.
  • the impurity is contained, for example, the DOS (Density of State) of the semiconductor may be increased, or the crystallinity may be reduced.
  • the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • transition metals other than the main components such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • water may function as an impurity in some cases.
  • oxygen vacancies may be formed by entry of impurities, for example.
  • the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, and a Group 15 element other than oxygen and hydrogen.
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition.
  • silicon nitride oxide has a higher nitrogen content than oxygen as its composition.
  • the term “insulator” can be replaced with an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be referred to as a semiconductor film or a semiconductor layer.
  • parallel refers to a state where two straight lines are arranged at an angle of ⁇ 10 degrees or more and 10 degrees or less. Therefore, a case where the angle is ⁇ 5 degrees or more and 5 degrees or less is also included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 30 degrees or more and 30 degrees or less.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, a case where the angle is 85 degrees or more and 95 degrees or less is also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a barrier film is a film having a function of suppressing permeation of impurities such as water and hydrogen and oxygen, and in the case where the barrier film has conductivity, a conductive barrier film is used. May be called.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OSs), and the like. For example, in the case where a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor in some cases. That is, a transistor including an oxide or an oxide semiconductor can be referred to as a transistor including an OS @ FET or an OS transistor.
  • normally-off means that when a potential is not applied to a gate or a ground potential is applied to a gate, a current per 1 ⁇ m of a channel width flowing through a transistor is 1 ⁇ 10 ⁇ 20 at room temperature. A or lower, 1 ⁇ 10 ⁇ 18 A or lower at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or lower at 125 ° C.
  • ⁇ Configuration example of semiconductor device> 1A, 1B, and 1C are a top view and a cross-sectional view of a transistor 200 and an area around the transistor 200 according to one embodiment of the present invention.
  • FIG. 1A is a top view of a semiconductor device including the transistor 200.
  • FIGS. 1B and 1C are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in a channel length direction.
  • FIG. 1C is a cross-sectional view of a portion indicated by a dashed-dotted line A3-A4 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in the channel width direction. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • the semiconductor device of one embodiment of the present invention includes the insulator 214 over the substrate (not illustrated), the transistor 200 over the insulator 214, the insulator 280 over the transistor 200, and the insulator 282 over the insulator 280. And an insulator 274 over the insulator 282 and an insulator 281 over the insulator 274.
  • the insulator 214, the insulator 280, the insulator 282, the insulator 274, and the insulator 281 function as an interlayer film.
  • the semiconductor device includes a conductor 240 (a conductor 240a and a conductor 240b) which is electrically connected to the transistor 200 and functions as a plug.
  • the insulator 241 (the insulator 241a and the insulator 241b) is provided in contact with a side surface of the conductor 240 functioning as a plug. Further, a conductor 246 (a conductor 246a and a conductor 246b) which is electrically connected to the conductor 240 and functions as a wiring is provided over the insulator 281 and the conductor 240.
  • An insulator 241a is provided in contact with the inner walls of the openings of the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 274, and the insulator 281.
  • One conductor is provided, and further inside, a second conductor of the conductor 240a is provided.
  • an insulator 241b is provided in contact with the inner walls of the openings of the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 274, and the insulator 281.
  • One conductor is provided, and further inside, a second conductor of the conductor 240b is provided.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 281 can be approximately the same.
  • the transistor 200 has a structure in which the first conductor of the conductor 240 and the second conductor of the conductor 240 are stacked, the present invention is not limited to this.
  • a structure in which the conductor 240 is provided as a single layer or a stacked structure of three or more layers may be employed.
  • ordinal numbers may be given in the order of formation to distinguish them.
  • the transistor 200 includes an insulator 216 over the insulator 214, a conductor 205 (a conductor 205 a and a conductor 205 b) which is embedded in the insulator 216, An insulator 222 on the insulator 205, an insulator 224 on the insulator 222, an oxide 230a on the insulator 224, an oxide 230b on the oxide 230a, and an oxide on the oxide 230b 243a and an oxide 243b; a conductor 242a on the oxide 243a; a conductor 242b on the oxide 243b; an oxide 230c on the oxide 230b; an insulator 250 on the oxide 230c; A conductor 260 (a conductor 260a and a conductor 260b) which is located above and overlaps with the oxide 230c; part of the top surface of the insulator 224; A side surface, a side surface of the oxide 230b, a side
  • the oxide 230c is in contact with the side surface of the oxide 243a, the side surface of the oxide 243b, the side surface of the conductor 242a, and the side surface of the conductor 242b.
  • the conductor 260 has a conductor 260a and a conductor 260b, and the conductor 260a is arranged so as to cover the bottom and side surfaces of the conductor 260b.
  • the upper surface of the conductor 260 is disposed so as to substantially coincide with the upper surface of the insulator 250 and the upper surface of the oxide 230c.
  • the insulator 282 is in contact with the top surfaces of the conductor 260, the oxide 230c, the insulator 250, and the insulator 280.
  • the insulator 222, the insulator 272, the insulator 273, and the insulator 282 preferably have a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule). Further, the insulator 222, the insulator 272, the insulator 273, and the insulator 282 preferably have a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules). For example, the insulator 222, the insulator 272, the insulator 273, and the insulator 282 each preferably have lower permeability to one or both of oxygen and hydrogen than the insulator 224.
  • the insulator 222, the insulator 272, the insulator 273, and the insulator 282 each have lower permeability to one or both of oxygen and hydrogen than the insulator 250.
  • Each of the insulator 222, the insulator 272, the insulator 273, and the insulator 282 preferably has lower permeability to one or both of oxygen and hydrogen than the insulator 280.
  • the insulator 272 includes an upper surface and a side surface of the conductor 242a, an upper surface and a side surface of the conductor 242b, a side surface of the oxide 243a, a side surface of the oxide 243b, a side surface of the oxide 230a, and an oxide. It is preferable to contact the side surface of the object 230b and the upper surface of the insulator 224. It is preferable that the insulator 273 be provided in contact with the insulator 272. Thus, the insulator 280 is separated from the insulator 224 and the oxide 230 by the insulator 272 and the insulator 273.
  • the oxide 230 includes an oxide 230a over the insulator 224, an oxide 230b over the oxide 230a, and an oxide 230c which is provided over the oxide 230b and at least part of which is in contact with the top surface of the oxide 230b. Is preferable.
  • the transistor 200 a region in which a channel is formed (hereinafter, also referred to as a channel formation region) and a structure in which three layers of an oxide 230a, an oxide 230b, and an oxide 230c are stacked in the vicinity thereof are shown.
  • the present invention is not limited to this.
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230a, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided.
  • the conductor 260 is illustrated as having a two-layer structure, but the present invention is not limited to this.
  • the conductor 260 may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 260 functions as a gate electrode of the transistor, and the conductors 242a and 242b each function as a source electrode or a drain electrode.
  • a conductor 260 functioning as a gate electrode is formed in a self-aligned manner so as to fill an opening formed in the insulator 280 or the like. By forming the conductor 260 in this manner, the conductor 260 can be reliably arranged in a region between the conductor 242a and the conductor 242b without alignment.
  • a metal oxide functioning as an oxide semiconductor is used as the oxide 230 including the channel formation region (the oxides 230a, 230b, and 230c). Preferably, it is used.
  • the transistor 200 including an oxide semiconductor in a channel formation region has extremely low leakage current (off current) in a non-conduction state; thus, a semiconductor device with low power consumption can be provided. Further, since an oxide semiconductor can be formed by a sputtering method or the like, it can be used for the transistor 200 included in a highly integrated semiconductor device.
  • an In-M-Zn oxide (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium , Neodymium, hafnium, tantalum, tungsten, or magnesium, or a plurality thereof).
  • element M aluminum, gallium, yttrium, or tin is preferably used.
  • an In-Ga oxide or an In-Zn oxide may be used as the oxide 230.
  • the oxide 230 includes an oxide 230a, an oxide 230b over the oxide 230a, and an oxide 230c over the oxide 230b.
  • the oxide 230a is provided below the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c is provided over the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the oxide 230 preferably has a stacked structure of oxides having different atomic ratios of metal atoms. Specifically, in the metal oxide used for the oxide 230a, the atomic ratio of the element M in the constituent elements is larger than that in the metal oxide used for the oxide 230b. Is preferred. In the metal oxide used for the oxide 230a, the atomic ratio of the element M to In is preferably larger than that in the metal oxide used for the oxide 230b. In the metal oxide used for the oxide 230b, the atomic ratio of In to the element M is preferably larger than that in the metal oxide used for the oxide 230a. Further, as the oxide 230c, a metal oxide which can be used for the oxide 230a or the oxide 230b can be used.
  • the oxide 230b preferably has crystallinity.
  • a CAAC-OS c-axis / aligned / crystalline / oxide / semiconductor
  • An oxide having crystallinity, such as a CAAC-OS has a high density and a dense structure with few impurities and defects (such as oxygen vacancies).
  • impurities and defects such as oxygen vacancies.
  • the energy of the bottom of the conduction band of the oxide 230a and the oxide 230c be higher than the energy of the bottom of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the energy level at the bottom of the conduction band changes gently.
  • the energy level at the bottom of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c changes continuously or forms a continuous junction.
  • the defect state density of a mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c may be reduced.
  • the oxide 230c has a stacked structure
  • Ga: Zn 2: 5 [atom].
  • Number ratio] and a stacked structure of In: Ga: Zn 4: 2: 3 [atomic ratio]
  • a stacked structure of gallium oxide and In: Ga: Zn 4: 2: 3 [atomic ratio].
  • the main path of the carriers is the oxide 230b.
  • the density of defect states at the interface between the oxides 230a and 230b and the interface between the oxides 230b and 230c can be reduced. Therefore, influence of carrier scattering due to interface scattering is small, and the transistor 200 can have high on-state current and high frequency characteristics.
  • a metal oxide functioning as an oxide semiconductor is preferably used.
  • the off-state current of the transistor can be reduced. With the use of such a transistor, a semiconductor device with low power consumption can be provided.
  • the electron affinity or the energy level Ec at the bottom of the conduction band can be obtained from the ionization potential Ip, which is the difference between the vacuum level Evac and the energy Ev at the top of the valence band, and the energy gap Eg. .
  • the ionization potential Ip can be measured, for example, by using an ultraviolet photoelectron spectroscopy (UPS) device (Ultraviolet @ Photoelectron @ Spectroscopy).
  • UPS ultraviolet photoelectron spectroscopy
  • the energy gap Eg can be measured using, for example, a spectroscopic ellipsometer.
  • a transistor including an oxide semiconductor when impurities and oxygen vacancies are present in a region where a channel is formed in the oxide semiconductor, electric characteristics are likely to be changed and reliability may be deteriorated.
  • oxygen vacancies when oxygen vacancies are included in a region where a channel is formed in the oxide semiconductor, the transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies in a region where a channel is formed be reduced as much as possible.
  • oxygen may be supplied to the oxide 230 through the insulator 250 or the like to compensate for oxygen vacancies. Accordingly, it is possible to provide a transistor in which fluctuation in electric characteristics is suppressed, stable electric characteristics are improved, and reliability is improved.
  • the conductor arranged in the vicinity of the oxide semiconductor is formed of a metal or an alloy
  • the conductor may be oxidized by an oxygen atom included in the oxide semiconductor.
  • the conductivity of the conductor decreases due to oxidation, it is highly likely to cause variations in electrical characteristics of the semiconductor device and decrease in reliability.
  • an oxidation reaction of a metal or an alloy in contact with an oxide semiconductor by an oxygen atom included in the oxide semiconductor is described with reference to FIGS.
  • an oxidation reaction in the case where an In-Ga-Zn oxide is used as an oxide semiconductor and tantalum nitride is used as a conductor will be specifically described.
  • FIG. 13A illustrates a region in the vicinity of an interface in a cross section of a stacked body including the oxide semiconductor 10 including In—Ga—Zn oxide and the conductor 20 including tantalum nitride.
  • the black circles shown in the respective structures indicate oxygen atoms.
  • White circles shown in the oxide semiconductor 10 indicate oxygen vacancies generated in the oxide semiconductor.
  • FIG. 13B shows an initial stage of the oxidation reaction of the conductor 20. Note that, in the conductor 20, a region where oxygen is dissolved at a low concentration is shown as an oxygen-dissolved region 22.
  • FIG. 13C shows a growth process of the oxide 30 generated by the oxidation reaction of the conductor 20.
  • the oxygen ions diffuse into the conductor 20 and form oxygen solid solution inside the tantalum nitride.
  • a region 22 is formed (see FIG. 14B).
  • the oxygen solid solution region 22 is formed, the oxidation reaction has not yet occurred, and the oxygen ions are in a solid solution state inside the conductor 20 as impurities.
  • diffusion of oxygen ions into the conductor 20 may temporarily cause oxygen vacancies at the interface of the oxide semiconductor 10.
  • the capacity of the conductor 20 to dissolve oxygen in the conductor 20 is presumed to depend on the crystallinity or the density of the conductor 20. Oxygen ions at the interface of the oxide semiconductor 10 form a solid solution with the conductor 20, whereby oxygen vacancies generated at the interface of the oxide semiconductor 10 are filled with oxygen atoms inside the oxide semiconductor 10. (See FIG. 14C).
  • the oxygen concentration in the oxygen solid solution region 22 increases.
  • the solid solution of oxygen in the oxygen solid solution region 22 is saturated, the oxidation of tantalum metal atoms in the oxygen solid solution region 22 starts.
  • an oxide 30 containing tantalum oxide is formed between the oxide semiconductor 10 and the conductor 20.
  • the oxide 30 generated between the oxide semiconductor 10 and the conductor 20 will be described with reference to FIG.
  • the interface between the oxide 30 and the oxide semiconductor 10 is depleted of oxygen, and the concentration of oxygen vacancies becomes high. That is, it is considered that a concentration gradient of oxygen deficiency occurs in the oxide semiconductor 10.
  • oxygen ions in the oxide semiconductor 10 diffuse in order to make the concentration of oxygen vacancies uniform. It is considered that the oxygen ions reach the interface with the oxide 30 (see FIG. 15A). Further, the reached oxygen ions are used for a growth reaction of tantalum oxide included in the oxide 30, and the oxide 30 is increased in film thickness (see FIGS. 15B and 15C).
  • the oxidation reaction generally depends on the diffusion rates of metal and oxygen ions in the thin film of the oxide 30 when the influence of interface defects is not considered.
  • a diffusion of oxygen concentration occurs in the oxide semiconductor 10 and the oxide 30 due to diffusion of oxygen ions.
  • the diffusion rate of oxygen ions in the oxide 30 is a factor that determines the growth rate of tantalum oxide in the oxide 30.
  • the oxygen ions diffuse in the tantalum oxide of the oxide 30 and reach the interface between the oxide 30 and the conductor 20, thereby generating new tantalum oxide and increasing the thickness of the oxide 30. it is conceivable that.
  • the oxygen solid solution region 22 of the conductor 20 expands into the conductor 20.
  • the transistor 200 of one embodiment of the present invention includes an oxide 230b and a conductor which functions as a source electrode or a drain electrode as illustrated in FIG.
  • An oxide 243 (an oxide 243a and an oxide 243b) is provided between the conductive layer 242 (the conductor 242a and the conductor 242b). Since the conductor 242 is not in contact with the oxide 230, the conductor 242 can suppress absorption of oxygen of the oxide 230. That is, by preventing the conductor 242 from being oxidized, a decrease in the conductivity of the conductor 242 can be suppressed. Therefore, the oxide 243 preferably has a function of suppressing oxidation of the conductor 242.
  • the oxide 243 have a function of suppressing transmission of oxygen.
  • the oxide 243 having a function of suppressing permeation of oxygen between the conductor 242 functioning as a source electrode and a drain electrode and the oxide 230b, the electric potential between the conductor 242 and the oxide 230b can be increased. This is preferable because the resistance is reduced. With such a structure, electric characteristics of the transistor 200 and reliability of the transistor 200 can be improved.
  • a metal oxide containing the element M may be used.
  • the element M aluminum, gallium, yttrium, or tin is preferably used.
  • the oxide 243 preferably has a higher concentration of the element M than the oxide 230b.
  • gallium oxide may be used as the oxide 243.
  • a metal oxide such as an In-M-Zn oxide may be used.
  • the atomic ratio of the element M to In is preferably larger than that in the metal oxide used for the oxide 230b.
  • the thickness of the oxide 243 is preferably from 0.5 nm to 5 nm, more preferably from 1 nm to 3 nm.
  • the oxide 243 preferably has crystallinity.
  • the oxide 243 has crystallinity, release of oxygen in the oxide 230 can be favorably suppressed.
  • the oxide 243 has a crystal structure such as a hexagonal structure, release of oxygen in the oxide 230 can be suppressed in some cases.
  • the transistor 200 which is one embodiment of the present invention has a structure in which the insulator 282 and the insulator 250 are in direct contact with each other as illustrated in FIGS. 1B and 1C.
  • oxygen contained in the insulator 280 is less likely to be absorbed by the conductor 260. Therefore, oxygen contained in the insulator 280 can be efficiently injected into the oxide 230a and the oxide 230b through the oxide 230c; thus, oxygen vacancies in the oxide 230a and the oxide 230b can be reduced.
  • electrical characteristics and reliability of the transistor 200 can be improved.
  • the entry of impurities such as hydrogen contained in the insulator 280 into the insulator 250 can be suppressed; thus, adverse effects on electrical characteristics and reliability of the transistor 200 can be suppressed.
  • the insulator 282 silicon nitride, silicon nitride oxide, aluminum oxide, or hafnium oxide can be used.
  • the insulator 272 and the insulator 273 have a function of suppressing transmission of impurities such as hydrogen and water and oxygen.
  • 3A is an enlarged cross-sectional view of a portion indicated by a dashed-dotted line A5-A6 in FIG. 1A, and is also a cross-sectional view of the source or drain region of the transistor 200 in the channel width direction.
  • the top surface of the conductor 242b, the side surface of the conductor 242b, the side surface of the oxide 230a, and the side surface of the oxide 230b are covered with an insulator 272 and an insulator 273. Therefore, diffusion of impurities such as hydrogen and water and oxygen from the side surface of the conductor 242b and the top surface of the conductor 242b to the conductor 242b can be suppressed.
  • the lower surface of the conductor 242b has a structure in contact with the oxide 243b, and oxygen in the oxide 230b is blocked by the oxide 243b, so that diffusion of the oxygen to the conductor 242b is suppressed. Accordingly, diffusion of oxygen from the periphery of the conductor 242b to the conductor 242b can be suppressed, so that oxidation of the conductor 242b can be suppressed.
  • the conductor 242a has a similar effect.
  • diffusion of impurities such as hydrogen and water from the side surfaces of the oxide 230a and the oxide 230b into the oxide 230a and the oxide 230b can be suppressed.
  • the insulator 272 for example, aluminum oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film can be used.
  • the insulator 273 for example, aluminum oxide or hafnium oxide can be used.
  • FIG. 3B is an enlarged view of the right half of the transistor 200 in FIG. 1B.
  • An oxide 230c is in contact with the left side surface of the conductor 240b (a portion surrounded by a dotted line in FIG. 3B), and impurities such as hydrogen and water and oxygen from the insulator 250 diffuse into the conductor 240b. Can be suppressed.
  • the insulator 272 is in contact with the right side surface of the conductor 240b, so that diffusion of impurities such as hydrogen and water and oxygen from the insulator 280 to the conductor 240b can be suppressed. Note that the conductor 240a has the same effect.
  • the periphery of the conductor 242b is surrounded by the insulator 272, the oxide 230c, and the oxide 243b each having a function of suppressing transmission of impurities such as hydrogen and water and oxygen, so that the conductor 240 Oxidation can be suppressed, and the electrical characteristics of the transistor 200 and the reliability of the transistor 200 can be improved.
  • the height of the bottom surface of the conductor 260 in a region where the oxide 230a and the oxide 230b and the conductor 260 do not overlap with each other with reference to the bottom surface of the insulator 224 is It is preferable that the height be lower than the height of the bottom surface of the oxide 230b.
  • the difference between the height of the bottom surface of the conductor 260 and the height of the bottom surface of the oxide 230b in a region where the oxide 230b and the conductor 260 do not overlap with each other is 0 nm to 100 nm, preferably 3 nm to 50 nm. Or less, more preferably 5 nm or more and 20 nm or less.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the oxide 230b in the channel formation region with the oxide 230c and the insulator 250 interposed therebetween. It is easy to act on the entire oxide 230b in the formation region. Therefore, the on-state current of the transistor 200 can be increased and frequency characteristics can be improved.
  • a semiconductor device including a transistor with a large on-state current can be provided.
  • a semiconductor device including a transistor having high frequency characteristics can be provided.
  • a semiconductor device including a transistor with low off-state current can be provided.
  • the following describes a detailed structure of a semiconductor device including the transistor 200 according to one embodiment of the present invention.
  • the conductor 205 is provided so as to overlap with the oxide 230 and the conductor 260. Further, the conductor 205 is preferably provided so as to be embedded in the insulator 214 and the insulator 216.
  • the conductor 260 may function as a first gate (also referred to as a top gate) electrode in some cases.
  • the conductor 205 functions as a second gate (also referred to as a bottom gate) electrode.
  • the Vth of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without changing the potential.
  • Vth of the transistor 200 can be made higher than 0 V and off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be smaller than when no negative potential is applied.
  • the conductor 205 is preferably provided to be larger than a region of the oxide 230a and the oxide 230b which does not overlap with the conductor 242a and the conductor 242b as illustrated in FIG.
  • the conductor 205 preferably extends in a region outside an end portion of the oxide 230a and the oxide 230b that intersects with the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with an insulator provided outside the side surfaces of the oxide 230a and the oxide 230b in the channel width direction.
  • the conductor 205 when the conductor 205 is provided to be large, local charging (called charge-up) may be moderated in a process using plasma in a manufacturing process after the conductor 205 is formed. Note that one embodiment of the present invention is not limited to this.
  • the conductor 205 may overlap with at least the oxide 230a and the oxide 230b located between the conductor 242a and the conductor 242b.
  • the channel formation region is electrically surrounded by an electric field of the conductor 260 having a function as the first gate electrode and an electric field of the conductor 205 having a function of the second gate electrode.
  • a structure of a transistor that electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded-channel (S-channel) structure.
  • the conductor 205a is preferably a conductor that suppresses transmission of impurities such as water or hydrogen and oxygen.
  • impurities such as water or hydrogen and oxygen.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used.
  • the conductor 205b be formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • the conductor 205 is illustrated as having two layers, the conductor 205 may have a multilayer structure of three or more layers.
  • FIG. 2 shows an example in which the conductor 205 has five layers.
  • a conductor 205c is formed in contact with the inner wall of the opening of the insulator 216, and a conductor 205d is formed further inside.
  • the conductor 205e is formed inside the conductor 205d.
  • a conductor 205f is formed so as to be in contact with the inner wall of the conductor 205d and the upper surface of the conductor 205e, and a conductor 205g is formed inside the conductor 205f.
  • the height of the upper surface of the conductor 205c, the conductor 205d, the conductor 205f, and the conductor 205g can be approximately equal to the height of the upper surface of the insulator 216.
  • the conductor 205c is preferably formed using a material similar to that of the conductor 205a, and the conductor 205e and the conductor 205g are preferably formed using the same material as the conductor 205b.
  • the oxide semiconductor, the insulator or the conductor located in the lower layer of the oxide semiconductor, and the insulator or the conductor located in the upper layer of the oxide semiconductor are formed in different films without opening to the air.
  • Continuous seed film formation is preferable because a substantially high-purity intrinsic oxide semiconductor film in which the concentration of impurities (in particular, hydrogen and water) is reduced can be formed.
  • An oxide film to be the object 230b, an oxide film to be the oxide 243, and a conductive film to be the conductor 242 may be sequentially formed.
  • the insulator 214, the insulator 272, and the insulator 281 preferably function as a barrier insulating film for preventing impurities such as water or hydrogen from entering the transistor 200 from the substrate side or from above. Therefore, the insulator 214, the insulator 272, and the insulator 281 are formed using a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (eg, N 2 O, NO, NO 2 ), a copper atom, or the like. It is preferable to use an insulating material which has a function of suppressing diffusion of impurities (the impurities are hardly transmitted). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the oxygen is hardly permeated).
  • the insulator 214 it is preferable to use silicon nitride or the like for the insulator 214, the insulator 272, and the insulator 281.
  • diffusion of impurities such as water or hydrogen from the substrate side to the transistor 200 side from the insulator 214 can be suppressed.
  • diffusion of oxygen contained in the insulator 224 and the like to the substrate side of the insulator 214 can be suppressed.
  • diffusion of impurities such as water or hydrogen from the insulator 280 and / or the conductor 246 which are provided over the insulator 272 to the transistor 200 side can be suppressed.
  • the resistivity of the insulator 214, the insulator 272, and the insulator 281 can be formed in a process using plasma or the like in a semiconductor device manufacturing process.
  • the insulator 281 can reduce charge-up of the conductor 205, the conductor 242, or the conductor 260.
  • Insulator 214, the resistivity of the insulator 272, and the insulator 281 is preferably a 1 ⁇ 10 15 ⁇ cm or less 1 ⁇ 10 10 ⁇ cm or more.
  • the insulator 214 may have a laminated structure.
  • a stacked structure of an aluminum oxide film and a silicon nitride film is preferably used for the insulator 214.
  • Oxygen can be supplied below the insulator 214 with the aluminum oxide film.
  • the silicon nitride film diffusion of impurities such as hydrogen and water which diffuse from the substrate side to the transistor 200 side can be suppressed.
  • the insulator 216, the insulator 280, and the insulator 274 preferably have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, carbon, and nitrogen are added. Silicon oxide, silicon oxide having holes, or the like may be used as appropriate.
  • the insulator 222 and the insulator 224 have a function as a gate insulator.
  • the insulator 224 in contact with the oxide 230 release oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 may be formed using silicon oxide or silicon oxynitride as appropriate.
  • an oxide material from which part of oxygen is released by heating as the insulator 224.
  • An oxide from which oxygen is released by heating means that the number of released oxygen molecules is 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1.0 ⁇ 10 19 molecules in TDS (Thermal Desorption Spectroscopy) analysis. / Cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 or more, or 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C to 700 ° C, or 100 ° C to 400 ° C.
  • the insulator 222 preferably functions as a barrier insulating film for preventing impurities such as water or hydrogen from entering the transistor 200 from the substrate side.
  • the insulator 222 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 222 have a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the above-described oxygen is not easily transmitted).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. It is preferable that the insulator 222 have a function of suppressing diffusion of oxygen and impurities because diffusion of oxygen included in the oxide 230 to a lower side than the insulator 222 can be reduced.
  • the conductor 205 can be prevented from reacting with oxygen included in the insulator 224 and the oxide 230.
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material, may be used. It is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like as the insulator containing one or both oxides of aluminum and hafnium. In the case where the insulator 222 is formed using such a material, the insulator 222 suppresses release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the periphery of the transistor 200 into the oxide 230. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • An insulator including a so-called high-k material may be used in a single layer or a stacked structure. When a transistor is miniaturized and highly integrated, a problem such as a leak current may be caused by thinning of a gate insulator. When a high-k material is used for the insulator functioning as a gate insulator, the gate potential during the operation of the transistor can be reduced while the physical thickness is maintained.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers.
  • the structure is not limited to a laminated structure made of the same material, and may be a laminated structure made of a different material.
  • An oxide 243 is provided over the oxide 230b, and a conductor 242 (a conductor 242a and a conductor 242b) functioning as a source electrode and a drain electrode is provided over the oxide 243.
  • the thickness of the conductor 242 may be, for example, 1 nm to 50 nm, preferably 2 nm to 25 nm.
  • the conductor 242 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum, an alloy containing the above-described metal element as a component, an alloy in which the above-described metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferred.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are not easily oxidized.
  • a conductive material or a material which maintains conductivity even when oxygen is absorbed is preferable.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with the upper surface of the oxide 230c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having holes is used. be able to.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • an insulator from which oxygen is released by heating is provided as the insulator 250 in contact with the upper surface of the oxide 230c, oxygen can be effectively supplied to a channel formation region of the oxide 230b.
  • the concentration of impurities such as water or hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide may be provided between the insulator 250 and the conductor 260. It is preferable that the metal oxide suppress oxygen diffusion from the insulator 250 to the conductor 260. By providing a metal oxide that suppresses diffusion of oxygen, diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed. Further, oxidation of the conductor 260 due to oxygen of the insulator 250 can be suppressed.
  • the metal oxide may function as part of a gate insulator in some cases. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a high-k metal oxide having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the metal oxide, a stacked structure which is stable against heat and has a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during the operation of the transistor while maintaining the physical thickness of the gate insulator. Further, the equivalent oxide thickness (EOT) of the insulator functioning as a gate insulator can be reduced.
  • EOT equivalent oxide thickness
  • hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium, or a metal oxide containing two or more kinds may be used. it can.
  • the metal oxide may have a function as part of the gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductor functioning as a gate electrode a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed is preferably used. Further, a conductive material containing the above-described metal element and nitrogen may be used. In addition, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added. Indium tin oxide may be used. Alternatively, indium gallium zinc oxide containing nitrogen may be used. By using such a material, hydrogen contained in a metal oxide in which a channel is formed may be captured in some cases. Alternatively, in some cases, hydrogen mixed in from an outer insulator or the like can be captured.
  • the conductor 260 is shown in FIG. 1 as having a two-layer structure, it may have a single-layer structure or a stacked structure of three or more layers.
  • Conductor 260a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by oxygen contained in the insulator 250 and lowering the conductivity.
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260b be formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • a conductor having high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the above conductive material.
  • the insulator 280 includes, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having holes. It is preferred to have. In particular, silicon oxide and silicon oxynitride are preferable because they are thermally stable. In particular, a material such as silicon oxide, silicon oxynitride, or silicon oxide having vacancies is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the concentration of impurities such as water or hydrogen in the insulator 280 be reduced. Further, the upper surface of the insulator 280 may be planarized.
  • the insulator 282 preferably functions as a barrier insulating film for preventing impurities such as water or hydrogen from entering the insulator 280 from above.
  • an insulator such as aluminum oxide, silicon nitride, or silicon nitride oxide may be used, for example.
  • the insulator 274 function as an interlayer film be provided over the insulator 282.
  • the insulator 274 preferably has a reduced concentration of impurities such as water or hydrogen in the film, similarly to the insulator 224 and the like.
  • the conductor 240a and the conductor 240b be formed using a conductive material mainly containing tungsten, copper, or aluminum. Further, the conductor 240a and the conductor 240b may have a stacked structure.
  • the insulator 281, the insulator 274, the insulator 282, the insulator 280, the insulator 273, and the conductor which is in contact with the insulator 272 contain impurities such as water or hydrogen. It is preferable to use a conductive material having a function of suppressing transmission. For example, it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like. In addition, a conductive material having a function of suppressing transmission of impurities such as water or hydrogen may be used in a single layer or a stacked layer.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
  • entry of impurities such as water or hydrogen from above the insulator 281 into the oxide 230 through the conductor 240a and the conductor 240b can be suppressed.
  • an insulator such as aluminum oxide, silicon nitride, or silicon nitride oxide may be used, for example. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 272 and the insulator 273, impurities such as water or hydrogen from the insulator 280 or the like are mixed into the oxide 230 through the conductors 240a and 240b. Can be suppressed.
  • the conductor 246 (the conductor 246a and the conductor 246b) which functions as a wiring may be provided in contact with the upper surface of the conductor 240a and the upper surface of the conductor 240b.
  • the conductor 246 is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum. Further, the conductor may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the above conductive material. Note that the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • an insulator substrate As a substrate over which the transistor 200 is formed, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used, for example.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate formed using silicon, germanium, or the like, or a compound semiconductor substrate formed using silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, and the like can be given.
  • a substrate provided with a conductor or a semiconductor on an insulator substrate a substrate provided with a conductor or an insulator on a semiconductor substrate, a substrate provided with a semiconductor or an insulator on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • Elements provided on the substrate include a capacitor, a resistor, a switch, a light-emitting element, a storage element, and the like.
  • the insulator examples include an oxide, a nitride, an oxynitride, a nitride oxide, a metal oxide, a metal oxynitride, and a metal nitride oxide having an insulating property.
  • Examples of the insulator having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon and hafnium. Oxynitride or nitride containing silicon and hafnium.
  • the insulator having a low relative dielectric constant includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and holes. Silicon oxide, resin, or the like is given.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, or a metal nitride such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is released by heating.
  • the oxide 230 oxygen vacancies in the oxide 230 can be compensated.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-described metal element as a component, an alloy in which the above-described metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferred.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are not easily oxidized.
  • a conductive material or a material which maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor having high electric conductivity represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked and used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be employed.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are used for a conductor functioning as a gate electrode is used.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductor functioning as a gate electrode a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed is preferably used.
  • a conductive material containing the above-described metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a metal oxide functioning as an oxide semiconductor is preferably used.
  • a metal oxide applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition, it is preferable that aluminum, gallium, yttrium, tin, or the like be contained in addition thereto. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like.
  • a combination of a plurality of the aforementioned elements may be used as the element M.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide. Further, a metal oxide containing nitrogen may be referred to as metal oxynitride.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS, a pseudo-amorphous oxide semiconductor (a-like OS), and an amorphous oxide semiconductor.
  • Semiconductors include a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS, a pseudo-amorphous oxide semiconductor (a-like OS), and an amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in an ab plane direction and has a strain.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region where the lattice arrangement is uniform and a region where another lattice arrangement is uniform in a region where a plurality of nanocrystals are connected.
  • a nanocrystal is basically a hexagon, but is not limited to a regular hexagon and may be a non-regular hexagon.
  • distortion may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction, or the substitution distance of a metal element changes the bonding distance between atoms. That's why.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, an (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be referred to as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be referred to as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • CAAC-OS it is difficult to confirm a clear crystal grain boundary; thus, it can be said that electron mobility due to the crystal grain boundary is hardly reduced.
  • CAAC-OS impurities and defects oxygen deficiency (V O:. Oxygen vacancy also referred) etc.) with less metal It can also be called an oxide. Therefore, a metal oxide having a CAAC-OS has stable physical properties. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has a periodic atomic arrangement in a minute region (eg, a region with a size from 1 nm to 10 nm, particularly a region with a size from 1 nm to 3 nm).
  • a minute region eg, a region with a size from 1 nm to 10 nm, particularly a region with a size from 1 nm to 3 nm.
  • the nc-OS may not be distinguished from an a-like @ OS or an amorphous oxide semiconductor depending on an analysis method.
  • indium-gallium-zinc oxide which is a kind of metal oxide including indium, gallium, and zinc
  • IGZO indium-gallium-zinc oxide
  • a smaller crystal for example, the above-described nanocrystal
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • ⁇ A-like ⁇ OS is a metal oxide having a structure between the nc-OS and an amorphous oxide semiconductor.
  • a-like @ OS has voids or low density regions. That is, a-like @ OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like @ OS, an nc-OS, and a CAAC-OS.
  • the structure of the oxide semiconductor is not particularly limited, but preferably has crystallinity.
  • the oxide 230 can have a CAAC-OS structure and the oxide 243 can have a hexagonal crystal structure.
  • the oxides 230 and 243 have the above crystal structure, a highly reliable semiconductor device can be obtained.
  • the oxide 230a, the oxide 230c, and the oxide 243 can have substantially the same composition.
  • the concentration of an alkali metal or an alkaline earth metal in a metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms. / Cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers are generated in some cases.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron serving as a carrier. Therefore, a transistor including a metal oxide containing hydrogen is likely to have normally-on characteristics.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm 3. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • a thin film with high crystallinity is preferably used. With the use of the thin film, stability or reliability of the transistor can be improved.
  • the thin film include a single crystal metal oxide thin film and a polycrystalline metal oxide thin film.
  • forming a thin film of a single crystal metal oxide or a thin film of a polycrystalline metal oxide on a substrate requires a high-temperature or laser heating step. Therefore, the cost of the manufacturing process increases, and the throughput also decreases.
  • Non-Patent Documents 1 and 2 report that an In-Ga-Zn oxide having a CAAC structure (referred to as CAAC-IGZO) was discovered in 2009. Here, it is reported that CAAC-IGZO has c-axis orientation, crystal grain boundaries are not clearly observed, and can be formed on a substrate at a low temperature. Further, it is reported that a transistor using CAAC-IGZO has excellent electric characteristics and reliability.
  • CAAC-IGZO In-Ga-Zn oxide having a CAAC structure
  • nc-IGZO In-Ga-Zn oxide having an nc structure
  • Non-Patent Document 3 it has been reported that nc-IGZO has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less) and has no regularity in crystal orientation between different regions. I have.
  • Non-Patent Document 4 and Non-Patent Document 5 show changes in the average crystal size of each of the above-described thin films of CAAC-IGZO, nc-IGZO, and IGZO with low crystallinity due to irradiation with an electron beam.
  • a completely amorphous structure completely amorphous structure
  • the CAAC-IGZO thin film and the nc-IGZO thin film have higher stability to electron beam irradiation than the IGZO thin film having low crystallinity. Therefore, it is preferable to use a thin film of CAAC-IGZO or a thin film of nc-IGZO as a semiconductor of the transistor.
  • a transistor including a metal oxide has extremely low leakage current in a non-conducting state.
  • the off-state current per 1 ⁇ m of channel width of the transistor is in the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m).
  • yA / ⁇ m 10 ⁇ 24 A / ⁇ m.
  • Non-Patent Document 6 a low-power-consumption CPU utilizing the characteristic of low leakage current of a transistor including a metal oxide is disclosed (see Non-Patent Document 7).
  • Non-Patent Document 8 application of a transistor using a metal oxide to a display device utilizing the characteristic of low leakage current has been reported (see Non-Patent Document 8).
  • the displayed image is switched several tens of times per second. The number of times the image is switched per second is called a refresh rate.
  • the refresh rate may be called a drive frequency.
  • Such high-speed switching of screens, which is difficult to perceive with human eyes, is considered as a cause of eye fatigue. Therefore, it has been proposed to reduce the refresh rate of the display device to reduce the number of times of rewriting the image. Further, power consumption of the display device can be reduced by driving with a reduced refresh rate.
  • Such a driving method is called idling stop driving.
  • the discovery of the CAAC structure and the nc structure contributes to improvement in electrical characteristics and reliability of a transistor including a metal oxide having a CAAC structure or an nc structure, reduction in manufacturing process cost, and improvement in throughput.
  • research on application of the transistor to a display device and an LSI utilizing the characteristic of the transistor having a low leak current has been advanced.
  • FIG. 2B is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A1-A2 in FIG. 2A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • (C) in each drawing is a cross-sectional view corresponding to a portion indicated by a dashed line A3-A4 in (A), and is also a cross-sectional view of the transistor 200 in the channel width direction. Note that for simplification of the drawings, some components are not illustrated in the top view in FIG.
  • a substrate (not shown) is prepared, and an insulator 214 is formed over the substrate.
  • the insulator 214 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD: pulsed laser deposition method), or a molecular beam epitaxy (MBE) method. (Atomic Layer Deposition) method or the like.
  • the CVD method can be classified into a plasma CVD (Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like.
  • a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method can be classified according to a source gas used.
  • the thermal CVD method is a film formation method which can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a semiconductor device may be charged up by receiving charge from plasma in some cases. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device.
  • a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method can deposit atoms one by one using the self-controllability property of atoms, so that an extremely thin film can be formed, a film can be formed on a structure having a high aspect ratio, There are effects that a film having few defects such as holes can be formed, a film having excellent coverage can be formed, and a film can be formed at a low temperature.
  • the ALD method also includes a plasma-enhanced PEALD (Plasma Enhanced ALD) method using plasma. The use of plasma enables a film formation at a lower temperature, which is preferable in some cases. Some precursors used in the ALD method contain impurities such as carbon.
  • a film formed by an ALD method may contain more impurities such as carbon than a film formed by another film formation method in some cases.
  • the impurities can be quantified using X-ray photoelectron spectroscopy (XPS: X-ray @ Photoelectron @ Spectroscopy).
  • the CVD method and the ALD method are film formation methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film formation method in which particles emitted from a target or the like are deposited. Therefore, the film forming method is less affected by the shape of the object to be processed and has good step coverage.
  • the ALD method since the ALD method has excellent step coverage and excellent thickness uniformity, it is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method has a relatively low deposition rate, it may be preferable to use the ALD method in combination with another deposition method such as a CVD method with a high deposition rate.
  • the composition of the obtained film can be controlled by the flow ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on a flow rate ratio of a source gas.
  • a film whose composition is continuously changed can be formed by changing the flow ratio of the source gas while forming the film.
  • silicon nitride is formed as the insulator 214 by a CVD method.
  • an insulator such as silicon nitride which does not easily transmit copper, as the insulator 214, even when a metal such as copper which is easily diffused is used as a conductor below the insulator 214 (not illustrated), Diffusion of the metal into a layer above the insulator 214 can be suppressed.
  • the insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an opening reaching the insulator 214 is formed in the insulator 216.
  • the opening includes, for example, a groove and a slit. In some cases, a region where an opening is formed is referred to as an opening.
  • the opening may be formed by wet etching, but dry etching is more preferable for fine processing.
  • an insulator which functions as an etching stopper film when the insulator 216 is etched to form a groove is preferably selected.
  • the insulator 214 may be a silicon nitride film, an aluminum oxide film, or a hafnium oxide film.
  • a conductive film to be the conductor 205 is formed. It is preferable that the conductive film include a conductor having a function of suppressing transmission of oxygen.
  • a conductor having a function of suppressing transmission of oxygen For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum tungsten alloy can be used.
  • the conductive film to be the conductor 205 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film serving as the conductor 205 has a multilayer structure.
  • tantalum nitride is formed by a sputtering method, and titanium nitride is stacked on the tantalum nitride.
  • an upper layer of the conductive film to be the conductor 205 and a part of a lower layer of the conductive film to be the conductor 205 are removed, so that the insulator 216 is exposed.
  • the conductive film serving as the conductor 205 remains only in the opening.
  • the conductor 205 having a flat top surface can be formed.
  • part of the insulator 216 may be removed by the CMP treatment (see FIG. 4).
  • a conductive film to be the conductor 205 is formed over the insulator 214.
  • the conductive film to be the conductor 205 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film serving as the conductor 205 can be a multilayer film. In this embodiment, tungsten is formed as a conductive film to be the conductor 205.
  • the conductive film to be the conductive material 205 is processed by lithography to form the conductive material 205.
  • a resist mask is formed by removing or leaving the exposed region with a developing solution.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the above-described light.
  • a mask is not required. Note that in removing the resist mask, dry etching such as ashing can be performed, wet etching can be performed, wet etching can be performed after the dry etching, or dry etching can be performed after the wet etching.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed over the conductive film serving as the conductor 205, a resist mask is formed thereover, and the hard mask material is etched to have a desired shape.
  • a hard mask can be formed.
  • the etching of the conductive film to be the conductor 205 may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during the etching.
  • the hard mask may be removed by etching.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrode may be configured to apply a high frequency power to one of the parallel plate type electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one of the parallel plate electrodes may be employed.
  • a configuration in which a high-frequency power source having the same frequency is applied to each of the parallel plate electrodes may be used.
  • a configuration in which a high-frequency power source having a different frequency is applied to each of the parallel plate electrodes may be used.
  • a dry etching apparatus having a high-density plasma source can be used.
  • a dry etching apparatus having a high-density plasma source for example, an inductively coupled plasma (ICP) etching apparatus or the like can be used.
  • ICP inductively coupled plasma
  • an insulating film to be the insulator 216 is formed over the insulator 214 and the conductor 205.
  • the insulator to be the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed by a CVD method.
  • the thickness of the insulating film serving as the insulator 216 is preferably greater than or equal to the thickness of the conductor 205.
  • the thickness of the conductor 205 is 1, the thickness of the insulating film to be the insulator 216 is 1 or more and 3 or less.
  • the thickness of the conductor 205 is 150 nm, and the thickness of the insulating film which is to be the insulator 216 is 350 nm.
  • CMP treatment is performed on the insulating film to be the insulator 216, so that part of the insulating film to be the insulator 216 is removed and the surface of the conductor 205 is exposed.
  • the conductor 205 and the insulator 216 which have flat top surfaces, can be formed.
  • the above is a different method for forming the conductor 205.
  • the insulator 222 is formed over the insulator 216 and the conductor 205.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed. Note that it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like as the insulator containing one or both oxides of aluminum and hafnium.
  • An insulator containing an oxide of one or both of aluminum and hafnium has a barrier property to oxygen, hydrogen, and water.
  • the insulator 222 has a barrier property to hydrogen and water, diffusion of hydrogen and water included in a structure provided around the transistor 200 to the inside of the transistor 200 through the insulator 222 is suppressed. In addition, generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film 224A is formed over the insulator 222.
  • the insulating film 224A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the heat treatment may be performed at a temperature of 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the heat treatment is performed in an atmosphere of nitrogen or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • heat treatment is performed in an atmosphere including an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more to supplement desorbed oxygen. Good.
  • the treatment is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • impurities such as water and hydrogen contained in the insulating film 224A can be removed.
  • the heat treatment may be performed after the insulator 222 is formed.
  • the above-described heat treatment conditions can be used.
  • a plasma treatment containing oxygen may be performed under reduced pressure.
  • the plasma treatment containing oxygen it is preferable to use, for example, an apparatus having a power supply for generating high-density plasma using microwaves.
  • a power supply for applying RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated.
  • RF Radio Frequency
  • plasma treatment including oxygen may be performed to supplement desorbed oxygen. Note that by appropriately selecting the conditions of the plasma treatment, impurities such as water and hydrogen contained in the insulating film 224A can be removed. In that case, the heat treatment may not be performed.
  • aluminum oxide may be formed over the insulating film 224A by, for example, a sputtering method, and CMP may be performed until the aluminum oxide reaches the insulating film 224A.
  • CMP planarization of the surface of the insulating film 224A and planarization of the surface of the insulating film 224A can be performed.
  • the end point of the CMP can be easily detected.
  • part of the insulating film 224A may be polished by CMP to reduce the thickness of the insulating film 224A; however, the thickness may be adjusted when the insulating film 224A is formed.
  • planarizing and smoothing the surface of the insulating film 224A By planarizing and smoothing the surface of the insulating film 224A, deterioration of the coverage of an oxide to be formed later can be prevented, and reduction in the yield of a semiconductor device can be prevented in some cases. It is preferable that aluminum oxide be formed over the insulating film 224A by a sputtering method because oxygen can be added to the insulating film 224A.
  • an oxide film 230A and an oxide film 230B are sequentially formed on the insulating film 224A (see FIG. 4).
  • the oxide film is preferably formed continuously without exposure to the air environment.
  • impurities or moisture from the atmospheric environment can be prevented from being attached to the oxide films 230A and 230B, and the vicinity of the interface between the oxide film 230A and the oxide film 230B can be reduced. Can be kept clean.
  • the oxide films 230A and 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide films 230A and 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the above In-M-Zn oxide target can be used.
  • the proportion of oxygen contained in the sputtering gas of the oxide film 230A may be 70% or more, preferably 80% or more, and more preferably 100%.
  • the proportion of oxygen contained in the sputtering gas is greater than or equal to 1% and less than or equal to 30%, preferably greater than or equal to 5% and less than or equal to 20%. It is formed.
  • a transistor using an oxygen-deficient oxide semiconductor for a channel formation region can have relatively high field-effect mobility.
  • heat treatment may be performed.
  • the above-described heat treatment conditions can be used.
  • impurities such as water and hydrogen in the oxide films 230A and 230B can be removed.
  • the treatment is continuously performed in an oxygen atmosphere at a temperature of 400 ° C. for one hour.
  • an oxide film 243A is formed on the oxide film 230B.
  • the oxide film 243A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 243A preferably has an atomic ratio of Ga to In larger than that of the oxide film 230B.
  • a conductive film 242A is formed over the oxide film 243A.
  • the conductive film 242A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 4).
  • the oxide film 230A, the oxide film 230B, the oxide film 243A, and the conductive film 242A are processed into an island shape to form an oxide 230a, an oxide 230b, an oxide layer 243B, and a conductor layer 242B (FIG. 5).
  • the thickness of a region of the insulating film 224A which does not overlap with the oxide 230a may be reduced.
  • the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B are formed so that at least a part thereof overlaps with the conductor 205. It is preferable that the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B be substantially perpendicular to the top surface of the insulator 222.
  • the side surfaces of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B are substantially perpendicular to the top surface of the insulator 222, the area can be reduced when the plurality of transistors 200 is provided. It is possible to increase the density.
  • the angle formed between the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B and the top surface of the insulator 222 may be low.
  • the angle formed between the side surface of the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B and the upper surface of the insulator 222 is preferably greater than or equal to 60 ° and less than 70 °.
  • a curved surface is provided between the side surface of the conductor layer 242B and the upper surface of the conductor layer 242B. That is, the end of the side surface and the end of the upper surface are preferably curved (hereinafter also referred to as a round shape).
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end of the conductor layer 242B.
  • the oxide film and the conductive film may be processed by a lithography method. Further, for the processing, a dry etching method or a wet etching method can be used. Processing by dry etching is suitable for fine processing.
  • an insulating film 272A is formed over the insulator 224, the oxide 230a, the oxide 230b, the oxide layer 243B, and the conductor layer 242B (see FIG. 6).
  • the insulating film 272A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing transmission of oxygen is preferably used.
  • aluminum oxide, silicon nitride, silicon oxide, or gallium oxide may be formed by a sputtering method or an ALD method.
  • an insulating film 273A is formed on the insulating film 272A.
  • the insulating film 273A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film is formed by an ALD method (see FIG. 6). Note that a structure in which the insulating film 273A is not formed may be employed.
  • an insulating film to be the insulator 280 is formed over the insulating film 273A.
  • the insulating film to be the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • CMP treatment is performed on the insulating film which is to be the insulator 280, so that the insulator 280 having a flat top surface is formed (see FIG. 7).
  • part of the insulator 280, part of the insulating film 273A, part of the insulating film 272A, part of the oxide layer 243B, part of the conductor layer 242B, and part of the insulating film 224A are processed.
  • an opening reaching the oxide 230b is formed.
  • the opening is preferably formed so as to overlap with the conductor 205.
  • an oxide 243a, an oxide 243b, a conductor 242a, a conductor 242b, an insulator 224, an insulator 272, and an insulator 273 are formed (see FIG. 7).
  • part of the insulator 280, part of the insulating film 273A, part of the insulating film 272A, part of the oxide layer 243B, part of the conductor layer 242B, and part of the insulating film 224A are processed. , May be processed under different conditions.
  • part of the insulator 280 is processed by a dry etching method
  • part of the insulating film 273A is processed by a wet etching method
  • part of the insulating film 272A, part of the oxide layer 243B, and part of the conductor layer 242B Part of the insulating film 224A and part of the insulating film 224A may be processed by a dry etching method.
  • impurities due to an etching gas or the like may be attached or diffused to the surface or inside of the oxide 230a and the oxide 230b.
  • impurities include fluorine and chlorine.
  • ⁇ Cleaning is performed to remove the above impurities.
  • the cleaning method include wet cleaning using a cleaning liquid or the like, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in an appropriate combination.
  • Wet cleaning may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, ammonia water, hydrofluoric acid, or the like with carbonated water or pure water. Alternatively, ultrasonic cleaning using pure water or carbonated water may be performed.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure, and the oxide film 230C may be formed continuously without exposure to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide 230b and the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide 230a and the oxide 230b can be further reduced.
  • the temperature of the heat treatment is preferably from 100 ° C to 400 ° C. In this embodiment, the temperature of the heat treatment is set to 200 ° C. (see FIG. 8).
  • the oxide film 230C includes at least part of the side surface of the oxide 230a, part of the side surface and part of the top surface of the oxide 230b, part of the side surface of the oxide 243, part of the side surface of the conductor 242, It is preferable to be provided so as to be in contact with the side surface of the insulator 272, the side surface of the insulator 273, and the side surface of the insulator 280. Since the conductor 242 is surrounded by the oxide 243, the insulator 272, and the oxide film 230C, a decrease in conductivity due to oxidation of the conductor 242 in subsequent steps can be suppressed.
  • the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the atomic ratio of Ga to In is preferably larger than the atomic ratio of Ga to In in the oxide film 230B.
  • the oxide film 230C may be stacked.
  • the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or more, preferably 80% or more, and more preferably 100%.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure, and the insulating film 250A may be formed continuously without exposure to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230C and the like are removed, and further, the moisture concentration and the hydrogen concentration in the oxide 230a, the oxide 230b, and the oxide film 230C are reduced.
  • the temperature of the heat treatment is preferably from 100 ° C to 400 ° C. (See FIG. 9).
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. It is preferable that silicon oxynitride be formed by a CVD method as the insulating film 250A.
  • the temperature at which the insulating film 250A is formed is preferably 350 ° C. or more and less than 450 ° C., particularly preferably about 400 ° C. By forming the insulating film 250A at 400 ° C., an insulator with few impurities can be formed.
  • a conductive film 260Aa and a conductive film 260Ab are formed.
  • the conductive films 260Aa and 260Ab can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a CVD method it is preferable to use a CVD method.
  • the conductive film 260Aa is formed by an ALD method
  • the conductive film 260Ab is formed by a CVD method (see FIG. 10).
  • the conductor 242 is provided so as to be surrounded by the oxide 243, the insulator 272, and the oxide 230c, a decrease in conductivity due to oxidation of the conductor 242 can be suppressed.
  • heat treatment may be performed.
  • the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour.
  • the moisture concentration and the hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • an insulating film to be the insulator 282 may be formed over the conductor 260, the oxide 230c, the insulator 250, and the insulator 280.
  • the insulating film to be the insulator 282 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is preferably formed by, for example, a sputtering method. In this manner, by forming the insulator 282 in contact with the upper surface of the conductor 260, oxygen in the insulator 280 can be suppressed from being absorbed by the conductor 260 in a subsequent heat treatment. This is preferable (see FIG. 11).
  • heat treatment may be performed.
  • the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour.
  • oxygen added by the formation of the insulator 282 can be injected into the insulator 280.
  • the oxygen can be injected into the oxide 230a and the oxide 230b through the oxide 230c.
  • an insulator to be the insulator 274 may be formed over the insulator 282.
  • the insulating film to be the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 11).
  • An insulating film to be the insulator 281 may be formed over the insulator 274.
  • the insulating film to be the insulator 281 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is preferably formed by a sputtering method. (See FIG. 11).
  • openings are formed in the insulator 272, the insulator 273, the insulator 280, the insulator 282, the insulator 274, and the insulator 281 to reach the conductors 242a and 242b.
  • the formation of the opening may be performed using a lithography method.
  • an insulating film to be the insulator 241 is formed, and the insulator 241 is formed by anisotropically etching the insulating film.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film to be the insulator 241 an insulating film having a function of suppressing transmission of impurities such as water and hydrogen and oxygen is preferably used.
  • aluminum oxide or silicon nitride is preferably formed by an ALD method.
  • the anisotropic etching may be performed by, for example, a dry etching method.
  • a conductive film to be the conductor 240a and the conductor 240b is formed. It is preferable that the conductive film to be the conductor 240a and the conductor 240b have a stacked structure including a conductor having a function of suppressing transmission of impurities such as water and hydrogen. For example, a stack of tantalum nitride, titanium nitride, or the like and tungsten, molybdenum, copper, or the like can be used.
  • the conductive film to be the conductor 240 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • part of the conductive film to be the conductors 240a and 240b is removed, so that the insulator 281 is exposed.
  • the conductor 240a and the conductor 240b having a flat top surface can be formed by leaving the conductive film only in the opening (see FIG. 1).
  • part of the insulator 281 may be removed by the CMP treatment.
  • the conductive film to be the conductor 246 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film serving as the conductor 246 is processed by lithography to form the conductor 246a in contact with the upper surface of the conductor 240a and the conductor 246b in contact with the upper surface of the conductor 240b (see FIG. 1).
  • a semiconductor device including the transistor 200 illustrated in FIG. 1 can be manufactured. As illustrated in FIGS. 4 to 11, the transistor 200 can be manufactured by using the method for manufacturing a semiconductor device described in this embodiment.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a semiconductor device with high productivity can be provided.
  • FIG. 16 illustrates an example of a memory device using the semiconductor device of one embodiment of the present invention.
  • the memory device illustrated in FIG. 16 includes a transistor 200, a transistor 300, and a capacitor 100.
  • the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 300 and the transistor 200. Note that as the transistor 200, the transistor 200 described in the above embodiment can be used.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, stored data can be held for a long time by using the transistor 200 in a memory device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. Further, the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the. Further, the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the memory device illustrated in FIG. 16 can form a memory cell array by being arranged in a matrix.
  • the transistor 300 is provided over the substrate 311 and functions as a conductor 316 functioning as a gate electrode, an insulator 315 functioning as a gate insulator, a semiconductor region 313 which is part of the substrate 311, and a source region or a drain region.
  • the low resistance region 314a and the low resistance region 314b are provided.
  • the transistor 300 may be either a p-channel transistor or an n-channel transistor.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • the conductor 316 is provided so as to cover the side surface and the upper surface of the semiconductor region 313 with the insulator 315 interposed therebetween.
  • the conductor 316 may be formed using a material whose work function is adjusted.
  • Such a transistor 300 is also called a FIN transistor because it uses a projection of a semiconductor substrate.
  • an insulator may be provided in contact with an upper portion of the projection and functioning as a mask for forming the projection.
  • transistor 300 illustrated in FIG. 16 is an example, and there is no limitation on the structure, and an appropriate transistor may be used depending on a circuit configuration and a driving method.
  • the capacitor 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductor 110 functioning as a first electrode, a conductor 120 functioning as a second electrode, and an insulator 130 functioning as a dielectric.
  • the conductor 112 provided over the conductor 246 and the conductor 110 can be formed at the same time.
  • the conductor 112 functions as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 112 and the conductor 110 have a single-layer structure; however, the structure is not limited to this, and a stacked structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the insulator 130 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or hafnium nitride. Or the like may be used, and they can be provided in a stacked or single layer.
  • the capacitor 100 has an insulator with a high dielectric constant (high-k), so that sufficient capacitance can be secured. Since the insulator has high dielectric strength, the dielectric strength is improved, Electrostatic breakdown of the element 100 can be suppressed.
  • Gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium are given as insulators of a high dielectric constant (high-k) material (a material having a high relative dielectric constant).
  • high-k high dielectric constant
  • materials having high dielectric strength include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon and nitrogen. There are silicon oxide added, silicon oxide having pores, and resin.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided depending on the design.
  • the same reference numeral is assigned to a plurality of structures collectively for a conductor having a function as a plug or a wiring.
  • a wiring and a plug that is electrically connected to the wiring may be an integral body. That is, a part of the conductor functions as a wiring and a part of the conductor functions as a plug in some cases.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as interlayer films.
  • a conductor 328 that is electrically connected to the capacitor 100 or the transistor 200, a conductor 330, or the like is embedded. Note that the conductor 328 and the conductor 330 function as plugs or wirings.
  • the insulator functioning as an interlayer film may function as a flattening film covering the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring.
  • the conductor 218 and the conductor forming the transistor 200 are embedded in the insulator 210, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 functions as a plug or a wiring which is electrically connected to the capacitor 100 or the transistor 300.
  • an insulator 150 is provided over the conductor 120 and the insulator 130.
  • an insulator which can be used as an interlayer film examples include an oxide, a nitride, an oxynitride, a nitrided oxide, a metal oxide, a metal oxynitride, and a metal nitrided oxide having an insulating property.
  • a material having a low relative dielectric constant for an insulator functioning as an interlayer film parasitic capacitance generated between wirings can be reduced. Therefore, a material may be selected according to the function of the insulator.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having holes.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having holes.
  • a resin Since silicon oxide and silicon oxynitride are thermally stable, they can be combined with a resin to form a stacked structure that is thermally stable and has a low relative dielectric constant. Examples of the resin include polyester, polyolefin, polyamide (eg, nylon and aramid), polyimide, polycarbonate, and acryl.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen. Therefore, an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen can be used for the insulator 210, the insulator 350, and the like.
  • Examples of the insulator having a function of suppressing the transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. , Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing at least one metal element selected from ruthenium and the like can be used.
  • a semiconductor having high electric conductivity, represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, or the like includes a metal material, an alloy material, a metal nitride material, a metal oxide material, or the like formed using the above materials.
  • a metal material an alloy material, a metal nitride material, a metal oxide material, or the like formed using the above materials.
  • a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. By using a low-resistance conductive material, wiring resistance can be reduced.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor in some cases.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and a conductor provided in the insulator having the excess oxygen region.
  • an insulator 276 may be provided between the insulator 224 containing excess oxygen and the conductor 245.
  • the insulator 276 is provided in contact with the insulator 222, the insulator 272, and the insulator 273, the insulator 224 and the transistor 200 have a structure in which the insulator 224 and the transistor 200 are sealed with an insulator having a barrier property. Can be.
  • the insulator 276 is preferably in contact with the insulator 280. With such a structure, diffusion of oxygen and impurities can be further suppressed.
  • the excess oxygen included in the insulator 224 can be suppressed from being absorbed by the conductor 245.
  • diffusion of hydrogen which is an impurity to the transistor 200 through the conductor 245 can be suppressed.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen is preferably used.
  • impurities such as water or hydrogen and oxygen
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, or silicon nitride can be used.
  • FIG. 17 illustrates an example of a memory device using the semiconductor device of one embodiment of the present invention.
  • the memory device illustrated in FIG. 17 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 is connected to the second gate of the transistor 200.
  • the voltage between the first gate and the source and the voltage between the second gate and the source of the transistor 400 become 0 V.
  • the drain current when the second gate voltage and the first gate voltage are 0 V is extremely small; therefore, without supplying power to the transistor 200 and the transistor 400, the second gate of the transistor 200 A negative potential can be maintained for a long time.
  • the memory device including the transistor 200 and the transistor 400 can hold stored data for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400; the wiring 1008 is electrically connected to the first gate of the transistor 400; the wiring 1009 is electrically connected to the second gate of the transistor 400; Is electrically connected to the drain of the transistor 400.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device illustrated in FIG. 17 can form a memory cell array by being arranged in a matrix, similarly to the memory device illustrated in FIG. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the number of the transistors 400 is preferably smaller than that of the transistor 200.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 (a conductor 460a and a conductor 460b) functioning as a first gate electrode, a conductor 405 functioning as a second gate electrode, an insulator 222 functioning as a gate insulating layer, An insulator 224 and an insulator 450, an oxide 430c including a region where a channel is formed, a conductor 442a, an oxide 443a, an oxide 432a, and an oxide 432b each serving as one of a source and a drain,
  • the semiconductor device includes the conductor 442b, the oxide 443b, the oxide 431a, and the oxide 431b that serve as the other of the drains and the conductor 440 (the conductor 440a and the conductor 440b).
  • the conductor 405 is the same layer as the conductor 205.
  • the oxide 431a and the oxide 432a are the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are the same layer as the oxide 230b.
  • the conductor 442a and the conductor 442b are the same layer as the conductor 242.
  • the oxide 443a and the oxide 443b are the same layer as the oxide 243.
  • the oxide 430c is the same layer as the oxide 230c.
  • the insulator 450 is the same layer as the insulator 250.
  • the conductor 460 is the same layer as the conductor 260.
  • the oxide 430c can be formed by processing the oxide film 230C.
  • the oxide 430c functioning as an active layer of the transistor 400 has reduced oxygen vacancies and reduced impurities such as hydrogen and water, similarly to the oxide 230 and the like. Accordingly, the threshold voltage of the transistor 400 is higher than 0 V, the off-state current is reduced, and the drain current when the second gate voltage and the first gate voltage are 0 V can be extremely low.
  • a dicing line (which may be referred to as a scribe line, a division line, or a cutting line) provided when a large-area substrate is divided into semiconductor elements to take out a plurality of semiconductor devices in a chip shape will be described.
  • a dividing method for example, first, a groove (dicing line) for dividing a semiconductor element is formed in a substrate, and then cut at the dicing line to be divided (divided) into a plurality of semiconductor devices.
  • a region where the insulator 272 and the insulator 222 are in contact with each other it is preferable to design a region where the insulator 272 and the insulator 222 are in contact with each other to be a dicing line. That is, an opening is provided in the insulator 224 in the vicinity of a memory cell including a plurality of transistors 200 and a region to be a dicing line provided at an outer edge of the transistor 400. Further, an insulator 272 is provided so as to cover the side surface of the insulator 224.
  • the insulator 222 and the insulator 272 are in contact with each other at the opening provided in the insulator 224.
  • the insulator 222 and the insulator 272 may be formed using the same material and the same method.
  • adhesion can be improved.
  • the insulator 224, the transistor 200, and the transistor 400 can be covered with the insulator 222 and the insulator 272. Since the insulator 222 and the insulator 272 have a function of suppressing diffusion of oxygen, hydrogen, and water, the substrate is divided for each circuit region where the semiconductor element described in this embodiment is formed. Accordingly, even when a plurality of chips are processed, impurities such as hydrogen or water can be prevented from entering the transistor 200 and the transistor 400 from the lateral direction of the separated substrate.
  • excess oxygen in the insulator 224 can be prevented from diffusing to the outside of the insulator 272 and the insulator 222. Accordingly, the excess oxygen in the insulator 224 is efficiently supplied to the oxide in which the channel in the transistor 200 or the transistor 400 is formed. With the use of the oxygen, oxygen vacancies in an oxide in which a channel in the transistor 200 or the transistor 400 is formed can be reduced. Thus, the oxide in which the channel is formed in the transistor 200 or the transistor 400 can be an oxide semiconductor having low density of defect states and stable characteristics. That is, change in electrical characteristics of the transistor 200 or the transistor 400 can be suppressed and reliability can be improved.
  • an OS transistor a transistor including an oxide as a semiconductor
  • a capacitor according to one embodiment of the present invention
  • FIGS Storage device
  • An OS memory device is a storage device including at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent holding characteristics and can function as a nonvolatile memory.
  • FIG. 18A illustrates an example of a structure of an OS memory device.
  • the storage device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging a wiring.
  • the sense amplifier has a function of amplifying a data signal read from a memory cell. Note that the wiring is a wiring connected to a memory cell included in the memory cell array 1470, and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, and the like, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the storage device 1400. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the storage device 1400.
  • the address signal ADDR is input to a row decoder and a column decoder, and WDATA is input to a write circuit.
  • the control logic circuit 1460 processes an external input signal (CE, WE, RE) to generate a control signal for a row decoder and a column decoder.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other input signals may be processed as necessary to generate a control signal for a row decoder or a column decoder.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC included in one row, and the like.
  • FIG. 18A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane, this embodiment is not limited to this.
  • a memory cell array 1470 may be provided over part of the peripheral circuit 1411.
  • a structure in which a sense amplifier is provided so as to overlap with the memory cell array 1470 may be employed.
  • FIG. 19 illustrates a configuration example of a memory cell applicable to the above-described memory cell MC.
  • FIGS. 19A to 19C show circuit configuration examples of a memory cell of a DRAM.
  • a DRAM including a memory cell of one OS transistor and one capacitor may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • a memory cell 1471 illustrated in FIG. 19A includes a transistor M1 and a capacitor CA. Note that the transistor M1 has a gate (sometimes called a front gate) and a back gate.
  • a first terminal of the transistor M1 is connected to a first terminal of the capacitor CA, a second terminal of the transistor M1 is connected to a wiring BIL, a gate of the transistor M1 is connected to a wiring WOL, and a back gate of the transistor M1. Are connected to the wiring BGL.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable that a low-level potential be applied to the wiring CAL during data writing and data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in a memory cell 1472 illustrated in FIG.
  • the memory cell MC may be a memory cell including a transistor M1 having a single-gate structure, that is, a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the leakage current of the transistor M1 can be extremely low. That is, the written data can be held for a long time by the transistor M1, so that the frequency of refreshing the memory cell can be reduced. Further, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is extremely low, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • FIGS. 19D to 19H show circuit configuration examples of a gain cell memory cell having two transistors and one capacitor.
  • a memory cell 1474 illustrated in FIG. 19D includes a transistor M2, a transistor M3, and a capacitor CB. Note that the transistor M2 has a front gate (may be simply referred to as a gate) and a back gate.
  • a storage device including a gain cell memory cell including an OS transistor as the transistor M2 may be referred to as a NOSRAM (Nonvolatile Oxide Semiconductor RAM).
  • a first terminal of the transistor M2 is connected to a first terminal of the capacitor CB, a second terminal of the transistor M2 is connected to the wiring WBL, a gate of the transistor M2 is connected to the wiring WOL, and a back gate of the transistor M2.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • a first terminal of the transistor M3 is connected to the wiring RBL, a second terminal of the transistor M3 is connected to the wiring SL, and a gate of the transistor M3 is connected to a first terminal of the capacitor CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable that a low-level potential be applied to the wiring CAL during data writing, data holding, and data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in a memory cell 1475 illustrated in FIG.
  • the memory cell MC may be a single-gate transistor M2, that is, a memory cell including no transistor M2 having a back gate, like the memory cell 1476 illustrated in FIG.
  • the memory cell MC may have a structure in which the wiring WBL and the wiring RBL are combined as one wiring BIL as in a memory cell 1477 illustrated in FIG.
  • the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitor 100 can be used as the capacitor CB.
  • the leakage current of the transistor M2 can be extremely low.
  • the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced. Further, the refresh operation of the memory cell can be made unnecessary. Further, since the leakage current is extremely low, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor including silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field-effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 functioning as a reading transistor.
  • the transistor M2 can be stacked over the transistor M3, so that the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, a circuit can be formed using the memory cell array 1470 using only n-type transistors.
  • FIG. 19H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 19H includes transistors M4 to M6 and a capacitor CC.
  • the capacitor CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wirings BIL, RWL, WWL, BGL, and GNDL.
  • the wiring GNDL is a wiring that applies a low-level potential. Note that the memory cell 1478 may be electrically connected to the wirings RBL and WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • a circuit can be formed using the memory cell array 1470 using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitor 100 can be used as the capacitor CC.
  • the leakage current of the transistor M4 can be extremely low.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above.
  • the arrangement or function of these circuits and the wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 4 An example of a chip 1200 in which the semiconductor device of the present invention is mounted is described with reference to FIGS.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • Such a technique of integrating a plurality of circuits (systems) on a single chip may be referred to as a system-on-chip (System on Chip: SoC).
  • SoC System on Chip
  • a chip 1200 includes a CPU (Central Processing Unit) 1211, a GPU (Graphics Processing Unit) 1212, one or a plurality of analog operation units 1213, one or a plurality of memory controllers 1214, one or a plurality of memory controllers 1214. Interface 1215, one or a plurality of network circuits 1216, and the like.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • Interface 1215 one or a plurality of network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown), and is connected to the first surface of a printed circuit board (PCB) 1201 as shown in FIG.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201, and are connected to the motherboard 1203.
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • the DOSRAM described in the above embodiment can be used as the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the above-described NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum operation. By providing the GPU 1212 with an image processing circuit and a product-sum operation circuit using the oxide semiconductor of the present invention, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, and data transfer from the CPU 1211 to the GPU 1212, data transfer between memories of the CPU 1211 and the GPU 1212, After the calculation by the GPU 1212, the transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog operation unit 1213 includes one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the above-described product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 includes a circuit functioning as a controller of the DRAM 1221 and a circuit functioning as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). Further, a circuit for network security may be provided.
  • LAN Local Area Network
  • the above-described circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, the number of manufacturing processes does not need to be increased, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. In addition, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum operation circuit using the GPU 1212 a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), and a deep belief network ( Since operations such as DBN) can be performed, the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • the semiconductor device described in any of the above embodiments is, for example, a storage device of various electronic devices (eg, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording and playback device, a navigation system, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 21 schematically illustrates some configuration examples of the removable storage device.
  • the semiconductor device described in the above embodiment is processed into a packaged memory chip, and is used for various storage devices and removable memories.
  • FIG. 21A is a schematic diagram of a USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 21B is a schematic diagram of the external appearance of the SD card
  • FIG. 21C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided for the substrate 1113.
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1114 or the like of the substrate 1113.
  • FIG. 21D is a schematic diagram of the external appearance of the SSD
  • FIG. 21E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • the semiconductor device can be used for a processor such as a CPU or a GPU or a chip.
  • FIG. 22 illustrates a specific example of an electronic device including a processor or a chip such as a CPU or a GPU according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large game machines such as television devices, desktop or notebook personal computers, monitors for computers, digital signage (digital signage), and large game machines such as pachinko machines.
  • digital signage digital signage
  • large game machines such as pachinko machines.
  • an electronic device having a screen a digital camera, a digital video camera, a digital photo frame, a mobile phone, a portable game machine, a portable information terminal, a sound reproducing device, and the like can be given.
  • an integrated circuit or a chip according to one embodiment of the present invention is provided in an electronic device, artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving a signal with the antenna, display of an image, information, or the like can be performed on the display portion.
  • the antenna may be used for wireless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (Including a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, smell, or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), a wireless communication It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • FIG. 22 illustrates an example of an electronic device.
  • FIG. 22A illustrates a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511. As the input interface, a touch panel is provided in the display portion 5511, and buttons are provided in the housing 5510.
  • the information terminal 5500 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • the application using artificial intelligence include an application that recognizes a conversation and displays the content of the conversation on a display portion 5511, and recognizes a character, a graphic, and the like input by a user on a touch panel provided in the display portion 5511, An application displayed on the display portion 5511, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like are given.
  • FIG. 22B illustrates a desktop information terminal 5300.
  • the desktop information terminal 5300 includes a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications utilizing artificial intelligence include design support software, text correction software, menu automatic generation software, and the like.
  • a new artificial intelligence can be developed.
  • a smartphone and a desktop information terminal are shown as examples of electronic devices in FIGS. 22A and 22B, respectively.
  • the present invention can be applied to information terminals other than the smartphone and the desktop information terminal.
  • the information terminal other than the smartphone and the desktop information terminal include a PDA (Personal Digital Assistant), a notebook information terminal, and a workstation.
  • PDA Personal Digital Assistant
  • FIG. 22C illustrates an electric refrigerator-freezer 5800 which is an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a refrigerator door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating menus based on the ingredients stored in the electric refrigerator-freezer 5800, the expiration date of the ingredients, and the like, and is stored in the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature to the food.
  • an electric refrigerator-freezer was described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner including an air conditioner. Utensils, washing machines, dryers, audiovisual equipment and the like.
  • FIG. 22D illustrates a portable game machine 5200 which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • the portable game machine 5200 By applying the GPU or the chip of one embodiment of the present invention to the portable game machine 5200, the portable game machine 5200 with low power consumption can be realized.
  • heat generation from a circuit can be reduced by low power consumption, so that influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • the portable game machine 5200 having artificial intelligence can be realized.
  • the expressions of the progress of the game, the behavior of the creature appearing in the game, the phenomenon occurring in the game, etc. are determined by the program of the game, but by applying artificial intelligence to the portable game machine 5200, Thus, expressions that are not limited to game programs are possible. For example, it is possible to express such a content that a player asks a question, a progress of a game, a time, and a behavior of a person appearing in the game.
  • the game player when playing a game that requires a plurality of players on the portable game machine 5200, the game player can be configured as an anthropomorphic person by artificial intelligence. Can play games.
  • FIG. 22D illustrates a portable game machine as an example of a game machine; however, a game machine to which a GPU or a chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, a stationary game machine for home use, an arcade game machine installed in an entertainment facility (a game center, an amusement park, or the like), or a sport facility Pitching machines for batting practice.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile which is a mobile object and a periphery of a driver's seat of the automobile.
  • FIG. 22 (E1) shows a car 5700 which is an example of a moving object
  • FIG. 22 (E2) is a diagram showing the vicinity of a windshield in the cabin of the car.
  • FIG. 22E2 illustrates a display panel 5701, a display panel 5702, and a display panel 5703 attached to a dashboard, and a display panel 5704 attached to a pillar.
  • the display panels 5701 to 5703 can provide various kinds of information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear state, an air-conditioning setting, and the like. Further, display items, layouts, and the like displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the field of view (blind spot) blocked by the pillar can be complemented. That is, by displaying an image from an imaging device provided outside the automobile 5700, blind spots can be compensated for and safety can be improved. In addition, by displaying an image that complements an invisible part, safety can be confirmed more naturally and without a sense of incongruity.
  • the display panel 5704 can be used as a lighting device.
  • the GPU or the chip of one embodiment of the present invention can be used as a component of artificial intelligence
  • the chip or the chip can be used for an automatic driving system of an automobile 5700, for example. Further, the chip can be used for a system for performing road guidance, danger prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • the moving object include a train, a monorail, a ship, and a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, and a rocket).
  • the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • the GPU or the chip of one embodiment of the present invention can be applied to a broadcast system.
  • FIG. 22 (F) schematically shows data transmission in a broadcasting system. Specifically, FIG. 22F illustrates a path until a radio wave (broadcast signal) transmitted from the broadcast station 5680 reaches a television receiver (TV) 5600 in each home.
  • the TV 5600 includes a receiving device (not shown), and a broadcast signal received by the antenna 5650 is transmitted to the TV 5600 via the receiving device.
  • the antenna 5650 is a UHF (Ultra High Frequency) antenna, but a BS 110 ° CS antenna, a CS antenna, or the like can be applied as the antenna 5650.
  • UHF Ultra High Frequency
  • the radio waves 5675A and 5675B are broadcast signals for terrestrial broadcasting, and the radio tower 5670 amplifies the received radio wave 5675A and transmits the radio wave 5675B.
  • a terrestrial TV broadcast can be viewed on the TV 5600 by receiving the radio wave 5675B with the antenna 5650.
  • the broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 22F, and may be a satellite broadcasting using an artificial satellite, a data broadcasting using an optical line, or the like.
  • the broadcast system described above may be a broadcast system using artificial intelligence by applying the chip of one embodiment of the present invention.
  • the broadcast data is transmitted from the broadcast station 5680 to the TV 5600 of each home, the broadcast data is compressed by the encoder.
  • the decoder of the receiving device included in the TV 5600 decodes the broadcast data. Restore is performed.
  • artificial intelligence for example, in a motion compensation prediction which is one of the compression methods of an encoder, a display pattern included in a display image can be recognized.
  • intra-frame prediction using artificial intelligence can be performed.
  • an interpolation process of an image such as up-conversion can be performed in the restoration of the broadcast data by the decoder.
  • the above-described broadcasting system using artificial intelligence is suitable for ultra-high definition television (UHDTV: 4K, 8K) broadcasting in which the amount of broadcast data increases.
  • a recording device having artificial intelligence may be provided in the TV 5600.
  • the recording apparatus can automatically record a program that matches the user's preference by causing the artificial intelligence to learn the user's preference.
  • the electronic device described in this embodiment mode the function of the electronic device, an application example of artificial intelligence, its effect, and the like can be combined as appropriate with the description of other electronic devices.
  • the sheet resistance of the laminate was measured for a laminate in which a conductor was provided on an oxide. Tantalum nitride was used as the conductor on the oxide, and the sheet resistance of tantalum nitride was measured. The sample used for the measurement will be described.
  • Sample A a method for manufacturing Sample A will be described.
  • the surface of the substrate containing silicon was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100-nm-thick silicon oxide film on the substrate.
  • a 300-nm-thick silicon oxynitride film was formed over the silicon oxide film by a CVD method.
  • oxygen was implanted into the silicon oxynitride film by an ion implantation method so that the silicon oxynitride film functioned as an oxygen supply film.
  • a 5 nm-thick tantalum nitride film was formed over the first oxide by a sputtering method.
  • the tantalum nitride film was formed at room temperature in an atmosphere containing argon and nitrogen using a target containing Ta.
  • Sample B a material in which a first oxide is formed in the same manner as Sample A described above is used.
  • a tantalum nitride film was formed on the second oxide in the same manner as in Sample A.
  • Sample C a material in which a first oxide is formed in the same manner as Sample A and Sample B described above is used.
  • a tantalum nitride film was formed over the second oxide in the same manner as in Sample A and Sample B.
  • Sample A was divided into samples A1 to A8, sample B was divided into samples B1 to B8, and sample C was divided into samples C1 to C8.
  • Each of the samples was subjected to a total of eight conditions including two conditions of a heat treatment temperature of 150 ° C. and 175 ° C. in a nitrogen atmosphere, four heat treatment times of one hour, ten hours, and 100 hours. Table 1 summarizes the processing conditions of all the samples.
  • FIG. 23 is a graph showing the dependence of the sheet resistance of tantalum nitride on the heat treatment time.
  • FIG. 23A is a graph at a heat treatment temperature of 150 ° C.
  • FIG. 23B is a graph at a heat treatment temperature of 175 ° C.
  • the sheet resistance of tantalum nitride was increased when the heat treatment time was increased.
  • samples B and C in which the second oxide was inserted between the first oxide and tantalum nitride, It was found that the increase in the sheet resistance of tantalum nitride was suppressed more than the increase in the sheet resistance of tantalum nitride of Sample A in which the second oxide was not inserted.
  • a heating temperature of 150 ° C At a heating temperature of 150 ° C.
  • FIG. 23A Sample B in which the thickness of the second oxide is 1 nm and Sample C in which the thickness of the second oxide is 5 nm are nitrided. No difference in tantalum sheet resistance increase was seen.
  • the sample C having the second oxide film thickness of 5 nm is more tantalum nitride than the sample B having the second oxide film thickness of 1 nm. As a result, an increase in sheet resistance was suppressed.
  • This embodiment can be implemented in appropriate combination with any of the structures and methods described in the other embodiments and other embodiments.
  • Sample D a method for manufacturing Sample D will be described.
  • heat treatment was performed in a nitrogen atmosphere at 400 ° C. for one hour, and heat treatment was performed in an oxygen atmosphere at 400 ° C. for one hour.
  • a 20 nm-thick tantalum nitride film was formed over the first oxide by a sputtering method.
  • the tantalum nitride film was formed at room temperature in an atmosphere containing argon and nitrogen using a target containing Ta.
  • sample E a sample in which a first oxide is formed in the same manner as the sample D is used.
  • heat treatment was performed in a nitrogen atmosphere at 400 ° C. for one hour, and heat treatment was performed in an oxygen atmosphere at 400 ° C. for one hour.
  • a 20 nm-thick tantalum nitride film was formed over the first oxide by a sputtering method.
  • the tantalum nitride film was formed at room temperature in an atmosphere containing argon and nitrogen using a target containing Ta.
  • a 20 nm-thick tantalum nitride film was formed over the first oxide by a sputtering method.
  • the tantalum nitride film was formed at room temperature in an atmosphere containing argon and nitrogen using a target containing Ta.
  • Sample D was divided into eight samples D1 to D8, sample E was divided into eight samples E1 to E8, and sample F was divided into eight samples F1 to F8.
  • Each of the samples was subjected to a total of eight conditions including two conditions of a heat treatment temperature of 150 ° C. and 175 ° C. in a nitrogen atmosphere, four heat treatment times of one hour, ten hours, and 100 hours.
  • Table 2 summarizes the processing conditions of all the samples.
  • step 1 tantalum nitride was removed from each sample by using a dry etching method.
  • step 2 a step of measuring the sheet resistance of the first oxide was performed.
  • Step 3 a step of etching the first oxide by about 3 nm.
  • Step 3 a step of measuring the remaining film thickness of the first oxide.
  • Steps 1 to 3 were repeated until the sheet resistance reached 6 ⁇ 10 6 ⁇ / ⁇ , which is an over range. Note that for the samples E1 to E8 and F1 to F8, the sheet resistance of the second oxide may be measured in the first step 1, but the effect on the results of this example is small. .
  • FIGS. 24 and 25 show changes in the sheet resistance of the first oxide in the depth direction.
  • FIG. 24 is a graph at a heat treatment temperature of 150 ° C.
  • FIG. 24A is a graph of a structure without the second oxide
  • FIG. 24C is a graph of a structure in which the thickness of the second oxide is 5 nm.
  • FIG. 25 is a graph at a heat treatment temperature of 175 ° C.
  • FIG. 25A is a graph of a structure without the second oxide
  • FIG. 25B is a graph showing a film thickness of the second oxide of 1 nm.
  • FIG. 25C is a graph showing a structure in which the thickness of the second oxide is set to 5 nm.
  • the heat treatment temperature is 150 ° C. and 175 ° C. for 1 hour, 10 hours, and 100 hours. It was found that even when the heat treatment was performed for a long time, the progress of the first oxide in the low-resistance region in the depth direction was suppressed as compared with the structure in which the second oxide was not provided.
  • This embodiment can be implemented in appropriate combination with any of the structures and methods described in the other embodiments and other embodiments.
  • the cross section observation and the energy dispersive X-ray spectroscopy of the portion shown in FIG. 3A are performed using the sample manufactured up to the insulating film 250A by the method described in ⁇ Method for Manufacturing Semiconductor Device>.
  • (EDX) analysis was performed using a scanning transmission electron microscope (HD-2700, manufactured by Hitachi High-Technologies Corporation).
  • Samples G1 and G2 have a structure in which the oxide 243 is not provided between the oxide 230b and the conductor 242.
  • Samples H1 and H2 have a structure in which the oxide 243 is provided between the oxide 230b and the conductor 242, and the thickness of the oxide 243 is 1 nm.
  • Samples I1 and I2 have a structure in which the oxide 243 is provided between the oxide 230b and the conductor 242, and the thickness of the oxide 243 is 2 nm.
  • Samples J1 and J2 each have a structure in which an oxide 243 is provided between the oxide 230b and the conductor 242, and the thickness of the oxide 243 is 3 nm. The other configurations are the same for all samples.
  • conductor 242 a conductor formed of tantalum nitride by a sputtering method was used.
  • Samples G1, H1, I1, and J1 were subjected to a heat treatment in a nitrogen atmosphere at a heating temperature of 400 ° C. for a heating time of 4 hours.
  • Samples G2, H2, I2, and J2 were subjected to a heat treatment in a nitrogen atmosphere at a heating temperature of 400 ° C. for a heating time of 8 hours.
  • FIG. 26 shows a cross-sectional image of sample J1. It was confirmed that a stacked body of the oxide 230a, the oxide 230b, the oxide 243, and the conductor 242 was formed over the insulator 224.
  • FIG. 27 and FIG. 28 show the results of the EDX line analysis of oxygen and gallium.
  • the distance between the conductor and the oxide (Distance) was determined from a gallium line analysis profile.
  • the interface between the conductor and the oxide was around 29.1 nm, and in FIG. 28, around 28.7 nm.
  • FIG. 27 shows the results of EDX line analysis of oxygen and gallium of samples G1, H1, I1, and J1 after the heat treatment was performed for 4 hours.
  • FIG. 28 shows samples G2, H2, and I2 after the heat treatment was performed for 8 hours. It is an EDX line analysis result of oxygen and gallium of J2 and J2.
  • Sample H1 in which the thickness of 243 is 1 nm, sample I1 in which the thickness of oxide 243 is 2 nm, and sample J1 in which the thickness of oxide 243 is 3 nm are obtained. That is, it was confirmed that the larger the thickness of the oxide 243, the more the diffusion of oxygen into the conductor 242 was suppressed. In addition, it was found that FIG. 28 also showed a similar tendency.
  • the oxide 243 has a function of suppressing diffusion of oxygen to the conductor 242.
  • This embodiment can be implemented in appropriate combination with any of the structures and methods described in the other embodiments and other embodiments.
  • a sample including the transistor 200 was manufactured by the method described in ⁇ Method for Manufacturing Semiconductor Device>, and reliability of transistor 200 was evaluated.
  • the prepared samples were two types, Sample K and Sample L.
  • the sample K and the sample L have different substrate temperatures when the oxide 243 is formed.
  • the setting temperature of 0.99 ° C., the drain potential Vd, the source potential V S, and the bottom gate voltage V BG, and a 0V was + 3.63V top gate potential V G.
  • each of the samples K and L was subjected to a stress test of two elements.
  • the size of the element a channel length of 60 nm and a channel width of 60 nm were evaluated by design values.
  • FIG. 29B shows the result of the + GBT stress test on Sample L.
  • the horizontal axis indicates the stress time (hr), and the vertical axis indicates ⁇ Vsh (mV).
  • the change amount ⁇ Vsh of the shift voltage was 100 mV or less even after 550 hours in the state where the stress was applied.
  • the first element indicated by a white circle has a ⁇ Vsh of 28 mV after elapse of 550 hours
  • the second element indicated by a white square has an ⁇ Vsh of 23 mV after elapse of 550 hours.
  • the change amount ⁇ Vsh of the shift voltage was 100 mV or less even after 550 hours in the state where the stress was applied.
  • the first element indicated by a white circle has a ⁇ Vsh after elapse of 550 hours of 53 mV
  • the second element indicated by a white square has an ⁇ Vsh of 92 mV after elapse of 550 hours.
  • This embodiment can be implemented in appropriate combination with any of the structures and methods described in the other embodiments and other embodiments.
  • the reliability evaluation described in the fourth embodiment is continuously performed, and a result in which the stress time exceeds 1000 hours will be described.
  • Sample K having a thickness of 2 nm was obtained.
  • the reliability was evaluated by a + GBT stress test at a stress temperature of 150 ° C. as in Example 4.
  • the stress time when ⁇ Vsh exceeds 100 mV is defined as the lifetime of the transistor.
  • fluctuations of Ion, S value, and ⁇ FE due to stress time were also evaluated.
  • ⁇ FE (cm 2 / Vs) is a value calculated from the equation in the linear region of the approximation of the radial channel.
  • FIG. 30 shows the results of the + GBT stress test.
  • the horizontal axis indicates the stress time (hr), and the vertical axis indicates ⁇ Vsh (mV).
  • the shift amount change ⁇ Vsh of 97 mV was maintained at 100 mV or less even after 1000 hours of the stress.
  • FIG. 31A shows the variation of Ion due to the stress time.
  • FIG. 31B shows the variation of the S value due to the stress time.
  • FIG. 31C shows a change in ⁇ FE due to a stress time. As shown in FIGS. 31 (A), (B), and (C), it was confirmed that variations in Ion, S value, and ⁇ FE due to stress time were small.
  • the transistor 200 which is one embodiment of the present invention has high reliability.
  • This embodiment can be implemented in appropriate combination with any of the structures and methods described in the other embodiments and other embodiments.
  • FIG. 32 shows the results of the + GBT stress test.
  • the horizontal axis indicates the stress time (hr), and the vertical axis indicates ⁇ Vsh (mV).
  • ⁇ Vsh ⁇ 92 mV after 1790 hours under stress
  • the change amount ⁇ Vsh of the shift voltage was kept within ⁇ 100 mV.
  • the shift voltage change amount ⁇ Vsh exceeded ⁇ 100 mV. Therefore, in the + GBT stress test at a stress temperature of 150 ° C., the lifetime of the transistor of Sample L was 1790 hours.
  • FIG. 33 (A) shows the variation of Ion due to the stress time.
  • FIG. 33B shows the variation of the S value due to the stress time.
  • FIG. 33C shows a change in ⁇ FE depending on the stress time. As shown in FIGS. 33 (A), (B) and (C), it was confirmed that all of the Ion, the S value, and the ⁇ FE exhibited little change due to the stress time.
  • the transistor 200 which is one embodiment of the present invention has high reliability.
  • This embodiment can be implemented in appropriate combination with any of the structures and methods described in the other embodiments and other embodiments.
  • the sample M was subjected to a heat treatment at 400 ° C. for 4 hours in a nitrogen atmosphere.
  • I D -V G measuring sample M 27 devices having a channel length of 60 nm and a channel width of 60 nm were designed, and nine devices having a channel length of 350 nm and a channel width of 350 nm were measured.
  • Vsh measured in FIG. 34 shows a normal probability plot of Vsh obtained.
  • I D (Ion1) when the gate potential V G and + 3.3V in FIG. 35.
  • Figure 36 shows a normal probability plot of I D (Ion2) when the gate potential V G was Vsh + 2.5V.
  • This embodiment can be implemented in appropriate combination with any of the structures and methods described in the other embodiments and other embodiments.
  • the model of the transistor used for the evaluation has the structure of the transistor 200 illustrated in FIG. 1, and the thickness of the gate insulating film is 6 nm by EOT, the gate length is 60 nm, and the channel width is 60 nm.
  • FIG. 37A shows a circuit configuration on which the calculation is performed.
  • the drain of the transistor M20 is connected to one electrode of the capacitor CD.
  • the source of the transistor M20 is grounded to GND.
  • the other electrode of the capacitive element CD is grounded to GND.
  • the capacitance of the capacitive element CD was set to 1 nF.
  • FIG. 37B shows the calculation result. As shown in FIG. 37 (B), the higher the temperature, it was found that a large reduction by the time elapsed potential V D.
  • the model of the transistor used for the evaluation has the structure of the transistor 200 illustrated in FIG. 1, and the thickness of the gate insulating film is 6 nm by EOT, the gate length is 60 nm, and the channel width is 60 nm.
  • the defect level was set as a level derived from an oxygen vacancy located near the mid gap of the energy gap of CAAC-IGZO based on analysis results of hard X-ray photoelectron spectroscopy (HX-PES).
  • FIG. 38A shows the distribution of defect levels.
  • E g is the energy gap of the oxide semiconductor, 2.9 eV
  • N D is 1 ⁇ 10 21 / cm 3 ⁇ eV has a peak density of defect levels
  • W D is the standard deviation of the defect level 0. It was set to 25 eV.
  • E D is the energy of the intermediate position of the defect level 1.4 eV, and was 1.5 eV.
  • the temperature was 27 ° C.
  • I D -V G characteristics at V D 1.2V, rather than I D -V G characteristics have not set the defect level, the slope of the I D at V G is lower region become sluggish Was confirmed. That is, for the negative direction of the variation of V G, than I D -V G characteristics not a set of defect levels, it was found that the variation in I D is small. Further, it was found that the higher the temperature was, the larger the off-state current was, regardless of whether or not the defect level was set (see FIGS. 39A and 39B).
  • the holding circuit having a simple configuration is the circuit shown in FIG.
  • the capacitance of the capacitance element CD is set to 10 aF.
  • FIG. 40 shows the calculation results.
  • the graph shown by the dotted line is the result calculated without setting the defect level
  • the graph shown by the solid line is the result calculated by setting the defect level.
  • FIG. 41 shows a result of calculating a band diagram of the conduction band lower end Ec of the source electrode, the channel formation region, and the drain electrode in the off state of the transistor.
  • the graph shown by the dotted line is the result calculated without setting the defect level
  • the graph shown by the solid line is the result calculated by setting the defect level.
  • the energy barrier of electrons was lower in the off state when a defect level was present than in the off state when no defect level was present. This is because when a negative voltage is applied to the top gate, an energy barrier of ⁇ E is originally generated, but the rise of the energy barrier is suppressed by Fermi level pinning, and electrons easily exceed the energy barrier. It is considered to be.
  • the energy barrier is reduced by ⁇ E. This is considered to correspond to that in the subthreshold region of the I D -V G characteristics as shown in FIG. 39 (A), the amount of change in I D for variations in V G is smaller .
  • the TEG device for measuring retention characteristics includes the transistor 200 and was manufactured by the method described in ⁇ Method for Manufacturing Semiconductor Device>.
  • FIGS. 42A and 42B show circuit diagrams of a TEG device for measuring retention characteristics.
  • FIG. 42A shows a circuit of a TEG device capable of measuring a drain leak current and a top gate leak current from holding characteristics.
  • FIG. 42B shows a circuit of a TEG device in which only the top gate leak current can be measured from the holding characteristics.
  • a wiring 2000 is electrically connected to one of a source and a drain of the transistor M30, a wiring 2001 is electrically connected to a gate of the transistor M30, and a wiring 2002 is connected to one of the read circuits R10. Terminals are electrically connected.
  • the other of the source and the drain of the transistor M30 is electrically connected to the floating node FN, the other terminal of the read circuit R10 is electrically connected to the floating node FN, and one of the source and the drain of the transistor M22 is connected to the floating node FN. It is electrically connected to FN.
  • the wiring 2003 is electrically connected to the gate of the transistor M22, the wiring 2004 is electrically connected to the other of the source and the drain of the transistor M22, and the wiring 2005 is electrically connected to the back gate of the transistor M22. .
  • the wiring 2000 is electrically connected to one of the source and the drain of the transistor M30, the wiring 2001 is electrically connected to the gate of the transistor M30, and the wiring 2002 is connected to the read circuit R10. Is electrically connected to one of the terminals.
  • the other of the source and the drain of the transistor M30 is electrically connected to the floating node FN, the other terminal of the read circuit R10 is electrically connected to the floating node FN, and the gate of the transistor M22 is electrically connected to the floating node FN. It is connected to the.
  • the wiring 2006 is electrically connected to the source and the drain of the transistor M22, and the wiring 2005 is electrically connected to the back gate of the transistor M22.
  • the transistor M30 is a writing transistor, and the transistor M22 is a transistor whose retention characteristics are to be measured.
  • FIG. 43 shows a graph of I D -V G characteristics of the transistor M22.
  • the off-state current was 1 ⁇ 10 ⁇ 16 A / ⁇ m or less, which is the measurement lower limit of the semiconductor parameter analyzer even when the channel width was 1.2 mm.
  • the drain leakage current and the top gate leakage current were estimated from the holding characteristics using the TEG device shown in FIG.
  • a potential was set to the wiring 2001 so that the transistor M30 was turned on, a potential of 1.2 V was applied to the wiring 2000, and electric charge was accumulated at the node FN so that the potential became 1.2 V.
  • a potential of ⁇ 3 V was applied to the wiring 2001 to turn off the transistor M30.
  • the potential of the wiring 2000 was set to 0 V and the potential of the wiring 2005 was set to -3 V so that the transistor M22 was turned off.
  • the potential of the wiring 2003 electrically connected to the gate was -2 V and -2.5 V.
  • the top gate leak current was measured from the retention characteristics.
  • a potential was set to the wiring 2001 so that the transistor M30 was turned on, a potential of 1.2 V was applied to the wiring 2000, and electric charge was accumulated at the node FN so that the potential became 1.2 V.
  • a potential of ⁇ 3 V was applied to the wiring 2001 to turn off the transistor M30.
  • the potential of the wiring 2006 was set to 4.4 V and 4.9 V, and the potential of the wiring 2005 was set to 1.2 V.
  • the above-described state was held for a certain period of time, and the time change of the potential of the node FN was read by the reading circuit R10, and the top gate leak current was estimated from the read value.
  • the straight line indicated by the dotted line is an extrapolation line of the sub-threshold region.
  • the straight line indicated by the dotted line is an extrapolation line of the sub-threshold region.
  • FIG. 45 is a graph obtained by adding the I D -V G characteristics obtained by setting the defect level in FIG. 44 (B) Device calculations.

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Abstract

要約書 オン電流が大きく、信頼性が良好な半導体装置を提供する。 第１の絶縁体と、 第１の絶縁体上の第１の酸化物と、 第１の酸化物上の第２の酸化物と、 第２の酸化 物上の第３の酸化物および第４の酸化物と、 第３の酸化物上の第１の導電体と、 第４の酸化物上の第 ２の導電体と、 第２の酸化物上の第５の酸化物と、 第５の酸化物上の第２の絶縁体と、 第２の絶縁体 上の第３の導電体と、 を有し、 第５の酸化物は第２の酸化物の上面、 第１の導電体の側面、 第２の導 電体の側面、 第３の酸化物の側面および第４の酸化物の側面と、 それぞれ接し、 第２の酸化物はＩｎ と、元素Ｍと、Ｚｎと、を有し、第１の酸化物、および第５の酸化物はそれぞれ、第２の酸化物が有 する構成元素の少なくとも一を有し、第３の酸化物、および第４の酸化物はそれぞれ、元素Ｍを有し、 第３の酸化物、および第４の酸化物は第２の酸化物よりも元素Ｍの濃度が高い領域を有する半導体装 置。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
　ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
　さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
　本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１の絶縁体と、第１の絶縁体上の第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の第３の酸化物および第４の酸化物と、第３の酸化物上の第１の導電体と、第４の酸化物上の第２の導電体と、第２の酸化物上の第５の酸化物と、第５の酸化物上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、を有し、第５の酸化物は、第２の酸化物の上面、第１の導電体の側面、第２の導電体の側面、第３の酸化物の側面および第４の酸化物の側面と、それぞれ接し、第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有し、第１の酸化物、および第５の酸化物は、それぞれ、第２の酸化物が有する構成元素の少なくとも一を有し、第３の酸化物、および第４の酸化物は、それぞれ、元素Ｍを有し、第３の酸化物、および第４の酸化物は、第２の酸化物よりも元素Ｍの濃度が高い領域を有する、半導体装置である。
　また、上記において、第３の酸化物および第４の酸化物は、それぞれ膜厚が０．５ｎｍ以上５ｎｍ以下の領域を有する、ことが好ましい。
　また、上記において、第３の酸化物および第４の酸化物は、それぞれ膜厚が１ｎｍ以上３ｎｍ以下の領域を有する、ことが好ましい。
　また、上記において、第３の酸化物および第４の酸化物は、それぞれガリウムを含む、ことが好ましい。
　また、上記において、第３の酸化物および第４の酸化物は、それぞれ結晶性を有してもよい。
　また、上記において、第２の酸化物は、結晶性を有してもよい。
　また、上記において、第１の酸化物、第３の酸化物、第４の酸化物、および第５の酸化物は、概略同じ組成であってもよい。
　本発明の一態様により、オン電流が大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１（Ａ）は半導体装置の構成例を示す上面図である。図１（Ｂ）、図１（Ｃ）は半導体装置の構成例を示す断面図である。 図２（Ａ）は半導体装置の構成例を示す上面図である。図２（Ｂ）、図２（Ｃ）は半導体装置の構成例を示す断面図である。 図３（Ａ）、図３（Ｂ）は半導体装置の構成例を示す断面図である。 図４（Ａ）は半導体装置の作製方法を示す上面図である。図４（Ｂ）、図４（Ｃ）は半導体装置の作製方法を示す断面図である。 図５（Ａ）は半導体装置の作製方法を示す上面図である。図５（Ｂ）、図５（Ｃ）は半導体装置の作製方法を示す断面図である。 図６（Ａ）は半導体装置の作製方法を示す上面図である。図６（Ｂ）、図６（Ｃ）は半導体装置の作製方法を示す断面図である。 図７（Ａ）は半導体装置の作製方法を示す上面図である。図７（Ｂ）、図７（Ｃ）は半導体装置の作製方法を示す断面図である。 図８（Ａ）は半導体装置の作製方法を示す上面図である。図８（Ｂ）、図８（Ｃ）は半導体装置の作製方法を示す断面図である。 図９（Ａ）は半導体装置の作製方法を示す上面図である。図９（Ｂ）、図９（Ｃ）は半導体装置の作製方法を示す断面図である。 図１０（Ａ）は半導体装置の作製方法を示す上面図である。図１０（Ｂ）、図１０（Ｃ）は半導体装置の作製方法を示す断面図である。 図１１（Ａ）は半導体装置の作製方法を示す上面図である。図１１（Ｂ）、図１１（Ｃ）は半導体装置の作製方法を示す断面図である。 図１２は酸化物半導体のエネルギーバンド構造を説明する図である。 図１３（Ａ）乃至図１３（Ｃ）は酸化物半導体上に配置した導電体の酸化を説明する模式図である。 図１４（Ａ）乃至図１４（Ｄ）は酸化物半導体上に配置した導電体の酸化を説明する模式図である。 図１５（Ａ）乃至図１５（Ｃ）は酸化物半導体上に配置した導電体の酸化を説明する模式図である。 図１６は記憶装置の構成を示す断面図である。 図１７は記憶装置の構成を示す断面図である。 図１８（Ａ）は記憶装置の構成例を示すブロック図である。図１８（Ｂ）は記憶装置の構成例を示す模式図である。 図１９（Ａ）乃至図１９（Ｈ）は記憶装置の構成例を示す回路図である。 図２０（Ａ）は半導体装置の構成例を示すブロック図である。図２０（Ｂ）は半導体装置の構成例を示す模式図である。 図２１（Ａ）乃至図２１（Ｅ）は記憶装置の構成例を示す模式図である。 図２２（Ａ）乃至図２２（Ｆ）は電子機器を示す模式図である。 図２３（Ａ）、図２３（Ｂ）は実施例の窒化タンタルのシート抵抗の加熱処理時間依存性のグラフである。 図２４（Ａ）乃至図２４（Ｃ）は実施例の酸化物のシート抵抗の深さ方向の変化を示すグラフである。 図２５（Ａ）乃至図２５（Ｃ）は実施例の酸化物のシート抵抗の深さ方向の変化を示すグラフである。 図２６は実施例のサンプルの断面写真像である。 図２７は実施例のＥＤＸライン分析結果を示すグラフである。 図２８は実施例のＥＤＸライン分析結果を示すグラフである。 図２９（Ａ）、図２９（Ｂ）は実施例の＋ＧＢＴストレス試験におけるΔＶｓｈのストレス時間依存性を示すグラフである。 図３０は実施例の＋ＧＢＴストレス試験におけるΔＶｓｈのストレス時間依存性を示すグラフである。 図３１（Ａ）乃至図３１（Ｃ）は実施例の＋ＧＢＴストレス試験におけるＩｏｎ、Ｓ値、およびμＦＥのストレス時間依存性を示すグラフである。 図３２は実施例の＋ＧＢＴストレス試験におけるΔＶｓｈのストレス時間依存性を示すグラフである。 図３３（Ａ）乃至図３３（Ｃ）は実施例の＋ＧＢＴストレス試験におけるＩｏｎ、Ｓ値、およびμＦＥのストレス時間依存性を示すグラフである。 図３４は実施例のＶｓｈの正規確率分布を示すグラフである。 図３５は実施例のＩｏｎ１の正規確率分布を示すグラフである。 図３６は実施例のＩｏｎ２の正規確率分布を示すグラフである。 図３７（Ａ）は実施例の計算に用いる回路図である。図３７（Ｂ）は実施例の計算結果を示すグラフである。 図３８（Ａ）は実施例の欠陥準位を示すグラフである。図３８（Ｂ）は実施例の計算結果を示すグラフである。 図３９（Ａ）は実施例のＩＤ−ＶＧ特性を示すグラフである。図３９（Ｂ）はオフ電流の温度依存性を示すグラフである。 図４０は実施例の保持特性の温度依存性を示すグラフである。 図４１は実施例のバンドダイヤグラムを示すグラフである。 図４２（Ａ）、図４２（Ｂ）は実施例の保持特性測定用のＴＥＧデバイスの回路図である。 図４３は実施例のＩＤ−ＶＧ特性を示すグラフである。 図４４（Ａ）、図４４（Ｂ）は実施例のリーク電流評価結果を示すグラフである。 図４５は実施例のリーク電流評価結果を示すグラフである。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
　ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　なお、本明細書において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ　ＦＥＴあるいはＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
　図１（Ａ）、図１（Ｂ）、および図１（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
　図１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１（Ｂ）、および図１（Ｃ）は、当該半導体装置の断面図である。ここで、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　本発明の一態様の半導体装置は、基板（図示せず。）上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２７４と、絶縁体２７４上の絶縁体２８１と、を有する。絶縁体２１４、絶縁体２８０、絶縁体２８２、絶縁体２７４、および絶縁体２８１は層間膜として機能する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。また、絶縁体２８１上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。
　また、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２７４、および絶縁体２８１の開口の内壁に接して絶縁体２４１ａが設けられ、その側面に接して導電体２４０ａの第１の導電体が設けられ、さらに内側に導電体２４０ａの第２の導電体が設けられている。また、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２７４、および絶縁体２８１の開口の内壁に接して絶縁体２４１ｂが設けられ、その側面に接して導電体２４０ｂの第１の導電体が設けられ、さらに内側に導電体２４０ｂの第２の導電体が設けられている。ここで、導電体２４０の上面の高さと、絶縁体２８１の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
　図１に示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２１６上、および導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２４３ａおよび酸化物２４３ｂと、酸化物２４３ａ上の導電体２４２ａと、酸化物２４３ｂ上の導電体２４２ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、酸化物２３０ｃ上の絶縁体２５０と、絶縁体２５０上に位置し、酸化物２３０ｃと重なる導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、絶縁体２２４の上面の一部、酸化物２３０ａの側面、酸化物２３０ｂの側面、酸化物２４３ａの側面、酸化物２４３ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面と接する絶縁体２７２と、絶縁体２７２上の絶縁体２７３と、を有する。また、酸化物２３０ｃは、酸化物２４３ａの側面、酸化物２４３ｂの側面、導電体２４２ａの側面および導電体２４２ｂの側面とそれぞれ接する。導電体２６０は、導電体２６０ａおよび導電体２６０ｂを有し、導電体２６０ｂの底面および側面を包むように導電体２６０ａが配置される。ここで、図１（Ｂ）に示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致して配置される。また、絶縁体２８２は、導電体２６０、酸化物２３０ｃ、絶縁体２５０、および絶縁体２８０のそれぞれの上面と接する。
　また、絶縁体２２２、絶縁体２７２、絶縁体２７３、および絶縁体２８２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２、絶縁体２７２、絶縁体２７３、および絶縁体２８２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２、絶縁体２７２、絶縁体２７３、および絶縁体２８２は、それぞれ絶縁体２２４よりも酸素および水素の一方または双方の透過性が低いことが好ましい。絶縁体２２２、絶縁体２７２、絶縁体２７３、および絶縁体２８２は、それぞれ絶縁体２５０よりも酸素および水素の一方または双方の透過性が低いことが好ましい。絶縁体２２２、絶縁体２７２、絶縁体２７３、および絶縁体２８２は、それぞれ絶縁体２８０よりも酸素および水素の一方または双方の透過性が低いことが好ましい。
　図１（Ｂ）に示すように、絶縁体２７２は、導電体２４２ａの上面と側面、導電体２４２ｂの上面と側面、酸化物２４３ａの側面、酸化物２４３ｂの側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、および絶縁体２２４の上面に接することが好ましい。また、絶縁体２７２上に絶縁体２７３が接して設けられていることが好ましい。これにより、絶縁体２８０は、絶縁体２７２、および絶縁体２７３によって、絶縁体２２４および酸化物２３０と離隔される。
　また、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。
　なお、トランジスタ２００では、チャネルが形成される領域（以下、チャネル形成領域ともいう。）と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。
　ここで、導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。トランジスタ２００は、ゲート電極として機能する導電体２６０が、絶縁体２８０などに形成される開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物２３０ｂは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または１：１：１［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］との積層構造などが挙げられる。
　このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
　酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　電子親和力または伝導帯下端のエネルギー準位Ｅｃは、図１２に示すように、真空準位Ｅｖａｃと価電子帯上端のエネルギーＥｖとの差であるイオン化ポテンシャルＩｐと、エネルギーギャップＥｇから求めることができる。イオン化ポテンシャルＩｐは、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。エネルギーギャップＥｇは、例えば、分光エリプソメータを用いて測定することができる。
　また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネルが形成される領域中の酸素欠損はできる限り低減されていることが好ましい。例えば、絶縁体２５０などを介して酸化物２３０に酸素を供給し、酸素欠損を補填すればよい。これにより、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　また、酸化物半導体の近傍に配置された導電体が、金属、または合金からなる場合、酸化物半導体を構成する酸素原子により、当該導電体が酸化する場合がある。当該導電体が、酸化により導電性が低下する場合、半導体装置の電気特性のばらつきや、信頼性の低下などの原因となる蓋然性が高い。
　ここで、図１３乃至図１５を用いて、酸化物半導体が有する酸素原子による酸化物半導体と接する金属、または合金からなる構造体の酸化反応について説明する。以下では、具体的に、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ酸化物、導電体として窒化タンタルを用いた場合の酸化反応について説明する。
　図１３（Ａ）は、Ｉｎ−Ｇａ−Ｚｎ酸化物からなる酸化物半導体１０と、および窒化タンタルからなる導電体２０との積層体の断面において、界面近傍の領域を示す。なお、図中、各構造体に示す黒丸は酸素原子を示す。また、酸化物半導体１０に示す白丸は、酸化物半導体中に生じた酸素欠損を示す。
　図１３（Ｂ）は、導電体２０の酸化反応の初期過程を示す。なお、導電体２０において、酸素が低濃度で固溶した領域を酸素固溶領域２２として示す。また、図１３（Ｃ）は、導電体２０の酸化反応により、生じた酸化物３０の成長過程を示す。
　まず、図１４を用いて、導電体２０の酸化反応の初期過程を説明する。なお、図中矢印は、酸素原子の移動方向を示す。導電体２０の酸化反応の初期過程では、導電体２０の界面の金属原子タンタルと、酸化物半導体１０の界面の酸素イオンが相互作用していると推測される。
　図１４（Ａ）に示すように、図中黒丸で示す酸素イオンは、酸化物半導体１０と導電体２０との界面に到達すると、導電体２０の界面の金属原子タンタルと、吸着する。
　図１４（Ｂ）に示すように、酸素イオンが金属原子タンタルと吸着した状態で、加熱処理が行われた場合、酸素イオンは導電体２０の内部に拡散し、窒化タンタル内部に、酸素固溶領域２２が形成される（図１４（Ｂ）参照）。なお、酸素固溶領域２２が形成された時点では、まだ酸化反応は生じておらず、酸素イオンは、導電体２０の内部に不純物として固溶した状態である。また、酸素イオンが、導電体２０に拡散することで、酸化物半導体１０の界面には、一時的に、酸素欠損が生じる場合がある。
　なお、導電体２０が、酸素を固溶できる容量は、導電体２０の結晶性、または緻密さに依存すると推測される。また、酸化物半導体１０の界面の酸素イオンが、導電体２０に固溶することで、酸化物半導体１０の界面に生じた酸素欠損には、酸化物半導体１０の内部の酸素原子が補填される（図１４（Ｃ）参照）。
　図１４（Ａ）乃至図１４（Ｃ）に示す過程を繰り返すことにより、酸素固溶領域２２中の酸素濃度は高くなる。ここで、酸素固溶領域２２中の酸素の固溶が飽和すると、酸素固溶領域２２中の金属原子タンタルの酸化が開始する。従って、図１４（Ｄ）に示すように、酸化物半導体１０と導電体２０との間に、酸化タンタルを含む酸化物３０が形成される。
　なお、金属の酸化反応の初期過程において、一般的には酸化物の核生成が生じることが知られている。一方で、酸化物半導体を用いた半導体装置の作製工程でかかる熱は、比較的低温であるため、酸化物半導体１０と導電体２０との界面には非晶質の酸化物の薄膜が形成されると推測される。
　続いて、図１５を用いて、酸化物半導体１０と導電体２０との間に生じた酸化物３０の成長過程を説明する。酸化物３０が生じることで、酸化物３０と酸化物半導体１０との界面は、酸素が欠乏し、酸素欠損の濃度が高い状態となる。つまり、酸化物半導体１０中には、酸素欠損の濃度勾配が生じていると考えられる。
　従って、図１５（Ａ）乃至図１５（Ｃ）に示すように、酸化物半導体１０において、酸素欠損の濃度を均一化するため、酸化物半導体１０の内部の酸素イオンが拡散する。当該酸素イオンが、酸化物３０との界面に到達すると考えられる（図１５（Ａ）参照）。さらに、当該到達した酸素イオンは、酸化物３０が有する酸化タンタルの成長反応に使われ、酸化物３０が増膜する（図１５（Ｂ）および図１５（Ｃ）参照）。
　酸化タンタルを有する酸化物３０において、界面の欠陥の影響を考慮しない場合、一般的には酸化反応は酸化物３０の薄膜内の金属および酸素イオンの拡散速度に依存する。
　従って、酸素イオンの拡散により、酸化物半導体１０、および酸化物３０の内部では、酸素濃度の勾配が生じる。その場合、酸化物３０中での酸素イオンの拡散速度が、酸化物３０における酸化タンタルの成長速度を決める要因になると推測できる。なお、酸素イオンの場合は、酸化物３０の酸化タンタル内で拡散し、酸化物３０および導電体２０の界面に到達することにより、新たな酸化タンタルを生成し、酸化物３０の増膜が起こると考えられる。また、本酸化反応の成長過程において、導電体２０の酸素固溶領域２２は導電体２０内部へと拡張していくと考えられる。
　上述のような導電体の酸化反応を抑制するために、本発明の一態様のトランジスタ２００は、図１（Ｂ）に示すように、酸化物２３０ｂと、ソース電極またはドレイン電極として機能する導電体２４２（導電体２４２ａおよび導電体２４２ｂ）と、の間に酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）が配置されている。導電体２４２と、酸化物２３０とが接しない構成となるので、導電体２４２が、酸化物２３０の酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する機能を有することが好ましい。
　従って、酸化物２４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　酸化物２４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
　本発明の一態様であるトランジスタ２００は、図１（Ｂ）および図１（Ｃ）に示すように、絶縁体２８２と、絶縁体２５０とが、直接接する構造となっている。このような構造とすることで、絶縁体２８０に含まれる酸素が、導電体２６０に吸収され難くなる。従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく注入することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。また、絶縁体２８０に含まれる水素などの不純物が絶縁体２５０へ混入することを抑えることができるので、トランジスタ２００の電気特性および信頼性への悪影響を抑制することができる。絶縁体２８２としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、または酸化ハフニウムを用いることができる。
　絶縁体２７２、および絶縁体２７３は、水素や水などの不純物および酸素の透過を抑制する機能を有することが好ましい。
　図３（Ａ）は、図１（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面を拡大した図であり、トランジスタ２００のソース領域またはドレイン領域のチャネル幅方向の断面図でもある。図３（Ａ）に示すように、導電体２４２ｂの上面、導電体２４２ｂの側面、酸化物２３０ａの側面、および酸化物２３０ｂの側面は、絶縁体２７２、および絶縁体２７３で覆う構造となっているので、導電体２４２ｂの側面および導電体２４２ｂの上面方向から導電体２４２ｂへの水素や水などの不純物および酸素の拡散を抑制することができる。また、導電体２４２ｂの下面は酸化物２４３ｂと接する構造となっており、酸化物２３０ｂの酸素は、酸化物２４３ｂによってブロックされるので導電体２４２ｂへ拡散することを抑制する。従って、導電体２４２ｂの周囲からの導電体２４２ｂへの酸素の拡散を抑制することができるので、導電体２４２ｂの酸化を抑制することができる。尚、導電体２４２ａについても同様の効果を有する。また、酸化物２３０ａの側面、および酸化物２３０ｂの側面方向から酸化物２３０ａおよび酸化物２３０ｂへの水素や水などの不純物の拡散を抑制することができる。絶縁体２７２としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜を用いることができる。また、絶縁体２７３としては、例えば、酸化アルミニウム、または酸化ハフニウムを用いることができる。
　図３（Ｂ）は、図１（Ｂ）のトランジスタ２００の右半分を拡大した図である。導電体２４０ｂの左側の側面（図３（Ｂ）に点線で囲んだ箇所。）は、酸化物２３０ｃが接しており、絶縁体２５０からの水素や水などの不純物および酸素が導電体２４０ｂへ拡散することを抑制することができる。また、導電体２４０ｂの右側の側面は、絶縁体２７２が接しており、絶縁体２８０からの水素や水などの不純物および酸素が導電体２４０ｂへ拡散することを抑制することができる。尚、導電体２４０ａについても、同様の効果を有する。
　以上のように導電体２４２ｂの周囲を水素や水などの不純物および酸素の透過を抑制する機能を有する絶縁体２７２、酸化物２３０ｃ、および酸化物２４３ｂで囲む構成とすることで、導電体２４０の酸化を抑制し、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　また、図１（Ｃ）に示すように、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。また、酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　このように、ゲート電極として機能する導電体２６０が、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構成となっており、導電体２６０の電界をチャネル形成領域の酸化物２３０ｂ全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。
　以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。
　ここで、導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、導電体２０５は、図１（Ａ）に示すように、酸化物２３０ａおよび酸化物２３０ｂの導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図１（Ｃ）に示すように、導電体２０５は、酸化物２３０ａおよび酸化物２３０ｂのチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０ａおよび酸化物２３０ｂのチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。または、導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う。）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０ａおよび酸化物２３０ｂと重畳すればよい。
　上記構成を有することで、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３層以上の多層構造としてもよい。
　導電体２０５を５層とした一例を図２に示す。導電体２０５は、絶縁体２１６の開口の内壁に接して導電体２０５ｃが形成され、さらに内側に導電体２０５ｄが形成されている。また、導電体２０５ｄの内側に導電体２０５ｅが形成されている。さらに、導電体２０５ｄの内壁に接し、かつ導電体２０５ｅの上面に接するように導電体２０５ｆが形成され、導電体２０５ｆの内側に導電体２０５ｇが形成されている。ここで、導電体２０５ｃ、導電体２０５ｄ、導電体２０５ｆ、および導電体２０５ｇの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。また、導電体２０５ｃは、導電体２０５ａと同様の材料を用いることが好ましく、導電体２０５ｅおよび導電体２０５ｇは、導電体２０５ｂと同様の材料を用いることが好ましい。
　ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
　例えば、６つの処理チャンバーを有する成膜装置を用いて、絶縁体２１６、および導電体２０５上に配置される、絶縁体２２２、絶縁体２２４となる絶縁膜、酸化物２３０ａとなる酸化膜、酸化物２３０ｂとなる酸化膜、酸化物２４３となる酸化膜、および導電体２４２となる導電膜を順に連続成膜すればよい。
　絶縁体２１４、絶縁体２７２、および絶縁体２８１は、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１４、絶縁体２７２、および絶縁体２８１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２１４、絶縁体２７２、および絶縁体２８１として窒化シリコンなどを用いることが好ましい。これにより、水または水素などの不純物が絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４よりも基板側に、拡散するのを抑制することができる。また、水または水素などの不純物が絶縁体２７２よりも上方に配置されている絶縁体２８０、または／および導電体２４６などからトランジスタ２００側に拡散するのを抑制することができる。
　また、絶縁体２１４、絶縁体２７２、および絶縁体２８１の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１４、絶縁体２７２、および絶縁体２８１の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１４、絶縁体２７２、および絶縁体２８１が、導電体２０５、導電体２４２または導電体２６０のチャージアップを緩和することができる場合がある。絶縁体２１４、絶縁体２７２、および絶縁体２８１の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体２１４は、積層構造であってもよい。例えば、酸化アルミニウム膜と、窒化シリコン膜との積層構造を絶縁体２１４に用いる好適である。酸化アルミニウム膜によって、絶縁体２１４の下方に酸素を供給することができる。また、窒化シリコン膜によって、基板側からトランジスタ２００側に拡散する水素、水などの不純物の拡散を抑制することができる。
　また、絶縁体２１６、絶縁体２８０、および絶縁体２７４は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２８０、および絶縁体２７４として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
　ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２７２によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
　さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　酸化物２３０ｂ上には、酸化物２４３が設けられ、酸化物２４３上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　または、当該金属酸化物は、ゲート電極の一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体２６０は、図１では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体２８０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０中の水または水素などの不純物濃度が低減されていることが好ましい。また、絶縁体２８０の上面は、平坦化されていてもよい。
　絶縁体２８２は、水または水素などの不純物が、上方から絶縁体２８０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２としては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。
　また、絶縁体２８２の上に、層間膜として機能する絶縁体２７４を設けることが好ましい。絶縁体２７４は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
　また、導電体２４０を積層構造とする場合、絶縁体２８１、絶縁体２７４、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２と接する導電体には、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。また、絶縁体２８１より上層から水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。
　絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２７２、および絶縁体２７３に接して設けられるので、絶縁体２８０などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。
　また、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）を配置してもよい。導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜基板＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜絶縁体＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコンまたは窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜導電体＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜金属酸化物＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたは錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう。）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
　なお、本発明の一態様の半導体装置においては、酸化物半導体（金属酸化物）の構造に特に限定はないが、好ましくは結晶性を有すると好ましい。例えば、酸化物２３０をＣＡＡＣ−ＯＳ構造とし、酸化物２４３を六方晶の結晶構造とすることが出来る。酸化物２３０、及び酸化物２４３を上記の結晶構造とすることで、高い信頼性を有する半導体装置とすることができる。また、酸化物２３０ａ、酸化物２３０ｃ、および酸化物２４３を概略同じ組成とすることができる。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
　２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
　また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
　非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
　金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照。）。
　また、金属酸化物を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ駆動と呼ぶ。
　ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
＜半導体装置の作製方法＞
　次に、図１に示す、本発明に係るトランジスタ２００を有する半導体装置について、作製方法を図４乃至図１１を用いて説明する。また、図４乃至図１１において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は、（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図の（Ｃ）は、（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、各図の（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用した成膜方法ＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２１４より下層（図示せず）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化シリコン膜を用いた場合は、絶縁体２１４は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
　開口の形成後に、導電体２０５となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５となる導電膜は、多層構造とする。まず、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に窒化チタンを積層する。このような金属窒化物を導電体２０５となる導電膜の下層に用いることにより、後述する導電体２０５となる導電膜の上層の導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５から外に拡散するのを防ぐことができる。
　次に、導電体２０５となる導電膜の上層の導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０５となる導電膜の上層の導電膜として、銅などの低抵抗導電性材料を成膜する。
　次に、ＣＭＰ処理（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を行うことで、導電体２０５となる導電膜の上層、ならびに導電体２０５となる導電膜の下層の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５となる導電膜が残存する。これにより、上面が平坦な、導電体２０５を形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある（図４参照。）。
　ここからは、上記と異なる導電体２０５の形成方法について以下に説明する。
　絶縁体２１４上に、導電体２０５となる導電膜を成膜する。導電体２０５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体２０５となる導電膜は、多層膜とすることができる。本実施の形態では、導電体２０５となる導電膜としてタングステンを成膜する。
　次に、リソグラフィー法を用いて、導電体２０５となる導電膜を加工し、導電体２０５を形成する。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０５となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０５となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０５となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　次に、絶縁体２１４上、導電体２０５上に絶縁体２１６となる絶縁膜を成膜する。絶縁体２１６となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜する。
　ここで、絶縁体２１６となる絶縁膜の膜厚は、導電体２０５の膜厚以上とすることが好ましい。例えば、導電体２０５の膜厚を１とすると、絶縁体２１６となる絶縁膜の膜厚は、１以上３以下とする。本実施の形態では、導電体２０５の膜厚を１５０ｎｍとし、絶縁体２１６となる絶縁膜の膜厚を３５０ｎｍとする。
　次に、絶縁体２１６となる絶縁膜にＣＭＰ処理を行うことで、絶縁体２１６となる絶縁膜の一部を除去し、導電体２０５の表面を露出させる。これにより、上面が平坦な、導電体２０５と、絶縁体２１６を形成することができる。以上が、導電体２０５の異なる形成方法である。
　次に、絶縁体２１６、および導電体２０５上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体２２２を通じてトランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができる。
　絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体２２２上に絶縁膜２２４Ａを成膜する。絶縁膜２２４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　続いて、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁膜２２４Ａに含まれる水、水素などの不純物を除去することができる。
　また、加熱処理は、絶縁体２２２の成膜後に行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。
　ここで、絶縁膜２２４Ａに過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁膜２２４Ａ内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁膜２２４Ａに含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁膜２２４Ａ上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、該酸化アルミニウムを絶縁膜２２４Ａに達するまで、ＣＭＰを行ってもよい。当該ＣＭＰを行うことで絶縁膜２２４Ａ表面の平坦化および絶縁膜２２４Ａ表面の平滑化を行うことができる。当該酸化アルミニウムを絶縁膜２２４Ａ上に配置してＣＭＰを行うことで、ＣＭＰの終点検出が容易となる。また、ＣＭＰによって、絶縁膜２２４Ａの一部が研磨されて、絶縁膜２２４Ａの膜厚が薄くなることがあるが、絶縁膜２２４Ａの成膜時に膜厚を調整すればよい。絶縁膜２２４Ａ表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁膜２２４Ａ上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁膜２２４Ａに酸素を添加することができるので好ましい。
　次に、絶縁膜２２４Ａ上に、酸化膜２３０Ａ、酸化膜２３０Ｂを順に成膜する（図４参照。）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａおよび、酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁膜２２４Ａに供給される場合がある。したがって、酸化膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［原子数比］（２：２：１［原子数比］）、あるいは１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、あるいは１：１：１［原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、酸化膜２３０Ｂ上に酸化膜２４３Ａを成膜する。酸化膜２４３Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。酸化膜２４３Ａは、Ｉｎに対するＧａの原子数比が、酸化膜２３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜２４３Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。次に、酸化膜２４３Ａ上に導電膜２４２Ａを成膜する。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる（図４参照。）。
　次に、酸化膜２３０Ａ、酸化膜２３０Ｂ、酸化膜２４３Ａ、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂを形成する（図５参照。）。なお、図示しないが、当該工程において、絶縁膜２２４Ａの酸化物２３０ａと重ならない領域の膜厚が薄くなることがある。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂは、少なくとも一部が導電体２０５と重なるように形成する。また、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの側面は、絶縁体２２２の上面に対し、概略垂直であることが好ましい。酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの側面が、絶縁体２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。または、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂと絶縁体２２２の上面のなす角が低い角度になる構成にしてもよい。その場合、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの側面と絶縁体２２２の上面のなす角は６０°以上７０°未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体２７２などの被覆性が向上し、鬆などの欠陥を低減することができる。
　また、導電体層２４２Ｂの側面と導電体層２４２Ｂの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、導電体層２４２Ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　なお、当該酸化膜および導電膜の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　次に絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、酸化物層２４３Ｂ、および導電体層２４２Ｂの上に、絶縁膜２７２Ａを成膜する（図６参照）。
　絶縁膜２７２Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁膜２７２Ａは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法またはＡＬＤ法によって、酸化アルミニウム、窒化シリコン、酸化シリコン、または、酸化ガリウムを成膜してもよい。
　次に、絶縁膜２７２Ａ上に、絶縁膜２７３Ａを成膜する。絶縁膜２７３Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、ＡＬＤ法によって、酸化アルミニウムを成膜することが好ましい。本実施の形態では、ＡＬＤ法によって、酸化アルミニウムを成膜する（図６参照）。なお、絶縁膜２７３Ａを成膜しない構成とすることもできる。
　次に、絶縁膜２７３Ａ上に、絶縁体２８０となる絶縁膜を成膜する。絶縁体２８０となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、絶縁体２８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図７参照。）。
　次に、絶縁体２８０の一部、絶縁膜２７３Ａの一部、絶縁膜２７２Ａの一部、酸化物層２４３Ｂの一部、導電体層２４２Ｂの一部、および絶縁膜２２４Ａの一部を加工して、酸化物２３０ｂに達する開口を形成する。該開口は、導電体２０５と重なるように形成することが好ましい。該開口の形成によって、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２２４、絶縁体２７２、および絶縁体２７３を形成する（図７参照。）。
　また、絶縁体２８０の一部、絶縁膜２７３Ａの一部、絶縁膜２７２Ａの一部、酸化物層２４３Ｂの一部、および導電体層２４２Ｂの一部、および絶縁膜２２４Ａの一部の加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁膜２７３Ａの一部をウェットエッチング法で加工し、絶縁膜２７２Ａの一部、酸化物層２４３Ｂの一部、導電体層２４２Ｂの一部、および絶縁膜２２４Ａの一部をドライエッチング法で加工してもよい。
　これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、および酸化物２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
　上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、シュウ酸、リン酸、アンモニア水、またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。
　次に加熱処理を行っても良い。加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜してもよい。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする（図８参照。）。
　ここで、酸化膜２３０Ｃは、少なくとも酸化物２３０ａの側面の一部、酸化物２３０ｂの側面の一部および上面の一部、酸化物２４３の側面の一部、導電体２４２の側面の一部、絶縁体２７２の側面、絶縁体２７３の側面、および絶縁体２８０の側面と接するように設けられることが好ましい。導電体２４２は、酸化物２４３、絶縁体２７２、酸化膜２３０Ｃに囲まれることで、以降の工程において導電体２４２の酸化による導電率の低下を抑制することができる。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃとして、Ｉｎに対するＧａの原子数比が、酸化膜２３０ＢのＩｎに対するＧａの原子数比より大きいことが好ましい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。
　尚、酸化膜２３０Ｃは、積層としてもよい。例えば、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜して、連続してＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜してもよい。
　特に、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に加熱処理を行っても良い。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂおよび酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。（図９参照。）。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて成膜することができる。絶縁膜２５０Ａとして、ＣＶＤ法により、酸化窒化シリコンを成膜することが好ましい。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁体を成膜することができる。
　次に、導電膜２６０Ａａおよび導電膜２６０Ａｂを成膜する。導電膜２６０Ａａおよび導電膜２６０Ａｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いることが好ましい。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａａを成膜し、ＣＶＤ法を用いて導電膜２６０Ａｂを成膜する（図１０参照。）。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａａおよび導電膜２６０Ａｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０および導電体２６０（導電体２６０ａおよび導電体２６０ｂ）を形成する（図１１参照。）。
　ここで、導電体２４２は、酸化物２４３、絶縁体２７２、酸化物２３０ｃに囲まれるように設けられているため、導電体２４２の酸化による導電率の低下を抑制することができる。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。
　次に、導電体２６０上、酸化物２３０ｃ上、絶縁体２５０上、および絶縁体２８０上に、絶縁体２８２となる絶縁膜を形成してもよい。絶縁体２８２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２８２となる絶縁膜としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。このように、導電体２６０の上面に接して、絶縁体２８２を形成することで、この後の加熱処理において、絶縁体２８０が有する酸素が導電体２６０へ吸収されることを抑制することができるので好ましい（図１１参照。）。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２８２の成膜によって添加された酸素を絶縁体２８０へ注入することができる。また、該酸素は、酸化物２３０ｃを介して、酸化物２３０ａ、および酸化物２３０ｂへ注入することができる。
　次に絶縁体２８２上に、絶縁体２７４となる絶縁体を成膜してもよい。絶縁体２７４となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる（図１１参照。）。
　次に絶縁体２７４上に、絶縁体２８１となる絶縁膜を成膜してもよい。絶縁体２８１となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２８１となる絶縁膜としては、例えば、スパッタリング法によって、窒化シリコンを成膜することが好ましい。（図１１参照。）。
　次に、絶縁体２７２、絶縁体２７３、絶縁体２８０、絶縁体２８２、絶縁体２７４および絶縁体２８１に、導電体２４２ａおよび導電体２４２ｂに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
　次に、絶縁体２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁体２４１を形成する。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２４１となる絶縁膜としては、水、水素などの不純物や酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法によって、酸化アルミニウムまたは窒化シリコンを成膜することが好ましい。また、異方性エッチングは、例えばドライエッチング法などを行えばよい。開口の側壁部をこのような構成とすることで、外方からの酸素の透過を抑制し、次に形成する導電体２４０ａおよび導電体２４０ｂの酸化を防止することができる。また、導電体２４０ａおよび導電体２４０ｂから、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、導電体２４０ａおよび導電体２４０ｂとなる導電膜を成膜する。導電体２４０ａおよび導電体２４０ｂとなる導電膜は、水、水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電体２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電体２４０ａおよび導電体２４０ｂとなる導電膜の一部を除去し、絶縁体２８１を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電体２４０ａおよび導電体２４０ｂを形成することができる（図１参照。）。なお、当該ＣＭＰ処理により、絶縁体２８１の一部が除去される場合がある。
　次に、導電体２４６となる導電膜を成膜する。導電体２４６となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、導電体２４６となる導電膜をリソグラフィー法によって加工し、導電体２４０ａの上面と接する導電体２４６ａおよび導電体２４０ｂの上面と接する導電体２４６ｂを形成する（図１参照。）。
　以上により、図１に示すトランジスタ２００を有する半導体装置を作製することができる。図４乃至図１１に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作製することができる。
　本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、半導体装置の一形態を、図１６および図１７を用いて説明する。
［記憶装置１］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図１６に示す。図１６に示す記憶装置は、トランジスタ２００、トランジスタ３００、および容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００などを用いることができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図１６に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　また、図１６に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図１６に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
　容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０と、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０とを有する。
　また、例えば、導電体２４６上に設けた導電体１１２と、導電体１１０は、同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　図１６では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号が付与される場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　同様に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体１５０、絶縁体２１２、絶縁体３５２、および絶縁体３５４等には、比誘電率の低い絶縁体を用いることが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１０、および絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、および導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１６では、過剰酸素を有する絶縁体２２４と、導電体２４５との間に、絶縁体２７６を設けるとよい。絶縁体２７６と、絶縁体２２２、絶縁体２７２、および絶縁体２７３とが接して設けられることで、絶縁体２２４、およびトランジスタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。さらに、絶縁体２７６は、絶縁体２８０と接することが好ましい。このような構成とすることで、酸素や不純物の拡散を、より抑制することができる。
　つまり、絶縁体２７６を設けることで、絶縁体２２４が有する過剰酸素が、導電体２４５に吸収されることを抑制することができる。また、絶縁体２７６を有することで、不純物である水素が、導電体２４５を介して、トランジスタ２００へ拡散することを抑制することができる。
　なお、絶縁体２７６としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図１７に示す。図１７に示す記憶装置は、図１６で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートーソース間の電圧および、第２のゲートーソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図１７において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００の第１のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　また、図１７に示す記憶装置は、図１６に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５と、ゲート絶縁層として機能する絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する導電体４４２ａ、酸化物４４３ａ、酸化物４３２ａ、および酸化物４３２ｂと、ソースまたはドレインの他方として機能する導電体４４２ｂ、酸化物４４３ｂ、酸化物４３１ａ、および酸化物４３１ｂと、導電体４４０（導電体４４０ａ、および導電体４４０ｂ）と、を有する。
　トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層である。導電体４４２ａおよび導電体４４２ｂは、導電体２４２と、同じ層である。酸化物４４３ａおよび酸化物４４３ｂは、酸化物２４３と、同じ層である。酸化物４３０ｃは、酸化物２３０ｃと、同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層である。導電体４６０は、導電体２６０と、同じ層である。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化膜２３０Ｃを加工することで、形成することができる。
　トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
＜ダイシングライン＞
　以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
　ここで、例えば、図１７に示すように、絶縁体２７２と、絶縁体２２２とが接する領域をダイシングラインとなるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセル、およびトランジスタ４００の外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２２４に開口を設ける。また、絶縁体２２４の側面を覆うように、絶縁体２７２を設ける。
　つまり、上記絶縁体２２４に設けた開口において、絶縁体２２２と、絶縁体２７２とが接する。例えば、このとき、絶縁体２２２と、絶縁体２７２とを同材料及び同方法を用いて形成してもよい。絶縁体２２２、および絶縁体２７２を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、酸化アルミニウムを用いることが好ましい。
　当該構造により、絶縁体２２２、および絶縁体２７２で、絶縁体２２４、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２２２、および絶縁体２７２は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００、およびトランジスタ４００に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２２４の過剰酸素が絶縁体２７２、および絶縁体２２２の外部に拡散することを防ぐことができる。従って、絶縁体２２４の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、図１８および図１９を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図１８（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、コントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の入力信号を処理して、行デコーダ、または列デコーダの制御信号を生成すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１８（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１８（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１９に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図１９（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図１９（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（フロントゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１９（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｃ）に示すメモリセル１４７３のように、シングルゲート構造のトランジスタＭ１、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、およびメモリセル１４７３に多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図１９（Ｄ）乃至（Ｈ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１９（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１９（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタＭ２、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２、Ｍ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図１９（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１９（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至Ｍ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、ＲＷＬ、ＷＷＬ、ＢＧＬ、およびＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、Ｍ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至Ｍ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、Ｍ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、およびメモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図２０を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２０（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２０（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの演算を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２１にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２１（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２１（Ｂ）はＳＤカードの外観の模式図であり、図２１（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２１（Ｄ）はＳＳＤの外観の模式図であり、図２１（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、本発明の一態様の半導体装置を適用可能な電子機器の具体例について図２２を用いて説明する。
　より具体的には、本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図２２に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２２に、電子機器の例を示す。
［携帯電話］
　図２２（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［情報端末１］
　図２２（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図２２（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末にも本発明の一態様を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　図２２（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　図２２（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図２２（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図２２（Ｅ１）は移動体の一例である自動車５７００を示し、図２２（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２２（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、空調の設定などを表示することで、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［放送システム］
　本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
　図２２（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２２（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図２２（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図２２（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
　本実施例では、酸化物上に導電体を設けた積層体において、積層体のシート抵抗を測定した。酸化物上の導電体としては、窒化タンタルを用いて、窒化タンタルのシート抵抗を測定した。測定に用いたサンプルについて説明する。
　まず、サンプルＡの作製方法について説明する。シリコンを含む基板の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理し、基板上に膜厚１００ｎｍの酸化シリコン膜を形成した。次に、酸化シリコン膜上に、ＣＶＤ法を用いて膜厚３００ｎｍの酸化窒化シリコン膜を形成した。また、当該酸化窒化シリコン膜が酸素供給膜として機能するよう、イオン注入法を用いて当該酸化窒化シリコン膜に酸素を注入した。次に、当該酸化窒化シリコン膜上に、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、膜厚５ｎｍの第１の酸化物を形成した。次に、第１の酸化物上に、スパッタリング法により、膜厚５ｎｍの窒化タンタル膜を形成した。窒化タンタル膜は、Ｔａを含むターゲットを用いて、アルゴンと窒素を含む雰囲気にて、室温にて形成した。
　次に、サンプルＢについて説明する。サンプルＢは、上述したサンプルＡと同様に第１の酸化物を形成したものを用いる。第１の酸化物上にスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、膜厚１ｎｍの第２の酸化物を形成した。次に、第２の酸化物上に、サンプルＡと同様に窒化タンタル膜を形成した。
　次に、サンプルＣについて説明する。サンプルＣは、上述したサンプルＡおよびサンプルＢと同様に第１の酸化物を形成したものを用いる。第１の酸化物上にスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、膜厚５ｎｍの第２の酸化物を形成した。次に、第２の酸化物上に、サンプルＡおよびサンプルＢと同様に窒化タンタル膜を形成した。
　サンプルＡは、サンプルＡ１乃至サンプルＡ８、サンプルＢは、サンプルＢ１乃至サンプルＢ８、サンプルＣは、サンプルＣ１乃至サンプルＣ８にそれぞれ８分割した。それぞれのサンプルは、窒素雰囲気における加熱処理温度を１５０℃、１７５℃の２条件、加熱処理時間をなし、１時間、１０時間、および１００時間の４条件、合計８条件の処理を行った。すべてのサンプルの処理条件についてまとめたものを表１に示す。
Figure JPOXMLDOC01-appb-T000001
　図２３に窒化タンタルのシート抵抗の加熱処理時間依存性のグラフを示す。図２３（Ａ）は、加熱処理温度１５０℃のグラフである。図２３（Ｂ）は、加熱処理温度１７５℃のグラフである。すべてのサンプルにおいて、加熱処理時間を長くすると窒化タンタルのシート抵抗の増加が見られるが、第１の酸化物と、窒化タンタルの間に、第２の酸化物を挿入したサンプルＢおよびサンプルＣにおいて、窒化タンタルのシート抵抗の増加が、第２の酸化物を挿入していないサンプルＡの窒化タンタルのシート抵抗の増加よりも抑えられていることが解った。また、図２３（Ａ）に示す、加熱温度１５０℃では、第２の酸化物の膜厚が１ｎｍであるサンプルＢと、第２の酸化物の膜厚が５ｎｍであるサンプルＣとでは、窒化タンタルのシート抵抗の増加の差は見られなかった。図２３（Ｂ）に示す、加熱温度１７５℃では、第２の酸化物の膜厚１ｎｍであるサンプルＢよりも、第２の酸化物の膜厚が５ｎｍであるサンプルＣの方が窒化タンタルのシート抵抗の増加が抑制される結果となった。
　本実施例は、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
　本実施例では、酸化物上に導電体を設けた積層体において、酸化物の深さ方向のシート抵抗を測定した。測定に用いたサンプルについて説明する。
　まず、サンプルＤの作製方法について説明する。石英基板を用意し、当該石英基板上に、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、膜厚５００ｎｍの第１の酸化物を形成した。次に、窒素雰囲気で加熱処理を４００℃、１時間、続けて、酸素雰囲気で熱処理を４００℃、１時間行った。
　次に、第１の酸化物上に、スパッタリング法により、膜厚２０ｎｍの窒化タンタル膜を形成した。窒化タンタル膜は、Ｔａを含むターゲットを用いて、アルゴンと窒素を含む雰囲気にて、室温にて形成した。
　次に、サンプルＥについて説明する。サンプルＥは、上述したサンプルＤと同様に第１の酸化物を形成したものを用いる。第１の酸化物上にスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、膜厚１ｎｍの第２の酸化物を形成した。次に、窒素雰囲気で加熱処理を４００℃、１時間、続けて、酸素雰囲気で熱処理を４００℃、１時間行った。
　次に、第１の酸化物上に、スパッタリング法により、膜厚２０ｎｍの窒化タンタル膜を形成した。窒化タンタル膜は、Ｔａを含むターゲットを用いて、アルゴンと窒素を含む雰囲気にて、室温にて形成した。
　次に、サンプルＦについて説明する。サンプルＦは、上述したサンプルＤおよびサンプルＥと同様に第１の酸化物を形成したものを用いる。第１の酸化物上にスパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、膜厚５ｎｍの第２の酸化物を形成した。次に、窒素雰囲気で加熱処理を４００℃、１時間、続けて、酸素雰囲気で熱処理を４００℃、１時間行った。
　次に、第１の酸化物上に、スパッタリング法により、膜厚２０ｎｍの窒化タンタル膜を形成した。窒化タンタル膜は、Ｔａを含むターゲットを用いて、アルゴンと窒素を含む雰囲気にて、室温にて形成した。
　サンプルＤは、サンプルＤ１乃至サンプルＤ８、サンプルＥは、サンプルＥ１乃至サンプルＥ８、サンプルＦは、サンプルＦ１乃至サンプルＦ８にそれぞれ８分割した。それぞれのサンプルは、窒素雰囲気における加熱処理温度を１５０℃、１７５℃の２条件、加熱処理時間をなし、１時間、１０時間、および１００時間の４条件、合計８条件の処理を行った。すべてのサンプルの処理条件についてまとめたものを表２に示す。
Figure JPOXMLDOC01-appb-T000002
　次に、各サンプルについて、ドライエッチング法を用いて、窒化タンタルの除去を行った。次に、各サンプルについて、第１の酸化物のシート抵抗を測定するステップ（ステップ１）を行った。次に、第１の酸化物を約３ｎｍエッチングするステップ（ステップ２）を行った。次に、第１の酸化物の残膜厚を測定するステップ（ステップ３）を行った。以降ステップ１乃至ステップ３をシート抵抗がオーバーレンジ（ｏｖｅｒ　ｒａｎｇｅ）である６×１０６Ω／□になるまで繰り返した。なお、Ｅ１乃至Ｅ８、およびＦ１乃至Ｆ８のサンプルについては、最初のステップ１では、第２の酸化物のシート抵抗を測定している可能性があるが、本実施例の結果への影響は小さい。
　図２４および図２５に第１の酸化物のシート抵抗の深さ方向の変化を示す。図２４は加熱処理温度１５０℃におけるグラフであり、図２４（Ａ）は、第２の酸化物がない構成のグラフであり、図２４（Ｂ）は、第２の酸化物の膜厚を１ｎｍとした構成のグラフであり、図２４（Ｃ）は、第２の酸化物の膜厚を５ｎｍとした構成のグラフである。図２５は加熱処理温度１７５℃におけるグラフであり、図２５（Ａ）は、第２の酸化物がない構成のグラフであり、図２５（Ｂ）は、第２の酸化物の膜厚を１ｎｍとした構成のグラフであり、図２５（Ｃ）は、第２の酸化物の膜厚を５ｎｍとした構成のグラフである。
　図２４および図２５から、第１の酸化物と導電体の間に、第２の酸化物を５ｎｍ配置することで、加熱処理温度１５０℃、および１７５℃にて、１時間、１０時間、１００時間の加熱処理を行っても、第１の酸化物の低抵抗領域の深さ方向への進行が、第２の酸化物を配置しない構成よりも、抑制されていることが解った。
　本実施例は、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
　本実施例では、＜半導体装置の作製方法＞にて説明した方法にて、絶縁膜２５０Ａまで作製したサンプルを用いて、図３（Ａ）に示す部位の断面観察およびエネルギー分散型Ｘ線分光法（ＥＤＸ）による分析を走査透過電子顕微鏡（日立ハイテクノロジーズ社製ＨＤ−２７００）を用いて行った。
　作製したサンプルの構成について説明する。サンプルＧ１およびＧ２は、酸化物２３０ｂと導電体２４２の間に酸化物２４３がない構成である。サンプルＨ１およびＨ２は、酸化物２３０ｂと導電体２４２の間に酸化物２４３を配置した構成であり、酸化物２４３の膜厚は１ｎｍである。サンプルＩ１およびＩ２は、酸化物２３０ｂと導電体２４２の間に酸化物２４３を配置した構成であり、酸化物２４３の膜厚は２ｎｍである。サンプルＪ１およびＪ２は、酸化物２３０ｂと導電体２４２の間に酸化物２４３を配置した構成であり、酸化物２４３の膜厚は３ｎｍである。すべてのサンプルにおいて、その他の構成は同様である。
　本実施例では、酸化物２３０ｂとしては、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜したものを用い、酸化物２４３としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜したものを用いた。また、導電体２４２としては、スパッタリング法を用いて窒化タンタルを成膜したものを用いた。
　また、サンプルＧ１、Ｈ１、Ｉ１およびＪ１は、窒素雰囲気における加熱処理を加熱温度４００℃、加熱時間４時間で行った。また、サンプルＧ２、Ｈ２、Ｉ２およびＪ２は、窒素雰囲気における加熱処理を加熱温度４００℃、加熱時間８時間で行った。
　上述の加熱処理後に、各サンプルの断面観察を行った。一例として、図２６に、サンプルＪ１の断面像を示す。絶縁体２２４上に、酸化物２３０ａ、酸化物２３０ｂ、酸化物２４３および導電体２４２の積層体が形成されていることを確認した。
　次に、各サンプルのＥＤＸライン分析を行った。分析した箇所の概略を、図２６に矢印で示した。
　図２７および図２８に酸素およびガリウムについてＥＤＸライン分析をまとめた結果を示す。また、導電体と、酸化物との界面の距離（Ｄｉｓｔａｎｃｅ）は、ガリウムのライン分析プロファイルより求めた。図２７では、２９．１ｎｍ付近、図２８では、２８．７ｎｍ付近が導電体と、酸化物との界面となった。図２７は、加熱処理を４時間行った、サンプルＧ１、Ｈ１、Ｉ１およびＪ１の酸素およびガリウムのＥＤＸライン分析結果であり、図２８は、加熱時間を８時間行った、サンプルＧ２、Ｈ２、Ｉ２およびＪ２の酸素およびガリウムのＥＤＸライン分析結果である。
　図２７において、各サンプルの酸素のプロファイルが、定量値＝２０ａｔｏｍｉｃ％と交わるのは、酸化物２４３が配置されていないサンプルＧ１が一番距離（Ｄｉｓｔａｎｃｅ）の小さい位置であり、次に、酸化物２４３の膜厚が１ｎｍであるサンプルＨ１、次に酸化物２４３の膜厚が２ｎｍであるサンプルＩ１、次に酸化物２４３の膜厚が３ｎｍであるサンプルＪ１となっている。つまり、酸化物２４３の膜厚が厚いほど、導電体２４２への酸素の拡散が抑制される傾向を確認することができた。また、図２８においても、概ね同様の傾向を示していることが解った。
　以上の結果から、酸化物２４３は、酸素の導電体２４２への拡散を抑制する機能を有し、酸化物２４３の膜厚が、厚いほど酸素の導電体２４２への拡散が抑制される傾向があることが解った。
　本実施例は、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
　本実施例では、＜半導体装置の作製方法＞にて説明した方法にて、トランジスタ２００を有するサンプルを作製し、トランジスタ２００の信頼性評価を行った。作製したサンプルはサンプルＫおよびサンプルＬの２種類とした。サンプルＫとサンプルＬとでは、酸化物２４３の形成時の基板温度が異なる。
　サンプルＫは、酸化物２４３として、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、基板温度２００℃にて、膜厚２ｎｍを形成した。また、サンプルＬは、酸化物２４３として、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、基板温度２５０℃にて、膜厚２ｎｍを形成した。なお、サンプルＪ、サンプルＫともに、窒素雰囲気にて、４００℃、８時間の加熱処理を行った。
　次に、サンプルＫ、およびサンプルＬの信頼性の評価を行った。信頼性の評価は、＋ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験により行った。＋ＧＢＴストレス試験では、基板を加熱しながら、トランジスタのソース電極として機能する導電体２４２ａ、ドレイン電極として機能する導電体２４２ｂ、および第２のゲート（ボトムゲート）電極として機能する導電体２０５は同電位とし、第１のゲート（トップゲート）電極として機能する導電体２６０には、導電体２４２ａ、導電体２４２ｂ、および導電体２０５に印加する電位より高い電位を一定時間印加する。
　本実施例に係る＋ＧＢＴストレス試験では、設定温度を１５０℃とし、ドレイン電位Ｖｄ、ソース電位ＶＳ、およびボトムゲート電位ＶＢＧ、を０Ｖとし、トップゲート電位ＶＧを＋３．６３Ｖとした。なお、サンプルＫ、およびサンプルＬは、それぞれ、２素子のストレス試験を行った。素子のサイズは、設計値でチャネル長６０ｎｍ、チャネル幅６０ｎｍを評価した。
　＋ＧＢＴストレス試験中に一定時間ごとにＩＤ−ＶＧ測定を行った。ＩＤ−ＶＧ測定は、トランジスタのドレイン電位Ｖｄを＋１．２Ｖにし、ソース電位ＶＳを０Ｖにし、ボトムゲート電位ＶＢＧを０Ｖにし、ゲート電位ＶＧを−３．３Ｖから＋３．３Ｖまで掃引することで行った。なお、ＩＤ−ＶＧ測定には、キーサイトテクノロジー製半導体パラメータアナライザーを用いた。また、＋ＧＢＴストレス試験では、トランジスタの電気特性の変動量の指標として、測定開始時からのシフト電圧Ｖｓｈの変化量を表すΔＶｓｈを用いた。シフト電圧Ｖｓｈは、ＩＤ−ＶＧ曲線の最大傾きの接線が、Ｉｄ＝１．０×１０−１２（Ａ）と交わるところのＶｇの値と定義する。
　サンプルＫの＋ＧＢＴストレス試験の結果を図２９（Ａ）に示す。また、サンプルＬの＋ＧＢＴストレス試験の結果を図２９（Ｂ）に示す。図２９において、横軸はストレス時間（ｈｒ）を示し、縦軸はΔＶｓｈ（ｍＶ）を示す。
　図２９（Ａ）に示すように、サンプルＫは、２素子とも、上記ストレスがかかった状態で５５０時間経過しても、シフト電圧の変化量ΔＶｓｈは１００ｍＶ以下であった。詳しくは、図中において白丸で示す第１の素子は、５５０時間経過後のΔＶｓｈは、２８ｍＶであり、白い四角で示す第２の素子は、５５０時間経過後のΔＶｓｈは、２３ｍＶであった。
　また、図２９（Ｂ）に示すように、サンプルＬにおいても、２素子とも、上記ストレスがかかった状態で５５０時間経過しても、シフト電圧の変化量ΔＶｓｈが１００ｍＶ以下であった。詳しくは、図中において白丸で示す第１の素子は、５５０時間経過後のΔＶｓｈは、５３ｍＶであり、白い四角で示す第２の素子は、５５０時間経過後のΔＶｓｈは、９２ｍＶであった。
　以上の結果から、酸化物２３０と、導電体２４２との間に酸化物２４３を配置することにより、＋ＧＢＴストレスにおけるΔＶｓｈがストレス時間５５０時間経過後において１００ｍＶ以下に抑えられることを確認した。また、酸化物２４３の形成時の基板温度が２００℃であるサンプルＫの方が基板温度２５０℃であるサンプルＬよりも＋ＧＢＴストレスにおけるΔＶｓｈが小さいことを確認した。
　本実施例は、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
　本実施例では、実施例４に記載した信頼性評価を引き続き行い、ストレス時間１０００時間を超える結果について説明する。継続して信頼性評価を行ったサンプルは、酸化物２４３として、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、基板温度２００℃にて、膜厚２ｎｍを形成した、サンプルＫとした。信頼性の評価は、実施例４と同様に、ストレス温度１５０℃の＋ＧＢＴストレス試験により行った。なお、同ストレス試験においては、ΔＶｓｈが１００ｍＶを超えた時のストレス時間をトランジスタの寿命と規定する。また、Ｉｏｎ、Ｓ値、およびμＦＥのストレス時間による変動も評価した。
　なお、Ｉｏｎ（Ａ）は、Ｖｄ＝１．２Ｖ、Ｖｇ＝３．３Ｖの時のＩｄの値である。Ｓ値（ｍＶ／ｄｅｃ）は、Ｖｄ＝１．２Ｖに設定し、サブスレッショルド領域において、Ｉｄが一桁変化するのに要するＶｇの値である。μＦＥ（ｃｍ２／Ｖｓ）は、グラジュアルチャネル近似の線形領域の式より算出した値である。
　図３０に＋ＧＢＴストレス試験の結果を示す。図３０において、横軸はストレス時間（ｈｒ）を示し、縦軸はΔＶｓｈ（ｍＶ）を示す。図３０に示すように、サンプルＫは、ストレスがかかった状態で１０００時間経過しても、シフト電圧の変化量ΔＶｓｈは、９７ｍＶと、１００ｍＶ以下を保った。
　本実施例で評価した＋ＧＢＴストレス試験の設定温度１５０℃は、＋ＧＢＴストレス試験の設定温度１２５℃と比較すると、約２４倍に劣化が加速されることが推定されている。従って、ストレス温度１２５℃の場合の寿命は２００００時間以上と見積もることができる。
　図３１（Ａ）にＩｏｎのストレス時間による変動を示す。図３１（Ｂ）にＳ値のストレス時間による変動を示す。図３１（Ｃ）にμＦＥのストレス時間による変動を示す。図３１（Ａ）（Ｂ）（Ｃ）に示すように、Ｉｏｎ、Ｓ値、およびμＦＥともにストレス時間による変動は小さいことを確認した。
以上の結果より、本発明の一態様であるトランジスタ２００は、高い信頼性を有していることを確認した。
　本実施例は、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
　本実施例では、信頼性評価を行い、ストレス時間２０００時間までの結果について説明する。信頼性評価を行ったサンプルは、酸化物２４３として、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、基板温度２００℃にて、膜厚２ｎｍを形成した、サンプルＬを用いた。なお、サンプルＬは、サンプルＫと同様に、窒素雰囲気にて、４００℃、８時間の加熱処理を行った。信頼性の評価は、実施例５と同様に、ストレス温度１５０℃の＋ＧＢＴストレス試験により行った。なお、同ストレス試験においては、ΔＶｓｈが１００ｍＶを超えた時のストレス時間をトランジスタの寿命と規定する。また、Ｉｏｎ、Ｓ値、およびμＦＥのストレス時間による変動も評価した。
　図３２に＋ＧＢＴストレス試験の結果を示す。図３２において、横軸はストレス時間（ｈｒ）を示し、縦軸はΔＶｓｈ（ｍＶ）を示す。図３２に示すように、サンプルＬは、ストレスがかかった状態で１７９０時間経過時点でΔＶｓｈ＝−９２ｍＶと、シフト電圧の変化量ΔＶｓｈは、±１００ｍＶ以内を保った。但し、１８００時間経過時点で、シフト電圧の変化量ΔＶｓｈが、±１００ｍＶを超えた。従って、ストレス温度１５０℃の＋ＧＢＴストレス試験において、サンプルＬのトランジスタの寿命は、１７９０時間となった。
　本実施例で評価した＋ＧＢＴストレス試験の設定温度１５０℃は、＋ＧＢＴストレス試験の設定温度１２５℃と比較すると、約２４倍に劣化が加速されることが推定されている。従って、ストレス温度１２５℃の場合の寿命は４００００時間以上と見積もることができる。
　図３３（Ａ）にＩｏｎのストレス時間による変動を示す。図３３（Ｂ）にＳ値のストレス時間による変動を示す。図３３（Ｃ）にμＦＥのストレス時間による変動を示す。図３３（Ａ）（Ｂ）（Ｃ）に示すように、Ｉｏｎ、Ｓ値、およびμＦＥともにストレス時間による変動は小さいことを確認した。
以上の結果より、本発明の一態様であるトランジスタ２００は、高い信頼性を有していることを確認した。
　本実施例は、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
　本実施例では、＜半導体装置の作製方法＞にて説明した方法にて、トランジスタ２００を有するサンプルＭを作製し、トランジスタ２００のＩＤ−ＶＧ測定を行い、電気特性のばらつきを評価した。
　サンプルＭは、酸化物２４３として、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、基板温度２００℃にて、膜厚２ｎｍを形成した。また、サンプルＭは、窒素雰囲気にて、４００℃、４時間の加熱処理を行った。
　次にサンプルＭのＩＤ−ＶＧ測定を行った。設計値でチャネル長６０ｎｍ、チャネル幅６０ｎｍの２７素子および設計値でチャネル長３５０ｎｍ、チャネル幅３５０ｎｍの９素子をそれぞれ測定した。
　ＩＤ−ＶＧ測定は、トランジスタのドレイン電位Ｖｄを＋１．２Ｖにし、ソース電位ＶＳを０Ｖにし、ボトムゲート電位ＶＢＧを０Ｖにし、ゲート電位ＶＧを−３．３Ｖから＋３．３Ｖまで掃引することで行った。
　図３４にＩＤ−ＶＧ測定にて、求めたＶｓｈの正規確率プロットを示す。設計値がチャネル長６０ｎｍ、チャネル幅６０ｎｍのＶｓｈのばらつきは、標準偏差値で７１ｍＶであった。また、設計値がチャネル長３５０ｎｍ、チャネル幅３５０ｎｍのＶｓｈのばらつきは、標準偏差値で３８ｍＶでとなり、設計値がチャネル長６０ｎｍ、チャネル幅６０ｎｍ、および設計値がチャネル長３５０ｎｍ、チャネル幅３５０ｎｍのどちらもばらつきの小さい結果が得られた。
　図３５にゲート電位ＶＧを＋３．３Ｖとした時のＩＤ（Ｉｏｎ１）の正規確率プロットを示す。設計値がチャネル長６０ｎｍ、チャネル幅６０ｎｍのＩｏｎ１のばらつきは、標準偏差値で０．８μＡであった。また、設計値がチャネル長３５０ｎｍ、チャネル幅３５０ｎｍのＩｏｎ１のばらつきは、標準偏差値で０．２μＡであった。
　図３６にゲート電位ＶＧをＶｓｈ＋２．５Ｖとした時のＩＤ（Ｉｏｎ２）の正規確率プロットを示す。設計値がチャネル長６０ｎｍ、チャネル幅６０ｎｍのＩｏｎ２のばらつきは、標準偏差値で０．６μＡであった。また、設計値がチャネル長３５０ｎｍ、チャネル幅３５０ｎｍのＩｏｎ２のばらつきは、標準偏差値で０．１μＡであった。
　本実施例は、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
　本実施例では、酸化物半導体の結晶中に存在する欠陥がリーク電流の一因となることに着目し、ＣＡＡＣ−ＩＧＺＯ中の欠陥がオフ電流に与える影響について、温度依存性を含めてデバイス計算により見積もりを行った。
　評価に用いたトランジスタのモデルは、図１に示すトランジスタ２００の構成を有し、ゲート絶縁膜の膜厚をＥＯＴで６ｎｍ、ゲート長６０ｎｍ、チャネル幅６０ｎｍとした。また、欠陥準位の設定は、硬Ｘ線光電子分光（ＨＸ−ＰＥＳ）などの分析結果からＣＡＡＣ−ＩＧＺＯのエネルギーギャップのミッドギャップ付近に位置する酸素欠損由来の準位とした。デバイス計算の結果、ＶＤ＝１．２Ｖ時のＩＤ−ＶＧ特性は、欠陥準位の設定をしていないＩＤ−ＶＧ特性よりも、ＶＧが低い領域でのＩＤの勾配が鈍重になっていることが確認された。つまり、ＶＧのマイナス方向の変動に対して、欠陥準位の設定をしていないＩＤ−ＶＧ特性よりも、ＩＤの変化量が小さいことが解った。
　さらに、トランジスタの温度を上げた場合のＶＤ＝１．２ＶでのＩＤ−ＶＧ特性への影響について計算した。トランジスタの温度は、８５℃、１２５℃、および１９２℃とした。計算の結果、ＶＧ＝−２Ｖであり、温度８５℃におけるオフ電流は、６．５×１０−２０Ａ／μｍ、ＶＧ＝−２Ｖであり、温度１２５℃におけるオフ電流は、３．６×１０−１８Ａ／μｍ、ＶＧ＝−２Ｖであり、温度１９２℃におけるオフ電流は、７．０×１０−１６Ａ／μｍとなった。
　次に、上記デバイス計算で得られた、各温度におけるオフ電流を基にして、トランジスタに接続した容量部の電位変動の温度依存性の計算を行った。図３７（Ａ）に計算を行った回路構成を示す。トランジスタＭ２０のドレインと容量素子ＣＤの一方の電極と接続されている。また、トランジスタＭ２０のソースはＧＮＤに接地されている。また、容量素子ＣＤの他方の電極はＧＮＤに接地されている。本計算では、容量素子ＣＤの容量を１ｎＦとした。
　また、容量素子ＣＤは充電されている状態、トランジスタＭ２０は、ＶＧ＝−２に設定してオフ状態、およびトランジスタＭ２０のドレインおよび容量素子ＣＤの一方の電極の電位は、ＶＤ＝１．２Ｖを初期状態として設定した。
計算結果を図３７（Ｂ）に示す。図３７（Ｂ）に示すように、温度が高いほど、電位ＶＤの経過時間による低下が大きいことが解った。
　本実施例では、酸化物半導体の結晶中に存在する欠陥がリーク電流の一因となることに着目し、ＣＡＡＣ−ＩＧＺＯ中の欠陥がオフ電流に与える影響について、温度依存性を含めてデバイス計算により見積もりを行った。また、このリーク電流が回路の保持特性にどのくらいの影響を与えるかを簡易的な保持回路を構成して計算による検証を行った。また、保持特性検証用のＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）デバイスを作製し、実測結果との対応について調査した。
　評価に用いたトランジスタのモデルは、図１に示すトランジスタ２００の構成を有し、ゲート絶縁膜の膜厚をＥＯＴで６ｎｍ、ゲート長６０ｎｍ、チャネル幅６０ｎｍとした。また、欠陥準位の設定は、硬Ｘ線光電子分光（ＨＸ−ＰＥＳ）などの分析結果からＣＡＡＣ−ＩＧＺＯのエネルギーギャップのミッドギャップ付近に位置する酸素欠損由来の準位とした。図３８（Ａ）に欠陥準位の分布を示す。Ｅｇは酸化物半導体のエネルギーギャップであり、２．９ｅＶ、ＮＤは欠陥準位のピーク密度であり１×１０２１／ｃｍ３・ｅＶ、ＷＤは欠陥準位の標準偏差であり０．２５ｅＶと設定した。ＥＤは欠陥準位の中間位置のエネルギーであり１．４ｅＶ、および１．５ｅＶとした。また、温度は２７℃とした。
　デバイス計算の結果得られたＶＤ＝１．２Ｖ時のＩＤ−ＶＧ特性を図３８（Ａ）に示す。この結果ＥＤ＝１．４ｅＶに設定したオフ電流の方が、ＥＤ＝１．５ｅＶに設定したオフ電流よりも大きくなることを確認した。つまり、欠陥準位の中間位置のエネルギーが伝導帯下端Ｅｃに近づくとオフ電流が増加する現象が確認された。
　次に、Ｅｇ、ＮＤ、およびＷＤは、上述と同じ設定とし、ＥＤを１．５ｅＶに固定して、温度を２７℃、８５℃、１２５℃、および１９２℃とした。デバイス計算の結果得られたＶＤ＝１．２Ｖ時のＩＤ−ＶＧ特性を、図３９（Ａ）に結果を示す。また、ＶＧ＝−２Ｖ時におけるオフ電流と温度の逆数との関係のグラフを図３９（Ｂ）に示す。
ＶＤ＝１．２Ｖ時のＩＤ−ＶＧ特性は、欠陥準位の設定をしていないＩＤ−ＶＧ特性よりも、ＶＧが低い領域でのＩＤの勾配が鈍重になっていることが確認された。つまり、ＶＧのマイナス方向の変動に対して、欠陥準位の設定をしていないＩＤ−ＶＧ特性よりも、ＩＤの変化量が小さいことが解った。また、欠陥準位の設定の有無に関わらず温度が高いほどオフ電流が大きくなることが解った（図３９（Ａ）（Ｂ）参照）。
　次に、簡易的な構成の保持回路を設定し、オフ電流が保持特性へ与える影響を計算により求めた。簡易的な構成の保持回路は、実施例８と同様に図３７（Ａ）に示す回路とした。ただし、本実施例では、容量素子ＣＤの容量を１０ａＦとした。トランジスタＭ２０はＶＧ＝−２に設定してオフ状態とし、容量素子ＣＤは充電されている状態とし、トランジスタＭ２０のドレインおよび容量素子ＣＤの一方の電極の電位ＶＤ＝１．２Ｖを初期状態として設定した。温度は１２５℃、および１９２℃とした。
計算結果を図４０に示す。点線で示したグラフは、欠陥準位を設定しないで計算した結果であり、実線で示したグラフは、欠陥準位を設定して計算した結果である。この結果から高温でかつ欠陥準位を設定した条件で電位ＶＤの経過時間による低下が大きく、保持特性が悪化することが確認された。また１２５℃の条件で欠陥準位を設定していない条件では、図４０に示した経過時間の範囲において、ほとんど電位ＶＤの低下は起きていないことが確認された。
次に、このような欠陥準位がある場合にオフ電流が増大し保持特性が悪化した理由について考察する。図４１に、トランジスタのオフ状態におけるソース電極、チャネル形成領域およびドレイン電極の伝導帯下端Ｅｃのバンドダイアグラムを計算した結果を示す。点線で示したグラフは、欠陥準位を設定しないで計算した結果であり、実線で示したグラフは、欠陥準位を設定して計算した結果である。
　計算の結果、欠陥準位が存在している場合のオフ状態では、欠陥準位が存在していない場合のオフ状態よりも電子のエネルギー障壁が低いことを確認した。これはトップゲートに負電圧を印加すると、本来、ΔＥのエネルギー障壁が生じるのに対して、フェルミレベルピニングによってエネルギー障壁の上昇が抑制され、電子がエネルギー障壁を超えやすくなる、つまりオフ電流が大きくなると考えられる。図４１では、エネルギー障壁がδＥ低下している。これは、図３９（Ａ）に示すようにＩＤ−ＶＧ特性のサブスレッショルド領域において、ＶＧの変動に対してＩＤの変化量が小さくなっていることに対応していると考えられる。
　次に、保持特性測定用のＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）デバイスを作製し、実測結果との対応について調査した。
　保持特性測定用のＴＥＧデバイスは、トランジスタ２００を有しており、＜半導体装置の作製方法＞にて説明した方法にて作製した。
　図４２（Ａ）および（Ｂ）に保持特性測定用のＴＥＧデバイスの回路図を示す。図４２（Ａ）は、ドレインリーク電流、およびトップゲートリーク電流を保持特性から測定することができるＴＥＧデバイスの回路である。また、図４２（Ｂ）は、トップゲートリーク電流のみを保持特性から測定することができるＴＥＧデバイスの回路である。
　図４２（Ａ）に示すように、配線２０００はトランジスタＭ３０のソースまたはドレインの一方と電気的に接続され、配線２００１はトランジスタＭ３０のゲートと電気的に接続され、配線２００２は読み出し回路Ｒ１０の一方の端子と電気的に接続されている。また、トランジスタＭ３０のソースまたはドレインの他方はフローティングノードＦＮと電気的に接続され、読み出し回路Ｒ１０の他方の端子はフローティングノードＦＮと電気的に接続され、トランジスタＭ２２のソースまたはドレインの一方はフローティングノードＦＮと電気的に接続されている。また、配線２００３はトランジスタＭ２２のゲートと電気的に接続され、配線２００４はトランジスタＭ２２のソースまたはドレインの他方と電気的に接続され、配線２００５はトランジスタＭ２２のバックゲートと電気的に接続されている。
　また、図４２（Ｂ）に示すように、配線２０００はトランジスタＭ３０のソースまたはドレインの一方と電気的に接続され、配線２００１はトランジスタＭ３０のゲートと電気的に接続され、配線２００２は読み出し回路Ｒ１０の一方の端子と電気的に接続されている。また、トランジスタＭ３０のソースまたはドレインの他方はフローティングノードＦＮと電気的に接続され、読み出し回路Ｒ１０の他方の端子はフローティングノードＦＮと電気的に接続され、トランジスタＭ２２のゲートはフローティングノードＦＮと電気的に接続されている。また、配線２００６はトランジスタＭ２２のソースおよびドレインとそれぞれ電気的に接続され、配線２００５はトランジスタＭ２２のバックゲートと電気的に接続されている。
トランジスタＭ３０は、書き込み用トランジスタであり、トランジスタＭ２２は、保持特性測定対象のトランジスタである。トランジスタＭ２２は、図４２（Ａ）および（Ｂ）では１つのトランジスタとして図示しているが、トランジスタＭ２２は、チャネル長６０ｎｍ、チャネル幅６０ｎｍのトランジスタを２００００個並列に接続したトランジスタである。すなわち、トランジスタＭ２２は、チャネル長６０ｎｍ、チャネル幅６０ｎｍ×２００００＝１．２ｍｍのトランジスタである。
　次に、半導体装置の電気測定に用いる半導体パラメータアナライザを用いて、トランジスタＭ２２のＩＤ−ＶＧ測定を行った。図４３にトランジスタＭ２２のＩＤ−ＶＧ特性のグラフを示す。半導体パラメータアナライザによる測定では、チャネル幅が１．２ｍｍであってもオフ電流は半導体パラメータアナライザの測定下限である１×１０−１６Ａ／μｍ以下となった。
　次に、図４２（Ａ）に示すＴＥＧデバイスを用いてドレインリーク電流、およびトップゲートリーク電流を保持特性から見積もった。まず、トランジスタＭ３０がオン状態となるように配線２００１に電位を設定し、配線２０００に電位１．２Ｖを与え、ノードＦＮに電荷を蓄積させて１．２Ｖの電位となるようにした。その後、配線２００１に−３Ｖの電位を与え、トランジスタＭ３０をオフ状態にした。トランジスタＭ２２は、オフ状態になるように、配線２０００の電位を０Ｖ、配線２００５の電位を−３Ｖとした。ゲートと電気的に接続されている配線２００３の電位は、−２Ｖ、および−２．５Ｖとした。上述の状態で一定時間保持して、ノードＦＮの電位の時間変化を読み出し回路Ｒ１０にて読み取り、読み取った値からドレインリーク電流、およびトップゲートリーク電流を見積もった。
　次に、図４２（Ｂ）に示すＴＥＧデバイスを用いてトップゲートリーク電流を保持特性から測定した。まず、トランジスタＭ３０がオン状態となるように配線２００１に電位を設定し、配線２０００に電位１．２Ｖを与え、ノードＦＮに電荷を蓄積させて１．２Ｖの電位となるようにした。その後、配線２００１に−３Ｖの電位を与え、トランジスタＭ３０をオフ状態にした。トランジスタＭ２２は、配線２００６の電位を４．４Ｖ、および４．９Ｖとし、配線２００５の電位を１．２Ｖとした。上述の状態で一定時間保持して、ノードＦＮの電位の時間変化を読み出し回路Ｒ１０にて読み取り、読み取った値からトップゲートリーク電流を見積もった。
　図４４（Ａ）は、半導体パラメータアナライザを用いて測定したトランジスタＭ２２のＩＤ−ＶＧ特性のグラフに、上記で得られたＶＧ＝−２Ｖ、および−２．５Ｖのドレインリーク電流、およびトップゲートリーク電流の値と、ＶＧ＝−２Ｖ、および−２．５Ｖのゲートリーク電流の値をプロットしたグラフである。また、点線で示す直線はサブスレッショルド領域の外挿線である。
　図４４（Ｂ）は、半導体パラメータアナライザを用いて測定したトランジスタＭ２２のＩＤ−ＶＧ特性のグラフに、ＶＧ＝−２Ｖ、および−２．５Ｖのドレインリーク電流、およびトップゲートリーク電流の値から、ＶＧ＝−２Ｖ、および−２．５Ｖのゲートリーク電流の値を差し引いた値をプロットしたグラフである。つまり、ゲートリークを含まないドレインリーク電流値である。また、点線で示す直線はサブスレッショルド領域の外挿線である。
　また、図４５は、図４４（Ｂ）に欠陥準位を設定しデバイス計算で得られたＩＤ−ＶＧ特性を加えたグラフである。デバイス計算で得られたＩＤ−ＶＧ特性を一点鎖線の曲線で示す。これによると、負のゲート電位印加時のオフ電流は、サブスレッショルド領域の外挿線から外れていることが確認された。これは計算で確認された欠陥準位によるフェルミレベルピニングの挙動と類似している。
１０：酸化物半導体、２０：導電体、２２：酸素固溶領域、３０：酸化物、１００：容量素子、１１０：導電体、１１２：導電体、１２０：導電体、１３０：絶縁体、１５０：絶縁体、２００：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２０５ｃ：導電体、２０５ｄ：導電体、２０５ｅ：導電体、２０５ｆ：導電体、２０５ｇ：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２２４Ａ：絶縁膜、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２Ａ：導電膜、２４２ｂ：導電体、２４２Ｂ：導電体層、２４３：酸化物、２４３ａ：酸化物、２４３Ａ：酸化膜、２４３ｂ：酸化物、２４３Ｂ：酸化物層、２４５：導電体、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２５０Ａ：絶縁膜、２６０：導電体、２６０ａ：導電体、２６０Ａａ：導電膜、２６０Ａｂ：導電膜、２６０ｂ：導電体、２７２：絶縁体、２７２Ａ：絶縁膜、２７３：絶縁体、２７３Ａ：絶縁膜、２７４：絶縁体、２７６：絶縁体、２８０：絶縁体、２８１：絶縁体、２８２：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：トランジスタ、４０５：導電体、４０５ａ：導電体、４０５ｂ：導電体、４３０ｃ：酸化物、４３１ａ：酸化物、４３１ｂ：酸化物、４３２ａ：酸化物、４３２ｂ：酸化物、４４０：導電体、４４０ａ：導電体、４４０ｂ：導電体、４４２：導電体、４４２ａ：導電体、４４２ｂ：導電体、４４３：酸化物、４４３ａ：酸化物、４４３ｂ：酸化物、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線

Claims (10)

  1. 　第１の絶縁体と、
    　前記第１の絶縁体上の第１の酸化物と、
    　前記第１の酸化物上の第２の酸化物と、
    　前記第２の酸化物上の第３の酸化物および第４の酸化物と、
    　前記第３の酸化物上の第１の導電体と、
    　前記第４の酸化物上の第２の導電体と、
    　前記第２の酸化物上の第５の酸化物と、
    　前記第５の酸化物上の第２の絶縁体と、
    　前記第２の絶縁体上の第３の導電体と、を有し、
    　前記第５の酸化物は、前記第２の酸化物の上面、前記第１の導電体の側面、前記第２の導電体の側面、前記第３の酸化物の側面および前記第４の酸化物の側面と、それぞれ接し、
    　前記第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有し、
    　前記第１の酸化物、および前記第５の酸化物は、それぞれ、前記第２の酸化物が有する構成元素の少なくとも一を有し、
    　前記第３の酸化物、および前記第４の酸化物は、それぞれ、元素Ｍを有し、
    　前記第３の酸化物、および前記第４の酸化物は、前記第２の酸化物よりも前記元素Ｍの濃度が高い領域を有する、半導体装置。
  2. 　請求項１において、
    　前記第３の酸化物および前記第４の酸化物は、それぞれ膜厚が０．５ｎｍ以上５ｎｍ以下の領域を有する、半導体装置。
  3. 　請求項１または請求項２において、
    　前記第３の酸化物および前記第４の酸化物は、それぞれ膜厚が１ｎｍ以上３ｎｍ以下の領域を有する、半導体装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記第３の酸化物および前記第４の酸化物は、それぞれガリウムを含む、半導体装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記第３の酸化物および前記第４の酸化物は、それぞれ結晶性を有する、半導体装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記第２の酸化物は、結晶性を有する、半導体装置。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記第１の酸化物、前記第３の酸化物、前記第４の酸化物、および前記第５の酸化物は、概略同じ組成である、半導体装置。
  8. 　第１の絶縁体と、
    　前記第１の絶縁体上の第１の酸化物と、
    　前記第１の酸化物上の第２の酸化物と、
    　前記第２の酸化物上の第３の酸化物および第４の酸化物と、
    　前記第３の酸化物上の第１の導電体と、
    　前記第４の酸化物上の第２の導電体と、
    　前記第２の酸化物上の第５の酸化物と、
    　前記第５の酸化物上の第２の絶縁体と、
    　前記第２の絶縁体上の第３の導電体と、
    　前記第１の導電体及び前記第２の導電体上の第３の絶縁体と、
    　前記第３の絶縁体上の第４の絶縁体と、を有し、
    　前記第５の酸化物は、前記第２の酸化物の上面、前記第１の導電体の第１の側面、前記第２の導電体の第１の側面、前記第３の酸化物の第１の側面、前記第４の酸化物の第１の側面および前記第３の絶縁体の側面と、それぞれ接し、
    　前記第５の酸化物は、前記第４の絶縁体に設けられた開口部の側面に接し、
    　前記第３の導電体は前記開口部を埋め込むように設けられ、
    　前記第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有し、
    　前記第１の酸化物、および前記第５の酸化物は、それぞれ、前記第２の酸化物が有する構成元素の少なくとも一を有し、
    　前記第３の酸化物、および前記第４の酸化物は、それぞれ、元素Ｍを有し、
    　前記第３の酸化物、および前記第４の酸化物は、前記第２の酸化物よりも前記元素Ｍの濃度が高い領域を有する、半導体装置。
  9. 　請求項８において、
    　前記第３の絶縁体は、前記第１の導電体の第２の側面、前記第２の導電体の第２の側面、前記第３の酸化物の第２の側面、前記第４の酸化物の第２の側面および前記第２の酸化物の側面とそれぞれ接する、半導体装置。
  10. 　請求項８または請求項９において、
    　前記第５の酸化物は積層構造を有し、
    　前記第５の酸化物は第６の酸化物と、前記第６の酸化物上の第７の酸化物を有する、半導体装置。
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