JP2017199901A - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法 Download PDF

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Abstract

【課題】良好な信頼性を有する半導体装置を提供する。
【解決手段】第1のバリア絶縁膜と、その上の第1のゲート電極と、その上の第1のゲート絶縁膜と、その上の酸化物半導体膜と、その上に、離して配置されたソース・ドレイン電極と、それらの上の第2のゲート絶縁膜と、その上に、一部がソース電極とドレイン電極の間の領域と重なるように配置された第2のゲート電極と、それらを覆って、酸化物半導体膜の側面、ソース・ドレイン電極の側面及び第1のゲート絶縁膜の上面に接して配置された第2のバリア絶縁膜と、その上の第3のバリア絶縁膜と、を有し、第1乃至第3のバリア絶縁膜は、第1及び第2のゲート絶縁膜より、水素、水及び酸素の透過性が低く、第3のバリア絶縁膜は、第2のバリア絶縁膜より膜厚が薄く、ソース・ドレイン電極の酸化物半導体膜と接する層は、導電性酸化物膜を有し、導電性酸化物膜は、酸化物半導体膜より酸素欠損量が多い。
【選択図】図1

Description

本発明の一態様は、半導体装置、及び半導体装置の作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置(液晶表示装置、発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する)等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はIn−Ga−Zn系酸化物を活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている(特許文献1及び特許文献2参照)。
さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている(特許文献3参照)。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。
しかしながら、活性層として酸化物半導体が設けられたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が低いという問題点が知られている。例えば、バイアス−熱ストレス試験(BT試験)前後において、トランジスタのしきい値電圧は変動してしまうことがある。
特開2007−123861号公報 特開2007−96055号公報 特開2011−119674号公報
そこで、本発明の一態様は、良好な信頼性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、不純物が低減された酸化物半導体を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、酸素欠損が低減された酸化物半導体を有する半導体装置を提供することを課題の一つとする。
または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様では、酸化物半導体の周囲の酸化物絶縁体から過剰酸素を酸化物半導体に供給することで、酸化物半導体中の酸素欠損の低減を図る。
さらに、酸化物半導体の周囲の酸化物絶縁体などから、水または水素などの不純物が酸化物半導体に混入することを防ぐため、熱処理などにより酸化物絶縁体などの脱水、脱水素化を図る。さらに、脱水、脱水素化を行った、酸化物絶縁体などに水または水素などの不純物が外部から混入することを防ぐため、当該酸化物絶縁体及び酸化物半導体を覆って、水または水素などの不純物に対してバリア性を有する絶縁体を形成する。
さらに、上記水または水素などの不純物に対してバリア性を有する絶縁体を、酸素を透過させにくいものとする。これによって、酸素が外方拡散するのを防ぎ、酸化物半導体及び周囲の酸化物絶縁体に効果的に酸素を供給する。
さらに、本発明の一態様では、ソース電極またはドレイン電極として機能する導電体を積層構造とし、ソース電極またはドレイン電極の酸化物半導体層と接する層に導電性酸化物を用いる。これにより、酸化物半導体中、または酸化物半導体の周囲の水または水素などの不純物を導電性酸化物にゲッタリングさせることができる。
このようにして、酸化物半導体及び周囲の酸化物絶縁体に含まれる、水または水素などの不純物濃度を低減し、且つ酸化物半導体中の酸素欠損の低減を図る。
(1)本発明の一態様は、第1のバリア絶縁膜と、第1のバリア絶縁膜の上に配置された第1のゲート電極と、第1のゲート電極の上に配置された第1のゲート絶縁膜と、第1のゲート絶縁膜の上に配置された酸化物半導体膜と、酸化物半導体膜の上に、離して配置されたソース電極及びドレイン電極と、酸化物半導体膜、ソース電極及びドレイン電極の上に配置された第2のゲート絶縁膜と、第2のゲート絶縁膜の上に、少なくとも一部がソース電極とドレイン電極の間の領域と重なるように配置された第2のゲート電極と、酸化物半導体膜、ソース電極、ドレイン電極、第2のゲート電極、及び第2のゲート絶縁膜を覆って、酸化物半導体膜の側面、ソース電極の側面、ドレイン電極の側面及び第1のゲート絶縁膜の上面に接して配置された第2のバリア絶縁膜と、第2のバリア絶縁膜の上に配置された第3のバリア絶縁膜と、を有し、第1のバリア絶縁膜、第2のバリア絶縁膜及び第3のバリア絶縁膜は、第1のゲート絶縁膜及び第2のゲート絶縁膜より、水素、水及び酸素の透過性が低く、第3のバリア絶縁膜は、第2のバリア絶縁膜より膜厚が薄く、ソース電極及びドレイン電極は積層構造であり、ソース電極及びドレイン電極の酸化物半導体膜と接する層は、導電性酸化物膜を有し、導電性酸化物膜は、酸化物半導体膜より酸素欠損量が多いことを特徴とする半導体装置である。
(2)本発明の一態様は、第1の絶縁体と、第1の絶縁体の上に配置された第2の絶縁体と、第2の絶縁体の上に配置された第1の導電体と、第1の導電体の上に配置された第3の絶縁体と、第3の絶縁体の上に配置された第1の酸化物と、第1の酸化物の上に配置された第2の酸化物と、第2の酸化物の上に、離して配置された第1の導電性酸化物及び第2の導電性酸化物と、第1の導電性酸化物の上に配置された第2の導電体と、第2の導電性酸化物の上に配置された第3の導電体と、第2の酸化物、第1の導電性酸化物、第2の導電性酸化物、第2の導電体及び第3の導電体の上に配置され、第2の酸化物の上面と、第2の酸化物の側面と、第1の酸化物の側面と、第3の絶縁体の上面と接する第3の酸化物と、第3の酸化物の上に配置された第4の絶縁体と、第4の絶縁体の上に、少なくとも一部が第2の導電体と第3の導電体の間の領域と重なるように配置された第4の導電体と、第1乃至第3の酸化物、第1の導電性酸化物、第2の導電性酸化物、第2乃至第4の導電体、及び第4の絶縁体を覆って、第1の導電性酸化物の側面、第2の導電性酸化物の側面、第2の酸化物の側面及び第3の絶縁体の上面に接して配置された第5の絶縁体と、第5の絶縁体の上に配置された第6の絶縁体と、を有し、第1の絶縁体、第2の絶縁体、第5の絶縁体及び第6の絶縁体は、第3の絶縁体及び第4の絶縁体より、水素、水及び酸素の透過性が低く、第1の絶縁体は、第2の絶縁体より膜厚が薄く、第6の絶縁体は、第5の絶縁体より膜厚が薄く、第1の導電性酸化物及び第2の導電性酸化物は、第2の酸化物より酸素欠損量が多いことを特徴とする半導体装置である。
(2)において、さらに第4の導電体の上面に接して配置された第7の絶縁体を有し、第7の絶縁体は、第3の絶縁体及び第4の絶縁体より、酸素の透過性が低いことが好ましい。
また、(2)において、さらに第2の導電体の上面に接して配置された第8の絶縁体と、第3の導電体の上面に接して配置された第9の絶縁体と、を有し、第8の絶縁体及び第9の絶縁体は、第3の絶縁体及び第4の絶縁体より、酸素の透過性が低いことが好ましい。また、上記において、第8の絶縁体及び第9の絶縁体は、酸素と、アルミニウムを含むことが好ましい。
また、(2)において、さらに第6の絶縁体の上に配置された第10の絶縁体と、第10の絶縁体の上に配置された第11の絶縁体と、第11の絶縁体の上に配置された第12の絶縁体と、を有し、第3の絶縁体、第5の絶縁体、第6の絶縁体及び第10の絶縁体は、第2の絶縁体に達する開口を有し、第11の絶縁体は、当該開口を介して第2の絶縁体の上面に接し、開口は、第2の酸化物より外側を囲むように設けられ、第11の絶縁体及び第12の絶縁体は、第10の絶縁体より、水素、水及び酸素の透過性が低く、第12の絶縁体は、第11の絶縁体より膜厚が薄いことが好ましい。
また、(2)において、第1の導電性酸化物及び第2の導電性酸化物は、インジウムを含むことが好ましい。また、(2)において、第1の導電性酸化物及び第2の導電性酸化物に含まれるインジウムの密度は、第2の酸化物に含まれるインジウムの密度より大きいことが好ましい。また、(2)において、第1の導電性酸化物及び第2の導電性酸化物が亜鉛を含むことが好ましい。また、(2)において、第1の導電性酸化物及び第2の導電性酸化物が錫及びシリコンを含むことが好ましい。
また、(2)において、第1乃至第3の酸化物は、Inと、M(MはAl、Ga、Y、またはSn)と、Znとを含むことが好ましい。また、(2)において、第3の絶縁体及び第4の絶縁体は、酸素と、シリコンを含むことが好ましい。また、(2)において、第1の絶縁体、第2の絶縁体、第5の絶縁体及び第6の絶縁体は、酸素と、アルミニウムを含むことが好ましい。
本発明の一態様により、良好な信頼性を有する半導体装置を提供することができる。または、本発明の一態様により、不純物が低減された酸化物半導体を有する半導体装置を提供することができる。または、本発明の一態様により、酸素欠損が低減された酸化物半導体を有する半導体装置を提供することができる。
または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係るトランジスタの作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示すフローチャート。 本発明の一態様に係る半導体装置の作製方法を示すフローチャート。 本発明の一態様に係るトランジスタの作製方法を示す図の一部の拡大図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 酸化物半導体の積層構造のバンド図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の実施例に係るSSDP−SIMS分析の結果を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第1」、「第2」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のDOS(Density of States)が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
また、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」(これらの同意語を含む)などと言う場合は、明示されている場合を除き、プラスマイナス20%の誤差を含むものとする。
また、本明細書等において、フォトリソグラフィ法によりレジストマスクを形成し、その後にエッチング工程(除去工程)を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。また、「酸化物」という用語を、酸化膜と言い換えることができる。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型(ノーマリーオフ型)の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、nチャネル型のトランジスタとする。よって、そのしきい値電圧(「Vth」ともいう。)は、明示されている場合を除き、0Vよりも大きいものとする。
(実施の形態1)
本実施の形態では、良好な信頼性を有するトランジスタが設けられた半導体装置、及び当該半導体装置の作製方法について、図1乃至図27を用いて説明する。本実施の形態に示す半導体装置に設けられたトランジスタでは、活性層として酸化物半導体を用いている。当該酸化物半導体中の水または水素などの不純物濃度を低減させ、過剰酸素を供給して酸素欠損を低減させることにより、半導体装置に設けられたトランジスタの信頼性を向上させることができる。
<半導体装置1000の構成例>
図1(A)〜(E)は、半導体装置1000を示す上面図および断面図である。半導体装置1000はトランジスタ200およびトランジスタ400を有する。基板(図示せず)の上に形成されたトランジスタ200およびトランジスタ400は、異なる構成を有する。例えば、トランジスタ400は、トランジスタ200と比較して、バックゲート電圧及びトップゲート電圧が0Vのときのドレイン電流(以下、Icutと呼ぶ。)が小さい構成とすればよい。トランジスタ400をスイッチング素子として、トランジスタ200のバックゲートの電位を制御できる構成とする。これにより、トランジスタ200のバックゲートと接続するノードを所望の電位にした後、トランジスタ400をオフ状態にすることで、トランジスタ200のバックゲートと接続するノードの電荷が消失することを抑制することができる。
ここで、図1(A)は半導体装置1000の上面図である。図1(B)は、図1(A)中の一点鎖線L1−L2に対応しており、トランジスタ200およびトランジスタ400のチャネル長方向の断面図である。また、図1(C)は、図1(A)中の一点鎖線W1−W2に対応しており、トランジスタ200のチャネル幅方向の断面図である。また、図1(D)は、図1(A)中の一点鎖線W3−W4に対応するトランジスタ200のチャネル幅方向の断面図である。また、図1(E)は、図1(A)中の一点鎖線W5−W6に対応しており、トランジスタ400のチャネル幅方向の断面図である。
以下、トランジスタ200とトランジスタ400の構成についてそれぞれ図1(A)〜(E)を用いて説明する。なお、トランジスタ200とトランジスタ400の構成材料の詳細については<構成材料について>で詳細に説明する。
〔トランジスタ200〕
図1(A)〜(D)に示すように、トランジスタ200は、絶縁体210の上に配置された絶縁体212と、絶縁体212の上に配置された絶縁体214と、絶縁体214の上に配置された導電体205(導電体205a、および導電体205b)と、導電体205の上に配置された絶縁体220、絶縁体222、および絶縁体224と、絶縁体224の上に配置された酸化物230(酸化物230a、酸化物230b、および酸化物230c)と、酸化物230bの上に配置された導電性酸化物241a、および導電性酸化物241b(以下、導電性酸化物241aと導電性酸化物241bをまとめて導電性酸化物241という場合がある。)と、導電性酸化物241の上に配置された導電体240a、および導電体240b(以下、導電体240aと導電体240bをまとめて導電体240という場合がある。)と、導電体240の上に配置された層245a、および層245b(以下、層245aと層245bをまとめて層245という場合がある。)と、酸化物230cの上に配置された絶縁体250と、絶縁体250の上に配置された導電体260(導電体260a、導電体260b、および導電体260c)と、導電体260cの上に配置された層270と、層270の上に配置された絶縁体272と、絶縁体272の上に配置された絶縁体274と、を有する。
絶縁体212及び絶縁体214は、下層から水または水素などの不純物がトランジスタ200などに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体212及び絶縁体214は、水または水素などの不純物が透過しにくい絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、絶縁体210より下層から水または水素などの不純物が絶縁体212及び絶縁体214より上層に拡散するのを抑制することができる。なお、絶縁体212及び絶縁体214は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の少なくとも一が透過しにくいことが好ましい。また、以下において、不純物が透過しにくい絶縁性材料について記載する場合も同様である。
また、例えば、絶縁体212は原子層堆積(ALD:Atomic Layer Deposition)法を用いて成膜することが好ましい。これにより、絶縁体212を良好な被覆性で成膜し、クラックやピンホールなどが形成されることを抑制することができる。また、例えば、絶縁体214をスパッタリング法を用いて成膜することが好ましい。これにより、絶縁体212より速い成膜速度で成膜でき、絶縁体212より生産性よく膜厚を大きくすることができる。このような絶縁体212と絶縁体214の積層にすることで、水または水素などの不純物に対するバリア性を向上させることができる。なお、絶縁体212は、絶縁体214の上に設ける構成としてもよい。また、絶縁体214が不純物に対して十分なバリア性を持つ場合、絶縁体212を設けない構成としてもよい。
また、絶縁体212及び絶縁体214は、酸素(例えば、酸素原子または酸素分子など)が透過しにくい絶縁性材料を用いることが好ましい。これにより、絶縁体224などに含まれる酸素が下方拡散するのを抑制することができる。これにより、酸化物230bに効果的に酸素を供給することができる。
ここで、絶縁体210、絶縁体212、および絶縁体214を貫通する開口が形成されている。また、絶縁体216に複数の開口が形成されており、その少なくとも一つは、絶縁体210、絶縁体212、および絶縁体214の開口の位置に重なるように形成され、当該開口の径は、絶縁体210、絶縁体212、および絶縁体214の開口より大きい。また、絶縁体216の他の開口は絶縁体214の上面に達し、図1(B)に示すように、当該絶縁体216の開口に合わせて絶縁体214の上面に凹部が形成される場合もある。
絶縁体216の開口の内壁に接して導電体205aが形成され、さらに内側に導電体205bが形成されている。ここで、導電体205aおよび導電体205bの上面の高さと、絶縁体216の上面の高さは同程度にできる。導電体205は、ゲート電極の一方として機能できる。
また、導電体205と同じように導電体207を設けてもよい。導電体207は、絶縁体210、絶縁体212、絶縁体214、および絶縁体216に形成された開口の中に設けられている。導電体207の絶縁体216と同じ層に形成される部分が配線として機能し、導電体207の絶縁体210、絶縁体212、および絶縁体214と同じ層に形成される部分がプラグとして機能する。導電体207は、上記開口の内壁に接して導電体207aが形成され、導電体207aを介して開口の内側に導電体207bが形成される。ここで、導電体207aおよび導電体207bの上面の高さと、絶縁体216の上面の高さは同程度にできる。このような導電体207を設けることで、絶縁体210より下層に位置する配線、回路素子、半導体素子などと接続することができる。また、導電体207より上層に同様の配線とプラグを設けることにより、上層に位置する配線、回路素子、半導体素子などと接続することができる。
ここで、導電体205a及び導電体207aは、水または水素などの不純物が透過しにくい導電性材料を用いることが好ましい。また、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体210より下層から水または水素などの不純物が導電体205または導電体207を通じて上層に拡散するのを抑制することができる。なお、導電体205a及び導電体207aは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一が透過しにくいことが好ましい。また、以下において、不純物が透過しにくい導電性材料について記載する場合も同様である。
また、導電体205b及び導電体207bに、銅など酸化シリコン中を拡散しやすい金属を用いる場合、絶縁体220として、窒化シリコン、窒化酸化シリコンなどの銅が透過しにくい絶縁性材料を用いることにより、銅などの不純物が絶縁体220より上に拡散することを防ぐことができる。このとき、導電体205a、導電体207aも銅が透過しにくい導電性材料を用いて、銅などの不純物が導電体205a、導電体205bの外に拡散しないようにすることが好ましい。
また、絶縁体222は、水または水素などの不純物、および酸素が透過しにくい絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体210より下層から水または水素などの不純物が絶縁体212及び絶縁体214より上層に拡散するのを抑制することができる。さらに、絶縁体224などに含まれる酸素が下方拡散するのを抑制することができる。
絶縁体224は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。具体的には、昇温脱離ガス分析法(TDS(Thermal Desorption Spectroscopy))にて、酸素原子に換算した酸素の脱離量が1.0×1018atoms/cm以上、好ましくは3.0×1020atoms/cm以上である絶縁体を用いることが好ましい。なお、加熱により放出される酸素を「過剰酸素」ともいう。このような絶縁体224を酸化物230に接して設けることにより、酸化物230bに効果的に酸素を供給することができる。
また、絶縁体224中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体224の水素の脱離量は、TDSにおいて、50℃から500℃の範囲において、水素分子に換算した脱離量が、絶縁体224の面積当たりに換算して、2×1015molecules/cm以下、好ましくは1×1015molecules/cm以下、より好ましくは5×1014molecules/cm以下であればよい。
絶縁体220、絶縁体222、および絶縁体224は、ゲート絶縁膜として機能できる。
酸化物230aは、例えば、酸素雰囲気下で成膜した酸化物を用いることが好ましい。これにより、酸化物230aの形状の安定を図ることができる。なお、酸化物230a乃至酸化物230cの構成の詳細については後述する。
トランジスタ200に安定した電気特性及び、良好な信頼性を付与するには、酸化物230bが、酸化物中の不純物及び酸素欠損が低減され、高純度真性または実質的に高純度真性であることが好ましい。高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となり、信頼性が低下する場合がある。
従って、トランジスタの電気特性を安定させ、信頼性を向上させるためには、酸化物中の酸素欠損及び不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
また、酸化物230bは、酸化物230aおよび酸化物230cよりも電子親和力の大きい酸化物を用いる。例えば、酸化物230bとして、酸化物230aおよび酸化物230cよりも電子親和力が0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
また、酸化物230bは、第1の領域、第2の領域、および第3の領域を有する。第3の領域は、上面図において第1の領域と第2の領域に挟まれる。トランジスタ200は、酸化物230bの第1の領域上に接して導電性酸化物241aを有し、導電性酸化物241aの上に接して導電体240aを有する。また、トランジスタ200は、酸化物230bの第2の領域上に接して導電性酸化物241bを有し、導電性酸化物241bの上に接して導電体240bを有する。導電体240a及び導電性酸化物241aは、ソース電極またはドレイン電極の一方として機能し、導電体240b及び導電性酸化物241bは、ソース電極またはドレイン電極の他方として機能できる。よって、酸化物230bの第1の領域または第2の領域の一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物230bの第3の領域はチャネル形成領域として機能できる。
導電性酸化物241a及び導電性酸化物241bは、酸化物230b中、または酸化物230b周囲の絶縁体などから水または水素などの不純物をゲッタリングする効果(ゲッター作用という場合もある)を有することが好ましい。なお、導電性酸化物241a及び導電性酸化物241bは、少なくとも水素原子または水素分子を吸収する効果を有することが好ましいが、例えば、水分子など他の不純物を吸収する効果を有していてもよい。
導電性酸化物241a及び導電性酸化物241bは、例えば、インジウム錫酸化物(ITO:Indium Tin Oxide)、シリコンを添加したインジウム錫酸化物、インジウム亜鉛酸化物などを用いることができる。また、タングステンを含むインジウム酸化物、タングステンを含むインジウム亜鉛酸化物、チタンを含むインジウム酸化物、またはチタンを含むインジウム錫酸化物、を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。また、上記の材料で形成される酸化物を複数積層して用いてもよい。
ここで、導電性酸化物241a及び導電性酸化物241bは、金属酸化物からなり、その酸素欠損などに水素を捕獲することができる。例えば、導電性酸化物241a及び導電性酸化物241bは、酸素欠損を多く含むことにより、より多くの水素をゲッタリングすることができる。特に、導電性酸化物241a及び導電性酸化物241bの酸素欠損量を酸化物230bの酸素欠損量より多くすることが好ましい。このような構成にすることで、導電性酸化物241a及び導電性酸化物241bは、酸化物230bから効率的に水素をゲッタリングすることができる。また、このとき、導電性酸化物241a及び導電性酸化物241bの酸素欠損に捕獲された水素の量は、酸化物230bの酸素欠損に捕獲された水素の量より多くなる場合がある。
なお、導電性酸化物241a、導電性酸化物241b、および酸化物230bに含まれる酸素欠損の量は、例えば、一定電流測定法(CPM:Constant Photocurrent Method)などを用いて評価すればよい。CPMを用いることで、試料中の酸素欠損に起因する深い欠陥準位について評価を行うことができる。また、導電性酸化物241a、導電性酸化物241b、および酸化物230bに含まれる酸素欠損に捕獲された水素の量は、例えば、電子スピン共鳴(ESR:Electron Spin Resonance)分析などを用いて評価すればよい。ESRを用いることで、試料中の酸素欠損に捕獲された水素に起因する伝導電子について評価を行うことができる。
導電性酸化物241a及び導電性酸化物241bは、酸素欠損に捕獲した水素を、−40℃以上85℃以下、より好ましくは−40℃以上125℃以下の環境下で保持しておけることが好ましい。このような構成にすることにより、半導体装置の完成後も、導電性酸化物241a及び導電性酸化物241bは、周囲の絶縁体などに含まれる水または水素などの不純物をゲッタリングし、酸化物230b中の水または水素などの不純物もゲッタリングすることができる。さらに、ゲッタリングした水素を、酸化物230bなどに拡散させることなく、導電性酸化物241a及び導電性酸化物241bに保持しておくことができる。
また、このように、導電性酸化物241a及び導電性酸化物241bが酸素欠損または酸素欠損に捕獲された水素を多く有することで、導電性酸化物241a及び導電性酸化物241bの抵抗率を低減することができる。導電性酸化物241a及び導電性酸化物241bの抵抗率は、酸化物230bの第3の領域よりも低いことが好ましい。例えば、導電性酸化物241a及び導電性酸化物241bの抵抗率を、1.0×10μΩcm以下にすることが好ましく、1.0×10μΩcm以下にすることがより好ましい。このような構成にすることにより、トランジスタ200のオン電流向上を図ることができる。
また、導電性酸化物241a及び導電性酸化物241bは、酸化物230bとオーミックコンタクトが形成されることが好ましい。このため、導電性酸化物241a及び導電性酸化物241bは酸化物230bと少なくとも一種類以上、より好ましくは2種類以上共通の元素を有することが好ましい。このような構成にすることで、導電性酸化物241a及び導電性酸化物241bと酸化物230bの間に欠陥準位密度が低い混合層を形成することができ、オーミックコンタクトを形成しやすくなる。
また、導電性酸化物241a(導電性酸化物241b)は、導電体240a(導電体240b)とオーミックコンタクトが形成されることが好ましい。このため、導電体240a及び導電体240bは、スパッタ法による成膜時に、導電性酸化物241a及び導電性酸化物241bに窒素などの不純物を添加して、導電性酸化物241a及び導電性酸化物241bのキャリア密度を高くすることができる、導電体が好ましい。例えば導電体240a及び導電体240bに窒化チタンなどを用いることが好ましい。また、上記のように、導電性酸化物241a及び導電性酸化物241bが酸素欠損を多く含む構成とすることにより、導電体240a(導電体240b)が導電性酸化物241a(導電性酸化物241b)から酸素を吸収しにくくすることができる。よって、導電体240a及び導電体240bが酸化して高抵抗化することを抑制することができる。
なお、導電性酸化物241a及び導電性酸化物241bを積層構造で形成する場合、導電性酸化物241a及び導電性酸化物241bの下層を酸化物230bとオーミックコンタクトを形成しやすい材料構成とし、導電性酸化物241a及び導電性酸化物241bの上層を導電体240a及び導電体240bとオーミックコンタクトを形成しやすい構成としてもよい。
ここで、導電体240a、導電体240b、導電性酸化物241a、および導電性酸化物241bの酸化物230cと接する側の側面が90°未満のテーパー角を有することが好ましい。導電体240a、導電体240b、導電性酸化物241a、および導電性酸化物241bの酸化物230cと接する側の側面と底面のなす角が45°以上75°以下であることが好ましい。このように導電体240a、導電体240b、導電性酸化物241a、および導電性酸化物241bを形成することにより、酸化物230cを導電体240が形成する段差部にも被覆性良く成膜することができる。これにより、酸化物230cが段切れなどを起こして、酸化物230bと絶縁体250などが接するのを防ぐことができる。
また、導電体240a上に層245aが形成され、導電体240b上に層245bが形成される。ここで、層245aおよび層245bは、酸素が透過しにくい材料を用いることが好ましく、例えば酸化アルミニウムなどを用いることができる。これにより、導電体240a及び導電体240bの酸化によって周囲の過剰酸素が消費されることを防ぐことができる。
酸化物230cは、層245a、層245b、導電体240a、導電体240b、導電性酸化物241a、導電性酸化物241b、および酸化物230b上に形成される。ここで、酸化物230cは、酸化物230bの上面と、酸化物230bのチャネル幅方向の側面と、酸化物230aのチャネル幅方向の側面と、絶縁体224の上面と接する。酸化物230cは、酸化物230bに酸素を供給する機能を有する場合がある。また、酸化物230cの上に絶縁体250を形成することにより、絶縁体250から水または水素などの不純物が酸化物230bに直接浸入することを防ぐことができる。また、例えば、酸素雰囲気下で成膜した酸化物を用いることが好ましい。これにより、酸化物230cの形状の安定を図ることができる。
絶縁体250はゲート絶縁膜として機能できる。絶縁体250は、絶縁体224と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体250を酸化物230に接して設けることにより、酸化物230bに効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体250中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体250上に導電体260aが形成され、導電体260a上に導電体260bが形成され、導電体260b上に導電体260cを有する。絶縁体250および導電体260は、第3の領域と重なる領域が形成される。また、絶縁体250、導電体260a、導電体260bおよび導電体260cの端部は概略一致する。
なお、導電体205または導電体260の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。ゲート電極とバックゲート電極で半導体のチャネル形成領域を挟むように配置される。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体260aは、酸化物で導電性を有するものが好ましい。例えば、酸化物230として用いることができるIn−Ga−Zn系酸化物のうち、導電性が高い、金属の原子数比が[In]:[Ga]:[Zn]=4:2:3から4.1、およびその近傍値のものを用いることが好ましい。
導電体260bは、導電体260aに窒素などの不純物を添加して導電体260aの導電性を向上できる導電体が好ましい。例えば導電体260bは、窒化チタンなどを用いることが好ましい。
また、導電体260上に層270が形成されている。ここで、層270は、酸素が透過しにくい材料を用いることが好ましく、例えば酸化アルミニウムなどを用いることができる。これにより、導電体260の酸化によって周囲の過剰酸素が消費されることを防ぐことができる。このように、層270はゲートを保護するゲートキャップとしての機能を有する。層270および酸化物230cは、導電体260の端部を越えて延伸し、当該延伸部分で重畳する領域を有し、層270の端部と酸化物230cの端部は概略一致している。
絶縁体272は、酸化物230、導電性酸化物241、導電体240、層245、絶縁体250、導電体260、および層270を覆って設けられている。さらに絶縁体272は、酸化物230bの側面、導電性酸化物241aの側面、導電性酸化物241bの側面、および絶縁体224の上面と接して設けられている。さらに、絶縁体272の上に絶縁体274が設けられている。絶縁体272及び絶縁体274は、上層から水または水素などの不純物がトランジスタ200などに混入するのを防ぐバリア絶縁膜として機能できる。
ここで、絶縁体272は、スパッタリング法を用いて成膜された酸化物絶縁体を用いることが好ましく、例えば酸化アルミニウムを用いることが好ましい。このような絶縁体272を用いることにより、絶縁体224及び酸化物230bの絶縁体272と接する面に酸素を添加して、酸素過剰な状態にできる。
また、絶縁体272及び絶縁体274は、加熱処理を行うことにより、導電性酸化物241a、導電性酸化物241b、酸化物230および絶縁体224中の水素をゲッタリングして、外方拡散させる機能を持つことが好ましく、例えば、酸化アルミニウムを用いることが好ましい。これにより、導電性酸化物241、絶縁体224及び酸化物230b中の水または水素などの不純物濃度を低減させることができる。上述の通り、導電性酸化物241a及び導電性酸化物241bは酸化物230bから水素をゲッタリングする機能を有する場合、上記のように、導電性酸化物241a及び導電性酸化物241bの側面に接して絶縁体272を設けることで、捕獲した水素を絶縁体274の外に排出することができる。
また、絶縁体272及び絶縁体274は、水または水素などの不純物が透過しにくい絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。このような絶縁体272を用いることにより、絶縁体274より上層から水または水素などの不純物が絶縁体272より下層に拡散するのを抑制することができる。
さらに、絶縁体274はALD法を用いて成膜された酸化物絶縁体を用いることが好ましく、例えば酸化アルミニウムを用いることが好ましい。ALD法を用いて成膜された絶縁体274は、良好な被覆性を有し、クラックやピンホールなどの形成が抑制された膜となる。絶縁体272及び絶縁体274は凹凸を有する形状の上に設けられるが、ALD法で成膜された絶縁体274を用いることにより、段切れ、クラック、ピンホールなどが形成されることなく、トランジスタ200を絶縁体274で覆うことができる。これにより、絶縁体272に段切れなどが発生しても、絶縁体272を絶縁体274で覆うことができるので、絶縁体272と絶縁体274の積層膜の、水または水素などの不純物に対するバリア性をより顕著に向上させることができる。
また、絶縁体272をスパッタリング法で成膜し、絶縁体274をALD法で成膜した場合、導電体260cの上面が被形成面となる部分の膜厚(以下、第1の膜厚とよぶ。)と、酸化物230a、酸化物230b、導電性酸化物241、および導電体240の側面が被形成面となる部分の膜厚(以下、第2の膜厚とよぶ。)と、で絶縁体272及び絶縁体274で膜厚の比が異なる場合がある。絶縁体272では、第1の膜厚と、第2の膜厚とを同程度の大きさとすることができる。これに対して、絶縁体274では、第1の膜厚が第2の膜厚より大きくなる場合が多く、例えば、第1の膜厚が第2の膜厚の2倍程度になる場合がある。
また、絶縁体272及び絶縁体274は、酸素が透過しにくい絶縁性材料を用いることが好ましい。これにより、絶縁体224、絶縁体250などに含まれる酸素が上方拡散するのを抑制することができる。
このように、トランジスタ200は、絶縁体274、絶縁体272、絶縁体214、および絶縁体212に挟まれる構造とすることによって、酸素を外方拡散させず、絶縁体224、酸化物230、および絶縁体250中に多くの酸素を含有させることができる。さらに、絶縁体274の上方および絶縁体212の下方から水または水素などの不純物が混入するのを防ぎ、絶縁体224、酸化物230、および絶縁体250中の不純物濃度を低減させることができる。
さらに、酸化物230bに接して導電性酸化物241を形成することによって、導電性酸化物241の周囲の水または水素などの不純物を導電性酸化物241がゲッタリングし、酸化物230bに水または水素などの不純物が混入するのを防ぎ、酸化物230bに含まれる水または水素などの不純物も導電性酸化物241がゲッタリングすることができる。これにより、さらに酸化物230b中の不純物濃度を低減することができる。
このようにして、トランジスタ200の活性層として機能する酸化物230b中の酸素欠損を低減し、水または水素などの不純物濃度を低減することで、トランジスタ200の電気特性を安定させ、信頼性を向上させることができる。
絶縁体274の上には、絶縁体280が設けられている。絶縁体280は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
さらに、絶縁体280の上に絶縁体282が設けられ、絶縁体282の上に絶縁体284が設けられている。絶縁体282及び絶縁体284は、上層から水または水素などの不純物がトランジスタ200などに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体282及び絶縁体284は、絶縁体272及び絶縁体274と同様に、水または水素などの不純物、および酸素が透過しにくい絶縁性材料、例えば酸化アルミニウムを用いることが好ましい。
絶縁体282及び絶縁体284は、絶縁体272及び絶縁体274と同様に、加熱処理を行うことにより、絶縁体280中の水素をゲッタリングする性質を持つことが好ましく、例えば、酸化アルミニウムを用いることが好ましい。このような絶縁体282及び絶縁体284を設けることで、絶縁体280の膜中の水または水素などの不純物濃度を低減することができる。
また、絶縁体284は、絶縁体274と同様に、ALD法を用いて成膜された酸化物絶縁体を用いることが好ましく、例えば酸化アルミニウムを用いることが好ましい。このような絶縁体284を用いることにより、絶縁体284より上層から水または水素などの不純物が絶縁体282より下層に拡散するのを抑制することができる。
ここで、絶縁体216、絶縁体220、絶縁体222、絶縁体224、絶縁体272、絶縁体274及び絶縁体280には、絶縁体214に達する開口480が形成されている。絶縁体282は、開口480の内側にも成膜されており、絶縁体214の上面と接している。なお、図1(A)では、W1−W2方向に伸長された開口480の一部だけが示されているが、開口480はトランジスタ200及びトランジスタ400を囲むように形成され、少なくとも酸化物230より外側を囲むように開口480が形成される。また、開口480を上面視した形状は閉じた形状であり、開口480より内側の領域と開口480より外側の領域を分断していることが好ましい。開口480において、絶縁体214の上面と絶縁体282の下面が接しており、開口480で囲まれる領域は、絶縁体214と絶縁体282で囲まれる領域ということができる。
このような構造とすることにより、トランジスタ200を基板の上下方向だけでなく、側面方向からも絶縁体282及び絶縁体284で囲んで封止することができる。これにより、絶縁体284の外側から水または水素などの不純物がトランジスタ200及びトランジスタ400に拡散するのを防ぐことができる。さらに、絶縁体284をALD法で成膜することにより、絶縁体284は、開口480においても段切れなどを起こさず成膜される。これにより、絶縁体282に段切れなどが発生しても、絶縁体284で覆うことができるので、絶縁体282と絶縁体284の積層膜の、不純物に対するバリア性を向上させることができる。
また、開口480は、半導体装置1000を切り出すダイシングラインまたはスクライブラインの内側に位置するように設けることが好ましい。これにより、半導体装置1000を切り出した時も、絶縁体280、絶縁体224、絶縁体216などの側面が絶縁体282及び絶縁体284で封止されたままなので、これらの絶縁体から、水または水素などの不純物が浸入してトランジスタ200及びトランジスタ400に拡散するのを防ぐことができる。なお、ダイシングラインまたはスクライブラインの内側に開口480で囲まれる領域を複数設け、複数の半導体装置を個別に、絶縁体282及び絶縁体284で封止する構造としてもよい。
さらに、半導体装置の完成後も、導電性酸化物241は、周囲の絶縁体などに含まれる水または水素などの不純物をゲッタリングし、酸化物230b中の水または水素などの不純物もゲッタリングすることができる。そして、ゲッタリングした水素を、酸化物230bなどに拡散させることなく、導電性酸化物241に保持しておくことができる。よって、半導体装置の完成後に、微量な水または水素などの不純物が長い時間をかけて継続的にトランジスタ200に侵入しても、当該不純物は導電性酸化物241にゲッタリングされ、酸化物230bの不純物濃度を低い状態で維持し続けることができる。このようにして、トランジスタ200の長期信頼性を向上させることができる。
〔トランジスタ400〕
図1(A)(B)(E)に示すように、トランジスタ400は、絶縁体210の上に配置された絶縁体212と、絶縁体212の上に配置された絶縁体214と、絶縁体214の上に配置された導電体403(導電体403a、および導電体403b)、導電体405(導電体405a、および導電体405b)、導電体407(導電体407a、および導電体407b)と、導電体403、導電体405、および導電体407の上に配置された絶縁体220、絶縁体222、および絶縁体224と、絶縁体224、導電体405b、および導電体407bの上に配置された酸化物430と、酸化物430の上に配置された絶縁体450と、絶縁体450の上に配置された導電体460(導電体460a、導電体460b、および導電体460c)と、導電体460cの上に配置された層470と、層470の上に配置された絶縁体272と、絶縁体272の上に配置された絶縁体274と、を有する。以下、トランジスタ200で説明した構成については省略する。
絶縁体216の開口に導電体403、導電体405、および導電体407が設けられる。導電体403、導電体405、および導電体407は導電体205と同様の構成にすることが好ましい。絶縁体216の開口の内側に接して導電体403aが形成され、さらに内側に導電体403bが形成されている。導電体405及び導電体407も、導電体403と同様の構成である。導電体405または導電体407の一方は、ソース電極またはドレイン電極の一方として機能でき、他方は、ソース電極またはドレイン電極の他方として機能できる。
酸化物430は、酸化物230cと同様の構成とすることが好ましい。また、酸化物430は、第1の領域、第2の領域、および第3の領域を有する。第3の領域は、上面図において第1の領域と第2の領域に挟まれる。トランジスタ400は、酸化物430の第1の領域の下に導電体405bを有し、酸化物430の第2の領域の下に導電体407bを有する。よって、酸化物430の第1の領域または第2の領域の一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物430の第3の領域はチャネル形成領域として機能できる。
なお、トランジスタ200では、酸化物230bにチャネルが形成されるが、トランジスタ400では酸化物430にチャネルが形成される。酸化物230bと酸化物430は、電気的性質の異なる半導体材料を用いることが好ましい。酸化物230bと酸化物430に電気的性質の異なる半導体材料を用いることで、トランジスタ200とトランジスタ400の電気特性を異ならせることができる。
また、例えば、酸化物430に、酸化物230bよりも電子親和力が小さい半導体を用いることで、トランジスタ400のしきい値電圧をトランジスタ200よりも大きくすることができる。具体的には、酸化物430及び酸化物230bがIn−M−Zn酸化物(Inと元素MとZnを含む酸化物)であるとき、酸化物430をIn:M:Zn=x:y:z[原子数比]、酸化物230bをIn:M:Zn=x:y:z[原子数比]とすると、y/xがy/xよりも大きくなる酸化物430、および酸化物230bを用いればよい。酸化物230bは、例えば、ターゲットの原子数比が、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1、In:M:Zn=4:2:3、In:M:Zn=5:1:7等を用いて成膜したものが好ましい。また、酸化物430は、例えば、ターゲットの原子数比が、In:M:Zn=1:2:4、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8、In:M:Zn=1:4:3、In:M:Zn=1:4:4、In:M:Zn=1:4:5、In:M:Zn=1:4:6、In:M:Zn=1:6:3、In:M:Zn=1:6:4、In:M:Zn=1:6:5、In:M:Zn=1:6:6、In:M:Zn=1:6:7、In:M:Zn=1:6:8、In:M:Zn=1:6:9、In:M:Zn=1:10:1等を用いて成膜したものが好ましい。ただし、これに限られることなく、上記の式を満たす範囲で酸化物430および酸化物230bの原子数比を適宜設定すればよい。このようなIn−M−Zn酸化物を用いることで、トランジスタ400のVthをトランジスタ200よりも大きくすることができる。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
また、トランジスタ400では酸化物430のチャネルが形成される領域が絶縁体224と絶縁体450に直接接しているため、界面散乱やトラップ準位の影響を受けやすい。これにより、トランジスタ400の電界効果移動度及びキャリア密度を小さくすることができる。また、トランジスタ400のしきい値電圧をトランジスタ200よりも大きくすることができる。
酸化物430は、過剰酸素を多く含むことが好ましく、例えば、酸素雰囲気下で成膜した酸化物を用いることが好ましい。このような酸化物430を活性層として用いることにより、トランジスタ400のしきい値電圧を0Vより大きくし、オフ電流を低減し、Icutを非常に小さくすることができる。
絶縁体450は、絶縁体250と同様の構成とすることが好ましく、ゲート絶縁膜として機能できる。このような絶縁体450を酸化物430に接して設けることにより、酸化物430に効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体450中の水または水素などの不純物濃度が低減されていることが好ましい。
導電体460は、導電体260と同様の構成とすることが好ましい。絶縁体450上に導電体460aを有し、導電体460a上に導電体460bを有し、導電体460b上に導電体460cを有する。絶縁体450および導電体460は、第3の領域と重なる領域を有する。また、絶縁体450、導電体460a、導電体460bおよび導電体460cの端部は概略一致する。なお、導電体403または導電体460の一方はゲート電極として機能でき、他方はバックゲート電極として機能できる。
層470は、層270と同様の構成とすることが好ましい。導電体460上に層470が形成されている。これにより、導電体460の酸化によって周囲の過剰酸素が消費されることを防ぐことができる。層470および酸化物430は、導電体460の端部を越えて延伸し、当該延伸部分で重畳する領域を有し、層470の端部と酸化物430の端部は概略一致している。
トランジスタ400も、トランジスタ200と同様に、絶縁体274、絶縁体272、絶縁体214、および絶縁体212に挟まれる構造とすることによって、酸素を外方拡散させず、絶縁体224、酸化物430、および絶縁体450中に多くの酸素を含有させることができる。さらに、絶縁体274の上方および絶縁体212の下方から水または水素などの不純物が混入するのを防ぎ、絶縁体224、酸化物430、および絶縁体450中の不純物濃度を低減させることができる。
このようにして、トランジスタ400の活性層として機能する酸化物430中の酸素欠損を低減し、水または水素などの不純物濃度を低減することで、トランジスタ400のしきい値電圧を0Vより大きくし、オフ電流を低減し、Icutを非常に小さくすることができる。さらに、トランジスタ400の電気特性を安定させ、信頼性を向上させることができる。
このようなトランジスタ400をスイッチング素子としてトランジスタ200のバックゲートの電位を保持できる構成とすることにより、トランジスタ200のオフ状態を長く維持することができる。
<構成材料について>
〔絶縁体〕
絶縁体210、絶縁体216、絶縁体220、絶縁体224、絶縁体250、絶縁体450、および絶縁体280は、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁性材料を、単層で、または積層で用いればよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)等を用いて測定することができる。
絶縁体212、絶縁体214、絶縁体222、絶縁体272、絶縁体274、絶縁体282、および絶縁体284は、絶縁体224、絶縁体250、絶縁体450、および絶縁体280より、水または水素などの不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。例えば、不純物が透過しにくい絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。これらを単層で、または積層で用いればよい。
絶縁体212、絶縁体214、および絶縁体222に不純物が透過しにくい絶縁性材料を用いることで、基板側からトランジスタへの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁体272、絶縁体274、絶縁体282、および絶縁体284に不純物が透過しにくい絶縁性材料を用いることで、絶縁体280よりも上層からトランジスタへの不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
なお、絶縁体212、絶縁体214、絶縁体272、絶縁体282、および絶縁体284として、これらの材料で形成される絶縁層を複数積層して用いてもよい。また、絶縁体212、絶縁体214のどちらか一方を省略してもよい。また、絶縁体282、絶縁体284のどちらか一方を省略してもよい。
ここで、不純物が透過しにくい絶縁性材料とは、水素または水に代表される不純物の拡散を抑制する機能を有し、耐酸化性が高く、酸素の拡散を抑制する機能を有する。
例えば、酸化シリコンに対し、酸化アルミニウムは、350℃または400℃の雰囲気下において、一時間当たりの酸素または水素の拡散距離が非常に小さい。従って、酸化アルミニウムは不純物が透過しにくい材料であるといえる。
また、不純物が透過しにくい絶縁性材料の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200は、水素の拡散を抑制する膜で封止されていることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、TDSなどを用いて分析することができる。例えば、絶縁体212の水素の脱離量は、TDSにおいて、50℃から500℃の範囲において、水素分子に換算した脱離量が、絶縁体212の面積当たりに換算して、2×1015molecules/cm以下、好ましくは1×1015molecules/cm以下、より好ましくは5×1014molecules/cm以下であればよい。
また、特に、絶縁体216、絶縁体224、および絶縁体280は、誘電率が低いことが好ましい。例えば、絶縁体216、絶縁体224、および絶縁体280の比誘電率は、3未満、好ましくは2.4未満、さらに好ましくは1.8未満であることが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。
また、酸化物230として酸化物半導体を用いる場合は、酸化物230中の水素濃度の増加を防ぐために、絶縁体中の水素濃度を低減することが好ましい。具体的には、絶縁体中の水素濃度を、(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)において2×1020atoms/cm以下、好ましくは5×1019atoms/cm以下、より好ましくは1×1019atoms/cm以下、さらに好ましくは5×1018atoms/cm以下とする。特に、絶縁体216、絶縁体224、絶縁体250、絶縁体450、および絶縁体280の水素濃度を低減することが好ましい。少なくとも、酸化物230、または酸化物430と接する絶縁体224、絶縁体250、および絶縁体450の水素濃度を低減することが好ましい。
また、酸化物230中の窒素濃度の増加を防ぐために、絶縁体中の窒素濃度を低減することが好ましい。具体的には、絶縁体中の窒素濃度を、SIMSにおいて5×1019atoms/cm以下、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
また、絶縁体224の少なくとも酸化物230と接する領域と、絶縁体250の少なくとも酸化物230と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法(ESR:Electron Spin Resonance)で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、g値が2.001に観察されるE’センターが挙げられる。なお、E’センターは、シリコンのダングリングボンドに起因する。絶縁体224および絶縁体250として酸化シリコン層または酸化窒化シリコン層を用いる場合は、E’センター起因のスピン密度が、3×1017spins/cm以下、好ましくは5×1016spins/cm以下である酸化シリコン層、または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素(NO)に起因するシグナルが観察される場合がある。当該シグナルは、Nの核スピンにより3つのシグナルに分裂しており、それぞれのg値が2.037以上2.039以下(第1のシグナルとする)、g値が2.001以上2.003以下(第2のシグナルとする)、及びg値が1.964以上1.966以下(第3のシグナルとする)に観察される。
例えば、絶縁体224および絶縁体250として、二酸化窒素(NO)起因のスピン密度が、1×1017spins/cm以上1×1018spins/cm未満である絶縁層を用いると好適である。
なお、二酸化窒素(NO)を含む窒素酸化物(NO)は、絶縁層中に準位を形成する。当該準位は、酸化物半導体のエネルギーギャップ内に位置する。そのため、窒素酸化物(NO)が、絶縁層と酸化物半導体の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁体224および絶縁体250として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物(NO)の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、TDSにおいて、窒素酸化物(NO)の放出量よりアンモニアの放出量が多い層であり、代表的にはアンモニアの放出量が1×1018個/cm以上5×1019個/cm以下である。なお、上記のアンモニアの放出量は、TDSにおける加熱処理の温度が50℃以上650℃以下、または50℃以上550℃以下の範囲での総量である。
窒素酸化物(NO)は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物(NO)が低減される。
また、絶縁体216、絶縁体224、絶縁体250、および絶縁体450の少なくとも1つは、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。具体的には、TDSにて、酸素原子に換算した酸素の脱離量が1.0×1018atoms/cm以上、好ましくは3.0×1020atoms/cm以上である絶縁体を用いることが好ましい。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による加熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。また、酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることにより高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく対象となる膜内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、酸素を添加するためのガスとしては、16もしくは18などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
また、酸素ドープ処理によって、半導体の結晶性を高めることや、水または水素などの不純物を除去することなどができる場合がある。つまり、「酸素ドープ処理」は、「不純物除去処理」ともいえる。特に、酸素ドープ処理として、減圧状態で酸素を含むプラズマ処理を行うことで、対象となる絶縁体、または酸化物中の水素、および水に関する結合が切断されることにより、水素、および水が脱離しやすい状態に変化する。従って、加熱しながらのプラズマ処理、または、プラズマ処理後に加熱処理を行うことが好ましい。また、加熱処理後に、プラズマ処理を行い、さらに加熱処理を行うことで、対象となる膜中の不純物濃度を低減することができる。
絶縁体の形成方法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法など)、印刷法(スクリーン印刷、オフセット印刷など)などを用いればよい。
また、層245a、層245b、層270、および層470として上記の絶縁層を用いてもよい。層245a、層245b、層270、および層470に絶縁層を用いる場合は、酸素が放出されにくい、および/または吸収されにくい絶縁層を用いることが好ましい。
〔酸化物半導体〕
酸化物230、および酸化物430に用いる酸化物半導体としては、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素M及び亜鉛を有するInMZnOである場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
また、酸化物半導体のバンドギャップは2eV以上あるため、上記のように、酸素欠損及び不純物濃度を低減した酸化物230および酸化物430を酸化物半導体として用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が3.5V、室温(代表的には25℃)下において、チャネル幅1μm当たりのオフ電流を1×10−20A未満、1×10−22A未満、あるいは1×10−24A未満とすることができる。すなわち、オンオフ比を20桁以上150桁以下とすることができる。また、酸化物230に酸化物半導体を用いたトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
<構造>
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、CAAC−OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆または低密度領域を有する。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
<原子数比>
次に、図25(A)、図25(B)、および図25(C)を用いて、本発明に係る酸化物半導体が有するインジウム、元素M及び亜鉛の原子数比の好ましい範囲について説明する。なお、図25(A)、図25(B)、および図25(C)には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
図25(A)、図25(B)、および図25(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1−α):1の原子数比(−1≦α≦1)となるライン、[In]:[M]:[Zn]=(1+α):(1−α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):4の原子数比となるライン、および[In]:[M]:[Zn]=(1+α):(1−α):5の原子数比となるラインを表す。
また、一点鎖線は、[In]:[M]:[Zn]=5:1:βの原子数比(β≧0)となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、及び[In]:[M]:[Zn]=1:4:βの原子数比となるラインを表す。
また、図25(A)、図25(B)、および図25(C)に示す、[In]:[M]:[Zn]=0:2:1の原子数比、およびその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
また、酸化物半導体中に複数の相が共存する場合がある(二相共存、三相共存など)。例えば、原子数比が[In]:[M]:[Zn]=0:2:1の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が[In]:[M]:[Zn]=1:0:0の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図25(A)に示す領域Aは、酸化物半導体が有する、インジウム、元素M、及び亜鉛の原子数比の好ましい範囲の一例について示している。
酸化物半導体は、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度(電子移動度)を高くすることができる。すなわち、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなる。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が[In]:[M]:[Zn]=0:1:0、およびその近傍値である場合(例えば図25(C)に示す領域C)は、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図25(A)の領域Aで示される原子数比を有することが好ましい。
特に、図25(B)に示す領域Bでは、領域Aの中でも、CAAC−OSとなりやすく、キャリア移動度も高い優れた酸化物半導体が得られる。
CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。
なお、領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、およびその近傍値を含む。近傍値には、例えば、[In]:[M]:[Zn]=5:3:4が含まれる。また、領域Bは、[In]:[M]:[Zn]=5:1:6、およびその近傍値、および[In]:[M]:[Zn]=5:1:7、およびその近傍値を含む。
なお、酸化物半導体が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特定の特性を有する傾向がある原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。
[酸化物半導体を有するトランジスタ]
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10−9/cm以上とすればよい。
高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
<不純物>
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(SIMSにより得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。
不純物、酸素欠損が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性及び良好な信頼性を付与することができる。
<バンド図>
続いて、該酸化物半導体を2層構造、または3層構造とした場合について述べる。酸化物半導体S1、酸化物半導体S2、および酸化物半導体S3の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体S2および酸化物半導体S3の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体S1および酸化物半導体S2の積層構造、および積層構造に接する絶縁体のバンド図と、について、図26を用いて説明する。
図26(A)は、絶縁体I1、酸化物半導体S1、酸化物半導体S2、酸化物半導体S3、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の一例である。また、図26(B)は、絶縁体I1、酸化物半導体S2、酸化物半導体S3、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の一例である。また、図26(C)は、絶縁体I1、酸化物半導体S1、酸化物半導体S2、及び絶縁体I2を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体I1、酸化物半導体S1、酸化物半導体S2、酸化物半導体S3、及び絶縁体I2の伝導帯下端のエネルギー準位(Ec)を示す。
酸化物半導体S1、酸化物半導体S3は、酸化物半導体S2よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体S2の伝導帯下端のエネルギー準位と、酸化物半導体S1、酸化物半導体S3の伝導帯下端のエネルギー準位との差が、0.15eV以上、または0.5eV以上、かつ2eV以下、または1eV以下であることが好ましい。すなわち、酸化物半導体S1、酸化物半導体S3の電子親和力よりも、酸化物半導体S2の電子親和力が大きく、酸化物半導体S1、酸化物半導体S3の電子親和力と、酸化物半導体S2の電子親和力との差は、0.15eV以上、または0.5eV以上、かつ2eV以下、または1eV以下であることが好ましい。
図26(A)、図26(B)、および図26(C)に示すように、酸化物半導体S1、酸化物半導体S2、酸化物半導体S3において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体S1と酸化物半導体S2との界面、または酸化物半導体S2と酸化物半導体S3との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物半導体S1と酸化物半導体S2、酸化物半導体S2と酸化物半導体S3が、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体S2がIn−Ga−Zn酸化物半導体の場合、酸化物半導体S1、酸化物半導体S3として、In−Ga−Zn酸化物半導体、Ga−Zn酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体S2となる。酸化物半導体S1と酸化物半導体S2との界面、および酸化物半導体S2と酸化物半導体S3との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体S1、酸化物半導体S3を設けることにより、トラップ準位を酸化物半導体S2より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物半導体S1、酸化物半導体S3は、酸化物半導体S2と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体S2、酸化物半導体S2と酸化物半導体S1との界面、および酸化物半導体S2と酸化物半導体S3との界面が、主にチャネル領域として機能する。例えば、酸化物半導体S1、酸化物半導体S3には、図25(C)において、絶縁性が高くなる領域Cで示す原子数比の酸化物半導体を用いればよい。なお、図25(C)に示す領域Cは、[In]:[M]:[Zn]=0:1:0、およびその近傍値、[In]:[M]:[Zn]=1:3:2およびその近傍値、および[In]:[M]:[Zn]=1:3:4、およびその近傍値である原子数比を示している。
特に、酸化物半導体S2に領域Aで示される原子数比の酸化物半導体を用いる場合、酸化物半導体S1および酸化物半導体S3には、[M]/[In]が1以上、好ましくは2以上である酸化物半導体を用いることが好ましい。また、酸化物半導体S3として、十分に高い絶縁性を得ることができる[M]/([Zn]+[In])が1以上である酸化物半導体を用いることが好適である。
なお、本実施の形態ではトランジスタ200の酸化物230を上述の3層構造としているが、本発明の一態様はこれに限定されない。例えば、酸化物230を、酸化物230aまたは酸化物230cの一方がない2層構造としても構わない。もしくは、酸化物230a、酸化物230b、または酸化物230cのいずれか一を用いた単層構造としても構わない。または、酸化物230aの上もしくは下、または酸化物230cの上もしくは下に、前述した半導体のいずれか一を有する4層構造としても構わない。または、酸化物230aの上、酸化物230aの下、酸化物230cの上、酸化物230cの下のいずれか二箇所以上に、酸化物230a、酸化物230bおよび酸化物230cとして例示した半導体のいずれか一を有するn層構造(nは5以上の整数)としても構わない。
また、本明細書等において、チャネルが形成される半導体に酸化物半導体を用いたトランジスタを「OSトランジスタ」ともいう。また、本明細書等において、チャネルが形成される半導体に結晶性を有するシリコンを用いたトランジスタを「結晶性Siトランジスタ」ともいう。
結晶性Siトランジスタは、OSトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Siトランジスタは、OSトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、OSトランジスタと結晶性Siトランジスタなどを組み合わせて用いてもよい。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、酸化物230cがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さらに好ましくは90%以上とする。
ただし、酸化物230a、および酸化物230cが、酸化ガリウムであっても構わない。例えば、酸化物230cとして、酸化ガリウムを用いると導電体205と酸化物230との間に生じるリーク電流を低減することができる。即ち、トランジスタ200のオフ電流を小さくすることができる。
このとき、ゲート電圧を印加すると、酸化物230a、酸化物230b、酸化物230cのうち、電子親和力の大きい酸化物230bにチャネルが形成される。
酸化物半導体を用いたトランジスタに安定した電気特性と良好な信頼性を付与するためには、酸化物半導体中の不純物及び酸素欠損を低減して高純度真性化し、少なくとも酸化物230bを真性または実質的に真性と見なせる酸化物半導体とすることが好ましい。また、少なくとも酸化物230b中のチャネル形成領域が真性または実質的に真性と見なせる半導体とすることが好ましい。
また、層245a、層245b、層270、および層470を酸化物230、または酸化物430と同様の材料および方法で形成してもよい。層245a、層245b、層270、および層470に酸化物半導体を用いる場合は、酸素が放出されにくい、または吸収されにくい酸化物半導体を用いることが好ましい。
〔導電性酸化物〕
また、導電性酸化物241a及び導電性酸化物241bはインジウムを含む金属酸化物であることが好ましい。導電性酸化物241a及び導電性酸化物241bは、例えば、インジウム錫酸化物、シリコンを添加したインジウム錫酸化物、インジウム亜鉛酸化物などを用いることができる。また、タングステンを含むインジウム酸化物、タングステンを含むインジウム亜鉛酸化物、チタンを含むインジウム酸化物、またはチタンを含むインジウム錫酸化物、を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。また、上記の材料で形成される酸化物を複数積層して用いてもよい。
また、導電性酸化物241a及び導電性酸化物241bは、過剰にインジウムを含むことが好ましい。例えば、導電性酸化物241a及び導電性酸化物241bに含まれるインジウムの密度を、酸化物230bに含まれるインジウムの密度より大きくすればよい。このような構成にすることで、導電性酸化物241a及び導電性酸化物241bのインジウム近傍は酸素欠損が多く形成されやすくなるので、酸素欠損量を多くすることができる。
なお、導電性酸化物241a、導電性酸化物241b、および酸化物230bに含まれるインジウムの密度は、例えば、透過型電子顕微鏡(TEM:Transmission Electron Microscope)を用いた、エネルギー分散型X線分光法(EDX:Energy Dispersive Xray Spectroscopy)分析、ICP−MS(Inductively Coupled Plasma Mass Spectrometry)分析、XPS(X−ray Photoelectron Spectroscopy)分析、ラザフォード後方散乱法などによって評価することができる。
また、導電性酸化物241a及び導電性酸化物241bは、インジウム及び亜鉛を含む金属酸化物とすることが好ましい。特に、上記のように酸化物230bとしてインジウム、元素M及び亜鉛を有するInMZnOを用いる場合、導電性酸化物241a、導電性酸化物241b及び酸化物230bで、インジウム及び亜鉛が共通の元素になるので、導電性酸化物241a及び導電性酸化物241bと酸化物230bとの間に欠陥準位密度が低い混合層を形成することができる。
また、導電性酸化物241a及び導電性酸化物241bは、インジウムを含む金属酸化物、またはインジウム及び亜鉛を含む金属酸化物の結晶性を低下させる元素を含ませる構成としてもよい。例えば、錫または/およびシリコンなどを含む構成とすればよい。これにより、導電性酸化物241a及び導電性酸化物241bの結晶性を低下させ、酸素欠損量を多くすることができる。
また、導電性酸化物241a及び導電性酸化物241bは、窒素などの導電性を向上させる元素を含ませる構成としてもよい。この場合、導電性酸化物241a及び導電性酸化物241bとして、窒素を含む酸化窒化物、窒化酸化物などを用いる場合がある。
〔導電体〕
導電体205、導電体207、導電体403、導電体405、導電体407、導電体240、導電体260および導電体460を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物(ITO:Indium Tin Oxide)、タングステンを含むインジウム酸化物、タングステンを含むインジウム亜鉛酸化物、チタンを含むインジウム酸化物、チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、導電体205b、導電体207b、導電体403b、導電体405b、および導電体407bとしては、例えば、タングステン、ポリシリコン等の導電性材料を用いればよい。また、絶縁体214と接する、導電体205a、導電体207a、導電体403a、導電体405a、および導電体407aとして、チタン層、窒化チタン層、窒化タンタル層などのバリア層(拡散防止層)を積層または単層で用いることができる。
絶縁体212および絶縁体214に不純物が透過しにくい絶縁性材料を用い、絶縁体212および絶縁体214と接する、導電体205a、導電体207a、導電体403a、導電体405a、および導電体407aに不純物が透過しにくい導電性材料を用いることで、トランジスタ200およびトランジスタ400への不純物の拡散をさらに抑制することができる。よって、トランジスタ200およびトランジスタ400の信頼性をさらに高めることができる。
また、層245a、層245b、層270、および層470として上記の導電性材料を用いてもよい。層245a、層245b、層270、および層470に導電性材料を用いる場合は、酸素が放出されにくい、および/または吸収されにくい導電性材料を用いることが好ましい。
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、SOI基板や、半導体基板上に歪トランジスタやFIN型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ200、またはトランジスタ400のゲート、ソース、またはドレインの少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板(フレキシブル基板)を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
<半導体装置1000の作製方法例>
半導体装置1000の作製方法例について図2乃至図24を用いて説明する。ここで、図2乃至図21は、図1と対応している。図2(A)乃至図21(A)は半導体装置1000の上面図である。図2(B)乃至図21(B)は、図2(A)乃至図21(A)中の一点鎖線L1−L2に相当する、トランジスタ200およびトランジスタ400のチャネル長方向の断面図である。また、図2(C)乃至図21(C)は、図2(A)乃至図21(A)中の一点鎖線W1−W2に相当する、トランジスタ200のチャネル幅方向の断面図である。また、図2(D)乃至図21(D)は、図2(A)乃至図21(A)中の一点鎖線W3−W4に対応するトランジスタ200のチャネル幅方向の断面図である。また、図2(E)乃至図21(E)は、図2(A)乃至図21(A)中の一点鎖線W5−W6に相当する、トランジスタ400のチャネル幅方向の断面図である。
なお、以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、スピンコート法、CVD(Chemical Vapor Deposition)法(熱CVD法、MOCVD(Metal Organic Chemical Vapor Deposition)法、PECVD(Plasma Enhanced CVD)法、高密度プラズマCVD(High density plasma CVD)法、LPCVD法(low pressure CVD)、APCVD法(atmospheric pressure CVD)等を含む)、ALD法、または、MBE(Molecular Beam Epitaxy)法、または、PLD(Pulsed Laser Deposition)法を適宜用いて形成することができる。
プラズマCVD法は、比較的低温で高品質の膜が得られる。MOCVD法、ALD法、または熱CVD法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
なお、ALD法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
まず、基板(図示せず)の上に絶縁体210、絶縁体212、絶縁体214、および絶縁体216を順に成膜する。本実施の形態では、基板として単結晶シリコン基板(p型の半導体基板、またはn型の半導体基板を含む)を用いる(図2(A)乃至図2(E)参照)。
本実施の形態では、絶縁体212として、ALD法により酸化アルミニウムを形成する。ALD法を用いて絶縁層を形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁層を形成することができる。
本実施の形態では、絶縁体214として、スパッタリング法により酸化アルミニウムを形成する。また、前述した通り、絶縁体216は過剰酸素を含む絶縁体であることが好ましい。また、絶縁体216の形成後に酸素ドープ処理を行ってもよい。
次に、絶縁体216上にレジストマスクを形成して絶縁体216に、導電体205、導電体405、導電体403、および導電体407に対応する開口を形成する。また、絶縁体210、絶縁体212、絶縁体214、および絶縁体216に導電体207に対応する開口を形成する。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクを印刷法やインクジェット法などで形成すると、フォトマスクを使用しないため製造コストを低減できる。
フォトリソグラフィ法によるレジストマスクの形成は、感光性レジストにフォトマスクを介して光を照射し、現像液を用いて感光した部分(または感光していない部分)のレジストを除去して行なうことができる。感光性レジストに照射する光は、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などがある。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去は、アッシングなどのドライエッチング法または専用の剥離液などを用いたウェットエッチング法で行うことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
なお、開口の形成時に、絶縁体214の一部も除去される場合がある。絶縁体210、絶縁体212、絶縁体214、および絶縁体216のエッチングは、ドライエッチング法や、ウェットエッチング法などを用いて行なうことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。開口を形成後、レジストマスクを除去する。
次に、絶縁体214および絶縁体216上に、導電体207a、導電体205a、導電体403a、導電体405a、および導電体407aとなる導電膜、および導電体207b、導電体205b、導電体403b、導電体405b、および導電体407bとなる導電膜を成膜する。本実施の形態では、導電体207a、導電体205a、導電体403a、導電体405a、および導電体407aとなる導電膜としてスパッタリング法により窒化タンタルと窒化チタンの積層膜を形成する。また、導電体207b、導電体205b、導電体403b、導電体405b、および導電体407bとなる導電膜としてスパッタリング法によりタングステンを形成する。
次に、化学的機械研磨(CMP:Chemical Mechanical Polishing)処理(「CMP処理」ともいう。)を行なって、導電体207a、導電体207b、導電体205a、導電体205b、導電体403a、導電体403b、導電体405a、導電体405b、導電体407a、および導電体407bを形成する(図3(A)乃至図3(E)参照)。CMP処理によって、導電膜の一部が除去される。この時、絶縁体216の表面の一部も除去される場合がある。CMP処理を行うことで試料表面の凹凸が低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
なお、導電体207と、導電体205、導電体405、導電体403、および導電体407と、はデュアルダマシン法を用いることで、同時に作製することができる。このようにして、導電体207、導電体205、導電体403、導電体405、および導電体407を形成する。
絶縁体216、導電体207、導電体205、導電体403、導電体405、および導電体407上に、絶縁体220、絶縁体222、および絶縁体224を順に成膜する(図4(A)乃至図4(E)参照)。本実施の形態では、絶縁体220としてALD法により、酸化ハフニウムを成膜し、絶縁体224としてCVD法により、酸化シリコンを成膜する。
ここで、絶縁体224は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。このため、窒素や希ガスなどを含む不活性ガス雰囲気下で加熱処理を行って、水または水素などの不純物を外方拡散させることが好ましい。加熱処理の詳細については、後述する。また、絶縁体224は過剰酸素を含む絶縁層であることが好ましい。このため、絶縁体224の形成後に酸素ドープ処理を行ってもよい。
次に、酸化膜230A、酸化膜230B、導電性酸化膜241A、導電膜240A、膜245A、及び導電膜247Aを順に成膜する(図5(A)乃至図5(E)参照)。
酸化物230a及び酸化物230bが酸化物半導体を含む場合は、酸化物230a及び酸化物230bを形成する酸化膜230A及び酸化膜230Bをスパッタリング法で形成することが好ましい。スパッタリング法で形成すると酸化物230a及び酸化物230bの密度を高められるため、好適である。スパッタリングガスには、希ガス(代表的にはアルゴン)、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、基板を加熱しながら成膜を行ってもよい。
また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−60℃以下、好ましくは−100℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物230a及び酸化物230bに水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化膜230A及び酸化膜230Bを成膜する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空(5×10−7Paから1×10−4Pa程度まで)に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のHOに相当するガス分子(m/z=18に相当するガス分子)の分圧を1×10−4Pa以下、好ましく5×10−5Pa以下とすることが好ましい。
本実施の形態では、酸化膜230Aをスパッタリング法で形成する。また、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。
また、酸化膜230Bの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁体224、絶縁体222、および絶縁体216に供給される場合がある。スパッタリングガスに含まれる酸素が多いほど、絶縁体224、絶縁体222、および絶縁体216に供給される酸素も増加する。従って、絶縁体224、絶縁体222、絶縁体216に過剰酸素を有する領域を形成することができる。また、絶縁体224、絶縁体222、および絶縁体216に供給された酸素の一部は、絶縁体224、絶縁体222、および絶縁体216中に残存する水素と反応して水となり、後の加熱処理によって絶縁体224、絶縁体222、および絶縁体216から放出される。このようにして、絶縁体224、絶縁体222、および絶縁体216中の水素濃度を低減することができる。
従って、スパッタリングガスに含まれる酸素の割合は、70%以上が好ましく、80%以上がさらに好ましく、100%がより好ましい。酸化膜230Aに過剰酸素を含む酸化物を用いることで、後の加熱処理によって酸化物230bに酸素を供給することができる。
続いて、酸化膜230Bをスパッタリング法で形成する。この時、スパッタリングガスに含まれる酸素の割合を1%以上30%以下、好ましくは5%以上20%以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
なお、酸化膜230Bに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜230Aに過剰酸素を含む酸化膜を用いることが好ましい。また、酸化膜230Bの形成後に酸素ドープ処理を行ってもよい。
なお、酸化膜230Aおよび酸化膜230Bの成膜後に、加熱処理を行うことが好ましい。加熱処理条件の詳細については、後述する。本実施の形態では、酸素雰囲気中で400℃1時間の加熱処理行う。これにより、酸化膜230A、および酸化膜230B中に酸素が導入される。より好ましくは、酸素雰囲気の加熱処理の前に、窒素ガス雰囲気中で400℃、1時間の加熱処理を行なう。始めに窒素ガス雰囲気中で加熱処理を行うことにより、酸化膜230A、および酸化膜230Bに含まれる水または水素などの不純物が放出されて、酸化膜230A、および酸化膜230B中の不純物濃度を低減することができる。
次に、導電性酸化膜241Aを成膜する。導電性酸化膜241Aの成膜はスパッタリング法を用いて行うことが好ましい。本実施の形態では、シリコンを添加したインジウム酸化物またはインジウム亜鉛酸化物などを用いる。ここで、導電性酸化膜241Aの成膜に用いるターゲットは、インジウムを多く含むものが好ましい。このようなターゲットを用いることで導電性酸化膜241Aに含まれるインジウム量を増加させ、導電性酸化膜241Aの酸素欠損量を増加させることができる。また、このように成膜を行うことにより、導電性酸化膜241Aの抵抗率低減を図ることができる。
導電性酸化膜241Aの抵抗率は低い方が好ましい。例えば、導電性酸化膜241Aとして、基板温度を室温として、シリコンを添加したインジウム酸化物を成膜する場合、成膜時の酸素ガスの体積分率(流量比)を1体積%以上35体積%以下、好ましくは2体積%以上10体積%以下にすることにより、導電性酸化膜241Aを抵抗率の低い導電膜にすることが容易になる。
また、例えば、導電性酸化膜241Aとして、基板温度を室温として、インジウム亜鉛酸化物を成膜する場合、成膜時の酸素ガスの体積分率(流量比)を0体積%以上35体積%以下、好ましくは0体積%以上30体積%以下にすることにより、導電性酸化膜241Aを抵抗率の低い導電膜にすることが容易になる。
また、上記のように、導電性酸化膜241Aを酸素の流量比が比較的小さい条件で成膜することにより、導電性酸化膜241A中の酸素欠損量を増加させることができる。
導電性酸化膜241Aを酸化膜230B上に接して成膜することにより、酸化膜230B中の水または水素などの不純物をゲッタリングすることができる。また、以降の工程において、導電性酸化膜241A上に形成される、導電体や絶縁体に含まれる水または水素などの不純物もゲッタリングすることができる。なお、このように導電性酸化膜241Aが水素などを取り込むことにより、導電性酸化膜241Aの特性、例えば抵抗率などが、成膜時から変化する場合がある。
なお、導電性酸化膜241Aの成膜は酸素を含む雰囲気で行うことにより、酸化膜230Bに酸素を添加して酸素過剰な状態に近づけることができる。
次に、導電膜240Aを成膜する。本実施の形態では、導電膜240Aとして、窒化タンタルをスパッタリング法で形成する。窒化タンタルは、耐酸化性が高いため、後の工程において加熱処理を行う場合に好ましい。このように導電膜240Aの成膜にスパッタリング法を用いることにより、導電性酸化膜241Aの表面近傍にタンタルなどの金属原子が打ち込まれる。これにより、導電性酸化膜241Aの表面近傍に酸素欠損を形成し、導電膜240Aと導電性酸化膜241Aの間にオーミックコンタクトを形成しやすくすることができる。
また、導電膜240Aが導電性酸化膜241Aと接することで、導電性酸化膜241Aの表面に不純物元素が導入する場合がある。導電性酸化膜241Aに窒素などの不純物が添加されることで、導電性酸化膜241Aの導電性を向上させることができる。なお、導電膜240Aを形成する前に、イオン注入法、イオンドーピング法、またはプラズマイマージョンイオン注入法、または不純物元素を含むガスを用いたプラズマ処理などを行うことで、不純物元素を導入してもよい。また、導電膜240Aの形成後に不純物元素の導入をイオン注入法などで行なってもよい。
次に、膜245Aを成膜する。本実施の形態では、膜245Aとして、ALD法により酸化アルミニウムを形成する。ALD法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える膜を形成することができる。
導電膜247Aは、後の工程で導電体240a及び導電体240bを形成するためのハードマスクとなる。本実施の形態では、導電膜247Aとして窒化タンタルを用いる。
次に、フォトリソグラフィ法を用いて、膜245A及び導電膜247Aを加工して、膜245B及び導電膜247Bを形成する(図6(A)乃至図6(E)参照)。膜245B及び導電膜247Bは開口を有する。
なお、開口を形成する際に、膜245B及び導電膜247Bの開口側の側面は、導電膜240Aの上面に対して、テーパー角を有することが好ましい。なお、角度は、30度以上90度以下、好ましくは45度以上80度以下とする。また、当該開口の形成は、最小加工寸法を用いて行うことが好ましい。つまり、膜245Bは、幅が最小加工寸法の開口部を有する。
次に、膜245B及び導電膜247B上に、フォトリソグラフィ法により、レジストマスク290を形成する(図7(A)乃至図7(E)参照)。
次に、レジストマスク290をマスクとして用いて、導電性酸化膜241A、導電膜240A、膜245B、および導電膜247Bの一部を選択的に除去し、島状に加工する(図8(A)乃至図8(E)参照)。このようにして、導電性酸化膜241Aから島状の導電性酸化膜241Bが、導電膜240Aから島状の導電膜240Bが、膜245Bから、層245a、および層245bが、導電膜247Bから導電体247a、および導電体247bが、形成される。なお、膜245Bの開口を最小加工寸法とした場合、層245a、および層245bの間の距離は、最小加工寸法となる。
なお、導電性酸化膜241A、導電膜240A、膜245A、および導電膜247Aの除去は、ドライエッチング法や、ウェットエッチング法などを用いて行なうことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
続いて、導電膜240Bをマスクとして酸化膜230A、および酸化膜230Bの一部を選択的に除去する(図9(A)乃至図9(E)参照)。このとき、同時に絶縁体224の一部も除去される場合がある。その後レジストマスクを除去することにより、島状の酸化物230a、および島状の酸化物230bを形成することができる。
なお、酸化膜230Aおよび酸化膜230Bの除去は、ドライエッチング法や、ウェットエッチング法などを用いて行なうことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
続いて、層245a、層245b、導電体247a及び導電体247bをマスクとして、ドライエッチング法を用いることで、導電性酸化膜241B、および導電膜240Bの一部を選択的に除去する。該エッチング工程により、導電性酸化膜241Bを導電性酸化物241aと導電性酸化物241bに、導電膜240Bを導電体240aと導電体240bに分離する(図10(A)乃至図10(E)参照)。
ドライエッチングに使用するガスは、例えば、Cガス、Cガス、Cガス、CFガス、SFガスまたはCHFガスなどを単独または2以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。特に、プラズマによって有機物を生成することができるガスを用いることが好ましい。例えば、Cガス、Cガス、またはCHFガスのいずれか一に、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加したものを使用することが好ましい。
ここで、導電体247a及び導電体247bはハードマスクとして機能し、エッチングの進行に伴って導電体247a及び導電体247bも除去される。
有機物を生成することができるガスを用いて、層245a、層245b、導電体247a及び導電体247bの側面に有機物を付着させながら、導電性酸化膜241B、導電膜240Bをエッチングすることで、導電性酸化物241a及び導電体240a、並びに導電性酸化物241b及び導電体240bの後に酸化物230cと接する側の側面にテーパー形状を形成することができる。
導電性酸化物241a及び導電体240a、並びに導電性酸化物241b及び導電体240bは、トランジスタ200のソース電極およびドレイン電極としての機能を有するので、導電性酸化物241a及び導電体240aと、導電性酸化物241b及び導電体240bの間の距離は、本トランジスタのチャネル長と呼ぶことができる。つまり、膜245Bの開口を最小加工寸法とした場合、層245a、および層245bの間の距離は、最小加工寸法であるため、最小加工寸法より小さなゲート線幅およびチャネル長を形成することができる。
なお、膜245Bの開口の側面が有する角度は、導電膜240Bのエッチング速度と、層245a、および層245bの側面に堆積する有機物の堆積速度の比に応じて制御することができる。例えば、該エッチング速度と有機物の堆積速度の比が1であれば角度は45度とすればよい。
エッチング速度と有機物の堆積速度の比は、エッチングに使用するガスに応じて、適宜エッチング条件を設定すればよい。例えば、エッチングガスとして、Cガスとアルゴンガスの混合ガスを使用して、エッチング装置の高周波電力とエッチング圧力を制御することでエッチング速度と有機物の堆積速度の比を制御することができる。
また、ドライエッチング法により導電性酸化物241a及び導電体240a、並びに導電性酸化物241b及び導電体240bを形成した場合は、露出した酸化物230bにエッチングガスの残留成分などの不純物が付着する場合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付着する場合がある。このため、酸化物230bの露出した表面に付着した不純物を低減することが好ましい。当該不純物の低減は、例えば、フッ化水素酸などを用いた洗浄処理、オゾンなどを用いた洗浄処理、または紫外線などを用いた洗浄処理で行なえばよい。なお、複数の洗浄処理を組み合わせてもよい。
また、酸化性ガスを用いたプラズマ処理を行ってもよい。例えば、亜酸化窒素ガスを用いたプラズマ処理を行う。当該プラズマ処理を行うことで、酸化物230b中のフッ素濃度を低減することができる。また、試料表面の有機物を除去する効果も得られる。
また、露出した酸化物230bに対して、酸素ドープ処理を行ってもよい。また、後述する加熱処理を行ってもよい。
また、例えば、層245a、および層245bをマスクとして加工を行うことで、導電膜240Bと、絶縁体224とのエッチング選択比が比較的高いエッチングガスを用いることができる。従って、絶縁体224の膜厚が薄い構造においても、下方にある配線層まで、オーバーエッチングされることを防止することができる。また、絶縁体224の膜厚を薄くすることで導電体205からの電圧が効率的にかかる為、消費電力が低いトランジスタを提供することができる。
次に、酸化物230a、および酸化物230bに含まれる水または水素などの不純物をさらに低減して、酸化物230a、および酸化物230bを高純度化するために、加熱処理を行うことが好ましい。
また、加熱処理の前に、酸化性ガスを用いたプラズマ処理を行ってもよい。例えば、亜酸化窒素ガスを用いたプラズマ処理を行う。当該プラズマ処理を行うことで、露出した絶縁層中のフッ素濃度を低減することができる。また、試料表面の有機物を除去する効果も得られる。
加熱処理は、例えば、窒素や希ガスなどを含む不活性ガス雰囲気下、酸化性ガス雰囲気下、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で行なう。なお、「酸化性ガス雰囲気」とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また、「不活性ガス雰囲気」とは、前述の酸化性ガスが10ppm未満であり、その他、窒素または希ガスで充填された雰囲気をいう。加熱処理中の圧力に特段の制約はないが、加熱処理は減圧下で行なうことが好ましい。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁体224に含まれる酸素を酸化物230a、および酸化物230b中に拡散させ、該酸化物に含まれる酸素欠損を低減することができる。なお、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は酸化物230a、および酸化物230bの形成後であればいつ行ってもよい。
加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下で行えばよい。処理時間は24時間以内とする。24時間を超える加熱処理は生産性の低下を招くため好ましくない。また、導電体としてCuなどの加熱により拡散しやすい金属を用いている場合、加熱処理温度を410℃以下、好ましくは400℃以下とすればよい。
本実施の形態では、窒素ガス雰囲気中で400℃、1時間の加熱処理を行った後、窒素ガスを酸素ガスに換えて、さらに400℃、1時間の加熱処理を行なう。始めに窒素ガス雰囲気中で加熱処理を行うことにより、酸化物230a、および酸化物230bに含まれる水または水素などの不純物が放出されて、酸化物230a、および酸化物230b中の不純物濃度が低減される。続いて酸素雰囲気中で加熱処理を行うことにより、酸化物230a、および酸化物230b中に酸素が導入される。
また、加熱処理時、導電膜240Bの上面の一部は、層245a、および層245bに覆われているため、上面からの酸化を防ぐことができる。
次に、フォトリソグラフィ法を用いて、絶縁体220、絶縁体222、および絶縁体224に開口を形成する。なお、開口は導電体405b、および導電体407b上に設ける(図11(A)乃至図11(E)参照。)。
次に、後に酸化物230c、および酸化物430となる酸化膜230Cを形成する。本実施の形態では、酸化膜230Cは、酸化膜230Aと同様に、過剰酸素を多く含む酸化物を用いる。酸化膜230Cに過剰酸素を含む酸化物を用いることで、後の加熱処理によって酸化物230bに酸素を供給することができる。
また、酸化物230aと同様に、酸化膜230Cの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁体224、絶縁体222、および絶縁体216に供給され、過剰酸素領域を形成する場合がある。また、絶縁体224、絶縁体222、および絶縁体216中に供給された酸素の一部は、絶縁体224、絶縁体222、および絶縁体216中に残存する水素と反応して水となり、後の加熱処理によって絶縁体224、絶縁体222、および絶縁体216から放出される。よって、絶縁体224、絶縁体222、および絶縁体216中の水素濃度を低減することができる。
なお、酸化膜230Cを形成後に、酸素ドープ処理、または加熱処理の一方、あるいは両方を行ってもよい。加熱処理を行うことで、酸化物230aおよび酸化物230cに含まれる酸素を酸化物230bに供給することができる。酸化物230bに酸素を供給することで、酸化物230b中の酸素欠損を低減することができる。よって、酸化物230bに酸素欠乏型の酸化物半導体を用いる場合は、酸化物230cに過剰酸素を含む酸化物を用いることが好ましい。
酸化膜230Cの一部は、酸化物230bのチャネル形成領域と接する。また、酸化物230bのチャネルが形成される領域の上面および側面は、酸化膜230Cによって覆われる。このようにして、酸化物230bを、酸化物230aと酸化膜230Cで取り囲むことができる。酸化物230bを、酸化物230aと酸化膜230Cで取り囲むことで、後の工程において生じる不純物の酸化物230bへの拡散を抑制することができる。
次に、酸化膜230C上に絶縁膜250Aを形成する(図12(A)乃至図12(E)参照)。本実施の形態では、絶縁膜250AとしてCVD法により酸化窒化シリコンを形成する。なお、絶縁膜250Aは過剰酸素を含む絶縁膜であることが好ましい。また、絶縁膜250Aに酸素ドープ処理を行ってもよい。また、絶縁膜250A形成後に、加熱処理を行ってもよい。
次に、導電膜260A、導電膜260B、導電膜260Cの順に成膜する(図13(A)乃至図13(E)参照。)。本実施の形態では、導電膜260Aとしてスパッタリング法で成膜した金属酸化物を用い、導電膜260Bとして窒化チタンを用い、導電膜260Cとしてタングステンを用いる。導電膜260Aをスパッタリング法を用いて成膜することにより、絶縁膜250Aに酸素を添加して、酸素過剰な状態にできる。よって、絶縁膜250Aから酸化物230bに効果的に酸素を供給することができる。
次に、フォトリソグラフィ法を用いて、絶縁膜250A、導電膜260A、導電膜260B、および導電膜260Cの一部を選択的に除去して、絶縁体250、絶縁体450、導電体260a、導電体260b、導電体260c、導電体460a、導電体460b、および導電体460cを形成する(図14(A)乃至図14(E)参照)。
次に、後の工程で層270及び層470に加工される膜270Aを成膜する(図15(A)乃至図15(E)参照)。膜270Aは、ゲートキャップとして機能し、本実施の形態ではALD法で成膜した酸化アルミニウムを用いる。
以下の工程は、図22および図23に示すフローチャートを参照して説明する。図22に示す工程は、主に絶縁体272および絶縁体274の形成に関わる工程であり、図23に示す工程は、主に絶縁体282および絶縁体284の形成に関わる工程である。上述の通り、トランジスタ200及びトランジスタ400に安定な電気特性と良好な信頼性を付与するにあたって、絶縁体212、絶縁体214、絶縁体272、絶縁体274、絶縁体282、および絶縁体284によって、内部の酸素を外方拡散させずに酸化物230及び酸化物430に供給し、外部の水または水素などの不純物をトランジスタ200及びトランジスタ400に混入させないことが重要である。そこで、図22および図23に示すフローチャートでは、左側に工程(ステップ)を記載し、右側に各工程に係る、水または水素などの不純物、及び酸素の挙動に関わる効果を示している。
次に、フォトリソグラフィ法を用いて、膜270Aの一部を選択的に除去して、層270及び層470を形成する。当該工程は図22に示すフローチャートのステップS01に対応する。このように、導電体260上に層270を形成さすることにより、導電体260の酸化によって周囲の過剰酸素が消費されることを防ぐことができる。
層270及び層470のエッチングは、ドライエッチング法や、ウェットエッチング法などを用いて行なうことができる。本実施の形態では、ドライエッチング法を用いて層270及び層470を形成する。このとき、酸化膜230Cの一部を除去できる場合があるが、導電性酸化物241a、導電性酸化物241b、酸化物230a及び酸化物230bの側面などに酸化膜230Cの残渣が形成されやすい。
次に、層270及び層470をマスクとして、酸化膜230Cをエッチングする(図16(A)乃至図16(E)参照)。当該工程は図22に示すフローチャートのステップS02に対応する。当該工程のエッチング処理は、ウェットエッチングなどで行えばよく、本実施の形態では、リン酸を用いてウェットエッチングを行う。これにより、島状の酸化物230c及び島状の酸化物430が形成される。酸化膜230Cの一部が残渣として残っていた場合でも、これを除去し、導電性酸化物241a、導電性酸化物241b、酸化物230a、酸化物230bの側面を露出させることができる。
次に、加熱処理を行うことが好ましい。当該工程は図22に示すフローチャートのステップS03に対応する。加熱処理は上記の記載を参酌することができる。本実施の形態では、窒素ガス雰囲気中で400℃、1時間の加熱処理を行った後、窒素ガスを酸素ガスに換えて、さらに400℃、1時間の加熱処理を行なう。始めに窒素ガス雰囲気中で加熱処理を行うことにより、酸化物230に含まれる水または水素などの不純物が放出されて、酸化物230中の不純物濃度が低減される。続いて酸素雰囲気中で加熱処理を行うことにより、酸化物230中に酸素が導入される。
次に、複数のチャンバーを有する成膜装置に基板を搬入し、当該成膜装置のチャンバーで加熱処理を行う。当該工程は図22に示すフローチャートのステップS04に対応する。当該加熱処理は、加熱雰囲気などは上記の加熱処理の条件を参酌することができる。例えば、酸素雰囲気中で行うことが好ましく、チャンバーの圧力を1.0×10−8Pa以上1000Pa以下、好ましくは1.0×10−8Pa以上100Pa以下、より好ましくは1.0×10−8Pa以上10Pa以下、さらに好ましくは1.0×10−8Pa以上1Pa以下にする。加熱温度は、100℃以上500℃以下、好ましくは、200℃以上450℃以下とすればよい。また、導電体としてCuなどの加熱により拡散しやすい金属を用いている場合は、好ましくは410℃以下、より好ましくは400℃以下とすればよい。ただし、加熱温度は後述する絶縁体272の成膜時の基板温度よりも高くすることが好ましい。
本実施の形態では、酸素雰囲気中で基板温度を400℃として、5分程度の加熱処理を行う。これにより、絶縁体272の成膜前に吸着水などの水分を除去することができる。特に、酸素雰囲気で加熱処理を行うことにより、酸化物230に酸素欠損を形成することなく、加熱処理を行うことができる。
次に、上記成膜装置の加熱処理を行ったチャンバーとは異なるチャンバーで、スパッタリング法を用いて絶縁体272を成膜する(図17(A)乃至図17(E)参照)。当該工程は図22に示すフローチャートのステップS05に対応する。絶縁体272の成膜は、ステップS04の加熱処理から外気に曝すことなく、連続して行われる。本実施の形態では、絶縁体272の膜厚を、5nm以上100nm以下、好ましくは5nm以上20nm以下、より好ましくは5nm以上10nm以下程度に成膜する。
絶縁体272は、酸素を含む雰囲気でスパッタリング法を用いて成膜することが好ましい。本実施の形態では、絶縁体272として、酸素を含む雰囲気でスパッタリング法を用いて酸化アルミニウム膜を成膜する。これにより、絶縁体272と接する表面(酸化物230aの側面、酸化物230bの側面、絶縁体224の上面など)の近傍に酸素を添加して、酸素過剰な状態にできる。ここで、酸素は、例えば、酸素ラジカルとして添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、又は酸素イオンなどの状態で添加されてもよい。後の工程の熱処理によって、酸素を拡散させて酸化物230bに効果的に酸素を供給することができる。
なお、絶縁体272を成膜する際に、基板加熱を行うことが好ましい。基板加熱は、100℃よりも高く、200℃以下であることが好ましい。より、好ましくは120℃以上150℃以下で行えばよい。基板温度を、100℃よりも高くすることで、酸化物230中の水を除去することができる。また、形成した膜上に、表面吸着水が付着することを防止することができる。また、基板加熱はできるだけ低い温度で行うことが好ましい。低温で成膜することにより、後の加熱処理において、低温で成膜した膜に接する膜中の不純物をゲッタリングする機能が向上する。例えば、絶縁体272を130℃前後で成膜することにより、絶縁体224、酸化物230a、および酸化物230bなどに含まれる水素を、絶縁体272がゲッタリングすることができる。
ステップS04の加熱処理で水または水素などの不純物を除去しても、成膜前に外気に曝してしまうと、再び水または水素などの不純物が酸化物230などに混入するおそれがある。しかし、本実施の形態に示すように、ステップS04の加熱処理から大気に暴露することなく、同一成膜装置で連続して成膜を行うことによって、水または水素などの不純物を混入させずに、絶縁体272でトランジスタ200及びトランジスタ400を覆うことができる。また、ステップS04の加熱処理で水または水素などの不純物が脱離することで形成されたサイトに酸素を添加することで、より多くの酸素を含有することができる。また、マルチチャンバー方式の成膜装置で加熱処理と成膜処理を異なるチャンバーで行うことにより、加熱処理で脱離した水または水素などの不純物の影響を受けずに絶縁体272の成膜を行うことができる。
また、絶縁体272は、水または水素などの不純物が透過しにくい絶縁性材料を用いることが好ましく、本実施の形態では、酸化アルミニウムを用いる。また、スパッタリング法を用いて絶縁体272を成膜することで、絶縁体274より速い成膜速度で成膜でき、絶縁体272と絶縁体274の積層膜の膜厚を生産性よく大きくすることができる。このようにして、水または水素などの不純物に対するバリア性を、生産性よく、向上させることができる。
次に、絶縁体272の上に、ALD法を用いて絶縁体274を成膜する(図18(A)乃至図18(E)参照)。当該工程は図22に示すフローチャートのステップS06に対応する。本実施の形態では、絶縁体274の膜厚を5nm以上20nm以下、好ましくは5nm以上10nm以下、より好ましくは5nm以上7nm以下程度に成膜する。
絶縁体274は、水または水素などの不純物が透過しにくい絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。さらに、絶縁体274をALD法を用いて成膜することで、クラックやピンホールなどが形成されることを抑制し、被覆性良く成膜することができる。絶縁体272及び絶縁体274は凹凸を有する形状の上に成膜されるが、絶縁体274をALD法で成膜することにより、段切れ、クラック、ピンホールなどが形成されることなく、トランジスタ200及びトランジスタ400を絶縁体274で覆うことができる。これにより、水または水素などの不純物に対するバリア性をより顕著に向上させることができる。
このように、トランジスタ200及びトランジスタ400を、絶縁体274、絶縁体272、絶縁体214、および絶縁体212に挟まれる構造とすることによって、酸素を外方拡散させず、絶縁体224、酸化物230、および絶縁体250中に多くの酸素を含有させることができる。さらに、絶縁体274の上方および絶縁体212の下方から水または水素などの不純物が混入するのを防ぎ、絶縁体224、酸化物230、および絶縁体250中の不純物濃度を低減させることができる。
次に、加熱処理を行うことが好ましい。当該工程は図22に示すフローチャートのステップS07に対応する。加熱処理は上記の記載を参酌することができる。本実施の形態では、窒素ガス雰囲気中で400℃、1時間の加熱処理を行う。
当該加熱処理により、ステップS05などで添加し、トランジスタ200において、絶縁体224、絶縁体250などに含まれる酸素を拡散させることができる。これにより、酸化物230a、酸化物230bおよび酸化物230cの酸素欠損を低減することができる。また、トランジスタ400においても、絶縁体224、絶縁体450などに含まれる酸素を拡散させ、酸化物430、特に酸化物430のチャネル形成領域に供給することができる。ここで、絶縁体212、絶縁体214、絶縁体222、絶縁体272によって、酸素がトランジスタ200及びトランジスタ400の上方及び下方に拡散することを防ぐことができ、酸化物230b及び酸化物430に効果的に酸素を供給することができる。
図24に、当該熱処理を行ったときの酸化物230b側面近傍(以下、領域299と呼ぶ。)の水素及び水の状態を模式図に示す。熱処理を行うことによって、絶縁体224、酸化物230a、酸化物230b、導電性酸化物241a、および導電性酸化物241b(図24に図示せず)などに含まれる水素が絶縁体272及び絶縁体274にゲッタリングされ、絶縁体272及び絶縁体274の上方から水として外方拡散されている。このように、絶縁体272及び絶縁体274は、絶縁体224、酸化物230a、および酸化物230bなどに含まれる水素を絶縁体274の外方に水として放出する機能を有しており、これは、絶縁体272及び絶縁体274が触媒と同等の効果を呈するといえる。つまり、絶縁体272及び絶縁体274は触媒効果を有しているということができる。このようにして、さらに、絶縁体272及び絶縁体274、酸化物230a、酸化物230b、導電性酸化物241a、および導電性酸化物241b中の水または水素などの不純物濃度を低減させることができる。
このように、導電性酸化物241a及び導電性酸化物241bの側面に接して絶縁体272を設けることで、捕獲した水素を溜め込むだけでなく、絶縁体274の外に排出することができる。
このようにして、トランジスタ200の活性層として機能する酸化物230b中の酸素欠損を低減し、水または水素などの不純物濃度を低減することで、トランジスタ200の電気特性を安定させ、信頼性を向上させることができる。
なお、ステップS07の加熱処理は、ステップS05で絶縁体272を成膜した後で行ってもよい。また、ステップS05で基板加熱しながら成膜を行った場合、ステップS07の加熱処理を省略できる場合もある。
次に、絶縁体274の上に絶縁体280を成膜する。当該工程は図23に示すフローチャートのステップS11に対応する。本実施の形態では、絶縁体280として、プラズマCVD法を用いて成膜された酸化シリコンを用いる。
次に、絶縁体280にCMP処理を行い、膜表面の凹凸を低減する(図19(A)乃至図19(E)参照)。当該工程は図23に示すフローチャートのステップS12に対応する。
次に、絶縁体216、絶縁体220、絶縁体222、絶縁体224、絶縁体272、絶縁体274及び絶縁体280に、絶縁体214に達する開口480を形成する(図20(A)乃至図20(E)参照)。当該工程は図23に示すフローチャートのステップS13に対応する。なお、図21(A)では、W1−W2方向に伸長された開口480の一部だけが示されているが、開口480はトランジスタ200及びトランジスタ400を囲むように形成される。
ここで、開口480は、半導体装置1000を切り出すダイシングラインまたはスクライブラインの内側に形成することが好ましい。これにより、半導体装置1000を切り出した時も、絶縁体280、絶縁体224、絶縁体216などの側面が、後の工程で形成される絶縁体282及び絶縁体284で封止されたままなので、これらの絶縁体から、水または水素などの不純物が浸入してトランジスタ200及びトランジスタ400に拡散するのを防ぐことができる。なお、ダイシングラインまたはスクライブラインの内側に開口480で囲まれる領域を複数設け、複数の半導体装置を個別に、絶縁体282及び絶縁体284で封止する構造としてもよい。
次に、ステップS04と同様に、複数のチャンバーを有する成膜装置に基板を搬入し、当該成膜装置のチャンバーで加熱処理を行う。当該工程は図23に示すフローチャートのステップS14に対応する。これにより、絶縁体282の成膜前に基板に吸着した水分などの不純物を除去することができる。
次に、ステップS05と同様に、上記成膜装置の加熱処理を行ったチャンバーとは異なるチャンバーで、スパッタリング法を用いて絶縁体282を成膜する。当該工程は図23に示すフローチャートのステップS15に対応する。絶縁体282の成膜は、ステップS14の加熱処理から外気に曝すことなく、連続して行われる。
絶縁体282は、開口480において、絶縁体214の上面と接するように形成される。よって、トランジスタ200およびトランジスタ400を、基板の上下だけでなく、側面方向からも絶縁体282で囲んで封止することができる。これにより、絶縁体282の外側から水または水素などの不純物がトランジスタ200及びトランジスタ400に拡散するのを防ぐことができる。
本実施の形態に示すように、ステップS14の加熱処理から外気に曝すことなく、同一成膜装置で連続して成膜を行うことによって、水または水素などの不純物を混入させずに、絶縁体282でトランジスタ200及びトランジスタ400を覆うことができる。また、ステップS14の加熱処理で水または水素などの不純物が脱離することで形成されたサイトに酸素を添加することで、より多くの酸素を含有させることができる。また、マルチチャンバー方式の成膜装置で加熱処理と成膜処理を異なるチャンバーで行うことにより、加熱処理で脱離した水または水素などの不純物の影響を受けずに絶縁体282の成膜を行うことができる。
次に、絶縁体282の上に、ALD法を用いて絶縁体284を成膜する(図21(A)乃至図21(E)参照)。当該工程は図23に示すフローチャートのステップS16に対応する。
絶縁体284は、水または水素などの不純物が透過しにくい絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。さらに、絶縁体284をALD法を用いて成膜することで、クラックやピンホールなどが形成されることを抑制し、被覆性良く成膜することができる。絶縁体282をALD法で成膜することにより、開口480においても段切れなどを起こさずに、成膜できるので、より、不純物に対するバリア性を向上させることができる。
次に、ステップS07と同様に、加熱処理を行うことが好ましい。当該工程は図23に示すフローチャートのステップS17に対応する。ステップS07と同様に、熱処理を行うことによって、絶縁体280などに含まれる水素を絶縁体282及び絶縁体284がゲッタリングし、絶縁体284の上方から水として外方拡散させることができる。このようにして、絶縁体280に含まれる水または水素などの不純物濃度を低減させることができる。なお、ステップS17の加熱処理は、ステップS15で絶縁体284を成膜した後で行ってもよい。また、ステップS15で基板加熱しながら成膜を行った場合、ステップS17の加熱処理を省略することもできる。
以上の工程により、トランジスタ200、トランジスタ400、および半導体装置1000が形成される。上記の作製方法によって、構造が異なるトランジスタ200とトランジスタ400を、同一基板上にほぼ同じ工程で設けることができる。上記の作製方法によれば、例えば、トランジスタ200を作製した後にトランジスタ400を作製する必要がないため、半導体装置の生産性を高めることができる。
トランジスタ200は酸化物230aと酸化物230cに接する酸化物230bにチャネルが形成される。トランジスタ400は絶縁体224と絶縁体450に接する酸化物430にチャネルが形成される。このため、トランジスタ400はトランジスタ200よりも界面散乱の影響を受けやすい。また、本実施の形態に示す酸化物430の電子親和力は、酸化物230bの電子親和力よりも小さい。よって、トランジスタ400のVthはトランジスタ200のVthよりも大きくすることができ、トランジスタ400のIcutを小さくすることができる。
〔変形例〕
本実施の形態に示す半導体装置は図1に示すものに限られるものではない。例えば、図27に示すような構成としてもよい。
図27に示す半導体装置1000は、開口480が絶縁体216、絶縁体220、絶縁体222、および絶縁体224に形成され、絶縁体272と絶縁体214の上面とが接している点において、図1に示す半導体装置1000と異なる。よって、トランジスタ200及びトランジスタ400が絶縁体212、絶縁体214、絶縁体272及び絶縁体274によって、封止される構造となる。この場合、絶縁体282及び絶縁体284を設けなくても、絶縁体216及び絶縁体224の側面から水または水素などの不純物が混入するのをふせぐことができる。
また、図27に示す半導体装置1000は、層270、絶縁体250、および酸化物230cが、導電体260の端部を越えて延伸し、当該延伸部分で重畳する領域を有し、層270の端部と絶縁体250の端部と酸化物230cの端部は概略一致している点において、図1に示す半導体装置1000と異なる。この構造では、絶縁体272と絶縁体250の側面が接する。これにより、絶縁体272から絶縁体250に酸素を添加することができる。また、絶縁体250に含まれる水または水素などの不純物を絶縁体272にゲッタリングして外方拡散させることができる。
以上のようにして、本発明の一態様は、良好な信頼性を有する半導体装置を提供することができる。または、本発明の一態様は、不純物が低減された酸化物半導体を有する半導体装置を提供することができる。または、本発明の一態様は、酸素欠損が低減された酸化物半導体を有する半導体装置を提供することができる。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態2)
本実施の形態では、半導体装置の一形態を、図28乃至図30を用いて説明する。
[記憶装置]
本発明の一態様である半導体装置を使用した、記憶装置の一例を図28乃至図30に示す。
図28、および図29に示す記憶装置は、トランジスタ400、トランジスタ300、トランジスタ200、および容量素子100を有している。ここで、トランジスタ200とトランジスタ400は実施の形態1に記載したものと同様のトランジスタである。
トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
さらにトランジスタ200のバックゲートに負の電位を印加することで、トランジスタ200のオフ電流をより小さくすることができる。この場合、トランジスタ200のバックゲート電圧を維持できる構成とすることにより、電源の供給なしで長期間の記憶保持が可能となる。
トランジスタ200のバックゲート電圧を、トランジスタ400によって制御する。例えば、トランジスタ400のトップゲート及びバックゲートをソースとダイオード接続し、トランジスタ400のソースとトランジスタ200のバックゲートを接続する構成とする。この構成でトランジスタ200のバックゲートの負電位を保持するとき、トランジスタ400のトップゲートーソース間の電圧および、バックゲートーソース間の電圧は、0Vになる。先の実施の形態に示すように、トランジスタ400のIcutは非常に小さい。よって、この構成とすることにより、トランジスタ200およびトランジスタ400に電源供給をしなくてもトランジスタ200のバックゲートの負電位を長時間維持することができる。これにより、トランジスタ200及びトランジスタ400を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
図28、および図29において、配線3001はトランジスタ300のソースと電気的に接続され、配線3002はトランジスタ300のドレインと電気的に接続されている。また、配線3003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線3004はトランジスタ200のゲートと電気的に接続され、配線3006はトランジスタ200のバックゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線3005は容量素子100の電極の他方と電気的に接続されている。配線3007はトランジスタ400のソースと電気的に接続され、配線3008はトランジスタ400のゲートと電気的に接続され、配線3009はトランジスタ400のバックゲートと電気的に接続され、配線3010はトランジスタ400のドレインと電気的に接続されている。ここで、配線3006、配線3007、配線3008、及び配線3009が電気的に接続されている。
<記憶装置の構成1>
図28、および図29に示す記憶装置は、トランジスタ300のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線3004の電位を、トランジスタ200が導通状態となる電位にして、トランジスタ200を導通状態とする。これにより、配線3003の電位が、トランジスタ300のゲート、および容量素子100の電極の一方と電気的に接続するノードFGに与えられる。即ち、トランジスタ300のゲートには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という。)のどちらかが与えられるものとする。その後、配線3004の電位を、トランジスタ200が非導通状態となる電位にして、トランジスタ200を非導通状態とすることにより、ノードFGに電荷が保持される(保持)。
トランジスタ200のオフ電流が小さい場合、ノードFGの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。配線3001に所定の電位(定電位)を与えた状態で、配線3005に適切な電位(読み出し電位)を与えると、配線3002は、ノードFGに保持された電荷量に応じた電位をとる。これは、トランジスタ300をnチャネル型とすると、トランジスタ300のゲートにHighレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Hは、トランジスタ300のゲートにLowレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Lより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ300を「導通状態」とするために必要な配線3005の電位をいうものとする。したがって、配線3005の電位をVth_HとVth_Lの間の電位Vとすることにより、ノードFGに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードFGにHighレベル電荷が与えられていた場合には、配線3005の電位がV(>Vth_H)となれば、トランジスタ300は「導通状態」となる。一方、ノードFGにLowレベル電荷が与えられていた場合には、配線3005の電位がV(<Vth_L)となっても、トランジスタ300は「非導通状態」のままである。このため、配線3002の電位を判別することで、ノードFGに保持されている情報を読み出すことができる。
また、図28、および図29に示す記憶装置をマトリクス状に配置することで、メモリセルアレイを構成することができる。
メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、メモリセルアレイがNOR型の構成の場合、情報を読み出さないメモリセルのトランジスタ300を非導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードFGに与えられた電荷によらずトランジスタ300が「非導通状態」となるような電位、つまり、Vth_Hより低い電位を、情報を読み出さないメモリセルと接続される配線3005に与えればよい。または、例えば、メモリセルアレイがNAND型の構成の場合、情報を読み出さないメモリセルのトランジスタ300を導通状態にすることで、所望のメモリセルの情報をのみ読み出すことができる。この場合、ノードFGに与えられた電荷によらずトランジスタ300が「導通状態」となるような電位、つまり、Vth_Lより高い電位を、情報を読み出さないメモリセルと接続される配線3005に与えればよい。
<記憶装置の構成2>
図28、および図29に示す記憶装置は、トランジスタ300を有さない構成としてもよい。トランジスタ300を有さない場合も、先に述べた記憶装置と同様の動作により情報の書き込みおよび保持動作が可能である。
例えば、トランジスタ300を有さない場合における、情報の読み出しについて説明する。トランジスタ200が導通状態になると、浮遊状態である配線3003と容量素子100とが導通し、配線3003と容量素子100の間で電荷が再分配される。その結果、配線3003の電位が変化する。配線3003の電位の変化量は、容量素子100の電極の一方の電位(または容量素子100に蓄積された電荷)によって、異なる値をとる。
例えば、容量素子100の電極の一方の電位をV、容量素子100の容量をC、配線3003が有する容量成分をCB、電荷が再分配される前の配線3003の電位をVB0とすると、電荷が再分配された後の配線3003の電位は、(CB×VB0+CV)/(CB+C)となる。したがって、メモリセルの状態として、容量素子100の電極の一方の電位がV1とV0(V1>V0)の2つの状態をとるとすると、電位V1を保持している場合の配線3003の電位(=(CB×VB0+CV1)/(CB+C))は、電位V0を保持している場合の配線3003の電位(=(CB×VB0+CV0)/(CB+C))よりも高くなることがわかる。
そして、配線3003の電位を所定の電位と比較することで、情報を読み出すことができる。
本構成とする場合、例えば、メモリセルを駆動させるための駆動回路にシリコンが適用されたトランジスタを用い、トランジスタ200として、酸化物半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した記憶装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い記憶装置を実現することができる。また、電力の供給がない場合(ただし、電位は固定されていることが好ましい)であっても、長期にわたって記憶内容を保持することが可能である。
また、該記憶装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る記憶装置は、従来の不揮発性メモリとは異なり書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
<記憶装置の構造1>
本発明の一態様の記憶装置の一例を、図28に示す。記憶装置は、トランジスタ400、トランジスタ300、トランジスタ200、容量素子100を有する。トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。
トランジスタ300は、基板311上に設けられ、導電体316、絶縁体314、基板311の一部からなる半導体領域312、およびソース領域またはドレイン領域として機能する低抵抗領域318a、および低抵抗領域318bを有する。
トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
半導体領域312のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域318a、および低抵抗領域318bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことがより好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。
低抵抗領域318a、および低抵抗領域318bは、半導体領域312に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。
ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図28、および図29に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。また、<記憶装置の構成2>に示す構成とする場合、トランジスタ300を設けなくともよい。
トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。
絶縁体320、絶縁体322、絶縁体324、および絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるためにCMP法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体324には、基板311、またはトランジスタ300などから、トランジスタ200及びトランジスタ400が設けられる領域に、水または水素などの不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。ここで、バリア性とは、水または水素などの不純物の拡散を抑制する機能とする。例えば、350℃または400℃の雰囲気下において、バリア性を有する膜中の一時間当たりの水素の拡散距離が50nm以下であればよい。好ましくは、350℃または400℃の雰囲気下において、バリア性を有する膜中における一時間当たりの水素の拡散距離が30nm以下、さらに好ましくは20nm以下であるとよい。
水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200及びトランジスタ400と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、TDSなどを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、50℃から500℃の範囲において、水素分子に換算した脱離量が、絶縁体324の面積当たりに換算して、2×1015molecules/cm以下、好ましくは1×1015molecules/cm以下、より好ましくは5×1014molecules/cm以下であればよい。
なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体324の比誘電率は、絶縁体326の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ200と電気的に接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線として機能を有する。また、後述するが、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線(導電体328、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図28において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線として機能を有する。なお導電体356は、導電体328、および導電体330と同様の材料を用いて設けることができる。
なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200及びトランジスタ400とは、バリア層により分離することができ、トランジスタ300からトランジスタ200及びトランジスタ400への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。
絶縁体354上には、絶縁体358、絶縁体210、絶縁体212、絶縁体214、および絶縁体216が、順に積層して設けられている。絶縁体358、絶縁体210、絶縁体212、絶縁体214、および絶縁体216のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体358、絶縁体212、および絶縁体214には、例えば、基板311、またはトランジスタ300を設ける領域などから、トランジスタ200及びトランジスタ400を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体324と同様の材料を用いることができる。
また、水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200及びトランジスタ400と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体212、および絶縁体214には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水または水素などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水または水素などの不純物のトランジスタ200及びトランジスタ400への混入を防止することができる。また、トランジスタ200を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ200及びトランジスタ400に対する保護膜として用いることに適している。
また、例えば、絶縁体210、および絶縁体216には、絶縁体320と同様の材料を用いることができる。また、当該絶縁体に、比較的誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体216として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体358、絶縁体210、絶縁体212、絶縁体214、および絶縁体216には、導電体218、及びトランジスタ200及びトランジスタ400を構成する導電体(導電体205、導電体405、導電体403、および導電体407)等が埋め込まれている。なお、導電体218は、容量素子100、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。導電体218は、導電体328、および導電体330と同様の材料を用いて設けることができる。
特に、絶縁体358、絶縁体212、および絶縁体214と接する領域の導電体218は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ200とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ300からトランジスタ200及びトランジスタ400への水素の拡散を抑制することができる。
絶縁体216の上方には、トランジスタ200及びトランジスタ400が設けられている。なお、トランジスタ200及びトランジスタ400は、実施の形態1で説明したトランジスタ200及びトランジスタ400を用いることが好ましい。
トランジスタ200及びトランジスタ400の上方には、絶縁体110を設ける。絶縁体110は、絶縁体320と同様の材料を用いることができる。また、当該絶縁体に、比較的誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体110として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体220、絶縁体222、絶縁体224、絶縁体272、絶縁体274、および絶縁体110には、導電体285等が埋め込まれている。
導電体285は、容量素子100、トランジスタ200、またはトランジスタ300と電気的に接続するプラグ、または配線として機能を有する。導電体285は、導電体328、および導電体330と同様の材料を用いて設けることができる。
例えば、導電体285を積層構造として設ける場合、酸化しにくい(耐酸化性が高い)導電体を含むことが好ましい。特に、過剰酸素領域を有する絶縁体224と接する領域に、耐酸化性が高い導電体を設けることが好ましい。当該構成により、絶縁体224から過剰な酸素を、導電体285が吸収することを抑制することができる。また、導電体285は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、過剰酸素領域を有する絶縁体224と接する領域に、水または水素などの不純物に対するバリア性を有する導電体を設けることで、導電体285中の不純物、および導電体285の一部の拡散や、外部からの不純物の拡散経路となることを抑制することができる。
また、絶縁体110、および導電体285上に、導電体287、および容量素子100などを設ける。なお、容量素子100は、導電体112と、絶縁体130、絶縁体132、絶縁体134、および導電体116とを有する。導電体112、および導電体116は、容量素子100の電極として機能を有し、絶縁体130、絶縁体132、および絶縁体134は容量素子100の誘電体として機能を有する。
導電体287は、容量素子100、トランジスタ200、またはトランジスタ300と電気的に接続するプラグ、または配線として機能を有する。また、導電体112は、容量素子100の電極の一方として機能を有する。なお、導電体287、および導電体112は、同時に形成することができる。
導電体287、および導電体112には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
絶縁体130、絶縁体132および絶縁体134は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体132に、酸化アルミニウムなどの高誘電率(high−k)材料を用いた場合、容量素子100は、単位面積当たりの容量を大きくすることができる。また、絶縁体130、および絶縁体134には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。絶縁耐力が大きい絶縁体により、高誘電体を挟むことで、容量素子100の静電破壊を抑制し、かつ容量の大きな容量素子とすることができる。
また、導電体116は、絶縁体130、絶縁体132および絶縁体134を介して、導電体112の側面、および上面を覆うように設ける。当該構成により、導電体112の側面は、絶縁体を介して、導電体116に包まれる。当該構成とすることで、導電体112の側面でも容量が形成されるため、容量素子の投影面積当たりの容量を増加させることができる。従って、記憶装置の小面積化、高集積化、および微細化が可能となる。
なお、導電体116は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるCuやAl等を用いればよい。
導電体116、および絶縁体134上には、絶縁体150が設けられている。絶縁体150は、絶縁体320と同様の材料を用いて設けることができる。また、絶縁体150は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた記憶装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された記憶装置を提供することができる。
<変形例1>
記憶装置の変形例の一例を、図29に示す。図29は、図28と、トランジスタ300の構成、および絶縁体272、および絶縁体274の形状などが異なる。
図29に示すトランジスタ300はチャネルが形成される半導体領域312(基板311の一部)が凸形状を有する。また、半導体領域312の側面および上面を、絶縁体314を介して、導電体316が覆うように設けられている。なお、導電体316は仕事関数を調整する材料を用いてもよい。このようなトランジスタ300は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。
当該構成のトランジスタ300と、トランジスタ200を組み合わせて用いることで、小面積化、高集積化、微細化が可能となる。
また、図29に示すように、絶縁体220、および絶縁体222は、必ずしも設けなくともよい。当該構成とすることで、生産性を高くすることができる。
また、図29に示すように、絶縁体216および絶縁体224に形成された開口において、絶縁体272の下面と絶縁体214の上面が接する構成としてもよい。
以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた記憶装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された記憶装置を提供することができる。
<変形例2>
また、本実施の形態の変形例の一例を、図30に示す。図30は、図28に示す記憶装置を、マトリクス状に配置した場合における、行の一部を抜き出した断面図である。
図30には、トランジスタ300、トランジスタ200、および容量素子100を有する記憶装置と、トランジスタ301、トランジスタ201、および容量素子101を有する記憶装置とが、同じ行に配置されている。
図30に示すように、複数個のトランジスタ(図ではトランジスタ200、およびトランジスタ201)、および過剰酸素領域を含む絶縁体224を、絶縁体212、および絶縁体214の積層構造と、絶縁体282、および絶縁体284の積層構造により包み込む構成としてもよい。その際、トランジスタ300、またはトランジスタ301と、容量素子100、または容量素子101と、を接続する貫通電極と、トランジスタ200、またはトランジスタ201との間で、絶縁体212、および絶縁体214と、絶縁体282、および絶縁体284とが積層構造となることが好ましい。
なお、絶縁体216、絶縁体220、絶縁体222、絶縁体224、絶縁体272、絶縁体274、および絶縁体280に設ける開口は、実施の形態1で説明した開口480と同時に設けることができる。
従って、絶縁体224、トランジスタ200、およびトランジスタ201から放出された酸素が、容量素子100、容量素子101、またはトランジスタ300、トランジスタ301が形成されている層へ拡散することを抑制することができる。または、絶縁体282よりも上方の層、および絶縁体214よりも下方の層から、水または水素などの不純物が、トランジスタ200、またはトランジスタ201へ、拡散することを抑制することができる。
つまり、絶縁体224の過剰酸素領域から酸素を、効率的にトランジスタ200、およびトランジスタ201におけるチャネルが形成される酸化物に供給でき、酸素欠損を低減することができる。また、トランジスタ200におけるチャネルが形成される酸化物が不純物により、酸素欠損が形成されることを防止することができる。よって、トランジスタ200、およびトランジスタ201におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ200、およびトランジスタ201の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、酸化シリコン膜上にIn−Ga−Zn酸化物膜(以下、IGZO膜と呼ぶ。)、In−Sn−Si酸化物膜(以下、ITSO膜と呼ぶ。)及び窒化タンタル膜を積層した試料1Aと、試料1AのITSO膜をIn−Zn酸化物膜(以下、インジウム亜鉛酸化物膜と呼ぶ。)に代えた試料1Bを作製し、SSDP(Substrate Side Depth Profile)−SIMS分析を行って、水素濃度を評価した結果について説明する。
以下に、SSDP−SIMS分析に用いた試料1A及び試料1Bの作製方法について説明する。
まず、試料1A及び試料1Bで、シリコンウェハを熱酸化し、シリコンウェハ表面に膜厚100nmとなるように酸化シリコン膜を形成した。熱酸化の条件は基板温度950℃で、熱酸化の雰囲気は、3体積%HClを含む酸素雰囲気とした。
次に、試料1A及び試料1Bで、DCスパッタリング法を用いて膜厚100nmとなるように、IGZO膜を成膜した。なお、IGZO膜の成膜には、In:Ga:Zn=4:2:4.1[原子数比]ターゲットを用いた。また、成膜ガスとしてアルゴンガス40sccmおよび酸素ガス5sccmを用い、成膜圧力を0.7Pa(キヤノンアネルバ製ミニチュアゲージMG−2によって計測した。)とし、成膜電力を500Wとし、基板温度を130℃とし、ターゲット−基板間距離を60mmとした。
次に、試料1Aで、DCスパッタリング法を用いて膜厚100nmとなるように、ITSO膜を成膜した。なお、ITSO膜の成膜には、In:SnO:SiO=85:10:5[wt%]ターゲットを用いた。また、成膜ガスとしてアルゴンガス50sccmおよび酸素ガス3sccmを用い、成膜圧力を0.4Paとし、成膜電力を500Wとし、基板温度を室温とし、ターゲット−基板間距離を170mmとした。
また、試料1Bで、DCスパッタリング法を用いて膜厚100nmとなるように、インジウム亜鉛酸化物膜を成膜した。なお、インジウム亜鉛酸化物膜の成膜には、In:ZnO=89.7:10.7[wt%]ターゲットを用いた。また、成膜ガスとしてアルゴンガス50sccmおよび酸素ガス3sccmを用い、成膜圧力を0.4Paとし、成膜電力を500Wとし、基板温度を室温とし、ターゲット−基板間距離を170mmとした。
次に、試料1A及び試料1Bで、DCスパッタリング法を用いて膜厚30nmとなるように、窒化タンタル膜を成膜した。なお、窒化タンタル膜の成膜には、Taターゲットを用いた。また、成膜ガスとしてアルゴンガス50sccmおよび窒素ガス10sccmを用い、成膜圧力を0.6Paとし、成膜電力を1000Wとし、基板温度を室温とし、ターゲット−基板間距離を60mmとした。
以上のようにして作製した試料1A及び試料1Bに、SSDP−SIMS分析を行って水素を検出した結果を図31(A)(B)に示す。図31(A)は試料1Aの水素濃度を示し、図31(B)は試料1Bの水素濃度を示す。図31(A)(B)で横軸は深さ[nm]をとり、縦軸は水素の濃度[atoms/cm]をとる。また、水素濃度1.0×1018atoms/cm近傍の長破線は、SIMS分析装置のバックグラウンドレベルを示す。試料1A及び試料1BのSSDP−SIMS分析は、シリコンウェハ側から試料を掘り進めて行った。また、試料1A及び試料1BのSSDP−SIMS分析は、IGZO膜を定量してIGZO膜の水素濃度を換算した。なお、SIMS分析は、アルバック・ファイ社製四重極型質量分析装置(ADEPT1010特型)を用いた。
図31(A)に示すように、試料1AのIGZO膜中の水素は、バックグラウンドレベルまで低下している。また、同様に、図31(B)に示すように、試料1BのIGZO膜中の水素も、バックグラウンドレベルまで低下している。
以上より、IGZO膜に接して、ITSO膜またはインジウム亜鉛酸化物膜を設けることにより、IGZO膜中の水素がITSO膜またはインジウム亜鉛酸化物膜にゲッタリングされることが示唆された。
また、本実施例では、試料1A及び試料1Bが作製されてから、SSDP−SIMS分析が行われるまで、6日間の間隔があった。この間、ITSO膜またはインジウム亜鉛酸化物膜が、IGZO膜中および近傍の水素をゲッタリングし、IGZO膜に水素が浸入することを防いでいたことを示唆している。このことから、IGZO膜に接して、ITSO膜またはインジウム亜鉛酸化物膜を設けることにより、半導体装置作製後の長期信頼性の向上を図ることができると考えられる。
100 容量素子
101 容量素子
110 絶縁体
112 導電体
116 導電体
130 絶縁体
132 絶縁体
134 絶縁体
150 絶縁体
200 トランジスタ
201 トランジスタ
205 導電体
205a 導電体
205b 導電体
207 導電体
207a 導電体
207b 導電体
210 絶縁体
212 絶縁体
214 絶縁体
216 絶縁体
218 導電体
220 絶縁体
222 絶縁体
224 絶縁体
230 酸化物
230a 酸化物
230A 酸化膜
230b 酸化物
230B 酸化膜
230c 酸化物
230C 酸化膜
240 導電体
240a 導電体
240A 導電膜
240b 導電体
240B 導電膜
241 導電性酸化物
241a 導電性酸化物
241A 導電性酸化膜
241b 導電性酸化物
241B 導電性酸化膜
245 層
245a 層
245A 膜
245b 層
245B 膜
247a 導電体
247A 導電膜
247b 導電体
247B 導電膜
250 絶縁体
250A 絶縁膜
260 導電体
260a 導電体
260A 導電膜
260b 導電体
260B 導電膜
260c 導電体
260C 導電膜
270 層
270A 膜
272 絶縁体
274 絶縁体
280 絶縁体
282 絶縁体
284 絶縁体
285 導電体
287 導電体
290 レジストマスク
299 領域
300 トランジスタ
301 トランジスタ
311 基板
312 半導体領域
314 絶縁体
316 導電体
318a 低抵抗領域
318b 低抵抗領域
320 絶縁体
322 絶縁体
324 絶縁体
326 絶縁体
328 導電体
330 導電体
350 絶縁体
352 絶縁体
354 絶縁体
356 導電体
358 絶縁体
400 トランジスタ
403 導電体
403a 導電体
403b 導電体
405 導電体
405a 導電体
405b 導電体
407 導電体
407a 導電体
407b 導電体
430 酸化物
450 絶縁体
460 導電体
460a 導電体
460b 導電体
460c 導電体
470 層
480 開口
1000 半導体装置
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3006 配線
3007 配線
3008 配線
3009 配線
3010 配線

Claims (14)

  1. 第1のバリア絶縁膜と、
    前記第1のバリア絶縁膜の上に配置された第1のゲート電極と、
    前記第1のゲート電極の上に配置された第1のゲート絶縁膜と、
    前記第1のゲート絶縁膜の上に配置された酸化物半導体膜と、
    前記酸化物半導体膜の上に、離して配置されたソース電極及びドレイン電極と、
    前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極の上に配置された第2のゲート絶縁膜と、
    前記第2のゲート絶縁膜の上に、少なくとも一部が前記ソース電極と前記ドレイン電極の間の領域と重なるように配置された第2のゲート電極と、
    前記酸化物半導体膜、前記ソース電極、前記ドレイン電極、前記第2のゲート電極、及び前記第2のゲート絶縁膜を覆って、前記酸化物半導体膜の側面、前記ソース電極の側面、前記ドレイン電極の側面及び前記第1のゲート絶縁膜の上面に接して配置された第2のバリア絶縁膜と、
    前記第2のバリア絶縁膜の上に配置された第3のバリア絶縁膜と、を有し、
    前記第1のバリア絶縁膜、前記第2のバリア絶縁膜及び前記第3のバリア絶縁膜は、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜より、水素、水及び酸素の透過性が低く、
    前記第3のバリア絶縁膜は、前記第2のバリア絶縁膜より膜厚が薄く、
    前記ソース電極及び前記ドレイン電極は積層構造であり、前記ソース電極及び前記ドレイン電極の前記酸化物半導体膜と接する層は、導電性酸化物膜を有し、
    前記導電性酸化物膜は、前記酸化物半導体膜より酸素欠損量が多いことを特徴とする半導体装置。
  2. 第1の絶縁体と、
    前記第1の絶縁体の上に配置された第2の絶縁体と、
    前記第2の絶縁体の上に配置された第1の導電体と、
    前記第1の導電体の上に配置された第3の絶縁体と、
    前記第3の絶縁体の上に配置された第1の酸化物と、
    前記第1の酸化物の上に配置された第2の酸化物と、
    前記第2の酸化物の上に、離して配置された第1の導電性酸化物及び第2の導電性酸化物と、
    前記第1の導電性酸化物の上に配置された第2の導電体と、
    前記第2の導電性酸化物の上に配置された第3の導電体と、
    前記第2の酸化物、前記第1の導電性酸化物、前記第2の導電性酸化物、前記第2の導電体及び前記第3の導電体の上に配置され、前記第2の酸化物の上面と、前記第2の酸化物の側面と、前記第1の酸化物の側面と、前記第3の絶縁体の上面と接する第3の酸化物と、
    前記第3の酸化物の上に配置された第4の絶縁体と、
    前記第4の絶縁体の上に、少なくとも一部が前記第2の導電体と前記第3の導電体の間の領域と重なるように配置された第4の導電体と、
    前記第1乃至第3の酸化物、前記第1の導電性酸化物、前記第2の導電性酸化物、前記第2乃至第4の導電体、及び前記第4の絶縁体を覆って、前記第1の導電性酸化物の側面、前記第2の導電性酸化物の側面、前記第2の酸化物の側面及び前記第3の絶縁体の上面に接して配置された第5の絶縁体と、
    前記第5の絶縁体の上に配置された第6の絶縁体と、を有し、
    前記第1の絶縁体、前記第2の絶縁体、前記第5の絶縁体及び前記第6の絶縁体は、前記第3の絶縁体及び前記第4の絶縁体より、水素、水及び酸素の透過性が低く、
    前記第1の絶縁体は、前記第2の絶縁体より膜厚が薄く、
    前記第6の絶縁体は、前記第5の絶縁体より膜厚が薄く、
    前記第1の導電性酸化物及び前記第2の導電性酸化物は、前記第2の酸化物より酸素欠損量が多いことを特徴とする半導体装置。
  3. 請求項2において、
    さらに前記第4の導電体の上面に接して配置された第7の絶縁体を有し、
    前記第7の絶縁体は、前記第3の絶縁体及び前記第4の絶縁体より、酸素の透過性が低いことを特徴とする半導体装置。
  4. 請求項2または3において、
    さらに前記第2の導電体の上面に接して配置された第8の絶縁体と、
    前記第3の導電体の上面に接して配置された第9の絶縁体と、を有し、
    前記第8の絶縁体及び前記第9の絶縁体は、前記第3の絶縁体及び前記第4の絶縁体より、酸素の透過性が低いことを特徴とする半導体装置。
  5. 請求項4において、
    前記第8の絶縁体及び前記第9の絶縁体は、酸素と、アルミニウムを含むことを特徴とする半導体装置。
  6. 請求項2乃至5のいずれか一項において、
    さらに前記第6の絶縁体の上に配置された第10の絶縁体と、
    前記第10の絶縁体の上に配置された第11の絶縁体と、
    前記第11の絶縁体の上に配置された第12の絶縁体と、を有し、
    前記第3の絶縁体、前記第5の絶縁体、前記第6の絶縁体及び前記第10の絶縁体は、前記第2の絶縁体に達する開口を有し、前記第11の絶縁体は、当該開口を介して前記第2の絶縁体の上面に接し、
    前記開口は、前記第2の酸化物より外側を囲むように設けられ、
    前記第11の絶縁体及び前記第12の絶縁体は、前記第10の絶縁体より、水素、水及び酸素の透過性が低く、
    前記第12の絶縁体は、前記第11の絶縁体より膜厚が薄いことを特徴とする半導体装置。
  7. 請求項2乃至6のいずれか一項において、
    前記第1の導電性酸化物及び前記第2の導電性酸化物は、インジウムを含むことを特徴とする半導体装置。
  8. 請求項7において、
    前記第1の導電性酸化物及び前記第2の導電性酸化物に含まれるインジウムの密度は、前記第2の酸化物に含まれるインジウムの密度より大きいことを特徴とする半導体装置。
  9. 請求項7または8のいずれかにおいて、
    前記第1の導電性酸化物及び前記第2の導電性酸化物が亜鉛を含むことを特徴とする半導体装置。
  10. 請求項7または8のいずれかにおいて、
    前記第1の導電性酸化物及び前記第2の導電性酸化物が錫及びシリコンを含むことを特徴とする半導体装置。
  11. 請求項2乃至10のいずれか一項において、
    前記第1乃至第3の酸化物は、Inと、M(MはAl、Ga、Y、またはSn)と、Znとを含むことを特徴とする半導体装置。
  12. 請求項2乃至11のいずれか一項において、
    前記第3の絶縁体及び前記第4の絶縁体は、酸素と、シリコンを含むことを特徴とする半導体装置。
  13. 請求項2乃至12のいずれか一項において、
    前記第1の絶縁体、前記第2の絶縁体、前記第5の絶縁体及び前記第6の絶縁体は、酸素と、アルミニウムを含むことを特徴とする半導体装置。
  14. 第1のバリア絶縁膜と、
    前記第1のバリア絶縁膜の上に配置された第1のゲート電極と、
    前記第1のゲート電極の上に配置された第1のゲート絶縁膜と、
    前記第1のゲート絶縁膜の上に配置された酸化物半導体膜と、
    前記酸化物半導体膜の上に、離して配置されたソース電極及びドレイン電極と、
    前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極の上に配置された第2のゲート絶縁膜と、
    前記第2のゲート絶縁膜の上に、少なくとも一部が前記ソース電極と前記ドレイン電極の間の領域と重なるように配置された第2のゲート電極と、
    前記酸化物半導体膜、前記ソース電極、前記ドレイン電極、前記第2のゲート電極、及び前記第2のゲート絶縁膜を覆って、前記酸化物半導体膜の側面、前記ソース電極の側面、前記ドレイン電極の側面及び前記第1のゲート絶縁膜の上面に接して配置された第2のバリア絶縁膜と、を有し、
    前記第1のバリア絶縁膜、前記第2のバリア絶縁膜は酸素とアルミニウムを有し、
    前記ソース電極及び前記ドレイン電極は積層構造であり、前記ソース電極及び前記ドレイン電極の前記酸化物半導体膜と接する層は、導電性酸化物膜を有し、
    前記導電性酸化物膜は、前記酸化物半導体膜より酸素欠損量が多いことを特徴とする半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019092541A1 (ja) * 2017-11-09 2019-05-16 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019130162A1 (ja) * 2017-12-27 2019-07-04 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019186331A1 (ja) * 2018-03-29 2019-10-03 株式会社半導体エネルギー研究所 半導体装置
WO2019197946A1 (ja) * 2018-04-12 2019-10-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020008296A1 (ja) * 2018-07-06 2020-01-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020136467A1 (ja) * 2018-12-28 2020-07-02 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020170082A1 (ja) * 2019-02-22 2020-08-27 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JPWO2020084400A1 (ja) * 2018-10-26 2021-11-18 株式会社半導体エネルギー研究所 金属酸化物の作製方法、半導体装置の作製方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160114511A (ko) * 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10868045B2 (en) * 2015-12-11 2020-12-15 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
KR20190032414A (ko) * 2016-07-26 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9978879B2 (en) 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2018138619A1 (en) 2017-01-30 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2018211352A1 (en) 2017-05-18 2018-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
JP7472100B2 (ja) * 2019-03-15 2024-04-22 株式会社半導体エネルギー研究所 半導体装置
US11121263B2 (en) * 2019-08-27 2021-09-14 Apple Inc. Hydrogen trap layer for display device and the same
JPWO2021260483A1 (ja) 2020-06-26 2021-12-30
EP4020588A1 (en) * 2020-12-28 2022-06-29 IMEC vzw Method for processing a fet device
US11615959B2 (en) * 2021-08-31 2023-03-28 Hestia Power Shanghai Technology Inc. Silicon carbide semiconductor device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015187902A (ja) * 2013-12-27 2015-10-29 株式会社半導体エネルギー研究所 半導体装置およびその駆動方法
JP2015213164A (ja) * 2014-04-18 2015-11-26 株式会社半導体エネルギー研究所 半導体装置及び電子機器

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
KR101293262B1 (ko) 2009-10-30 2013-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101747158B1 (ko) 2009-11-06 2017-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US9287405B2 (en) 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6168795B2 (ja) 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW202422663A (zh) 2012-09-14 2024-06-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN105190902B (zh) 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
US9960280B2 (en) 2013-12-26 2018-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002971B2 (en) 2014-07-03 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
CN107408579B (zh) 2015-03-03 2021-04-02 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US10002970B2 (en) 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
CN114695562A (zh) 2015-05-22 2022-07-01 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10115741B2 (en) * 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10014325B2 (en) 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9882064B2 (en) 2016-03-10 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Transistor and electronic device
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
KR102320483B1 (ko) 2016-04-08 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6968567B2 (ja) 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20180134919A (ko) 2016-04-22 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015187902A (ja) * 2013-12-27 2015-10-29 株式会社半導体エネルギー研究所 半導体装置およびその駆動方法
JP2015213164A (ja) * 2014-04-18 2015-11-26 株式会社半導体エネルギー研究所 半導体装置及び電子機器

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019092541A1 (ja) * 2017-11-09 2019-05-16 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7200121B2 (ja) 2017-11-09 2023-01-06 株式会社半導体エネルギー研究所 半導体装置
US11211467B2 (en) 2017-11-09 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JPWO2019092541A1 (ja) * 2017-11-09 2020-11-19 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019130162A1 (ja) * 2017-12-27 2019-07-04 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11205664B2 (en) 2017-12-27 2021-12-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JPWO2019130162A1 (ja) * 2017-12-27 2021-01-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019186331A1 (ja) * 2018-03-29 2019-10-03 株式会社半導体エネルギー研究所 半導体装置
US11257960B2 (en) 2018-03-29 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPWO2019186331A1 (ja) * 2018-03-29 2021-03-18 株式会社半導体エネルギー研究所 半導体装置
JPWO2019197946A1 (ja) * 2018-04-12 2021-04-22 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11894397B2 (en) 2018-04-12 2024-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method of semiconductor device
US11355530B2 (en) 2018-04-12 2022-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method of semiconductor device
WO2019197946A1 (ja) * 2018-04-12 2019-10-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JPWO2020008296A1 (ja) * 2018-07-06 2021-07-15 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11955562B2 (en) 2018-07-06 2024-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102714734B1 (ko) 2018-07-06 2024-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2020008296A1 (ja) * 2018-07-06 2020-01-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11424369B2 (en) 2018-07-06 2022-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP7317010B2 (ja) 2018-07-06 2023-07-28 株式会社半導体エネルギー研究所 半導体装置
JPWO2020084400A1 (ja) * 2018-10-26 2021-11-18 株式会社半導体エネルギー研究所 金属酸化物の作製方法、半導体装置の作製方法
JP7508374B2 (ja) 2018-12-28 2024-07-01 株式会社半導体エネルギー研究所 半導体装置
WO2020136467A1 (ja) * 2018-12-28 2020-07-02 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2020170082A1 (ja) * 2019-02-22 2020-08-27 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

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US20170309752A1 (en) 2017-10-26
US10032918B2 (en) 2018-07-24

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