JP2015187902A - 半導体装置およびその駆動方法 - Google Patents

Abstract

【課題】多値のデータの書き込みと読み出しを行うことのできる新規な半導体装置を提供する。
【解決手段】第１のデータを、第１のトランジスタ１１１を介して第５のトランジスタ１１５のゲートに与え、第１のトランジスタ１１１をオフ状態にし、第２のデータを、第２のトランジスタ１１２を介して容量素子１１６の第２の電極に与えることで第１のデータを第３のデータに変換し、容量素子１１６の第２の電極を電気的に浮遊状態にすることでデータの書き込みを行う。容量素子１１６の第２の電極は、第３のトランジスタ１１３を介してＧＮＤに接続され初期化される。また、ビット線ＢＬの電位を、第４のトランジスタ１１４及び第５のトランジスタ１１５を介して、充電又は放電することで読み出し動作を行う。第１〜第３のトランジスタは酸化物半導体トランジスタを用いることが好ましい。
【選択図】図１

Description

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。

シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタと、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。

近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められている。そうした中で、前述した特許文献１に記載の半導体装置では、多値のデータを記憶し、該データを読み出す構成について開示している。

特開２０１２−２５６４００号公報

例えば、特許文献１に記載の半導体装置では、１つのトランジスタを用いて、多値データの書き込みを行っているが、多値データのビット数が増えると、それぞれのデータに対応する電位と電位の差が小さくなり、データを読み出す際の電位の判定が難しくなり、誤った値を読み出す可能性がある。

本発明の一態様は、新規な半導体装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる半導体装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる半導体装置の駆動方法を提供することを課題の一とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一態様は、第１乃至第５のトランジスタと、第１及び第２のノードと、容量素子と、ビット線と、電源線と、を有する半導体装置である。第１のノードは、第１のトランジスタを介して、Ｍビットからなる第１のデータが与えられる（Ｍは１以上の自然数）。第１のノードは、容量素子の第１の電極に電気的に接続される。第１のノードは、第５のトランジスタのゲートに電気的に接続される。第２のノードは、第２のトランジスタを介して、Ｎビットからなる第２のデータが与えられる（Ｎは１以上の自然数）。第２のノードは、第３のトランジスタを介して、第１の電位が与えられる。第２のノードは、容量素子の第２の電極に電気的に接続される。第５のトランジスタのソース及びドレインの一方は、電源線に電気的に接続される。第５のトランジスタのソース及びドレインの他方は、第４のトランジスタを介して、ビット線に電気的に接続される。上記半導体装置は、Ｍ＋Ｎビットのデータの書き込み動作と読み出し動作が可能である。

上記態様において、第１乃至第３のトランジスタは、半導体層に酸化物半導体を有することが好ましい。

本発明の一態様は、上記態様に記載の半導体装置の駆動方法である。上述の書き込み動作は、第１及び第３のトランジスタをオンにして、第１のノードに第１のデータを与える第１のステップと、第２のトランジスタをオンにして、第１及び第３のトランジスタをオフにして、第２のノードに第２のデータを与える第２のステップと、第１及び第２のノードを電気的に浮遊状態にする第３のステップと、を有する。上述の読み出し動作は、電源線とビット線との間に電位差を与える第４のステップと、ビット線を電気的に浮遊状態にする第５のステップと、第４のトランジスタをオンにして、ビット線の充電を行う第６のステップと、を有する。

本発明の一態様は、第１乃至第４のトランジスタと、第１及び第２のノードと、第１及び第２の容量素子と、ビット線と、電源線と、を有する半導体装置である。第１のノードは、第１のトランジスタを介して、Ｍビットからなる第１のデータが与えられる（Ｍは１以上の自然数）。第１のノードは、第１の容量素子の第１の電極に電気的に接続される。第１のノードは、第２の容量素子の第１の電極に電気的に接続される。第１のノードは、第４のトランジスタのゲートに電気的に接続される。第２のノードは、第２のトランジスタを介して、Ｎビットからなる第２のデータが与えられる（Ｎは１以上の自然数）。第２のノードは、第３のトランジスタを介して、第１の電位が与えられる。第２のノードは、第１の容量素子の第２の電極に電気的に接続される。第４のトランジスタのソース及びドレインの一方は、電源線に電気的に接続される。第４のトランジスタのソース及びドレインの他方は、ビット線に電気的に接続される。上記半導体装置は、Ｍ＋Ｎビットのデータの書き込み動作と読み出し動作が可能である。

上記態様において、第１乃至第３のトランジスタは、半導体層に酸化物半導体を有することが好ましい。

本発明の一態様は、上記態様に記載の半導体装置の駆動方法である。上述の書き込み動作は、第１及び第３のトランジスタをオンにして第１のノードに第１のデータを与え、且つ、第２の容量素子の第２の電極に第２の電位を与える第１のステップと、第２のトランジスタをオンにして、第１及び第３のトランジスタをオフにして、第２のノードに第２のデータを与える第２のステップと、第１及び第２のノードを電気的に浮遊状態にする第３のステップと、を有する。上述の読み出し動作は、電源線とビット線との間に電位差を与える第４のステップと、ビット線を電気的に浮遊状態にする第５のステップと、第２の容量素子の第２の電極に第３の電位を与え、ビット線の充電または放電を行う第６のステップと、を有する。

本発明の一態様により、新規な半導体装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる半導体装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる半導体装置の駆動方法を提供することが可能になる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

メモリセルの回路図。 メモリセルの回路動作を説明する図。 メモリセルのタイミングチャート。 メモリセルのタイミングチャート。 半導体装置の断面図。 半導体装置の断面図。 メモリセルの回路図。 メモリセルの回路動作を説明する図。 メモリセルのタイミングチャート。 メモリセルのタイミングチャート。 半導体装置の断面図。 トランジスタの上面図と断面図。 トランジスタの上面図と断面図。 トランジスタの断面図およびバンド図。 半導体装置の回路ブロック図。 行選択ドライバの回路ブロック図。 列選択ドライバの回路ブロック図。 Ａ／Ｄコンバータの回路ブロック図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を用いた電子機器。 トランジスタの断面図。 トランジスタの上面図。 トランジスタの断面図。 トランジスタの断面図および上面図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 抵抗率の温度依存性を説明する図。 トランジスタの断面図。 トランジスタの断面図。 トランジスタの断面図。 メモリセルの回路図。 メモリセルの回路図。 メモリセルの回路図。 半導体装置の断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ること、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、およびドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

また本明細書等において、トランジスタのゲート電極に与えられる信号のうち、該トランジスタのソース電極とドレイン電極間を導通状態とする信号のことをＨレベルと表記し、該トランジスタのソース電極とドレイン電極間を非導通状態とする信号のことをＬレベルと表記する。また、上記導通状態をオン状態と表記し、上記非導通状態をオフ状態と表記する。

また本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上のいずれかの箇所のことである。

また本明細書等において、接地された配線およびノードの電位をＧＮＤと表記し、特に断りがない限り、ＧＮＤを０Ｖとする。ただし、電位は相対的なものであるため、０Ｖ以外の大きさとなる場合もある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロックで別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動作について、図１乃至図６を参照して説明する。

＜メモリセルの構成＞
図１は、本発明の一態様であるメモリセル１００の回路図である。

図１に示すメモリセル１００は、トランジスタ１１１と、トランジスタ１１２と、トランジスタ１１３と、トランジスタ１１４と、トランジスタ１１５と、容量素子１１６と、ノードＦＮ１と、ノードＦＮ２と、を有している。なおメモリセル１００は、図１では、図示を省略しているが、実際にはマトリクス状に複数設けられている。

トランジスタ１１１は、ゲートに、書き込みワード線ＷＷＬ１が接続される。また、トランジスタ１１１は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ１１１は、ソースおよびドレインの他方に、ノードＦＮ１が接続される。

トランジスタ１１２は、ゲートに、書き込みワード線ＷＷＬ２が接続される。また、トランジスタ１１２は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ１１２は、ソースおよびドレインの他方に、ノードＦＮ２が接続される。

トランジスタ１１３は、ゲートに、書き込みワード線ＷＷＬ１が接続される。また、トランジスタ１１３は、ソースおよびドレインの一方に、ノードＦＮ２が接続される。また、トランジスタ１１３は、ソースおよびドレインの他方が接地されている。

トランジスタ１１４は、ゲートに、読み出しワード線ＲＷＬが接続される。また、トランジスタ１１４は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。

トランジスタ１１５は、ゲートに、ノードＦＮ１が接続される。また、トランジスタ１１５は、ソースおよびドレインの一方に、電源線ＳＬが接続される。また、トランジスタ１１５は、ソースおよびドレインの他方に、トランジスタ１１４のソースおよびドレインの他方が接続される。

容量素子１１６は、一方の電極に、ノードＦＮ１が接続される。また、容量素子１１６は、他方の電極に、ノードＦＮ２が接続される。

また、容量素子１１６の容量Ｃ_０は、トランジスタ１１５のゲート電極とソース電極およびドレイン電極との間の容量Ｃ_Ｔｒよりも十分大きいとする。

書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２および読み出しワード線ＲＷＬには、ワード信号が与えられる。

ワード信号とは、ビット線ＢＬの電圧をノードＦＮ１またはノードＦＮ２に与えるために、トランジスタ１１１、トランジスタ１１２またはトランジスタ１１３を導通状態とする信号である。

ビット線ＢＬには、２値、または多値のデータが与えられる。多値のデータは、ｋビット（ｋは２以上の自然数）のデータである。具体的には、２ビットのデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。

読み出しワード線ＲＷＬには、読み出し信号が与えられる。

読み出し信号は、メモリセルからデータを選択的に読み出すために、トランジスタ１１４のゲート電極に与えられる信号である。

ノードＦＮ１は、容量素子１１６の一方の電極、トランジスタ１１１のソースおよびドレインの他方の電極、およびトランジスタ１１５のゲートを接続する配線上のいずれかのノードに相当する。

ノードＦＮ２は、容量素子１１６の他方の電極、トランジスタ１１２のソースおよびドレインの他方の電極、およびトランジスタ１１３のソースおよびドレインの一方の電極を接続する配線上のいずれかのノードに相当する。

なお本明細書において、書き込みワード線ＷＷＬ１およびＷＷＬ２に与えられるワード信号を制御することで、ノードＦＮ１またはＦＮ２の電位が、ビット線ＢＬの電圧に応じた電位となることを、メモリセルにデータを書き込む、という。また、読み出しワード線ＲＷＬに与えられる読み出し信号を制御することで、ビット線ＢＬの電圧が、ノードＦＮ１の電位に応じた電圧となることを、メモリセルからのデータを読み出す、という。

トランジスタ１１１乃至１１５は、ｎチャネル型のトランジスタとして、説明を行うものとする。

トランジスタ１１１乃至１１３は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。

なお、トランジスタ１１１乃至１１３は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０^−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。

図１に示すメモリセル１００の構成では、非導通状態を保持することで、書き込んだデータに基づく電位を保持している。そのため、ノードＦＮ１およびノードＦＮ２での電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が低いトランジスタが用いられることが特に好ましい。

トランジスタ１１４、１１５は、読み出しワード線ＲＷＬおよびノードＦＮ１の電位に従って、ビット線ＢＬと電源線ＳＬとの間に電流を流す機能を有する。

なおトランジスタ１１４、１１５には、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が１００ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。言うまでもなく、閾値電圧のばらつきは小さければ小さいほど好ましいが、前述した単結晶シリコンで形成されているトランジスタであっても、閾値電圧の差が２０ｍＶ程度残りうる。

＜動作説明＞
次に、図２を用いて、メモリセル１００の動作の一例について説明する。図２（Ａ）及至図２（Ｄ）には、メモリセル１００の動作を模式的に示す。なお、図２（Ａ）乃至（Ｄ）では、トランジスタ１１１乃至１１３をスイッチとして図示している。

まず、図２（Ａ）、（Ｂ）を用いて、メモリセル１００の書き込み動作について説明を行う。

図２（Ａ）ではトランジスタ１１１、１１３をオン状態、トランジスタ１１２をオフ状態にし、トランジスタ１１１を介して、ノードＦＮ１に電位Ｖ_Ｄ１を与え、電荷Ｑ_１を書き込む。

図２（Ｂ）ではトランジスタ１１２をオン状態、トランジスタ１１１、１１３をオフ状態にし、トランジスタ１１２を介して、ノードＦＮ２に電位Ｖ_Ｄ２を与え、電荷Ｑ_２を書き込む。

このときに、ノードＦＮ１の電位Ｖ_Ｆは、以下の数式１で表される。

容量Ｃ_０は、容量Ｃ_Ｔｒよりも十分大きいため（Ｃ_０＞＞Ｃ_Ｔｒ）、数式１は下記の数式２で表される。つまり、電位Ｖ_Ｄ１と電位Ｖ_Ｄ２を足し合わせた電位が、電位Ｖ_ＦとしてノードＦＮ１に与えられることがわかる。

例えば、電位Ｖ_Ｄ１として、Ｖ_Ｄ１＝｛０Ｖ、１Ｖ、２Ｖ、３Ｖ｝の４値を選び、Ｖ_Ｄ２として、Ｖ_Ｄ２＝｛０．２５Ｖ、０．５Ｖ、０．７５Ｖ、１Ｖ｝の４値を選んだ場合、電位Ｖ_Ｆは、Ｖ_Ｆ＝｛０．２５Ｖ、０．５Ｖ、０．７５Ｖ、１Ｖ、１．２５Ｖ、１．５Ｖ、１．７５Ｖ、２Ｖ、２．２５Ｖ、２．５Ｖ、２．７５Ｖ、３Ｖ、３．２５Ｖ、３．５Ｖ、３．７５Ｖ、４Ｖ｝の１６値の電位をとりうることができる。すなわち、電位Ｖ_Ｄ１としてＭビット（２^Ｍ値、Ｍは１以上の自然数）のデータ、電位Ｖ_Ｄ２としてＮビット（２^Ｎ値、Ｎは１以上の自然数）のデータを選んだ場合、電位Ｖ_Ｆは、Ｍ＋Ｎビット（２^Ｍ＋Ｎ値）のデータを有する。

次に、トランジスタ１１１乃至１１３をオフ状態にすることで、ノードＦＮ１、ＦＮ２を電気的に浮遊状態にし、電荷Ｑ_１、Ｑ_２を保持する。トランジスタ１１１乃至１１３は、オフ電流が小さいため、電荷Ｑ_１、Ｑ_２を保持することができる。

以上、図２（Ａ）、（Ｂ）に示す方法によって、電位Ｖ_Ｄ１と電位Ｖ_Ｄ２に応じた多値のデータを、メモリセル１００に書き込むことができる。

次に、図２（Ｃ）、（Ｄ）を用いて、メモリセル１００の読み出し動作について説明を行う。

まず、ビット線ＢＬの電位をＧＮＤで初期化し、電源線ＳＬに電位Ｖ_Ｈを与える。また、トランジスタ１１１乃至１１３をオフ状態にして、ノードＦＮ１およびノードＦＮ２を電気的に浮遊状態にする。電源線ＳＬに与える電位Ｖ_Ｈは、電位Ｖ_Ｆと同等、あるいはそれよりも高い電位を設定する。また、トランジスタ１１４はオフ状態にし、ビット線ＢＬと電源線ＳＬとの間に電流が流れないようにする（図２（Ｃ））。

次に、ビット線ＢＬを電気的に浮遊状態にし、トランジスタ１１４をオン状態にする（図２（Ｄ））。ビット線ＢＬの浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフにすることで実現することができる。また、ノードＦＮ１とビット線ＢＬの電位差は、トランジスタ１１５のゲートとソース間の電位Ｖ_ＧＳに相当し、電位Ｖ_ＧＳがトランジスタ１１５のしきい値Ｖ_ｔｈよりも高い場合は、トランジスタ１１５はオン状態になる。図２（Ｄ）では、ノードＦＮ１に書き込まれた電位Ｖ_Ｆによって、トランジスタ１１５がオン状態にあることを示している。

図２（Ｄ）に示すように、トランジスタ１１４がオン状態となることで、電源線ＳＬとビット線ＢＬとの間に、トランジスタ１１４および１１５を介して、電流が流れる。該電流が流れることで、ビット線ＢＬに電荷が充電され、ビット線ＢＬの電位Ｖ_ＢＬが増加する。最終的には、ノードＦＮ１と、ビット線ＢＬの電位差が、トランジスタ１１５のＶ_ｔｈと等しくなるまで（Ｖ_Ｆ−Ｖ_ＢＬ＝Ｖ_ｔｈ、すなわち、Ｖ_ＢＬ＝Ｖ_Ｆ−Ｖ_ｔｈ）、ビット線ＢＬの電位は増加する。このときの、ビット線ＢＬの電位をコンパレータ等の回路を用いてデジタルデータに変換することで、メモリセル１００に保持されたデータを読み出すことができる。

以上、図２（Ｃ）、（Ｄ）に示す方法によって、メモリセル１００に書き込まれた多値データを読み出すことができる。

＜タイミングチャート（書き込み動作）＞
次いで、上述したメモリセル１００の動作をタイミングチャート図に沿って説明する。

図３に示すタイミングチャート図は、図１で示したメモリセル１００にデータを書き込む際の、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２、読み出しワード線ＲＷＬ、ノードＦＮ１、ノードＦＮ２、ビット線ＢＬ、および電源線ＳＬに与えられる各信号の変化について示すものである。

図３のタイミングチャート図において、読み出しワード線ＲＷＬおよび電源線ＳＬの電位は、常にＧＮＤに維持されている。

初期状態である期間ｐ０を経過した後、期間ｐ１において、ビット線ＢＬに電位Ｖ_Ｄ１が与えられ、書き込みワード線ＷＷＬ１にＨレベルの信号が与えられ、書き込みワード線ＷＷＬ２にはＬレベルの信号が与えられる。

期間ｐ１において、トランジスタ１１１およびトランジスタ１１３はオン状態となり、トランジスタ１１２はオフ状態になる。このときビット線ＢＬに与えられた電位Ｖ_Ｄ１はトランジスタ１１１を介して、ノードＦＮ１に書き込まれる。

次に、期間ｐ２に移行すると、ビット線ＢＬに電位Ｖ_Ｄ２が与えられ、書き込みワード線ＷＷＬ１にはＬレベルの信号が与えられ、書き込みワード線ＷＷＬ２にはＨレベルの信号が与えられる。

期間ｐ２において、トランジスタ１１１およびトランジスタ１１３はオフ状態をとり、トランジスタ１１２はオン状態をとり、ビット線ＢＬに与えられた電位Ｖ_Ｄ２は、ノードＦＮ２に書き込まれる。このとき、ノードＦＮ１の電位Ｖ_Ｆは、数式２で表したように、電位Ｖ_Ｄ１と電位Ｖ_Ｄ２を足し合わせた電位が与えられる。

期間ｐ３において、書き込みワード線ＷＷＬ１、ＷＷＬ２にはＬレベルの信号が与えられ、トランジスタ１１１乃至１１３はオフ状態になる。その結果、ノードＦＮ１の電位Ｖ_Ｆ、及び、ノードＦＮ２の電位Ｖ_Ｄ２は保持される。

以上、図３に示す回路動作により、メモリセル１００に、電位Ｖ_Ｄ１と電位Ｖ_Ｄ２に応じた多値のデータを書き込むことができる。

＜タイミングチャート（読み出し動作）＞
図４に示すタイミングチャート図は、図３に示すタイミングチャートでノードＦＮ１に書き込まれた電位を読み出す際の、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２、読み出しワード線ＲＷＬ、ノードＦＮ１、ノードＦＮ２、ビット線ＢＬ、および電源線ＳＬに与えられる各信号の変化について示すものである。図４に示す期間ｐ３は、図３に示す期間ｐ３の状態をそのまま維持していることを表す。

図４に示すタイミングチャート図において、書き込みワード線ＷＷＬ１、ＷＷＬ２は、常にＬレベルに維持される。また、図４に示すタイミングチャート図において、ノードＦＮ１は、常に電位Ｖ_Ｆが保持され続け、ノードＦＮ２は、常に電位Ｖ_Ｄ２が保持され続ける。

期間ｐ４において、ビット線ＢＬをＧＮＤに初期化し、電源線ＳＬに電位Ｖ_Ｈを与える。電位Ｖ_ＨはノードＦＮ１の電位Ｖ_Ｆと比較して、同等かあるいはそれ以上であることが好ましい。読み出しワード線ＲＷＬは前の期間に引き続き、Ｌレベルの電位が与えられる。

次に、期間ｐ５において、ビット線ＢＬを電気的に浮遊状態にし、読み出しワード線ＲＷＬに電位Ｖ_Ｈ２を与える。電位Ｖ_Ｈ２はノードＦＮ１の電位Ｖ_Ｆよりも十分高いことが好ましい。電源線ＳＬは前の期間に引き続き、電位Ｖ_Ｈが与えられる。

期間ｐ５において、読み出しワード線ＲＷＬに電位Ｖ_Ｈ２が与えられることで、トランジスタ１１４、１１５がオン状態となり、トランジスタ１１４および１１５を経由して、電源線ＳＬからビット線ＢＬへ電荷が移動し、ビット線ＢＬの電位Ｖ_ＢＬが増加する。最終的には、ノードＦＮ１とビット線ＢＬの電位差が、トランジスタ１１５のＶ_ｔｈと等しくなるまで、ビット線ＢＬの電位は増加する。このとき、ビット線ＢＬの電位をコンパレータ等の回路を用いてデジタルデータに変換し、メモリセル１００に保持されたデータを読み出す。

以上、図４に示す回路動作により、メモリセル１００に書き込まれた多値のデータを読み出すことができる。

以上は、トランジスタ１１４、１１５がｎチャネルトランジスタとした場合の読み出し動作について説明を行ったが、本実施の形態は、トランジスタ１１４、１１５がｐチャネルトランジスタの場合に適用してもよい（図４０（Ａ）参照）。

＜半導体装置の構成例＞
次に、本実施の形態で示したメモリセル１００の断面図について、図５乃至図６を用いて説明を行う。

図５は、本実施の形態で示したメモリセル１００の断面図の一例を示している。図５に示すメモリセル１００は基板１０００と、素子分離層１００１と、絶縁膜１００６と、プラグ１０２１乃至１０２４と、配線１０３１乃至１０３３と、同一の階層に配置されたトランジスタ１１４、１１５と、同一の階層に配置されたトランジスタ１１１乃至１１３と、容量素子１１６と、を有し、トランジスタ１１１乃至１１３は、トランジスタ１１４、１１５よりも上の階層に配置され、容量素子１１６は、上記トランジスタよりもさらに上の階層に配置されている。なお、図５において、同じ階層に複数のプラグが存在する場合、代表する一つのみに符号を与え、他はこの符号を併用することにする。同様に、同じ階層に複数の配線が存在する場合、代表する一つのみに符号を与え、他はこの符号を併用することにする。

また、図５では省略されているが、ビット線ＢＬ、電源線ＳＬ、書き込みワード線ＷＷＬ１、ＷＷＬ２、読み出しワード線ＲＷＬなどの配線を、必要に応じて図５に示した階層、あるいは、さらに上の階層に配置してもよい。

トランジスタ１１４、１１５は、それぞれ、ゲート電極１００５と、ゲート絶縁膜１００４と、ソースまたはドレインとして機能する不純物領域１００３と、側壁絶縁層１００２と、を有している。

また、トランジスタ１１４、１１５は、側壁絶縁層１００２下に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域を設けてもよい。

また、トランジスタ１１４、１１５としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層１００２を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。

トランジスタ１１１乃至１１３の詳細については、後述の実施の形態３で説明を行う。

容量素子１１６は、第１のキャパシタ電極１０１１と、第２のキャパシタ電極１０１２と、キャパシタ絶縁膜１０１３と、を有する。

基板１０００には、半導体基板（例えば単結晶基板又はシリコン基板）や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いればよい。これらの基板を用いることで、トランジスタのオン電流を高くでき、且つサイズの小さいトランジスタを製造することができるので好ましい。

また、基板１０００は絶縁基板上に半導体層を設けたものでもよい。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。

なお、ある基板を用いてメモリセルを形成し、その後、別の基板にメモリセルを転置してもよい。メモリセルが転置される基板の一例としては、上述したメモリセルを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

トランジスタ１１４、１１５に第１の半導体材料を用い、トランジスタ１１１乃至１１３に第２の半導体材料を用いた場合、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

ここで、トランジスタ１１４、１１５にシリコン系半導体材料を用いた場合、トランジスタ１１４、１１５の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ１１４、１１５の信頼性を向上させる効果がある。一方、トランジスタ１１１乃至１１３に酸化物半導体を用いた場合、該トランジスタの半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、該トランジスタの信頼性を低下させる要因となる場合がある。したがって、下層のトランジスタ１１４、１１５と、上層のトランジスタ１１１乃至１１３との間に水素の拡散を防止する機能を有する絶縁膜１００６を設けることは特に効果的である。絶縁膜１００６により、下層に水素を閉じ込めることでトランジスタ１１４、１１５の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることで、トランジスタ１１１乃至１１３の信頼性も同時に向上させることができる。

絶縁膜１００６としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

プラグ１０２１乃至１０２４および配線１０３１乃至１０３３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、上記プラグ及び配線に、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、該酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

図５に示すメモリセル１００は、図６に示すように、トランジスタ１１１と容量素子１１６を同じ階層に設け、トランジスタ１１１及び容量素子１１６の上層に、トランジスタ１１２及びトランジスタ１１３を設けても良い。図６に示す構成にすることで、メモリセル１００の集積度を高めることが可能になる。

なお、図５及び図６に示す断面図において、ハッチパターンが施されていない領域は絶縁体で構成された領域を表している。該当領域には、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ゲルマニウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、必要に応じて、配線およびプラグに使用される金属の拡散を防ぐバリア膜を設けてもよい。バリア膜としては、窒化シリコン、炭化シリコンなどが好ましい。

図５及び図６に示すように、メモリセル１００のトランジスタを異なる階層で作製することで、メモリセル１００の集積度を高めることが可能になり、大容量の記憶装置を提供することが可能になる。なお、図５及び図６に示すトランジスタ１１１乃至１１３は、第２のゲート電極を設けても良い。一例を図４３に示す。図４３は、図６に配線１０４１、１０４２、１０４３を設けた場合を示している。配線１０４１はトランジスタ１１１の第２のゲート電極としての機能を有する。配線１０４２はトランジスタ１１２の第２のゲート電極としての機能を有する。配線１０４３はトランジスタ１１３の第２のゲート電極としての機能を有する。

なお、回路構成として、図１に一例を示したが、本発明の一態様は、これに限定されない。

例えば、トランジスタ１１３のソースおよびドレインの他方は、電源電圧（ＶｄｄまたはＶｓｓなど）を供給することができる機能を有する配線と接続されていてもよい。一例として、低電位側電源電圧が供給されている配線と接続されている場合の例を、図２５（Ａ）に示す。なお、トランジスタ１１３のソースおよびドレインの他方は、図１だけでなく、他の図面においても、図２５（Ａ）と同様に接続させることができる。

または、トランジスタ１１３のソースおよびドレインの他方は、さらに別の配線と接続されていてもよい。例えば、電源線ＳＬと接続された場合の例を図２５（Ｂ）に示す。なお、トランジスタ１１３のソースおよびドレインの他方は、図１だけでなく、他の図面においても、図２５（Ｂ）と同様に接続させることができる。

なお、ノードＦＮ２には、さらに追加して、容量素子が接続されていてもよい。一例として、容量素子１１６ａの一方の端子が接続されている場合の例を、図２６（Ａ）及び図２６（Ｂ）に示す。なお、容量素子１１６ａの他方の端子は、図２６（Ａ）に示すように接地してもよいし、図２６（Ｂ）に示すように、電源電圧（ＶｄｄまたはＶｓｓなど）を供給することができる機能を有する配線と接続されていてもよい。なお、容量素子１１６ａは、図１だけでなく、他の図面においても、図２６と同様に接続させることができる。

なお、図１では書き込みワード線ＷＷＬ１には、トランジスタ１１２とトランジスタ１１３とが接続されているが、本発明の一態様は、これに限定されない。さらに、書き込みワード線ＷＷＬ３を設けて、トランジスタ１１２とトランジスタ１１３のいずれか一方を接続してもよい。その場合の例を、図２７に示す。なお、書き込みワード線ＷＷＬ３を設けて接続することは、図１だけでなく、他の図面においても、図２７と同様に行うことができる。

なお、図１ではビット線ＢＬには、トランジスタ１１２とトランジスタ１１１とトランジスタ１１４とが接続されているが、本発明の一態様は、これに限定されない。さらに、ビット線を追加で設けてもよい。一例として、ビット線ＢＬ２を設けて、トランジスタ１１２とトランジスタ１１１とトランジスタ１１４の少なくとも一つを接続してもよい。さらに、ビット線ＢＬ２とビット線ＢＬ３とを設けて、トランジスタ１１２とトランジスタ１１１とトランジスタ１１４とをそれぞれ接続してもよい。これらの場合の回路例を、図２８（Ａ）、図２８（Ｂ）に示す。なお、ビット線ＢＬ２やビット線ＢＬ３を設けて接続することは、図１だけでなく、他の図面においても、図２８と同様に行うことができる。

なお、図１ではトランジスタ１１５とトランジスタ１１４とは、ビット線ＢＬと電源線ＳＬとの間で、直列接続されている。しかし、その接続順序を入れ替えてもよい。その場合の例を図２９に示す。なお、トランジスタ１１５とトランジスタ１１４の順序を変更することは、図１だけでなく、他の図面においても、図２９と同様に行うことができる。

なお、図１ではトランジスタ１１２のソースおよびドレインの一方に、ビット線ＢＬが接続されているが、本発明の一態様は、これに限定されない。別の配線と接続してもよい。一例として、電源線ＳＬに接続した場合の例を図３０（Ａ）に示す。なお、トランジスタ１１２のソースおよびドレインの一方の接続先を変更することは、図１だけでなく、他の図面においても、図３０（Ａ）と同様に行うことができる。

なお、図１ではトランジスタ１１１は、ソースおよびドレインの一方は、ビット線ＢＬが接続されているが、本発明の一態様は、これに限定されない。別の配線と接続してもよい。一例として、電源線ＳＬに接続した場合の例を図３０（Ｂ）に示す。なお、トランジスタ１１１のソースおよびドレインの一方の接続先を変更することは、図１だけでなく、他の図面においても、図３０（Ｂ）と同様に行うことができる。

なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動作について、図７乃至図１１を参照して説明する。

＜メモリセルの構成＞
図７は、本発明の一態様であるメモリセル１０１の回路図である。

図７に示すメモリセル１０１では、トランジスタ１１１と、トランジスタ１１２と、トランジスタ１１３と、トランジスタ１１５と、容量素子１１６と、容量素子１１７と、ノードＦＮ１と、ノードＦＮ２と、を有している。なおメモリセル１０１は、図７では、図示を省略しているが、実際にはマトリクス状に複数設けられている。

トランジスタ１１１は、ゲートに、書き込みワード線ＷＷＬ１が接続される。また、トランジスタ１１１は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ１１１は、ソースおよびドレインの他方に、ノードＦＮ１が接続される。

トランジスタ１１２は、ゲートに、書き込みワード線ＷＷＬ２が接続される。また、トランジスタ１１２は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ１１２は、ソースおよびドレインの他方に、ノードＦＮ２が接続される。

トランジスタ１１３は、ゲートに、書き込みワード線ＷＷＬ１が接続される。また、トランジスタ１１３は、ソースおよびドレインの一方に、ノードＦＮ２が接続される。また、トランジスタ１１３は、ソースおよびドレインの他方が接地されている。

トランジスタ１１５は、ゲートに、ノードＦＮ１が接続される。また、トランジスタ１１５は、ソースおよびドレインの一方に、電源線ＳＬが接続される。また、トランジスタ１１５は、ソースおよびドレインの他方に、ビット線ＢＬが接続される。

容量素子１１６は、一方の電極に、ノードＦＮ１が接続される。また、容量素子１１６は、他方の電極に、ノードＦＮ２が接続される。

容量素子１１７は、一方の電極に、ノードＦＮ１が接続される。また、容量素子１１７は、他方の電極に、読み出しワード線ＲＷＬが接続される。

メモリセル１０１は、実施の形態１で示したメモリセル１００において、トランジスタ１１４を省略し、容量素子１１７を追加したものである。

実施の形態１と同様に、トランジスタ１１１乃至１１３および１１５は、ｎチャネル型のトランジスタとして、説明を行うものとする。

また、トランジスタ１１１乃至１１３および１１５の詳細については、実施の形態１の記載を参照する。

また、容量素子１１６の容量Ｃ_０は、トランジスタ１１５のゲート電極とソース電極およびドレイン電極との間の容量Ｃ_Ｔｒよりも十分大きいとする（Ｃ_０＞＞Ｃ_Ｔｒ）。

また、容量素子１１７の容量Ｃ_Ｒは、容量Ｃ_Ｔｒよりも十分大きいとする（Ｃ_Ｒ＞＞Ｃ_Ｔｒ）。

また、容量素子１１７の容量Ｃ_Ｒは、容量素子１１６の容量Ｃ_０よりも大きい（Ｃ_Ｒ＞Ｃ_０）。容量Ｃ_Ｒは好ましくは容量Ｃ_０の１倍以上１０倍以下、さらに好ましくは１倍以上５倍以下であればよい。

＜動作説明＞
次に、図８を用いて、メモリセル１０１の動作の一例について説明する。図８（Ａ）及至（Ｄ）には、メモリセル１０１の動作を模式的に示す。なお、図８（Ａ）乃至（Ｄ）では、トランジスタ１１１乃至１１３をスイッチとして図示している。

まず、図８（Ａ）、（Ｂ）を用いて、メモリセル１０１の書き込み動作について説明を行う。

図８（Ａ）ではトランジスタ１１１、１１３をオン状態、トランジスタ１１２をオフ状態にし、トランジスタ１１１を介して、ノードＦＮ１に電位Ｖ_Ｄ１を与え、電荷Ｑ_１を書き込む。また、容量素子１１７の他方の電極に、一定の電位Ｖ_Ｒ０を与える。

図８（Ｂ）ではトランジスタ１１２をオン状態、トランジスタ１１１、１１３をオフ状態にし、トランジスタ１１２を介して、ノードＦＮ２に電位Ｖ_Ｄ２を与え、電荷Ｑ_２を書き込む。また、図８（Ａ）と同様に、容量素子１１７の他方の電極に、一定の電位Ｖ_Ｒ０を与える。

このとき、ノードＦＮ１の電位Ｖ_Ｆ０は下記の数式３で表される。なお、数式３を導出する過程で、容量Ｃ_０および容量Ｃ_Ｒは、容量Ｃ_Ｔｒよりも十分大きいと仮定しているため（Ｃ_０＞＞Ｃ_Ｔｒ、Ｃ_Ｒ＞＞Ｃ_Ｔｒ）、数式３では容量Ｃ_Ｔｒが省略されている。

例えば、容量Ｃ_Ｒが容量Ｃ_０の２倍とし（Ｃ_Ｒ／Ｃ_０＝２）、電位Ｖ_Ｄ１として、Ｖ_Ｄ１＝｛０Ｖ、１Ｖ、２Ｖ、３Ｖ｝の４値を選び、電位Ｖ_Ｄ２として、Ｖ_Ｄ２＝｛０．７５Ｖ、１．５Ｖ、２．２５Ｖ、３Ｖ｝の４値を選んだ場合、電位Ｖ_Ｆ０は、Ｖ_Ｆ０＝｛０．２５Ｖ、０．５Ｖ、０．７５Ｖ、１Ｖ、１．２５Ｖ、１．５Ｖ、１．７５Ｖ、２Ｖ、２．２５Ｖ、２．５Ｖ、２．７５Ｖ、３Ｖ、３．２５Ｖ、３．５Ｖ、３．７５Ｖ、４Ｖ｝の１６値の電位をとりうることができる。すなわち、電位Ｖ_Ｄ１としてＭビット（２^Ｍ値、Ｍは１以上の自然数）のデータ、電位Ｖ_Ｄ２としてＮビット（２^Ｎ値、Ｎは１以上の自然数）のデータを選んだ場合、電位Ｖ_Ｆは、Ｍ＋Ｎビット（２^Ｍ＋Ｎ値）のデータを有する。

次に、トランジスタ１１１乃至１１３をオフ状態にすることで、ノードＦＮ１、ＦＮ２を電気的に浮遊状態にし、電荷Ｑ_１、Ｑ_２を保持する。トランジスタ１１１乃至１１３は、オフ電流が小さいため、電荷Ｑ_１、Ｑ_２を保持することができる。

以上、図８（Ａ）乃至図８（Ｂ）に示す方法によって、電位Ｖ_Ｄ１と電位Ｖ_Ｄ２に応じた多値のデータを、メモリセル１０１に書き込むことができる。

次に、図８（Ｃ）、（Ｄ）を用いて、メモリセル１０１の読み出し動作について説明を行う。

まず、ビット線ＢＬの電位をＧＮＤとし、電源線ＳＬに電位Ｖ_Ｈを与える。電源線ＳＬに与える電位Ｖ_Ｈは、電位Ｖ_Ｆ０と同等、あるいはそれよりも高い電位を設定する。また、トランジスタ１１１乃至１１３をオフ状態にし、ノードＦＮ１およびＦＮ２を電気的に浮遊状態にする（図８（Ｃ）参照）。

図８（Ｃ）において、トランジスタ１１５をオフ状態に維持するために、容量素子１１７の他方の電極に電位Ｖ_ＲＬを与える。このとき、ノードＦＮ１の電位Ｖ_ＦＬは下記の数式４で表される。なお、数式４を導出する過程で、容量Ｃ_０および容量Ｃ_Ｒは、容量Ｃ_Ｔｒよりも十分大きいと仮定している（Ｃ_０＞＞Ｃ_Ｔｒ、Ｃ_Ｒ＞＞Ｃ_Ｔｒ）。

図８（Ｃ）では、トランジスタ１１５をオフ状態に維持するために、ノードＦＮ１とビット線ＢＬの電位差を、トランジスタ１１５のしきい値以下にすることが好ましい。そのために、電位Ｖ_ＲＬには０Ｖ以下の電位を与えることが好ましい。

次に、ビット線ＢＬを電気的に浮遊状態にし、容量素子１１７の他方の電極に電位Ｖ_Ｒ３を与える。電位Ｖ_Ｒ３は電位Ｖ_ＲＬよりも高い電位を与える。電位Ｖ_Ｒ３によって、ノードＦＮ１の電位が、以下の数式に従って、Ｖ_Ｆ３に増加する（図８（Ｄ））。

このとき、ノードＦＮ１の電位Ｖ_Ｆ３とビット線ＢＬの電位Ｖ_ＢＬの電位差は、トランジスタ１１５のゲートとソース間の電位Ｖ_ＧＳに相当する。電位Ｖ_Ｆ３と電位Ｖ_ＢＬの電位差がトランジスタ１１５のしきい値Ｖ_ｔｈよりも高い場合は、トランジスタ１１５がオン状態になり、電源線ＳＬからビット線ＢＬに電流が流れ、ビット線ＢＬに電荷が充電される（図８（Ｄ））。

最終的には、ノードＦＮ１の電位Ｖ_Ｆ３と、ビット線ＢＬの電位Ｖ_ＢＬの差が、トランジスタ１１５のしきい値Ｖ_ｔｈと等しくなるまで、ビット線ＢＬの電位Ｖ_ＢＬは増加する。このときの、ビット線ＢＬの電位をコンパレータ等の回路を用いてデジタルデータに変換することで、メモリセル１０１に保持されたデータを読み出すことができる。

以上、図８（Ｃ）、（Ｄ）に示す方法によって、メモリセル１０１に書き込まれた多値のデータを読み出すことができる。

＜タイミングチャート（書き込み動作）＞
図９に示すタイミングチャート図は、図７で示したメモリセル１０１にデータを書き込む際の、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２、読み出しワード線ＲＷＬ、ノードＦＮ１、ノードＦＮ２、ビット線ＢＬ、および電源線ＳＬに与えられる各信号の変化について示すものである。

図９のタイミングチャート図において、電源線ＳＬの電位は、常にＧＮＤに維持され、読み出しワード線ＲＷＬの電位は、常にＶ_Ｒ０に維持されている。

初期状態である期間ｐ０を経過した後、期間ｐ１において、ビット線ＢＬに電位Ｖ_Ｄ１が与えられ、書き込みワード線ＷＷＬ１にＨレベルの信号が与えられ、書き込みワード線ＷＷＬ２にはＬレベルの信号が与えられる。

期間ｐ１において、トランジスタ１１１およびトランジスタ１１３はオン状態となり、トランジスタ１１２はオフ状態になる。このときビット線ＢＬに与えられた電位Ｖ_Ｄ１はトランジスタ１１１を介して、ノードＦＮ１に書き込まれる。

次に、期間ｐ２に移行すると、ビット線ＢＬに電位Ｖ_Ｄ２が与えられ、書き込みワード線ＷＷＬ１にはＬレベルの信号が与えられ、書き込みワード線ＷＷＬ２にはＨレベルの信号が与えられる。

期間ｐ２において、トランジスタ１１１およびトランジスタ１１３はオフ状態となり、トランジスタ１１２はオン状態になる。このときビット線ＢＬに与えられた電位Ｖ_Ｄ２はトランジスタ１１２を介して、ノードＦＮ２に書き込まれ、ノードＦＮ１の電位は数式３に従って電位Ｖ_Ｆ０へと変化する。

電位Ｖ_Ｆ０は、電位Ｖ_Ｄ１と電位Ｖ_Ｄ２に応じた多値のデータをとることができる。

期間ｐ３において、書き込みワード線ＷＷＬ１、ＷＷＬ２にはＬレベルの信号が与えられ、トランジスタ１１１乃至１１３はオフ状態になる。その結果、ノードＦＮ１の電位Ｖ_Ｆ０、及び、ノードＦＮ２の電位Ｖ_Ｄ２は保持される。

以上、図９に示す回路動作により、多値のデータをメモリセル１０１に書き込むことができる。

＜タイミングチャート（読み出し動作）＞
図１０に示すタイミングチャート図は、図９に示すタイミングチャートでノードＦＮ１に書き込まれた電位を読み出す際の、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２、読み出しワード線ＲＷＬ、ノードＦＮ１、ノードＦＮ２、ビット線ＢＬ、および電源線ＳＬに与えられる各信号の変化について示すものである。図１０に示す期間ｐ３は、図９に示す期間ｐ３の状態をそのまま維持している。

図１０に示すタイミングチャート図において、書き込みワード線ＷＷＬ１、ＷＷＬ２は常にＬレベルに維持され、また、ノードＦＮ２は常に電位Ｖ_Ｄ２が保持されている。

期間ｐ３を経過した後、期間ｐ４において、ビット線ＢＬをＧＮＤに初期化し、電源線ＳＬに電位Ｖ_Ｈを与える。また、読み出しワード線ＲＷＬに、負の電位Ｖ_ＲＬを与え、ノードＦＮ１の電位を電位Ｖ_ＦＬまで下げて、トランジスタ１１５をオフ状態にする。

次に、期間ｐ５において、ビット線ＢＬを電気的に浮遊状態にし、読み出しワード線ＲＷＬに電位Ｖ_Ｒ１を与える。電位Ｖ_Ｒ１を与えることで、ノードＦＮ１の電位はＶ_Ｆ１へ増加するが、ノードＦＮ１とビット線ＢＬの電位差は、トランジスタ１１５のしきい値よりも低いままなので、トランジスタ１１５はオフ状態を維持し、ビット線ＢＬへの電荷の移動は発生せず、ビット線ＢＬはＧＮＤを維持する。

次に、期間ｐ６において、ビット線ＢＬを再びＧＮＤに初期化し、読み出しワード線ＲＷＬに、負の電位Ｖ_ＲＬを与え、ノードＦＮ１の電位を電位Ｖ_ＦＬまで下げて、トランジスタ１１５をオフ状態にする。

次に、期間ｐ７において、ビット線ＢＬを電気的に浮遊状態にし、読み出しワード線ＲＷＬに電位Ｖ_Ｒ２を与える。電位Ｖ_Ｒ２を与えることで、ノードＦＮ１の電位はＶ_Ｆ２へ増加し、ノードＦＮ１とビット線ＢＬの電位差は、トランジスタ１１５のしきい値よりも僅かに低い値まで近づく。その結果、トランジスタ１１５にはリーク電流が流れ、ビット線ＢＬの電位は僅かに増加する。

次に、期間ｐ８において、ビット線ＢＬを再びＧＮＤに初期化し、読み出しワード線ＲＷＬに、負の電位Ｖ_ＲＬを与え、ノードＦＮ１の電位を電位Ｖ_ＦＬまで下げて、トランジスタ１１５をオフ状態にする。

次に、期間ｐ９において、ビット線ＢＬを電気的に浮遊状態にし、読み出しワード線ＲＷＬに電位Ｖ_Ｒ３を与える。電位Ｖ_Ｒ３を与えることで、ノードＦＮ１の電位はＶ_Ｆ３へ増加し、ノードＦＮ１とビット線ＢＬの電位差は、トランジスタ１１５のしきい値を超える。その結果、トランジスタ１１５はオン状態になり、ビット線ＢＬに電荷が充電され、ビット線ＢＬの電位は増加する。

最終的には、ノードＦＮ１の電位Ｖ_Ｆ３と、ビット線ＢＬの電位Ｖ_ＢＬの差が、トランジスタ１１５のしきい値Ｖ_ｔｈと等しくなるまで（Ｖ_Ｆ３−Ｖ_ＢＬ＝Ｖ_ｔｈ、すなわち、Ｖ_ＢＬ＝Ｖ_Ｆ３−Ｖ_ｔｈ）、ビット線ＢＬの電位Ｖ_ＢＬは増加する。このときの電位Ｖ_ＢＬの値をコンパレータ等の回路を用いてデジタルデータに変換することで、メモリセル１０１に保持されたデータを読み出すことができる。

以上、図１０に示す回路動作により、メモリセル１０１に書き込んだ多値のデータを読み出すことができる。

以上は、トランジスタ１１５がｎチャネルトランジスタとした場合の読み出し動作について説明を行ったが、本実施の形態は、トランジスタ１１５がｐチャネルトランジスタの場合に適用してもよい（図４０（Ｂ）参照）。その際は、電源線ＳＬをＧＮＤに維持し、ビット線ＢＬにプリチャージ電位を与えた後、ビット線ＢＬを電気的に浮遊状態にし、トランジスタ１１５を介して、電源線ＳＬにビット線ＢＬの電位を放電させることで、データの読み出しを行う。また、読み出しワード線ＲＷＬの電位は、データ読み出しを行わない場合（トランジスタ１１５をオフ状態にする場合）には、十分に高い電位を与え、データ読み出しを行う場合（トランジスタ１１５をオン状態にする場合）には、読み出しワード線ＲＷＬの電位を、高電位から低電位へ下げることが好ましい。

＜半導体装置の構成例＞
次に、本実施の形態で示したメモリセル１０１の断面図について、図１１を用いて説明を行う。

図１１は、本実施の形態で示したメモリセル１０１の断面図の一例を示している。図１１に示すメモリセル１０１は、基板１０００と、素子分離層１００１と、トランジスタ１１５と、トランジスタ１１５よりも上の階層に配置されたトランジスタ１１１と、トランジスタ１１１よりも上の階層に配置された容量素子１１６、１１７と、容量素子１１６、１１７よりも上の階層に配置されたトランジスタ１１２と、トランジスタ１１２よりも上の階層に配置されたトランジスタ１１３と、プラグ１０２１乃至１０２９と、配線１０３１乃至１０３６と、絶縁膜１００６と、を有している。なお、図１１において、同じ階層に複数のプラグが存在する場合、代表する一つのみに符号を与え、他はこの符号を併用することにする。同様に、同じ階層に複数の配線が存在する場合、代表する一つのみに符号を与え、他はこの符号を併用することにする。

図１１において、トランジスタ１１５は、ゲート絶縁膜１００４と、ゲート電極１００５と、側壁絶縁層１００２と、を有している。また、トランジスタ１１５はチャネル幅方向の断面図を示している。

図１１において、容量素子１１６は、第１のキャパシタ電極１０１１と、第２のキャパシタ電極１０１２と、キャパシタ絶縁膜１０１３と、を有し、容量素子１１７は、第１のキャパシタ電極１０１４と、第２のキャパシタ電極１０１６と、キャパシタ絶縁膜１０１５と、を有している。また、容量素子１１６、１１７は同一の階層で作製されている。

図１１において、トランジスタ１１３はトランジスタ１１２と位置を入れ替えても構わない。

また、図１１では省略されているが、ビット線ＢＬ、電源線ＳＬ、書き込みワード線ＷＷＬ１、ＷＷＬ２、読み出しワード線ＲＷＬなどの配線を、必要に応じて図１１に示した階層、あるいは、さらに上の階層に配置してもよい。

図１１における、基板１０００、トランジスタ１１５、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３、絶縁膜１００６に関する詳細は、実施の形態１における記載を参照する。また、プラグ１０２１乃至１０２９の詳細は、図５におけるプラグ１０２１乃至１０２４の記載を参照する。また、配線１０３１乃至１０３６の詳細は、図５における配線１０３１乃至１０３３の記載を参照する。

なお、図１１に示す断面図において、ハッチパターンが施されていない領域は絶縁体で構成された領域を表している。該当領域には、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ゲルマニウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、必要に応じて、配線およびプラグに使用される金属の拡散を防ぐバリア膜を設けてもよい。バリア膜としては、窒化シリコン、炭化シリコンなどが好ましい。

また、図５に示すメモリセル１００と同様に、メモリセル１０１は、トランジスタ１１１乃至１１３を同一の階層で作製しても構わない。また、図６に示すメモリセル１００と同様に、メモリセル１０１は、トランジスタ１１２、１１３を同一の階層で作製しても構わない。

図１１に示すように、メモリセル１０１のトランジスタを異なる階層で作製することで、メモリセル１０１の集積度を向上させることができ、大容量の記憶装置を提供することができる。

なお、回路構成として、図７に一例を示したが、本発明の一態様は、これに限定されない。

例えば、トランジスタ１１３のソースおよびドレインの他方は、電源電圧（ＶｄｄまたはＶｓｓなど）を供給することができる機能を有する配線と接続されていてもよい。一例として、高電位側電源電圧が供給されている配線と接続されている場合の例を、図３１（Ａ）に示す。なお、トランジスタ１１３のソースおよびドレインの他方は、図７だけでなく、他の図面においても、図３１（Ａ）と同様に接続させることができる。

または、トランジスタ１１３のソースおよびドレインの他方は、さらに別の配線と接続されていてもよい。例えば、電源線ＳＬと接続された場合の例を図３１（Ｂ）に示す。なお、トランジスタ１１３のソースおよびドレインの他方は、図７だけでなく、他の図面においても、図３１（Ｂ）と同様に接続させることができる。

なお、容量素子１１７は、ノードＦＮ１ではなく、ノードＦＮ２に接続されていてもよい。その場合の例を、図３５に示す。なお、容量素子１１７をノードＦＮ２に接続することは、図７だけでなく、他の図面においても、図３５と同様に行うことができる。

なお、図７では書き込みワード線ＷＷＬ１には、トランジスタ１１２とトランジスタ１１３とが接続されているが、本発明の一態様は、これに限定されない。さらに、書き込みワード線ＷＷＬ３を設けて、トランジスタ１１２とトランジスタ１１３のいずれか一方を接続してもよい。その場合の例を、図３２に示す。なお、書き込みワード線ＷＷＬ３を設けて接続することは、図７だけでなく、他の図面においても、図３２と同様に行うことができる。

なお、図７ではビット線ＢＬには、トランジスタ１１２とトランジスタ１１１とトランジスタ１１５とが接続されているが、本発明の一態様は、これに限定されない。さらに、ビット線を追加で設けてもよい。一例として、ビット線ＢＬ２を設けて、トランジスタ１１２とトランジスタ１１１とトランジスタ１１５の少なくとも一つを接続してもよい。さらに、ビット線ＢＬ２とビット線ＢＬ３とを設けて、トランジスタ１１２とトランジスタ１１１とトランジスタ１１５とをそれぞれ接続してもよい。これらの場合の回路例を、図３３（Ａ）、図３３（Ｂ）に示す。なお、ビット線ＢＬ２やビット線ＢＬ３を設けて接続することは、図７だけでなく、他の図面においても、図３３と同様に行うことができる。

なお、図７ではトランジスタ１１２のソースおよびドレインの一方に、ビット線ＢＬが接続されているが、本発明の一態様は、これに限定されない。別の配線と接続してもよい。一例として、電源線ＳＬに接続した場合の例を図３４（Ａ）に示す。なお、トランジスタ１１２のソースおよびドレインの一方の接続先を変更することは、図７だけでなく、他の図面においても、図３４（Ａ）と同様に行うことができる。

なお、図７ではトランジスタ１１１は、ソースおよびドレインの一方は、ビット線ＢＬが接続されているが、本発明の一態様は、これに限定されない。別の配線と接続してもよい。一例として、電源線ＳＬに接続した場合の例を図３４（Ｂ）に示す。なお、トランジスタ１１１のソースおよびドレインの一方の接続先を変更することは、図７だけでなく、他の図面においても、図３４（Ｂ）と同様に行うことができる。

なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、上記実施の形態に示したトランジスタ１１１乃至１１３に適用可能な酸化物半導体トランジスタについて説明を行う。なお、以下では、トランジスタ１１１を例にあげて説明を行うが、トランジスタ１１２、１１３についても、同じ説明を適用することが可能である。
＜半導体装置の構成例＞

図１２（Ａ）乃至図１２（Ｄ）は、トランジスタ１１１の上面図および断面図である。図１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１２（Ｂ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１２（Ｃ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１２（Ｄ）に相当する。なお、図１２（Ａ）乃至図１２（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

トランジスタ１１１は、基板６４０上の絶縁膜６５２と、絶縁膜６５２上に、第１の酸化物半導体６６１、第２の酸化物半導体６６２の順で形成された積層と、該積層の一部と電気的に接続するソース電極６７１およびドレイン電極６７２と、該積層の一部、ソース電極６７１の一部、およびドレイン電極６７２の一部を覆う第３の酸化物半導体６６３と、該積層の一部、ソース電極６７１の一部、ドレイン電極６７２の一部、第３の酸化物半導体６６３の一部と重なるゲート絶縁膜６５３およびゲート電極６７３と、ソース電極６７１およびドレイン電極６７２、ならびにゲート電極６７３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２および第３の酸化物半導体６６３をまとめて、酸化物半導体６６０と呼称する。

なお、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）に設けられている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）と、接触している。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の少なくとも一部（又は全部）と、接触している。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）と、電気的に接続されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）と、電気的に接続されている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）に、近接して配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）に、近接して配置されている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の横側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の横側に配置されている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の斜め上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の斜め上側に配置されている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の上側に配置されている。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上１０００ｎｍ以下、好ましくはチャネル長が２０ｎｍ以上５００ｎｍ以下、より好ましくはチャネル長が３０ｎｍ以上３００ｎｍ以下のトップゲート型構造である。

以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。

＜基板＞
基板６４０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１１１のゲート電極６７３、ソース電極６７１、およびドレイン電極６７２の一つは、上記の他のデバイスと電気的に接続されていてもよい。

＜下地絶縁膜＞
絶縁膜６５２は、基板６４０からの不純物の拡散を防止する役割を有するほか、酸化物半導体６６０に酸素を供給する役割を担うことができる。したがって、絶縁膜６５２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板６４０が他のデバイスが形成された基板である場合、絶縁膜６５２は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

絶縁膜６５２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。

＜酸化物半導体＞
酸化物半導体６６０は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）がある。とくに、酸化物半導体６６０としては、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）を用いると好ましい。

ただし、酸化物半導体６６０は、インジウムを含む酸化物に限定されない。酸化物半導体６６０は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。

酸化物半導体６６０がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。なお、成膜される酸化物半導体６６０の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

次に、第１の酸化物半導体６６１、第２の酸化物半導体６６２、および第３の酸化物半導体６６３の積層により構成される酸化物半導体６６０の機能およびその効果について、図１４（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１４（Ａ）は、図１２（Ｂ）に示すトランジスタ１１１のチャネル部分を拡大した図で、図１４（Ｂ）は、図１４（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。

図１４（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の酸化物半導体６６３、ゲート絶縁膜６５３の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。

絶縁膜６５２とゲート絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。

また、Ｅｃ６６１は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６１は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、Ｅｃ６６３は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６３は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、第１の酸化物半導体６６１と第２の酸化物半導体６６２との界面近傍、および、第２の酸化物半導体６６２と第３の酸化物半導体６６３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。

従って、当該エネルギーバンド構造を有する積層構造において、電子は第２の酸化物半導体６６２を主として移動することになる。そのため、第１の酸化物半導体６６１と絶縁膜６５２との界面、または、第３の酸化物半導体６６３とゲート絶縁膜６５３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、第１の酸化物半導体６６１と第２の酸化物半導体６６２との界面、および第３の酸化物半導体６６３と第２の酸化物半導体６６２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するトランジスタ１１１は、高い電界効果移動度を実現することができる。

なお、図１４（Ｂ）に示すように、第１の酸化物半導体６６１と絶縁膜６５２の界面、および第３の酸化物半導体６６３とゲート絶縁膜６５３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ６００が形成され得るものの、第１の酸化物半導体６６１、および第３の酸化物半導体６６３があることにより、第２の酸化物半導体６６２と当該トラップ準位とを遠ざけることができる。

特に、本実施の形態に例示するトランジスタ１１１は、チャネル幅方向において、第２の酸化物半導体６６２の上面と側面が第３の酸化物半導体６６３と接し、第２の酸化物半導体６６２の下面が第１の酸化物半導体６６１と接して形成されている（図１２（Ｃ）参照。）。このように、第２の酸化物半導体６６２を第１の酸化物半導体６６１と第３の酸化物半導体６６３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。

ただし、Ｅｃ６６１またはＥｃ６６３と、Ｅｃ６６２とのエネルギー差が小さい場合、第２の酸化物半導体６６２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、Ｅｃ６６１、およびＥｃ６６３と、Ｅｃ６６２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。

また、第１の酸化物半導体６６１、および第３の酸化物半導体６６３のバンドギャップは、第２の酸化物半導体６６２のバンドギャップよりも広いほうが好ましい。

第１の酸化物半導体６６１および第３の酸化物半導体６６３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体６６２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体６６１および第３の酸化物半導体６６３は、第２の酸化物半導体６６２よりも酸素欠損が生じにくいということができる。

なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の酸化物半導体６６３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体６６１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、第２の酸化物半導体６６２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第３の酸化物半導体６６３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体６６２において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

第１の酸化物半導体６６１および第３の酸化物半導体６６３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体６６２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

第１の酸化物半導体６６１および第３の酸化物半導体６６３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２は、第１の酸化物半導体６６１および第３の酸化物半導体６６３より厚い方が好ましい。

なお、酸化物半導体をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、８×１０^１１／ｃｍ^３未満であること、好ましくは１×１０^１１／ｃｍ^３未満であること、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体６６１、第２の酸化物半導体６６２および第３の酸化物半導体６６３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

本実施の形態に例示するトランジスタ１１１は、酸化物半導体６６０のチャネル幅方向を電気的に取り囲むようにゲート電極６７３が形成されているため、酸化物半導体６６０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される（図１２（Ｃ）参照）。すなわち、酸化物半導体６６０の全体的にゲート電界が印加させることとなり、電流はチャネルとなる第２の酸化物半導体６６２全体に流れるようになり、さらにオン電流を高められる。

＜酸化物半導体の結晶構造＞
次に、酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、基板の曲げによる変形など、外力に対する耐性がＰｏｌｙ−Ｓｉトランジスタまたは単結晶Ｓｉトランジスタより強く、例えばプラスチックなど柔軟性の高い基板に適している。

また、ＣＡＡＣ−ＯＳ膜をスパッタリング法で成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、１：４：４または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

＜ゲート電極＞
ゲート電極６７３は、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金等を用いて形成することができる。また、ゲート電極６７３は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。

また、ゲート電極６７３には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

＜ゲート絶縁膜＞
ゲート絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜６５３は上記材料の積層であってもよい。なお、ゲート絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。

また、ゲート絶縁膜６５３の積層構造の一例について説明する。ゲート絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

＜ソース電極およびドレイン電極＞
ソース電極６７１およびドレイン電極６７２は、ゲート電極６７３と同様の材料で作製することができる。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体６６０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。

＜保護絶縁膜＞
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、酸化物半導体６６０からの酸素の外部への拡散と、外部から酸化物半導体６６０への水素、水等の入り込みを防ぐことができる。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体６６０への混入防止、酸化物半導体６６０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁膜６５２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

＜層間絶縁膜＞
また、絶縁膜６５４上には絶縁膜６５５が形成されていることが好ましい。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁膜は上記材料の積層であってもよい。

＜第２のゲート電極＞
なお、図１２において、トランジスタのゲート電極が１つ設けられている場合の例を示したが、本発明の一態様は、これに限定されない。トランジスタに複数のゲート電極が設けられていてもよい。一例として、図１２に示したトランジスタ１１１に、第２のゲート電極として導電膜６７４が設けられている例を、図１３（Ａ）乃至図１３（Ｄ）に示す。図１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１３（Ｂ）に相当し、図１３（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１３（Ｃ）に相当し、図１３（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１３（Ｄ）に相当する。なお、図１３（Ａ）乃至図１３（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

導電膜６７４は、ゲート電極６７３において述べた材料や、積層構造を適用することが出来る。導電膜６７４は、ゲート電極層としての機能を有する。なお、導電膜６７４は、一定の電位が供給されていてもよいし、ゲート電極６７３と同じ電位や、同じ信号が供給されていてもよい。図４１（Ａ）、（Ｂ）はメモリセル１００、１０１において、トランジスタ１１１乃至１１３に第２のゲート電極を設けた場合の回路図である。トランジスタ１１１乃至１１３の第２のゲート電極は、電位ＶＢＧが与えられている。図４１（Ａ）、（Ｂ）に示す構成にすることで、トランジスタ１１１乃至１１３のしきい値を制御することが可能になる。また、図４２（Ａ）、（Ｂ）は、メモリセル１００、１０１において、トランジスタ１１１乃至１１３の第１のゲート電極と第２のゲート電極を電気的に接続した場合の回路図である。図４２（Ａ）、（Ｂ）に示す構成にすることで、トランジスタ１１１乃至１１３はオン電流を向上させることが可能になる。

なお、図５、図６および図１１において、トランジスタ１１１乃至１１３に、導電膜６７４を設けない場合の例を示したが、図１３と同様に、上記トランジスタは、第２のゲート電極として導電膜６７４を適用することが可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、実施の形態１に示したメモリセルを適用することが可能な半導体装置の一例について、図１５乃至図１８を用いて説明を行う。

＜半導体装置の構成例＞
図１５は、図１で説明したメモリセル１００を有する、半導体装置５００の構成例を示すブロック図である。なお、半導体装置５００に適用可能なメモリセルは、これに限定されず、実施の形態１に示した他のメモリセル１００や実施の形態２に示したメモリセル１０１も適用可能である。

図１５に示す半導体装置５００は、図１で説明したメモリセル１００が複数設けられたメモリセルアレイ５０１、行選択ドライバ５０２、列選択ドライバ５０３、およびＡ／Ｄコンバータ５０４を有する。なお半導体装置５００は、ｍ行ｎ列のマトリクス状に設けられたメモリセル１００を有する。また図１５では、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２、読み出しワード線ＲＷＬ、ビット線ＢＬ、電源線ＳＬとして、（ｍ−１）行目の書き込みワード線ＷＷＬ１［ｍ−１］、書き込みワード線ＷＷＬ２［ｍ−１］、読み出しワード線ＲＷＬ［ｍ−１］、ｍ行目の書き込みワード線ＷＷＬ１［ｍ］、書き込みワード線ＷＷＬ２［ｍ］、読み出しワード線ＲＷＬ［ｍ］、（ｎ−１）列目のビット線ＢＬ［ｎ−１］、ｎ列目のビット線ＢＬ［ｎ］、および電源線ＳＬを示している。なお、半導体装置５００は、メモリセル１００だけに限定されず、他の実施の形態で示したメモリセルにも適用できる。

図１５に示すメモリセルアレイ５０１は、図１で説明したメモリセル１００が、マトリクス状に設けられている。なおメモリセル１００が有する各構成の説明は、図１と同様であり、図１での説明を援用するものとして説明を省略する。

なお図１５に示すメモリセルアレイ５０１では、隣り合うメモリセルで、電源線ＳＬを共有化した構成としている。該構成を採用することにより、電源線ＳＬが占めていた分の面積の縮小が図られる。そのため該構成を採用する半導体装置では、単位面積あたりの記憶容量の向上を図ることができる。

行選択ドライバ５０２は、メモリセル１００の各行におけるトランジスタ１１１を選択的に導通状態とする機能、およびメモリセル１００の各行におけるノードＦＮ１、ＦＮ２の電位を選択的に変化させる機能、を備えた回路である。具体的には、書き込みワード線ＷＷＬ１、ＷＷＬ２にワード信号を与え、読み出しワード線ＲＷＬに読み出し信号を与える回路である。行選択ドライバ５０２を備えることで、半導体装置５００は、メモリセル１００へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。

列選択ドライバ５０３は、メモリセル１００の各列におけるノードＦＮ１、ＦＮ２に選択的にデータを書き込む機能、ビット線ＢＬの電位をプリチャージする機能、ビット線ＢＬの電位を初期化する機能、およびビット線ＢＬを電気的に浮遊状態とする機能、を備えた回路である。列選択ドライバ５０３を備えることで、半導体装置５００は、メモリセル１００へのデータの書き込みおよび読み出しを列毎に選択して行うことができる。

Ａ／Ｄコンバータ５０４は、アナログ値であるビット線ＢＬの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバータを有する回路である。Ａ／Ｄコンバータ５０４を備えることで、半導体装置５００は、メモリセル１００より読み出されたデータに対応するビット線ＢＬの電位を外部に出力することができる。

なおＡ／Ｄコンバータ５０４は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。

＜行選択ドライバの構成例＞
図１６は、図１５で説明した行選択ドライバ５０２の構成例を示すブロック図である。

図１６に示す行選択ドライバ５０２は、デコーダ５１７、および読み出し書き込み制御回路５１８を有する。読み出し書き込み制御回路５１８は、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２および読み出しワード線ＲＷＬの行毎に設けられる。また各行の読み出し書き込み制御回路５１８は、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２および読み出しワード線ＲＷＬに接続される。

デコーダ５１７は、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２および読み出しワード線ＲＷＬが設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み制御回路５１８を選択する回路である。デコーダ５１７を備えることで、行選択ドライバ５０２は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。

読み出し書き込み制御回路５１８を備えることで、行選択ドライバ５０２は、デコーダ５１７で選択された行へ、書き込みワード信号又は読み出し制御信号を出力することができる。

＜列選択ドライバの構成例＞
図１７は、図１５で説明した列選択ドライバ５０３の構成例を示すブロック図である。

図１７に示す列選択ドライバ５０３は、デコーダ５２１、ラッチ回路５２２、Ｄ／Ａコンバータ５２３、スイッチ回路５２４およびトランジスタ５２５を有する。前述の各回路およびトランジスタは、列毎に設けられる。また各列のスイッチ回路５２４およびトランジスタ５２５は、ビット線ＢＬに接続される。

デコーダ５２１は、ビット線ＢＬが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号ＡｄｄｒｅｓｓおよびデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列のラッチ回路５２２にデータＤａｔａを出力する回路である。デコーダ５２１を備えることで、列選択ドライバ５０３は、任意の列を選択して、データの書き込みを行うことができる。

なおデコーダ５２１に入力されるデータＤａｔａは、ｋビットのデジタルデータである。ｋビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信号である。具体的には、２ビットのデジタルデータであれば、’００’、’０１’、’１０’、’１１’で表されるデータである。

ラッチ回路５２２は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、該ラッチ信号Ｗ＿ＬＡＴに従って記憶したデータＤａｔａをＤ／Ａコンバータ５２３に出力するフリップフロップ回路である。ラッチ回路５２２を備えることで、列選択ドライバ５０３は、任意のタイミングでデータの書き込みを行うことができる。

Ｄ／Ａコンバータ５２３は、入力されるデジタル値のデータＤａｔａを、アナログ値のデータＶ_ｄａｔａに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ５２３は、データＤａｔａのビット数が３ビットであれば、複数の電位Ｖ０乃至Ｖ７の８段階の電位のいずれかに変換してスイッチ回路５２４に出力する回路である。Ｄ／Ａコンバータ５２３を備えることで、列選択ドライバ５０３は、メモリセル１００に書き込むデータを、多値のデータに対応する電位とすることができる。

なおＤ／Ａコンバータ５２３から出力されるデータＶ_ｄａｔａは、異なる電圧値で表されるデータである。２ビットのデータでいえば、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの４値のデータとなり、いずれかの電圧値で表されるデータということができる。

スイッチ回路５２４は、入力されるデータＶ_ｄａｔａをビット線ＢＬに与える機能、およびビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、データＶ_ｄａｔａをビット線ＢＬに与え、その後アナログスイッチをオフにすることで電気的に浮遊状態とする回路である。スイッチ回路５２４を備えることで、列選択ドライバ５０３は、データＶ_ｄａｔａをビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。

トランジスタ５２５は、初期化電圧Ｖ_{ｉｎｉｔｉａｌ}をビット線ＢＬに与える機能、およびビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で初期化電圧Ｖ_{ｉｎｉｔｉａｌ}をビット線ＢＬに与え、その後ビット線ＢＬを電気的に浮遊状態とするスイッチである。トランジスタ５２５を備えることで、列選択ドライバ５０３は、初期化電圧Ｖ_{ｉｎｉｔｉａｌ}をビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。

＜Ａ／Ｄコンバータの構成例＞
図１８は、図１５で説明したＡ／Ｄコンバータ５０４の構成例を示すブロック図である。

図１８に示すＡ／Ｄコンバータ５０４は、コンパレータ５３１、エンコーダ５３２、ラッチ回路５３３、およびバッファ５３４を有する。前述の各回路は、列毎に設けられる。また各列のバッファ５３４は、データＤｏｕｔを出力する。

コンパレータ５３１は、ビット線ＢＬの電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６との電位の高低を比較し、ビット線ＢＬの電位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータ５３１を備え、それぞれのコンパレータ５３１にビット線ＢＬの電位と、異なる参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６とが与えられ、ビット線ＢＬの電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ５３１を備えることで、Ａ／Ｄコンバータ５０４は、ビット線ＢＬの電位が、多値のデータのいずれかに対応する電位かを判定することができる。

なお、一例として図１８で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６は、多値のデータが３ビット、すなわち８値のデータである場合に与えられる電位である。

エンコーダ５３２は、コンパレータ５３１から出力されるビット線ＢＬの電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ５３１より出力されるＨレベル又はＬレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ５３２を備えることで、Ａ／Ｄコンバータ５０４は、メモリセル１００から読み出されたデータをデジタル値のデータとすることができる。

ラッチ回路５３３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従って記憶したデータをバッファ５３４に出力するフリップフロップ回路である。ラッチ回路５３３を備えることで、Ａ／Ｄコンバータ５０４は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路５３３は、省略することができる。

バッファ５３４は、ラッチ回路５３３より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ５３４を備えることで、Ａ／Ｄコンバータ５０４は、デジタル信号に対するノイズを低減することができる。なおバッファ５３４は、省略することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、および該電子部品を具備する電子機器に適用する例について、図１９、図２０を用いて説明する。

図１９（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

実施の形態３に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図１９（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断および成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことのできるメモリセルを有する電子部品を実現することができる。該電子部品は、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことのできるメモリセルを有する半導体装置を含むため、読み出し動作の高速化が図られた電子部品である。

また、完成した電子部品の斜視模式図を図１９（ｂ）に示す。図１９（ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１９（ｂ）に示す電子部品７００は、リード７０１および半導体装置７０３を示している。図１９（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図２０（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、読み出し動作の高速化が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２０（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２０（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図２０（ａ）に示す携帯型の情報端末は、図２０（ａ）の右図のように、第１の表示部９０３ａおよび第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図２０（ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図２０（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図２０（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図２０（ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１および筐体９１２には、それぞれ表示部９１３および表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、読み出し動作の高速化が図られた電子書籍端末が実現される。

図２０（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１およびリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、読み出し動作の高速化が図られたテレビジョン装置が実現される。

図２０（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため読み出し動作の高速化が図られたスマートフォンが実現される。

図２０（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、読み出し動作の高速化が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、読み出し動作の高速化が図られた電子機器が実現される。

なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、実施の形態１および実施の形態２で示した、トランジスタ１１１、トランジスタ１１２およびトランジスタ１１３に適用可能なトランジスタの構成について図を用いて説明する。

＜トランジスタの構成例１＞
図２１に、トランジスタ１１１乃至１１３に適用可能な、トランジスタ３９４およびトランジスタ３９０を示す。

図２２にトランジスタ３９４及びトランジスタ３９０の上面図を示し、図２１にトランジスタ３９４及びトランジスタ３９０の断面図を示す。図２２（Ａ）はトランジスタ３９４の上面図であり、図２２（Ｂ）はトランジスタ３９０の上面図である。図２１（Ａ）は、図２２（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図、及び図２２（Ｂ）の一点鎖線Ｘ３−Ｘ４間の断面図である。図２１（Ｂ）は、図２２（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図、及び図２２（Ｂ）の一点鎖線Ｙ３−Ｙ４間の断面図である。また、図２１（Ａ）は、トランジスタ３９４及びトランジスタ３９０のチャネル長方向の断面図である。また、図２１（Ｂ）は、トランジスタ３９４及びトランジスタ３９０のチャネル幅方向の断面図である。

図２１に示すトランジスタ３９０は、基板３６２上に形成された絶縁膜３６４上の酸化物半導体膜３６６と、酸化物半導体膜３６６に接する導電膜３６８、導電膜３７０及び絶縁膜３７２と、絶縁膜３７２を介して酸化物半導体膜３６６と重なる導電膜３７４とを有する。なお、トランジスタ３９０上に絶縁膜３７６が設けられている。

図２１に示すトランジスタ３９４は、基板３６２上に形成された導電膜２６１と、導電膜２６１上の絶縁膜３６４と、絶縁膜３６４上の酸化物半導体膜２６６と、酸化物半導体膜２６６に接する導電膜２６８、導電膜２７０及び絶縁膜２７２と、絶縁膜２７２を介して酸化物半導体膜２６６と重なる導電膜２７４とを有する。

トランジスタ３９４は、絶縁膜３６４を介して酸化物半導体膜２６６と重なる導電膜２６１を有する。すなわち、導電膜２６１は、ゲート電極として機能する。また、トランジスタ３９４は、デュアルゲート構造のトランジスタである。その他の構成は、トランジスタ３９０と同様であり、同様の効果を奏する。

導電膜２７４及び導電膜２６１が接続せず、それぞれ異なる電位を印加することで、トランジスタ３９４のしきい値電圧を制御することができる。又は、図２１（Ｂ）に示すように、導電膜２７４及び導電膜２６１が接続し、同じ電位を印加することで、初期特性バラつきの低減、−ＧＢＴストレス試験の劣化の抑制、及びＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）抑制が可能である。

酸化物半導体膜３６６において、導電膜３６８、導電膜３７０及び導電膜３７４と重ならない領域には、酸素欠損を形成する元素を有する。また、酸化物半導体膜２６６において、導電膜２６８、導電膜２７０及び導電膜２７４と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。さらに、不純物元素としてホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素等が酸化物半導体膜３６６及び酸化物半導体膜２６６に含まれてもよい。

また、絶縁膜３７６は水素を含む膜であり、代表的には窒化物絶縁膜がある。絶縁膜３７６が酸化物半導体膜３６６及び酸化物半導体膜２６６に接することで、絶縁膜３７６に含まれる水素が酸化物半導体膜３６６及び酸化物半導体膜２６６に拡散する。この結果、酸化物半導体膜３６６及び酸化物半導体膜２６６であって、絶縁膜３７６と接する領域においては、水素が多く含まれる。

不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体は、導電性が高くなり、導電体化する。導電体化された酸化物半導体を酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、該ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。

ここで、酸化物導電体で形成される膜（以下、酸化物導電体膜という。）における、抵抗率の温度依存性について、図３６を用いて説明する。

ここでは、酸化物導電体膜を有する試料を作製した。酸化物導電体膜としては、酸化物半導体膜が窒化シリコン膜に接することで形成された酸化物導電体膜（ＯＣ＿ＳｉＮ_ｘ）、ドーピング装置において酸化物半導体膜にアルゴンが添加され、且つ窒化シリコン膜と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮ_ｘ）、またはプラズマ処理装置において酸化物半導体膜がアルゴンプラズマに曝され、且つ窒化シリコン膜と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮ_ｘ）を作製した。なお、窒化シリコン膜は、水素を含む。

酸化物導電体膜（ＯＣ＿ＳｉＮ_ｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。

酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮ_ｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。次に、ドーピング装置を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物膜に、加速電圧を１０ｋＶとし、ドーズ量が５×１０^１４／ｃｍ^２のアルゴンを添加して、Ｉｎ−Ｇａ−Ｚｎ酸化物膜に酸素欠損を形成した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。

酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮ_ｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝すことで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。次に、プラズマ処理装置において、アルゴンプラズマを発生させ、加速させたアルゴンイオンをＩｎ−Ｇａ−Ｚｎ酸化物膜に衝突させることで酸素欠損を形成した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。

次に、各試料の抵抗率を測定した結果を図３６に示す。ここで、抵抗率の測定は４端子のｖａｎ−ｄｅｒ−Ｐａｕｗ法で行った。図３６において、横軸は測定温度を示し、縦軸は抵抗率を示す。また、酸化物導電体膜（ＯＣ＿ＳｉＮ_ｘ）の測定結果を四角印で示し、酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮ_ｘ）の測定結果を三角印で示し、酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮ_ｘ）の測定結果を丸印で示す。

なお、図示しないが、窒化シリコン膜と接しない酸化物半導体膜は、抵抗率が高く、抵抗率の測定が困難であった。このため、酸化物導電体膜は、酸化物半導体膜より抵抗率が低いことがわかる。

図３６からわかるように、酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮ_ｘ）及び酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮ_ｘ）が、酸素欠損及び水素を含む場合、抵抗率の変動が小さい。代表的には、８０Ｋ以上２９０Ｋ以下において、抵抗率の変動率は、±２０％未満である。または、１５０Ｋ以上２５０Ｋ以下において、抵抗率の変動率は、±１０％未満である。即ち、酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体膜をトランジスタのソース領域及びドレイン領域として用いることで、酸化物導電体膜とソース電極及びドレイン電極として機能する導電膜との接触がオーミック接触となり、酸化物導電体膜とソース電極及びドレイン電極として機能する導電膜との接触抵抗を低減できる。また、酸化物導電体の抵抗率は温度依存性が低いため、酸化物導電体膜とソース電極及びドレイン電極として機能する導電膜との接触抵抗の変動量が少なく、信頼性の高いトランジスタを作製することが可能である。

ここで、酸化物半導体膜３６６近傍の拡大図を図２３に示す。なお、代表例として、トランジスタ３９０に含まれる酸化物半導体膜３６６近傍の拡大図を用いて説明する。図２３に示すように、酸化物半導体膜３６６は、導電膜３６８又は導電膜３７０と接する領域３６６ａと、絶縁膜３７６と接する領域３６６ｂと、絶縁膜３７２と接する領域３６６ｄとを有する。なお、導電膜３７４の側面がテーパ形状を有する場合、導電膜３７４のテーパ部と重なる領域３６６ｃを有してもよい。

領域３６６ａは、ソース領域及びドレイン領域として機能する。導電膜３６８及び導電膜３７０がタングステン、チタン、アルミニウム、銅、モリブデン、クロム、又はタンタル単体若しくは合金等の酸素と結合しやすい導電材料を用いて形成される場合、酸化物半導体膜３６６に含まれる酸素と導電膜３６８及び導電膜３７０に含まれる導電材料とが結合し、酸化物半導体膜３６６において、酸素欠損が形成される。また、酸化物半導体膜３６６に導電膜３６８及び導電膜３７０を形成する導電材料の構成元素の一部が混入する場合もある。これらの結果、導電膜３６８又は導電膜３７０と接する領域３６６ａは、導電性が高まり、ソース領域またはドレイン領域として機能する。

領域３６６ｂは、低抵抗領域として機能する。領域３６６ｂには不純物元素として少なくとも希ガス元素及び水素が含まれる。なお、導電膜３７４の側面がテーパ形状を有する場合、不純物元素は導電膜３７４のテーパ部を通過して領域３６６ｃに添加されるため、領域３６６ｃは、領域３６６ｂと比較して不純物元素の一例である希ガス元素の濃度が低いが、不純物元素が含まれる。領域３６６ｃを有することで、トランジスタのソース−ドレイン耐圧を高めることができる。

酸化物半導体膜３６６がスパッタリング法で形成される場合、領域３６６ａ乃至領域３６６ｄはそれぞれ希ガス元素を含み、且つ領域３６６ａ及び領域３６６ｄと比較して、領域３６６ｂ及び領域３６６ｃの方が希ガス元素の濃度が高い。これは、酸化物半導体膜３６６がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため、酸化物半導体膜３６６に希ガスが含まれること、並びに領域３６６ｂ及び領域３６６ｃにおいて、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である。なお、領域３６６ｂ及び領域３６６ｃにおいて、領域３６６ａ及び領域３６６ｄと異なる希ガス元素が添加されていてもよい。

また、領域３６６ｂは絶縁膜３７６と接するため、領域３６６ａ及び領域３６６ｄと比較して、領域３６６ｂの方が水素の濃度が高い。また、領域３６６ｂから領域３６６ｃに水素が拡散する場合、領域３６６ｃは、領域３６６ａ及び領域３６６ｄと比較して水素濃度が高い。但し、領域３６６ｃより領域３６６ｂの方が、水素濃度が高い。

領域３６６ｂ及び領域３６６ｃにおいて、二次イオン質量分析法により得られる水素の濃度は、８×１０^１９ａｔｏｍｓ／ｃｍ^３以上、又は１×１０^２０ａｔｏｍｓ／ｃｍ^３以上、又は５×１０^２０ａｔｏｍｓ／ｃｍ^３以上とすることができる。なお、領域３６６ａ及び領域３６６ｄの二次イオン質量分析法により得られる水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、又は１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、又は５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、又は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、又は５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、又は１×１０^１６ａｔｏｍｓ／ｃｍ^３以下とすることができる。

また、不純物元素として、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素が酸化物半導体膜３６６に添加される場合、領域３６６ｂ及び領域３６６ｃにのみ不純物元素を有する。このため、領域３６６ａ及び領域３６６ｄと比較して、領域３６６ｂ及び領域３６６ｃの方が不純物元素の濃度が高い。なお、領域３６６ｂ及び領域３６６ｃにおいて、二次イオン質量分析法により得られる不純物元素の濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下、又は１×１０^１９ａｔｏｍｓ／ｃｍ^３以上１×１０^２１ａｔｏｍｓ／ｃｍ^３以下、又は５×１０^１９ａｔｏｍｓ／ｃｍ^３以上５×１０^２０ａｔｏｍｓ／ｃｍ^３以下とすることができる。

領域３６６ｄと比較して、領域３６６ｂ及び領域３６６ｃは、水素濃度が高く、且つ希ガス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、低抵抗領域として機能する。代表的には、領域３６６ｂ及び領域３６６ｃの抵抗率として、１×１０^−３Ωｃｍ以上１×１０^４Ωｃｍ未満、又は１×１０^−３Ωｃｍ以上１×１０^−１Ωｃｍ未満とすることができる。

なお、領域３６６ｂ及び領域３６６ｃにおいて、水素の量は酸素欠損の量と同じ又は少ないと、水素が酸素欠損に捕獲されやすく、チャネルである領域３６６ｄに拡散しにくい。この結果、ノーマリーオフ特性のトランジスタを作製することができる。

領域３６６ｄは、チャネルとして機能する。

また、導電膜３６８、導電膜３７０及び導電膜３７４をマスクとして酸化物半導体膜３６６に不純物元素を添加した後、導電膜３６８、導電膜３７０及び導電膜３７４それぞれの上面形状における面積を縮小してもよい（図２３（Ｂ）参照）。より具体的には、酸化物半導体膜３６６に不純物元素を添加した後、導電膜３７４上のマスク（例えば、フォトレジストなど）に対してスリミング処理を行う。次に、該マスクを用いて導電膜３７４および絶縁膜３７２をエッチングする。上記工程によって、図２３（Ｂ）に示す導電膜３７４ａ及び絶縁膜３７２ａを形成することができる。スリミング処理としては、例えば、酸素ラジカルなどを用いるアッシング処理を適用することができる。

この結果、酸化物半導体膜３６６において、領域３６６ｃ及びチャネルである領域３６６ｄの間に、オフセット領域３６６ｅが形成される。なお、チャネル長方向におけるオフセット領域３６６ｅの長さは、０．１μｍ未満とすることで、トランジスタのオン電流の低下を低減することが可能である。

絶縁膜３７２及び絶縁膜２７２はゲート絶縁膜として機能する。

導電膜３６８及び導電膜３７０、並びに導電膜２６８及び導電膜２７０は、ソース電極またはドレイン電極として機能する。

導電膜３７４及び導電膜２７４は、ゲート電極として機能する。

本実施の形態に示すトランジスタ３９０及びトランジスタ３９４は、導電膜３７４と、導電膜３６８及び導電膜３７０とが重ならず、導電膜３７４と、導電膜３６８及び導電膜３７０との間の寄生容量を低減することが可能である。また、導電膜２７４と、導電膜２６８及び導電膜２７０とが重ならず、導電膜２７４と、導電膜２６８及び導電膜２７０との間の寄生容量を低減することが可能である。この結果、基板３６２として大面積基板を用いた場合、導電膜３６８、導電膜３７０及び導電膜３７４、並びに導電膜２６８及び導電膜２７０及び導電膜２７４における信号遅延を低減することが可能である。

また、トランジスタ３９０において、導電膜３６８、導電膜３７０及び導電膜３７４をマスクとして、希ガス元素を酸化物半導体膜３６６に添加することで、酸素欠損を有する領域が形成される。また、トランジスタ３９４において、導電膜２６８、導電膜２７０及び導電膜２７４をマスクとして、不純物元素が酸化物半導体膜２６６に添加することで、酸素欠損を有する領域が形成される。さらに、酸素欠損を有する領域が、水素を含む絶縁膜３７６と接するため、絶縁膜３７６に含まれる水素が酸素欠損を有する領域に拡散することで、低抵抗領域が形成される。すなわち、セルフアラインで低抵抗領域を形成することができる。

また、本実施の形態に示すトランジスタ３９０及びトランジスタ３９４は、領域３６６ｂに、希ガスを添加することで、酸素欠損を形成するとともに、水素を添加している。このため、領域３６６ｂにおける導電率を高めることが可能であるとともに、トランジスタごとの領域３６６ｂの導電率のばらつきを低減することが可能である。すなわち、領域３６６ｂに希ガス及び水素を添加することで、領域３６６ｂの導電率の制御が可能である。

以下に、図２１に示す構成の詳細について説明する。

基板３６２としては、図１２に示す基板６４０を適宜用いることができる。

絶縁膜３６４は、図１２に示す絶縁膜６５２を適宜用いることができる。

酸化物半導体膜３６６及び酸化物半導体膜２６６は、図１２に示す酸化物半導体６６０を適宜用いることができる。

絶縁膜２７２及び絶縁膜３７２は、図１２に示すゲート絶縁膜６５３を適宜用いることができる。

導電膜３６８、３７０、３７４、２６８、２７０、２６１、２７４としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用いてもよい。また、上記導電膜は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一又は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。

また、導電膜３６８、３７０、３７４、２６８、２７０、２６１、２７４は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

導電膜３６８、３７０、３７４、２６８、２７０、２６１、２７４の厚さは、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。

絶縁膜３７６としては、水素を含む膜であり、代表的には窒化物絶縁膜がある。窒化物絶縁膜としては、窒化シリコン、窒化アルミニウム等を用いて形成することができる。

＜トランジスタの構成例２＞
次に、実施の形態１および実施の形態２で示したトランジスタ１１１乃至１１３に適用可能な、トランジスタ４５０について、図２４を用いて説明する。

図２４（Ａ）乃至図２４（Ｃ）に、トランジスタ４５０の上面図及び断面図を示す。図２４（Ａ）はトランジスタ４５０の上面図であり、図２４（Ｂ）は、図２４（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図２４（Ｃ）は、図２４（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。

図２４に示すトランジスタ４５０は、基板４０２上に形成された絶縁膜４０４上の酸化物半導体膜４０６と、酸化物半導体膜４０６と接する絶縁膜４０８と、絶縁膜４０８を介して酸化物半導体膜４０６と重なる導電膜４１４と、酸化物半導体膜４０６に接する絶縁膜４１８と、絶縁膜４１８上に形成された絶縁膜４１６と、絶縁膜４１８及び絶縁膜４１６の開口部４４０ａにおいて酸化物半導体膜４０６と接する導電膜４１０と、絶縁膜４１８及び絶縁膜４１６の開口部４４０ｂにおいて酸化物半導体膜４０６と接する導電膜４１２を有する。

トランジスタ４５０において、導電膜４１４はゲート電極として機能する。また、導電膜４１０及び導電膜４１２は、ソース電極及びドレイン電極として機能する。

酸化物半導体膜４０６において、導電膜４１０、導電膜４１２及び導電膜４１４と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。

不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。又は、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が金属元素から脱離し不純物元素と結合し、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。

基板４０２としては、図１２に示す基板６４０を適宜用いることができる。

絶縁膜４０４としては、図１２に示す絶縁膜６５２を適宜用いることができる。

酸化物半導体膜４０６は、図１２に示す酸化物半導体６６０を適宜用いることができる。

絶縁膜４０８は、図１２に示すゲート絶縁膜６５３を適宜用いることができる。

導電膜４１０、４１２、４１４は、図２１に示す、導電膜３６８、３７０、３７４、２６８、２７０、２６１、２７４を適宜用いることができる。

絶縁膜４１６は、加熱により酸素を放出する酸化物絶縁膜を用いることで、絶縁膜４１６に含まれる酸素を、酸化物半導体膜４０６に供給することが可能である。

絶縁膜４１６として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ酸化物などを用いればよく、単層又は積層で設けることができる。

絶縁膜４１８は、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。絶縁膜４１８として、例えば窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどを用いればよく、単層又は積層で設けることができる。

絶縁膜４１６及び絶縁膜４１８の厚さはそれぞれ、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。

トランジスタ４５０は、導電膜４１４と、導電膜４１０及び導電膜４１２とが重ならず、導電膜４１４と、導電膜４１０及び導電膜４１２との間の寄生容量を低減することが可能である。この結果、導電膜４１０、導電膜４１２及び導電膜４１４における信号遅延を低減することが可能である。

また、トランジスタ４５０において、導電膜４１４をマスクとして、不純物元素が酸化物半導体膜４０６に添加される。すなわち、セルフアラインで低抵抗領域を形成することが可能になる。

なお、図２１に示すトランジスタ３９４と同様に、トランジスタ４５０は、絶縁膜４０４の下に、酸化物半導体膜４０６と重なるように導電膜を設けて、デュアルゲート構造にすることができる。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、実施の形態１および実施の形態２で示した、トランジスタ１１１乃至１１３に適用可能なトランジスタの変形例について、図３７乃至図３９を用いて説明する。図３７に示すトランジスタは、基板８２１上の絶縁膜８２４上に形成された酸化物半導体膜８２８と、酸化物半導体膜８２８に接する絶縁膜８３７と、絶縁膜８３７と接し且つ酸化物半導体膜８２８と重畳する導電膜８４０と、を有する。なお、絶縁膜８３７は、ゲート絶縁膜としての機能を有する。また、導電膜８４０は、ゲート電極としての機能を有する。

また、酸化物半導体膜８２８に接する絶縁膜８４６、及び絶縁膜８４６に接する絶縁膜８４７が、トランジスタに設けられている。また、絶縁膜８４６及び絶縁膜８４７の開口部において、酸化物半導体膜８２８と接する導電膜８５６、８５７が、トランジスタに設けられている。なお、導電膜８５６、８５７は、ソース電極及びドレイン電極としての機能を有する。また、絶縁膜８４７及び導電膜８５６、８５７と接する絶縁膜８６２が設けられている。

なお、本実施の形態に示すトランジスタの構成、並び該構成に接する導電膜及び絶縁膜は、先の実施の形態に示すトランジスタの構成、並びに該構成に接する導電膜及び絶縁膜を適宜用いることができる。

図３７（Ａ）に示すトランジスタにおいて、酸化物半導体膜８２８は、導電膜８４０と重なる領域に形成される領域８２８ａと、領域８２８ａを挟み、且つ不純物元素を含む領域８２８ｂ、８２８ｃとを有する。また、導電膜８５６、８５７は、領域８２８ｂ、８２８ｃと接する。領域８２８ａはチャネル領域として機能する。領域８２８ｂ、８２８ｃは、領域８２８ａと比較して、抵抗率が低く、低抵抗領域ということができる。また、領域８２８ｂ、８２８ｃは、ソース領域及びドレイン領域として機能する。

または、図３７（Ｂ）に示すトランジスタのように、酸化物半導体膜８２８において、導電膜８５６、８５７と接する領域８２８ｄ、８２８ｅに、不純物元素が添加されていなくともよい。この場合、導電膜８５６、８５７と接する領域８２８ｄ、８２８ｅと領域８２８ａとの間に、不純物元素を有する領域８２８ｂ、８２８ｃを有する。なお、領域８２８ｄ、８２８ｅは、導電膜８５６、８５７に電圧が印加されると導電性を有するため、ソース領域及びドレイン領域としての機能を有する。

なお、図３７（Ｂ）に示すトランジスタは、導電膜８５６、８５７を形成した後、導電膜８４０及び導電膜８５６、８５７をマスクとして、不純物元素を酸化物半導体膜に添加することで、形成できる。

導電膜８４０において、導電膜８４０の端部がテーパ形状であってもよい。即ち、絶縁膜８３７及び導電膜８４０が接する面と、導電膜８４０の側面となす角度θ１が、９０°未満、または１０°以上８５°以下、または１５°以上８５°以下、または３０°以上８５°以下、または４５°以上８５°以下、または６０°以上８５°以下であってもよい。角度θ１を、９０°未満、または１０°以上８５°以下、または１５°以上８５°以下、または３０°以上８５°以下、または４５°以上８５°以下、または６０°以上８５°以下とすることで、絶縁膜８３７及び導電膜８４０の側面における絶縁膜８４６の被覆性を高めることが可能である。

次に、領域８２８ｂ、８２８ｃの変形例について説明する。なお、図３７（Ｃ）乃至図３７（Ｆ）は、図３７（Ａ）に示す酸化物半導体膜８２８の近傍の拡大図である。ここでは、チャネル長Ｌは、一対の不純物元素を含む領域の間隔である。

図３７（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａ及び領域８２８ｂ、８２８ｃの境界が、絶縁膜８３７を介して、導電膜８４０の端部と、一致または略一致している。即ち、上面形状において、領域８２８ａ及び領域８２８ｂ、８２８ｃの境界が、導電膜８４０の端部と、一致または略一致している。

または、図３７（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ａが、導電膜８４０と重ならない領域を有する。該領域はオフセット領域としての機能を有する。チャネル長方向におけるオフセット領域の長さをＬ_ｏｆｆと示す。なお、オフセット領域が複数ある場合は、一つのオフセット領域の長さをＬ_ｏｆｆという。Ｌ_ｏｆｆは、チャネル長Ｌに含まれる。また、Ｌ_ｏｆｆは、チャネル長Ｌの２０％未満、または１０％未満、または５％未満、または２％未満である。

または、図３７（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ、８２８ｃが、絶縁膜８３７を介して、導電膜８４０と重なる領域を有する。該領域はオーバーラップ領域としての機能を有する。チャネル長方向におけるオーバーラップ領域の長さをＬ_ｏｖと示す。Ｌ_ｏｖは、チャネル長Ｌの２０％未満、または１０％未満、または５％未満、または２％未満である。

または、図３７（Ｆ）に示すように、チャネル長方向の断面形状において、領域８２８ａと領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２８ｇを有する。領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃度が低く、抵抗率が高い。ここでは、領域８２８ｆ、８２８ｇは、絶縁膜８３７と重なるが、絶縁膜８３７及び導電膜８４０と重なってもよい。

なお、図３７（Ｃ）乃至図３７（Ｆ）は、図３７（Ａ）に示すトランジスタを用いての説明を行ったが、図３７（Ｂ）に示すトランジスタを、図３７（Ｃ）乃至図３７（Ｆ）の構造に適宜適用しても良い。

図３８（Ａ）に示すトランジスタは、絶縁膜８３７の端部が、導電膜８４０の端部より外側に位置する。即ち、絶縁膜８３７が、導電膜８４０から迫り出した形状を有する。領域８２８ａから絶縁膜８４６を遠ざけることが可能であるため、絶縁膜８４６に含まれる窒素、水素等が、チャネル領域として機能する領域８２８ａに入り込むのを抑制することができる。

図３８（Ｂ）に示すトランジスタは、絶縁膜８３７及び導電膜８４０がテーパ形状であり、且つそれぞれのテーパ部の角度が異なる。即ち、絶縁膜８３７及び導電膜８４０が接する面と、導電膜８４０の側面のなす角度θ１と、酸化物半導体膜８２８及び絶縁膜８３７が接する面と、絶縁膜８３７の側面のなす角度θ２との角度が異なる。角度θ２は、９０°未満、または３０°以上８５°以下、または４５°以上７０°以下であってもよい。例えば、角度θ２が角度θ１より小さいと、絶縁膜８４６の被覆性が高まる。また、角度θ２が角度θ１より大きいと、トランジスタの微細化が可能である。

次に、領域８２８ｂ、８２８ｃの変形例について、図３８（Ｃ）乃至図３８（Ｆ）を用いて説明する。なお、図３８（Ｃ）乃至図３８（Ｆ）は、図３８（Ａ）に示す酸化物半導体膜８２８の近傍の拡大図である。

図３８（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａ及び領域８２８ｂ、８２８ｃの境界が、導電膜８４０の端部と、絶縁膜８３７を介して、一致または略一致している。即ち、上面形状において、領域８２８ａ及び領域８２８ｂ、８２８ｃの境界が、導電膜８４０の端部と、一致若しくは略一致している。

または、図３８（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ａが、導電膜８４０と重ならない領域を有する。該領域はオフセット領域としての機能を有する。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、絶縁膜８３７の端部と、一致または略一致しており、導電膜８４０の端部と重ならない。

または、図３８（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ、８２８ｃが、絶縁膜８３７を介して、導電膜８４０と重なる領域を有する。該領域をオーバーラップ領域という。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、導電膜８４０と重なる。

または、図３８（Ｆ）に示すように、チャネル長方向の断面形状において、領域８２８ａと領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２８ｇを有する。領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃度が低く、抵抗率が高い。ここでは、領域８２８ｆ、８２８ｇは、絶縁膜８３７と重なるが、絶縁膜８３７及び導電膜８４０と重なってもよい。

なお、図３８（Ｃ）乃至図３８（Ｆ）は、図３８（Ａ）に示すトランジスタを用いて説明を行ったが、図３８（Ｂ）に示すトランジスタを、図３８（Ｃ）乃至図３８（Ｆ）の構造に適宜適用しても良い。

図３９（Ａ）に示すトランジスタは、導電膜８４０が積層構造であり、絶縁膜８３７と接する導電膜８４０ａ、及び導電膜８４０ａに接する導電膜８４０ｂを有する。また、導電膜８４０ａの端部は、導電膜８４０ｂの端部より外側に位置する。即ち、導電膜８４０ａが、導電膜８４０ｂから迫り出した形状を有する。

次に、領域８２８ｂ、８２８ｃの変形例について説明する。なお、図３９（Ｂ）乃至図３９（Ｅ）は、図３９（Ａ）に示す酸化物半導体膜８２８の近傍の拡大図である。

図３９（Ｂ）に示すように、チャネル長方向の断面形状において、領域８２８ａ及び領域８２８ｂ、８２８ｃの境界が、導電膜８４０に含まれる導電膜８４０ａの端部と、絶縁膜８３７を介して、一致または略一致している。即ち、上面形状において、領域８２８ａ及び領域８２８ｂ、８２８ｃの境界が、導電膜８４０ａの端部と、一致または略一致している。

または、図３９（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａが、導電膜８４０と重ならない領域を有する。該領域はオフセット領域としての機能を有する。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、導電膜８４０ａの端部と重ならない。

または、図３９（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ、８２８ｃが、導電膜８４０、ここでは導電膜８４０ａと重なる領域を有する。該領域をオーバーラップ領域という。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、導電膜８４０ａと重なる。

または、図３９（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ａと領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２８ｇを有する。不純物元素は、導電膜８４０ａを通過して領域８２８ｆ、８２８ｇに添加されるため、領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃度が低く、抵抗率が高い。なお、ここでは、領域８２８ｆ、８２８ｇは、導電膜８４０ａまたは導電膜８４０ｂと重なってもよい。

なお、絶縁膜８３７の端部が、導電膜８４０ａの端部より外側に位置してもよい。

または、絶縁膜８３７の側面は湾曲してしてもよい。

または、絶縁膜８３７がテーパ形状であってもよい。即ち、酸化物半導体膜８２８及び絶縁膜８３７が接する面と、絶縁膜８３７の側面のなす角度が９０°未満、好ましくは３０°以上９０°未満であってもよい。

図３９に示すように、酸化物半導体膜８２８が、領域８２８ｂ、８２８ｃより、不純物元素の濃度が低く、抵抗率が高い領域８２８ｆ、８２８ｇを有することで、ドレイン領域の電界緩和が可能である。そのため、ドレイン領域の電界に起因したトランジスタのしきい値電圧の変動などの劣化を低減することが可能である。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

１００ メモリセル
１０１ メモリセル
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ 容量素子
１１６ａ 容量素子
１１７ 容量素子
２６１ 導電膜
２６６ 酸化物半導体膜
２６８ 導電膜
２７０ 導電膜
２７２ 絶縁膜
２７４ 導電膜
３６２ 基板
３６４ 絶縁膜
３６６ 酸化物半導体膜
３６６ａ 領域
３６６ｂ 領域
３６６ｃ 領域
３６６ｄ 領域
３６６ｅ オフセット領域
３６８ 導電膜
３７０ 導電膜
３７２ 絶縁膜
３７２ａ 絶縁膜
３７４ 導電膜
３７４ａ 導電膜
３７６ 絶縁膜
３９０ トランジスタ
３９４ トランジスタ
４０２ 基板
４０４ 絶縁膜
４０６ 酸化物半導体膜
４０８ 絶縁膜
４１０ 導電膜
４１２ 導電膜
４１４ 導電膜
４１６ 絶縁膜
４１８ 絶縁膜
４４０ａ 開口部
４４０ｂ 開口部
４５０ トランジスタ
５００ 半導体装置
５０１ メモリセルアレイ
５０２ 行選択ドライバ
５０３ 列選択ドライバ
５０４ Ａ／Ｄコンバータ
５１７ デコーダ
５１８ 制御回路
５２１ デコーダ
５２２ ラッチ回路
５２３ Ｄ／Ａコンバータ
５２４ スイッチ回路
５２５ トランジスタ
５３１ コンパレータ
５３２ エンコーダ
５３３ ラッチ回路
５３４ バッファ
６４０ 基板
６５２ 絶縁膜
６５３ ゲート絶縁膜
６５４ 絶縁膜
６５５ 絶縁膜
６６０ 酸化物半導体
６６１ 酸化物半導体
６６２ 酸化物半導体
６６３ 酸化物半導体
６７１ ソース電極
６７２ ドレイン電極
６７３ ゲート電極
６７４ 導電膜
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８２１ 基板
８２４ 絶縁膜
８２８ 酸化物半導体膜
８２８ａ 領域
８２８ｂ 領域
８２８ｃ 領域
８２８ｄ 領域
８２８ｅ 領域
８２８ｆ 領域
８２８ｇ 領域
８３７ 絶縁膜
８４０ 導電膜
８４０ａ 導電膜
８４０ｂ 導電膜
８４６ 絶縁膜
８４７ 絶縁膜
８５６ 導電膜
８５７ 導電膜
８６２ 絶縁膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍端末
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ
１０００ 基板
１００１ 素子分離層
１００２ 側壁絶縁層
１００３ 不純物領域
１００４ ゲート絶縁膜
１００５ ゲート電極
１００６ 絶縁膜
１０１１ キャパシタ電極
１０１２ キャパシタ電極
１０１３ キャパシタ絶縁膜
１０１４ キャパシタ電極
１０１５ キャパシタ絶縁膜
１０１６ キャパシタ電極
１０２１ プラグ
１０２４ プラグ
１０２９ プラグ
１０３１ 配線
１０３３ 配線
１０３６ 配線
１０４１ 配線
１０４２ 配線
１０４３ 配線

Claims (6)

1. 第１乃至第５のトランジスタと、
   第１及び第２のノードと、
   容量素子と、
   ビット線と、
   電源線と、を有し、
   前記第１のノードは、前記第１のトランジスタを介して、Ｍビットからなる第１のデータが与えられ（Ｍは１以上の自然数）、
   前記第１のノードは、前記容量素子の第１の電極に電気的に接続され、
   前記第１のノードは、前記第５のトランジスタのゲートに電気的に接続され、
   前記第２のノードは、前記第２のトランジスタを介して、Ｎビットからなる第２のデータが与えられ（Ｎは１以上の自然数）、
   前記第２のノードは、前記第３のトランジスタを介して、第１の電位が与えられ、
   前記第２のノードは、前記容量素子の第２の電極に電気的に接続され、
   前記第５のトランジスタのソース及びドレインの一方は、前記電源線に電気的に接続され、
   前記第５のトランジスタのソース及びドレインの他方は、前記第４のトランジスタを介して、前記ビット線に電気的に接続されることを特徴とする、Ｍ＋Ｎビットのデータの書き込み動作と読み出し動作が可能な半導体装置。
2. 請求項１において、
   前記第１乃至第３のトランジスタは、半導体層に酸化物半導体を有する、ことを特徴とする半導体装置。
3. 請求項１又は請求項２に記載の半導体装置の駆動方法であって、
   前記書き込み動作は、
   前記第１及び第３のトランジスタをオン状態にして、前記第１のノードに前記第１のデータを与える第１のステップと、
   前記第２のトランジスタをオン状態にして、前記第１及び第３のトランジスタをオフ状態にして、前記第２のノードに前記第２のデータを与える第２のステップと、
   前記第１及び第２のノードを電気的に浮遊状態にする第３のステップと、を有し、
   前記読み出し動作は、
   前記電源線と前記ビット線との間に電位差を与える第４のステップと、
   前記ビット線を電気的に浮遊状態にする第５のステップと、
   前記第４のトランジスタをオン状態にして、前記ビット線の充電を行う第６のステップと、を有する。
4. 第１乃至第４のトランジスタと、
   第１及び第２のノードと、
   第１及び第２の容量素子と、
   ビット線と、
   電源線と、を有し、
   前記第１のノードは、前記第１のトランジスタを介して、Ｍビットからなる第１のデータが与えられ（Ｍは１以上の自然数）、
   前記第１のノードは、前記第１の容量素子の第１の電極に電気的に接続され、
   前記第１のノードは、前記第２の容量素子の第１の電極に電気的に接続され、
   前記第１のノードは、前記第４のトランジスタのゲートに電気的に接続され、
   前記第２のノードは、前記第２のトランジスタを介して、Ｎビットからなる第２のデータが与えられ（Ｎは１以上の自然数）、
   前記第２のノードは、前記第３のトランジスタを介して、第１の電位が与えられ、
   前記第２のノードは、前記第１の容量素子の第２の電極に電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記電源線に電気的に接続され、
   前記第４のトランジスタのソース及びドレインの他方は、前記ビット線に電気的に接続されることを特徴とする、Ｍ＋Ｎビットのデータの書き込み動作と読み出し動作が可能な半導体装置。
5. 請求項４において、
   前記第１乃至第３のトランジスタは、半導体層に酸化物半導体を有する、ことを特徴とする半導体装置。
6. 請求項４又は請求項５に記載の半導体装置の駆動方法であって、
   前記書き込み動作は、
   前記第１及び第３のトランジスタをオン状態にして前記第１のノードに前記第１のデータを与え、且つ、前記第２の容量素子の第２の電極に第２の電位を与える第１のステップと、
   前記第２のトランジスタをオン状態にして、前記第１及び第３のトランジスタをオフ状態にして、前記第２のノードに前記第２のデータを与える第２のステップと、
   前記第１及び第２のノードを電気的に浮遊状態にする第３のステップと、を有し、
   前記読み出し動作は、
   前記電源線と前記ビット線との間に電位差を与える第４のステップと、
   前記ビット線を電気的に浮遊状態にする第５のステップと、
   前記第２の容量素子の第２の電極に第３の電位を与え、前記ビット線の充電または放電を行う第６のステップと、を有する。