JP2017108131A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017108131A
JP2017108131A JP2016231980A JP2016231980A JP2017108131A JP 2017108131 A JP2017108131 A JP 2017108131A JP 2016231980 A JP2016231980 A JP 2016231980A JP 2016231980 A JP2016231980 A JP 2016231980A JP 2017108131 A JP2017108131 A JP 2017108131A
Authority
JP
Japan
Prior art keywords
insulator
oxide
conductor
transistor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016231980A
Other languages
English (en)
Other versions
JP2017108131A5 (ja
JP6917700B2 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
加藤　清
Kiyoshi Kato
清 加藤
坂倉　真之
Masayuki Sakakura
真之 坂倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017108131A publication Critical patent/JP2017108131A/ja
Publication of JP2017108131A5 publication Critical patent/JP2017108131A5/ja
Priority to JP2021119433A priority Critical patent/JP2021170665A/ja
Application granted granted Critical
Publication of JP6917700B2 publication Critical patent/JP6917700B2/ja
Priority to JP2022095478A priority patent/JP7300042B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】微細化・高密度化に適した信頼性の高い半導体装置を提供する。【解決手段】半導体基板上に第１のトランジスタを有し、第１のトランジスタの上方に、酸化物半導体を有する第２のトランジスタを有し、第２のトランジスタの上方に、容量素子を有し、容量素子は、第１の導電体、第２の導電体、および絶縁体を有し、第２の導電体は、絶縁体を介して、第１の導電体の側面を覆っている。【選択図】図１

Description

本発明の一態様は、容量素子を有する半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、等を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器等は、半導体装置を有している場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。例えば、Ｔｒｉ−ＧａｔｅトランジスタとＣＯＢ（ｃａｐａｃｉｔｏｒ ｏｖｅｒ ｂｉｔｌｉｎｅ）構造のＭＩＭ容量素子が紹介されている（非特許文献１）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、微細化・高密度化に適した半導体装置を提供することを課題の一とする。
または、半導体装置に良好な電気特性を付与することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、半導体基板上に第１のトランジスタを有し、第１のトランジスタの上方に、酸化物半導体を有する第２のトランジスタを有し、第２のトランジスタの上方に、容量素子を有し、容量素子は、第１の導電体、第２の導電体、および絶縁体を有し、第２の導電体は、絶縁体を介して、第１の導電体の側面を覆っている。
本発明の一態様は、半導体基板上に第１のトランジスタを有し、第１のトランジスタの上方に、酸化物半導体を有する第２のトランジスタを有し、第２のトランジスタの上方に、層間膜を有し、層間膜上に、容量素子を有し、容量素子は、第１の導電体、第２の導電体、および絶縁体を有し、層間膜と、絶縁体とが重畳する領域における第２の導電体の上面は、層間膜と、第１の導電体とが重畳する領域における第１の導電体の底面よりも、下方である。
また、上記構成において、絶縁体は、絶縁耐力が高い材料と、Ｈｉｇｈ−ｋ材料とが積層されている。
また、上記構成において、第１のトランジスタと、第２のトランジスタとの間には、第１のバリア性を有する層間膜、およびバリア性を有する配線を有している。
また、上記構成において、容量素子と、第２のトランジスタとの間には、第２のバリア性を有する層間膜を有している。
また、上記構成において、第２のトランジスタ近傍の層間膜は、酸素を過剰に有している。
また、上記構成における、表示装置、マイクロフォン、スピーカー、操作キー、タッチパネル、または、アンテナと、を有する電子機器である。
本発明の一態様によれば、微細化・高密度化に適した半導体装置を提供することができる。または、半導体装置において、微細化に伴う電気特性の低下を抑制することができる。
または、半導体装置に良好な電気特性を付与することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な構成の半導体装置等を提供することができる。または、新規な半導体装置等を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態に係る、容量素子の上面および断面構造を説明する図。 実施の形態に係る、容量素子の上面および断面構造を説明する図。 実施の形態に係る、容量素子の上面および断面構造を説明する図。 実施の形態に係る、容量素子の上面および断面構造を説明する図。 実施の形態に係る、容量素子の上面を説明する図。 実施の形態に係る、半導体装置の構成例および回路図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 実施の形態に係る、トランジスタの上面および断面構造を説明する図。 実施の形態に係る、トランジスタの上面および断面構造を説明する図。 実施の形態に係る、トランジスタの上面および断面構造を説明する図。 実施の形態に係る、トランジスタの上面および断面構造を説明する図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係る記憶装置を示す回路図及び断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は、半導体装置を有する場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷素子など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷素子など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷素子など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
［構成例］
図１（Ａ）に容量素子１００の上面図の一例を示す。図１（Ｂ）は図１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。また、図１（Ｃ）は図１（Ｂ）に示す一点鎖線で囲まれた領域の拡大図である。
容量素子１００は、絶縁体１０２上に設けられ、導電体１０４と、絶縁体１１２と、導電体１１６とを有する。絶縁体１１２は、絶縁体１１２ａおよび絶縁体１１２ｂを有する。
導電体１０４は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、プラグや配線などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
絶縁体１１２は、導電体１０４の側面および上面を覆うように設けられる。絶縁体１１２には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
例えば、図１に示す２層構造とする場合、絶縁体１１２ａには、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料を用い、絶縁体１１２ｂには、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１１２ａを有することで、十分な容量を確保でき、絶縁体１１２ｂを有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
導電体１１６は、絶縁体１１２を介して、導電体１０４の側面および上面を覆うように設けられる。なお、図１（Ｃ）に示す、絶縁体１０２と絶縁体１１２とが接する領域における絶縁体１１２の上面と、絶縁体１１２と導電体１０４が接する領域における導電体１０４の底面との距離ｄが０以上となるように設けることが好ましい。
当該構成により、導電体１０４の側面は、絶縁体１１２を介して、導電体１１６に包まれる。従って、容量素子１００において、図１（Ｂ）に示す破線で囲む領域（導電体１０４の上面および側面の和）が容量として機能するため、投影面積当たりの容量が大きな容量素子を形成することができる。
なお、導電体１１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
容量素子１００は、導電体１１６は、絶縁体１１２を介して、導電体１０４の側面および上面を覆う構成とすることで、容量素子の投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
以上が構成例についての説明である。
＜変形例１＞
また、本実施の形態の変形例として、図２（Ａ）、および図２（Ｂ）に示すように導電体１０４の角部が丸みを有していてもよい。丸みを有することで、導電体１０４上に形成される絶縁体１１２、および導電体１１６の被覆性がよくなるため、容量素子１００の絶縁耐力を向上することができる。
当該構成により、容量素子１００の静電破壊を抑制することができるため、半導体装置の信頼性を向上させることが可能となる。
＜変形例２＞
また、本実施の形態の変形例として、導電体１０４の側面に凹部を設けることにより、側面積を増加することができる。例えば、図３（Ａ）、および図３（Ｂ）に示すように、導電体１０４ａ上に、導電体１０４ａ、および導電体１０４ｃよりも内側に側面が形成されるように、導電体１０４ｂを設ける。当該構成により、導電体１１６は、絶縁体１１２を介して、導電体１０４ａの上面の一部、および導電体１０４ｃの底面の一部を覆う構成となる。従って、容量素子の投影面積当たりの容量を増加させることができる。
なお、図３（Ａ）、および図３（Ｂ）には、導電体１０４が３層構造の場合を示したが、例えば４層以上の積層構造でもよい。
当該構成により、容量素子１００において、容量素子の投影面積当たりの容量を増加させることができるため、半導体装置の小面積化、高集積化、微細化が可能となる。
＜変形例３＞
また、本実施の形態の変形例として、導電体１０４の形状を加工することにより、導電体１０４の側面積を増加することができる。例えば、図４（Ａ）、および図４（Ｂ）に示すように、導電体１０４に開口部を設けるとよい。開口部として失われる上面積以上に、開口部の内側に形成される側面積が大きい場合、容量素子の投影面積当たりの容量を増加させることができる。
なお、図４（Ａ）、および図４（Ｂ）には、導電体１０４に矩形の開口部を設けたが、開口部の形状は多角形、あるいは円形でもよい。
例えば、図５（Ｃ）乃至図５（Ｌ）に示すように、複数の開口部を有していてもよい。特に、最小加工寸法を用いて開口部を設ける場合、図５（Ｇ）または図５（Ｈ）に示す格子状の形状は、容量を効率的に増加することができる。
また、例えば、図５（Ａ）または図５（Ｂ）に示すように、櫛歯状にしてもよい。
当該構成により、容量素子１００において、容量素子の投影面積当たりの容量を増加させることができるため、半導体装置の小面積化、高集積化、微細化が可能となる。
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図６乃至図１４を用いて説明する。
［構成例］
本発明の一態様である容量素子を使用した、半導体装置（記憶装置）の一例を図６に示す。なお、図６（Ｂ）は、図６（Ａ）を回路図で表したものである。図６（Ｃ）は、図６（Ａ）を構成の一部を拡大したものである。
図６（Ａ）、および図６（Ｂ）に示す半導体装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。なお、容量素子１００としては、実施の形態１で説明した容量素子を用いることができる。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを半導体装置（記憶装置）に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない半導体装置（記憶装置）とすることが可能となるため、消費電力を十分に低減することができる。
図６（Ｂ）において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。
また、図６（Ａ）、および図６（Ｂ）に示す半導体装置をマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
本発明の一態様の半導体装置は、一方の電極が、絶縁体を介して、他方の電極の側面を覆う容量素子１００を有する。従って、容量素子１００において、一方の電極の側面でも容量が形成されることにより、容量素子の投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能としている。
本発明の一態様の半導体装置は、図６（Ａ）に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
トランジスタ３００は、基板３０１上に設けられ、導電体３０６、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、およびソース領域またはドレイン領域として機能する低抵抗領域３０８ａおよび低抵抗領域３０８ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３０２のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３０８ａ、および低抵抗領域３０８ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３０８ａ、および低抵抗領域３０８ｂは、半導体領域３０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
また、図６に示すトランジスタ３００はチャネルが形成される半導体領域３０２（基板３０１の一部）が凸形状を有する。また、半導体領域３０２の側面および上面を、絶縁体３０４を介して、導電体３０６が覆うように設けられている。なお、導電体３０６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図６（Ａ）に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、図７（Ａ）に示すようにトランジスタ３００の構成を、プレーナ型として設けてもよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が、順に積層して設けられている。
絶縁体３２２はその下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２４は、基板３０１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないように、バリア膜として機能する。例えば、絶縁体３２４には、窒化シリコンなどの窒化物を用いればよい。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。なお、後述するが、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。上記のような材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図６（Ａ）において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６、および導電体３５８が埋め込まれている。導電体３５６、および導電体３５８はプラグ、または配線として機能を有する。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６および導電体３５８は、水素に対するバリア性を有する導電体を用いることが好ましい。水素に対するバリア性を有する絶縁体３５０が有する開口部には、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。
絶縁体３５４の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の拡大図を図６（Ｃ）に示す。なお、図６（Ｃ）に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
絶縁体３５４上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６が、順に積層して設けられている。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及び導電体２０５等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２０５は、トランジスタ２００のゲート電極としての機能を有する。
絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６のいずれかを、酸素や水素に対してバリア性のある物質を用いることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、酸素過剰領域を有する絶縁体を設けることで、トランジスタ２００の信頼性を向上させることができる。従って、トランジスタ２００近傍の層間膜から、効率的にトランジスタ２００へ酸素を拡散させるために、トランジスタ２００と層間膜の上下を、水素及び酸素に対するバリア性を有する層で挟む構造とするとよい。
例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを用いるとよい。なお、バリア性を有する膜を積層することで、当該機能をより確実にすることができる。
絶縁体２１６上には、絶縁体２２０、絶縁体２２２、および絶縁体２２４が順に積層して設けられている。また、絶縁体２２０、絶縁体２２２、および絶縁体２２４には導電体２４４の一部が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００のチャネル領域が形成される酸化物２３０に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。
例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、酸化物２３０から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
また、絶縁体２２２には、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
以下に、本発明に係る酸化物２３０について説明する。
酸化物２３０に用いる酸化物としては、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図１５（Ａ）、図１５（Ｂ）、および図１５（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図１５には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図１５（Ａ）、図１５（Ｂ）、および図１５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図１５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。
図１５（Ａ）および図１５（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図１６に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図１６は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図１６に示すＭＺｎＯ２層における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図１６に示すように、インジウムを有するＩｎＯ２層が１に対し、元素Ｍおよび亜鉛を有するＭＺｎＯ２層が２となる。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図１６に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図１５（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図１５（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図１５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物を２層構造、または３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、および酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物Ｓ１および酸化物Ｓ２の積層構造に、酸化物Ｓ２および酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、について、図１７を用いて説明する。
図１７（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図１７（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図１７（Ｃ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上であり、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力よりも、酸化物Ｓ２の電子親和力が大きく、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上であり、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、および酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、および酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図１５（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図１５（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１および酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
導電体２４０ａ、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体２４０ａ、および導電体２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、タンタル膜または窒化タンタル膜を積層する二層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２５０して、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
絶縁体２８０は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
また、導電体２６０を覆うように、絶縁体２７０を設けてもよい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。当該構成とすることで、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。
絶縁体２８０上には、絶縁体２８２、および絶縁体２８４が順に積層して設けられている。また、絶縁体２８０、絶縁体２８２、および絶縁体２８４には、導電体２４４、導電体２４６ａ、及び導電体２４６ｂ等が埋め込まれている。なお、導電体２４４は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。導電体２４６ａ、及び導電体２４６ｂは、容量素子１００、またはトランジスタ２００と電気的に接続するプラグ、または配線として機能を有する。
絶縁体２８２、および絶縁体２８４のいずれか、または両方に、酸素や水素に対してバリア性のある物質を用いることが好ましい。当該構成とすることで、トランジスタ２００近傍の層間膜から脱離する酸素を、効率的にトランジスタ２００へ、拡散させることができる。
絶縁体２８４の上方には、容量素子１００が設けられている。容量素子１００は、上記実施の形態で説明した容量素子を用いる。
絶縁体１０２上には、導電体１０４、および導電体１２４が設けられている。なお、導電体１２４は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。
導電体１０４上に絶縁体１１２、絶縁体１１２上に導電体１１６が設けられている。また、導電体１１６は、絶縁体１１２を介して、導電体１０４の側面を覆っている。つまり、導電体１０４の側面においても、容量として機能するため、容量素子の投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
なお、絶縁体１０２は、少なくとも導電体１０４、と重畳する領域に設けられていればよい。例えば、図７（Ｂ）に示すように、絶縁体１０２を、導電体１０４、及び導電体１２４と重畳する領域にのみ設け、絶縁体１０２と、絶縁体１１２とが接する構造としてもよい。
導電体１１６上には、絶縁体１２０、および絶縁体１２２が順に積層して設けられている。また、絶縁体１２０、絶縁体１２２、および絶縁体１０２には導電体１２６が埋め込まれている。なお、導電体１２６は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能を有する。
また、容量素子１００を覆う絶縁体１２０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。
［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図８乃至図１４を用いて説明する。
まず、基板３０１を準備する。基板３０１としては、半導体基板を用いる。例えば、単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板などを用いることができる。また、基板３０１として、ＳＯＩ基板を用いてもよい。以下では、基板３０１として単結晶シリコンを用いた場合について説明する。
続いて、基板３０１に素子分離層を形成する。素子分離層はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成すればよい。
なお、同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、基板３０１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の基板３０１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
続いて、基板３０１上に絶縁体３０４となる絶縁体を形成する。例えば、表面窒化処理後に酸化処理を行い、シリコンと窒化シリコン界面を酸化して酸化窒化シリコン膜を形成してもよい。例えばＮＨ３雰囲気中で７００℃にて熱窒化シリコン膜を表面に形成後に酸素ラジカル酸化を行うことで酸化窒化シリコン膜が得られる。
当該絶縁体は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することにより形成してもよい。
続いて、導電体３０６となる導電膜を成膜する。導電膜としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。なお、導電体３０６の仕事関数を定めることで、トランジスタ３００のしきい値電圧を調整することができるため、導電膜の材料は、トランジスタ３００に求められる特性に応じて、適宜選択するとよい。
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、導電体３０６を形成することができる。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下方の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上方に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
導電体３０６の形成後、導電体３０６の側面を覆うサイドウォールを形成してもよい。サイドウォールは、導電体３０６の厚さよりも厚い絶縁体を成膜した後に、異方性エッチングを施し、導電体３０６の側面部分のみ当該絶縁体を残存させることにより形成できる。
サイドウォールの形成時に絶縁体３０４となる絶縁体も同時にエッチングされることにより、導電体３０６およびサイドウォールの下部に絶縁体３０４が形成される。または、導電体３０６を形成した後に導電体３０６、または導電体３０６を加工するためのレジストマスクをエッチングマスクとして当該絶縁体をエッチングすることにより絶縁体３０４を形成してもよい。この場合、導電体３０６の下部に絶縁体３０４が形成される。または、当該絶縁体に対してエッチングによる加工を行わずに、そのまま絶縁体３０４として用いることもできる。
続いて、基板３０１の導電体３０６（およびサイドウォール）が設けられていない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加する。
続いて、絶縁体３２０を形成した後、上述した導電性を付与する元素の活性化のための加熱処理を行う。
絶縁体３２０は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。また、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を多くすることができるため好ましい。また、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いることもできる。
絶縁体３２０は、例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば、４００℃以上でかつ基板の歪み点未満で行うことができる。
この段階でトランジスタ３００が形成される。
続いて、絶縁体３２０上に絶縁体３２２を形成する。絶縁体３２２は、絶縁体３２０と同様の材料および方法で作成することができる。また、絶縁体３２２の上面を、ＣＭＰ法等を用いて平坦化する（図８（Ａ））。
続いて、絶縁体３２０、および絶縁体３２２に、低抵抗領域３０８ａ、低抵抗領域３０８ｂおよび導電体３０６等に達する開口部を形成する（図８（Ｂ））。その後、開口部を埋めるように導電膜を形成する（図８（Ｃ））。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
続いて、絶縁体３２２の上面が露出するように該導電膜に平坦化処理を施すことにより、導電体３２８ａ、導電体３２８ｂ、および導電体３２８ｃ等を形成する（図８（Ｄ））。なお、図中の矢印は、ＣＭＰ処理を表す。また、明細書中、及び図中において、導電体３２８ａ、導電体３２８ｂ、および導電体３２８ｃは、プラグ、または配線として機能を有し、まとめて導電体３２８と付記する場合もある。なお、本明細書中において、プラグ、または配線として機能を有する場合は、同様に取り扱うものとする。
続いて、絶縁体３２０上に、絶縁体３２２、および絶縁体３２４を形成した後、ダマシン法などを用いて導電体３３０ａ、導電体３３０ｂ、および導電体３３０ｃを形成する（図９（Ａ））。絶縁体３２２、および絶縁体３２４は絶縁体３２０と同様の材料および方法で作成することができる。また、導電体３３０となる導電膜は、導電体３２８と同様の材料および方法で作成することができる。
次に、絶縁体３５２、および絶縁体３５４を形成した後、デュアルダマシン法などを用いて、絶縁体３５２、および絶縁体３５４に、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃを形成する（図９（Ｂ））。絶縁体３５２、および絶縁体３５４は絶縁体３２０と同様の材料および方法で作成することができる。また、導電体３５８となる導電膜は、導電体３２８と同様の材料および方法で作成することができる。
次に、トランジスタ２００を形成する。絶縁体２１０を形成した後、水素または酸素に対してバリア性を有する絶縁体２１２、および絶縁体２１４を形成する。絶縁体２１０は、絶縁体３２０と同様の材料および方法で作成することができる。
また、絶縁体２１２、および絶縁体２１４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁体のいずれかを、ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。
続いて、絶縁体２１４上に絶縁体２１６を形成する。絶縁体２１６は、絶縁体２１０と同様の材料および方法で作成することができる（図９（Ｃ））。
次に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６に、導電体３５８ａ、導電体３５８ｂ、および導電体３５８ｃ等に達する開口部を形成する（図１０（Ａ））。
続いて、絶縁体２１６に開口部を形成する。この時、絶縁体２１６に形成された開口部を広げてもよい（図１０（Ｂ））。絶縁体２１６に形成された開口部を広くすることで、後の工程で形成されるプラグ、または配線に対し、十分な設計マージンを確保することができる。
その後、開口部を埋めるように導電膜を形成する（図１０（Ｃ））。導電膜の形成は、導電体３２８と同様の材料および方法で作成することができる。続いて、導電膜に平坦化処理を施すことにより、絶縁体２１６の上面を露出させ、導電体２１８ａ、導電体２１８ｂ、導電体２１８ｃ、および導電体２０５を形成する（図１１（Ａ））。なお、図中の矢印は、ＣＭＰ処理を表す。
次に、絶縁体２２０、絶縁体２２２、および絶縁体２２４を形成する。絶縁体２２０、絶縁体２２２、および絶縁体２２４は、絶縁体２１０と同様の材料および方法で作成することができる。特に、絶縁体２２２にはｈｉｇｈ−ｋ材料を用いることが好ましい。
続いて、酸化物２３０ａとなる酸化物と、酸化物２３０ｂとなる酸化物を順に成膜する。当該酸化物は、大気に触れさせることなく連続して成膜することが好ましい。
酸化物２３０ｂとなる酸化物を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、酸化物２３０ｂとなる酸化物を成膜した直後に行ってもよいし、酸化物２３０ｂとなる酸化物を加工して島状の酸化物２３０ｂを形成した後に行ってもよい。加熱処理により、酸化物２３０ａの下方に形成された絶縁体から、酸化物２３０ａ、および酸化物２３０ｂに酸素が供給され、酸化物中の酸素欠損を低減することができる。
その後、酸化物２３０ｂとなる酸化物上に、導電体２４０ａ、および導電体２４０ｂとなる導電膜を形成する。続いて、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後、導電膜をマスクとして酸化物の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の酸化物２３０ａ、島状の酸化物２３０ｂ、および島状の導電体の積層構造を形成することができる。
次に、島状の導電膜上に上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体２４０ａ、および導電体２４０ｂを形成する。
続いて、酸化物２３０ｃとなる酸化物、絶縁体２５０となる絶縁体、および導電体２６０となる導電膜を順に成膜する。続いて、当該導電膜上に、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去することで、導電体２６０を形成する。
次に、絶縁体２５０となる絶縁体、および導電体２６０上に絶縁体２７０となる絶縁体を形成する。絶縁体２７０となる絶縁体は、水素および酸素に対するバリア性を有する材料を用いることが好ましい。続いて、当該絶縁体上に上記と同様の方法によりレジストマスクを形成し、絶縁体２７０となる絶縁体、絶縁体２５０となる絶縁体、および酸化物２３０ｃとなる酸化物の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、トランジスタ２００が形成される。
次に、絶縁体２８０を形成する。絶縁体２８０は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。また、絶縁体２８０となる絶縁体を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
なお、絶縁体２８０に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体２８０の成膜を行えばよい。または、成膜後の絶縁体２８０に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁体２８０に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
また、酸素導入処理として、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
また、酸素導入処理として、絶縁体２８０上に、スパッタリング装置を用いて、酸化物を積層する方法がある。例えば、絶縁体２８２を成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁体２８２を成膜しながら、絶縁体２８０に酸素を導入することができる。
続いて、絶縁体２８４を形成する。絶縁体２８４は、絶縁体２１０と、同様の材料および方法で作成することができる。また、絶縁体２８４は、酸素や水素に対してバリア性のある酸化アルミニウムなどを用いることが好ましい。特に、絶縁体２８４を、ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。
絶縁体２８２に、緻密な膜質の絶縁体２８４を積層することで、絶縁体２８０に導入した過剰酸素を、トランジスタ２００側に、効果的に封じ込めることができる（図１１（Ｂ））。
次に、容量素子１００を形成する。まず、絶縁体２８４上に、絶縁体１０２を形成する。絶縁体１０２は、絶縁体２１０と同様の材料および方法で作成することができる。
次に、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、および絶縁体２８４に、導電体２１８ａ、導電体２１８ｂ、導電体２１８ｃ、導電体２４０ａ、および導電体２４０ｂ等に達する開口部を形成する。
その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体２１６の上面を露出させ、導電体２４４ａ、導電体２４４ｂ、導電体２４４ｃ、導電体２４６ａ、および導電体２４６ｂを形成する。なお、導電膜の形成は、導電体３２８と同様の材料および方法で作成することができる。
次に、絶縁体１０２上に導電膜１０４Ａを成膜する。なお、導電膜１０４Ａの形成は、導電体３２８と同様の材料および方法で作成することができる。続いて、導電膜１０４Ａ上に、レジストマスク１９０を形成する（図１２（Ａ））。
導電膜１０４Ａをエッチングすることで、導電体１２４ａ、導電体１２４ｂ、導電体１２４ｃ、および導電体１０４を形成する。当該エッチング処理を、オーバーエッチング処理とすることで、絶縁体１０２の一部も同時に除去することができる（図１２（Ｂ））。絶縁体１０２は、後に形成する絶縁体１１２の膜厚よりも、深く除去されていればよい。つま り、絶縁体１０２において、オーバーエッチング処理が行われた領域の上面は、導電体１０４と重畳する領域の上面よりも膜厚方向でトランジスタ２００側となる、絶縁体１１２の膜厚以上のエッチング深さを持つオーバーエッチング処理である。また、導電体１０４をオーバーエッチング処理により形成することで、エッチング残渣を残すことなくエッチングすることができる。
また、当該エッチング処理の途中で、エッチングガスの種類を切り替えることにより、効率よく絶縁体１０２の一部を除去することができる。
また、例えば、導電体１０４を形成した後、レジストマスク１９０を除去し、導電体１０４をハードマスクとして、絶縁体１０２の一部を除去してもよい。
また、導電体１０４を形成した後、導電体１０４の表面を、クリーニング処理してもよい。クリーニング処理をすることで、エッチング残渣等を除去することができる。
さらに、絶縁体１０２及び絶縁体２８４の膜種が異なる場合、絶縁体２８４をエッチングストッパ膜としてもよい。その場合、図１２（Ｂ）に示すように、導電体１２４、および導電体１０４と重畳する領域に絶縁体１０２が形成される構造となる。
続いて、導電体１０４の側面、および上面を覆う絶縁体１１２を成膜する（図１３（Ａ））。絶縁体１１２には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
例えば、酸化アルミニウムなどのｈｉｇｈ−ｋ材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料の積層構造とすることが好ましい。当該構成により、容量素子１００は、ｈｉｇｈ−ｋ材料により十分な容量を確保でき、絶縁耐力が大きい材料により絶縁耐力が向上するため、容量素子１００の静電破壊を抑制し、容量素子１００の信頼性を向上させることができる。
続いて、絶縁体１１２上に導電膜１１６Ａを成膜する（図１３（Ａ））。なお、導電膜１１６Ａの形成は、導電体１０４と同様の材料および方法で作成することができる。続いて、導電膜１１６Ａ上に、レジストマスク１９０を形成し、導電膜１１６Ａの不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体１１６を形成する。
導電体１１６は、絶縁体１１２を介して、導電体１０４の側面および上面を覆うように設けられる。つまり、図１（Ｃ）に示す、絶縁体１０２と絶縁体１１２とが接する領域における絶縁体１１２の上面と、絶縁体１１２と導電体１０４が接する領域における導電体１０４の底面との距離ｄが０以上となるように設けるとよい。
当該構成により、導電体１０４の側面は、絶縁体１１２を介して、導電体１１６と面する。従って、容量素子１００において、図１（Ｂ）に示す破線で囲む領域（導電体１０４の上面および側面の和）が容量として機能するため、投影面積当たりの容量が大きな容量素子を形成することができる。
続いて、容量素子１００を覆う絶縁体１２０を成膜する（図１３（Ｂ））。絶縁体１２０となる絶縁体は、絶縁体１０２等と同様の材料および方法により形成することができる。
次に、絶縁体１２０に、導電体１２４ａ、導電体１２４ｂ、導電体１２４ｃ、および導電体１０４等に達する開口部を形成する。
その後、開口部を埋めるように導電膜を形成し、導電膜に平坦化処理を施すことにより、絶縁体１２０の上面を露出させ、導電体１２６ａ、導電体１２６ｂ、導電体１２６ｃ、および導電体１２６ｄを形成する。なお、導電膜の形成は、導電体２４４と同様の材料および方法で作成することができる。
続いて、導電体１２８となる導電膜を形成する。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該導電膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
導電体１２８となる導電膜としては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
次に、導電体１２８となる導電膜上に上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、導電体１２８ａ、導電体１２８ｂ、導電体１２８ｃ、および導電体１２８ｄを形成する。
続いて、絶縁体１２０上に、絶縁体１２２を成膜する（図１４）。絶縁体１２２となる絶縁体は、絶縁体１２２等と同様の材料および方法により形成することができる。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、半導体装置の一形態を、図１８乃至図２１を用いて説明する。
＜トランジスタ構造１＞
以下では、本発明の一態様に係るトランジスタの一例について説明する。図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図１８（Ａ）は上面図であり、図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１８（Ｃ）は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
なお、図１８に示すトランジスタ２００において、図６に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
トランジスタ２００は、ゲート絶縁層として機能する導電体２０５、および導電体２６０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４と、および絶縁体２５０と、チャネルが形成される領域を有する酸化物２３０と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、過剰酸素を有する絶縁体２８０と、を有する。
また、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。なお、トランジスタ２００をオンさせると、主として酸化物２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物２３０ａおよび酸化物２３０ｃは、酸化物２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
絶縁体２１６は、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。また、絶縁体２１６は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、基板、あるいは他の構造からの水素等の不純物の混入を防ぐ層として機能する。また、絶縁体２１６は、積層構造としてもよい。
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
絶縁体２２０および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。なお、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を補償することができる。なお、絶縁体２２０と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
また、絶縁体２２０および絶縁体２２４は、積層構造としてもよい。例えば、過剰酸素を含む絶縁膜を酸化物２３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物２３０への水素等の不純物の侵入を防ぐことができる。
絶縁体２２２は、酸化ハフニウム、酸化窒化ハフニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ジルコニウム、酸化窒化ジルコニウム、窒化シリコン、酸化タンタル、酸化チタン、ＳＴＯ（Ｓｔｒｏｎｔｉｕｍ Ｔｉｔａｎ Ｏｘｉｄｅ）、ＢＳＴ（Ｂａｒｉｕｍ Ｓｔｒｏｎｔｉｕｍ Ｔｉｔａｎ Ｏｘｉｄｅ）などを用いることができる。なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、絶縁体２２０、絶縁体２２４、または絶縁体２２２のいずれかを、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
なお、絶縁体２２０と絶縁体２２４とを酸化シリコン、絶縁体２２２を酸化ハフニウムで構成する場合、絶縁体２２０および絶縁体２２４は、化学的気相成長法（ＣＶＤ法、原子層堆積（ＡＬＤ）法を含む）で形成し、絶縁体２２２は、スパッタリング法で形成してもよい。なお、絶縁体２２２の形成に、スパッタリング法を用いることで、絶縁体２２２が低温で結晶化しやすく、生じる固定電荷量が大きい場合がある。
また、図１８に示す半導体装置において、酸化物２３０と導電体２６０の間に、絶縁体２５０の他にバリア膜を設けてもよい。もしくは、酸化物２３０ｃにバリア性があるものを用いてもよい。
導電体２６０、導電体２４０ａおよび導電体２４０ｂは、導電体２０５と同様の材料を用いることができる。例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、絶縁体２５０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。なお、絶縁体２５０として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を補償することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
また、絶縁体２５０は、積層構造としてもよい。例えば、過剰酸素を含む絶縁膜を酸化物２３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物２３０への水素等の不純物の侵入を防ぐことができる。
上記構成を有することで、酸化物半導体を用いたトランジスタにおいて、しきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであっても非導通状態（オフ状態）であるノーマリーオフ型のトランジスタを提供することができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
＜トランジスタ構造２＞
図１９には、トランジスタ２００に適応できる構造の一例を示す。図１９（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図１９（Ａ）において一部の膜は省略されている。また、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図１９（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図１９に示すトランジスタ２００において、図１８に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図１９に示す構造では、導電体２４０ａ、および導電体２４０ｂの三方の端部が、酸化物２３０の端部の一部と一致している。従って、導電体２４０ａ、および導電体２４０ｂと酸化物２３０とを、同時に整形することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、当該構造は、酸化物２３０ｂにおいて、チャネルが形成される領域を、ゲート電極としての機能を有する導電体２６０の電界によって、電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、絶縁体２５０を介して、導電体２６０と対向する酸化物２３０ｂの領域全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
＜トランジスタ構造３＞
図２０には、トランジスタ２００に適応できる構造の一例を示す。図２０（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図２０（Ａ）において一部の膜は省略されている。また、図２０（Ｂ）は、図２０（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２０（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図２０に示すトランジスタ２００において、図１８に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図２０に示す構造は、絶縁体２８０に形成された開口部に、酸化物２３０ｃ、絶縁体２５０、導電体２６０が形成されている。また、導電体２４０ａ、および導電体２４０ｂの一方の端部と、絶縁体２８０に形成された開口部の端部が一致している。さらに、導電体２４０ａ、および導電体２４０ｂの三方の端部が、酸化物２３０の端部の一部と一致している。従って、導電体２４０ａ、および導電体２４０ｂは、酸化物２３０または絶縁体２８０の開口部と、同時に整形することができる。そのため、マスクおよび工程を削減することができる。また、歩留まりや生産性を向上させることができる。
さらに、図２０に示すトランジスタ２００は、導電体２４０ａおよび導電体２４０ｂと、導電体２６０と、がほとんど重ならない構造を有するため、導電体２６０にかかる寄生容量を小さくすることができる。即ち、動作周波数が高いトランジスタ２００を提供することができる。
また、当該構造は、酸化物２３０ｂにおいて、チャネルが形成される領域を、ゲート電極としての機能を有する導電体２６０の電界によって、電気的に取り囲むことができる。ｓ−ｃｈａｎｎｅｌ構造を有する為、絶縁体２５０を介して、導電体２６０と対向する酸化物２３０ｂの領域全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
＜トランジスタ構造４＞
図２１には、トランジスタ２００に適応できる構造の一例を示す。図２１（Ａ）はトランジスタ２００の上面を示す。なお、図の明瞭化のため、図２１（Ａ）において一部の膜は省略されている。また、図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図２１（Ｃ）はＹ１−Ｙ２に対応する断面図である。
なお、図２１に示すトランジスタ２００において、図１８に示したトランジスタ２００を構成する構造と同機能を有する構造には、同符号を付記する。
図２１に示す構造は、酸化物２３０に、ソース領域またはドレイン領域の一方として機能する領域２４５ａ、およびソース領域またはドレイン領域の他方として機能する領域２４５ｂとが設けられている。当該領域は、導電体２６０をマスクとしてホウ素、リン、アルゴンなどの不純物を酸化物２３０に添加することによって形成することができる。また、絶縁体２８０を窒化シリコン膜などの水素を含む絶縁体とすることで、水素を酸化物２３０の一部に拡散させることで形成することができる。そのため、マスクまたは工程を削減することができる。また、歩留まりや生産性を向上させることができる。
また、当該構造は、酸化物２３０ｂにおいて、チャネルが形成される領域を、ゲート電極としての機能を有する導電体２６０の電界によって、電気的に取り囲むことができる。ｓ−ｃｈａｎｎｅｌ構造のため、絶縁体２５０を介して、導電体２６０と対向する酸化物２３０ｂの領域全体にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、オン電流を高くすることができる。また、チャネルが形成される領域に全周から電圧が印加されるため、リーク電流が抑制されたトランジスタを提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態および他の実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する酸化物半導体について、図２２乃至図２６を用いて以下説明を行う。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２２（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２２（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２２（Ｅ）に示す。図２２（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２２（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２２（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図２３（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図２３（Ｂ）および図２３（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２３（Ｄ）および図２３（Ｅ）は、それぞれ図２３（Ｂ）および図２３（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２３（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図２３（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２３（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２４（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２４（Ｂ）に示す。図２４（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２４（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図２４（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図２５に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２５（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２５（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２５（Ａ）および図２５（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２６は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２６より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２６より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２６より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
＜記憶装置＞
図２７に示す半導体装置は、トランジスタ３００を有さない点で図６に示した半導体装置と異なる。この場合も図６に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図２７（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ２００が導通状態になると、浮遊状態である配線３００３と容量素子１００とが導通し、配線３００３と容量素子１００の間で電荷が再分配される。その結果、配線３００３の電位が変化する。配線３００３の電位の変化量は、容量素子１００の電極の一方の電位（または容量素子１００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子１００の電極の一方の電位をＶ、容量素子１００の容量をＣ、配線３００３が有する容量成分をＣＢ、電荷が再分配される前の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子１００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記酸化物半導体が適用されたトランジスタを用い、トランジスタ３００として他の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図２８は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図２８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図２８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２９は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２９では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図２９では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図２９において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図２９における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じて、トランジスタ１２１０の状態（導通状態、または非導通状態）が決まり、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した表示装置について、図３０および図３１を用いて説明する。
＜表示装置の構成＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図３０は、本発明の一態様に係るＥＬ表示装置の一例である。図３０（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図３０（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図３０（Ｃ）は、図３０（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図３０（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図３０（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図３０（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図３０（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のソースは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図３０（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図３０（Ｃ）は、図３０（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図３０（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０５と、導電体７０５が埋め込まれた絶縁体７０１、絶縁体７０１上の絶縁体７０２ａ、絶縁体７０２ｂ、及び絶縁体７０２ｃ、と、絶縁体７０２ｃ上の半導体７０３ａ、半導体７０３ｂ、及び半導体７０３ｃと、半導体７０３ｂ上の導電体７０７ａおよび導電体７０７ｂと、半導体７０３ｃ上の絶縁体７０６と、絶縁体７０６上の導電体７０４を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図３０（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図３０（Ｃ）に示すトランジスタ７４１において、導電体７０４および導電体７０５はゲート電極としての機能を有し、絶縁体７０２および絶縁体７０６はゲート絶縁体としての機能を有し、導電体７０７ａおよび導電体７０７ｂはソース電極またはドレイン電極としての機能を有する。なお、半導体７０３は、光が当たることで電気特性が変動する場合がある。したがって、導電体７０５、導電体７０４のいずれか一以上が遮光性を有すると好ましい。
図３０（Ｃ）には、容量素子７４２として、絶縁体７１０上の導電体７１４ａと、導電体７１４ａ上の絶縁体７１４ｂと、絶縁体７１４ｂ上の導電体７１４ｃと、を有する構造を示す。
容量素子７４２において、導電体７１４ａは一方の電極として機能し、導電体７１４ｃは他方の電極として機能する。
図３０（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図３０（Ｃ）は表示品位の高いＥＬ表示装置である。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７１０は、トランジスタ７４１のソースとして機能する導電体７０７ａ、および導電体７０７ｂに達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続している。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図３１（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図３１に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、又はドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、又はドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３０（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図３１（Ｂ）に示す。図３１（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図３１（Ｂ）には、図３０（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２０が配置される。絶縁体７２０上には、導電体７９１が配置される。導電体７９１は、絶縁体７２０の開口部を介してトランジスタ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
なお、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、駆動方法として様々なものを用いることができる。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３２に示す。
図３２（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３２（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３２（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３２（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３２（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３２（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図３２（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
なお、以上の実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソース領域、ドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、酸化物半導体を有していなくてもよい。
１００ 容量素子
１０２ 絶縁体
１０４ 導電体
１０４ａ 導電体
１０４Ａ 導電膜
１０４ｂ 導電体
１０４ｃ 導電体
１１２ 絶縁体
１１２ａ 絶縁体
１１２ｂ 絶縁体
１１６ 導電体
１１６Ａ 導電膜
１２０ 絶縁体
１２２ 絶縁体
１２４ 導電体
１２４ａ 導電体
１２４ｂ 導電体
１２４ｃ 導電体
１２６ 導電体
１２６ａ 導電体
１２６ｂ 導電体
１２６ｃ 導電体
１２６ｄ 導電体
１２８ 導電体
１２８ａ 導電体
１２８ｂ 導電体
１２８ｃ 導電体
１２８ｄ 導電体
１９０ レジストマスク
２００ トランジスタ
２０５ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２１８ａ 導電体
２１８ｂ 導電体
２１８ｃ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２４０ａ 導電体
２４０ｂ 導電体
２４４ 導電体
２４４ａ 導電体
２４４ｂ 導電体
２４４ｃ 導電体
２４５ａ 領域
２４５ｂ 領域
２４６ａ 導電体
２４６ｂ 導電体
２５０ 絶縁体
２６０ 導電体
２７０ 絶縁体
２８０ 絶縁体
２８２ 絶縁体
２８４ 絶縁体
３００ トランジスタ
３０１ 基板
３０２ 半導体領域
３０４ 絶縁体
３０６ 導電体
３０８ａ 低抵抗領域
３０８ｂ 低抵抗領域
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３２８ａ 導電体
３２８ｂ 導電体
３２８ｃ 導電体
３３０ 導電体
３３０ａ 導電体
３３０ｂ 導電体
３３０ｃ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３５８ 導電体
３５８ａ 導電体
３５８ｂ 導電体
３５８ｃ 導電体
７００ 基板
７０１ 絶縁体
７０２ 絶縁体
７０２ａ 絶縁体
７０２ｂ 絶縁体
７０２ｃ 絶縁体
７０３ 半導体
７０３ａ 半導体
７０３ｂ 半導体
７０３ｃ 半導体
７０４ 導電体
７０５ 導電体
７０６ 絶縁体
７０７ａ 導電体
７０７ｂ 導電体
７１０ 絶縁体
７１４ａ 導電体
７１４ｂ 絶縁体
７１４ｃ 導電体
７１９ 発光素子
７２０ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線

Claims (7)

  1. 半導体基板上に第１のトランジスタを有し、
    前記第１のトランジスタの上方に、酸化物半導体を有する第２のトランジスタを有し、
    前記第２のトランジスタの上方に、容量素子を有し、
    前記容量素子は、第１の導電体、第２の導電体、および絶縁体を有し、
    前記第２の導電体は、前記絶縁体を介して、前記第１の導電体の側面を覆っていることを特徴とする半導体装置。
  2. 半導体基板上に第１のトランジスタを有し、
    前記第１のトランジスタの上方に、酸化物半導体を有する第２のトランジスタを有し、
    前記第２のトランジスタの上方に、層間膜を有し、
    前記層間膜上に、容量素子を有し、
    前記容量素子は、第１の導電体、第２の導電体、および絶縁体を有し、
    前記層間膜と、前記絶縁体とが重畳する領域における前記第２の導電体の上面は、前記層間膜と、前記第１の導電体とが重畳する領域における前記第１の導電体の底面よりも、下方であることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記絶縁体は、絶縁耐力が高い材料と、Ｈｉｇｈ−ｋ材料とが積層されていることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１のトランジスタと、前記第２のトランジスタとの間には、第１のバリア性を有する層間膜、およびバリア性を有する配線を有していることを特徴とする半導体装置。
  5. 請求項１乃至請求項４において、
    前記容量素子と、前記第２のトランジスタとの間には、第２のバリア性を有する層間膜を有していることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第２のトランジスタ近傍の層間膜は、酸素を過剰に有していることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一に記載の半導体装置と、バッテリ、アンテナ、筐体、または、操作スイッチの少なくとも一つと、を有する電子機器。
JP2016231980A 2015-12-02 2016-11-30 半導体装置 Active JP6917700B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021119433A JP2021170665A (ja) 2015-12-02 2021-07-20 半導体装置
JP2022095478A JP7300042B2 (ja) 2015-12-02 2022-06-14 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015235300 2015-12-02
JP2015235300 2015-12-02

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021119433A Division JP2021170665A (ja) 2015-12-02 2021-07-20 半導体装置

Publications (3)

Publication Number Publication Date
JP2017108131A true JP2017108131A (ja) 2017-06-15
JP2017108131A5 JP2017108131A5 (ja) 2020-01-16
JP6917700B2 JP6917700B2 (ja) 2021-08-11

Family

ID=58799265

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2016231980A Active JP6917700B2 (ja) 2015-12-02 2016-11-30 半導体装置
JP2021119433A Withdrawn JP2021170665A (ja) 2015-12-02 2021-07-20 半導体装置
JP2022095478A Active JP7300042B2 (ja) 2015-12-02 2022-06-14 半導体装置
JP2023099124A Pending JP2023116725A (ja) 2015-12-02 2023-06-16 半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2021119433A Withdrawn JP2021170665A (ja) 2015-12-02 2021-07-20 半導体装置
JP2022095478A Active JP7300042B2 (ja) 2015-12-02 2022-06-14 半導体装置
JP2023099124A Pending JP2023116725A (ja) 2015-12-02 2023-06-16 半導体装置

Country Status (2)

Country Link
US (4) US10714502B2 (ja)
JP (4) JP6917700B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018221627A1 (ja) 2017-05-31 2018-12-06 株式会社アミノアップ化学 スベリヒユ処理物、スベリヒユ処理物の製造方法、サプリメント、医薬品、腸管粘膜保護剤及び整腸剤

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108886021B (zh) 2016-02-12 2023-07-25 株式会社半导体能源研究所 半导体装置及其制造方法
TWI683418B (zh) 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
CN110718549A (zh) * 2018-07-12 2020-01-21 华邦电子股份有限公司 动态随机存取存储器及其制造、写入与读取方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335510A (ja) * 1991-09-06 1993-12-17 Micron Technol Inc 波状素子接点コンデンサおよび波状素子接点コンデンサを形成するための方法
JPH08116032A (ja) * 1994-08-01 1996-05-07 Texas Instr Inc <Ti> マイクロ電子構造体とその製造法
JPH0927597A (ja) * 1995-07-12 1997-01-28 Sony Corp 半導体装置及びその製造方法
JP2015187902A (ja) * 2013-12-27 2015-10-29 株式会社半導体エネルギー研究所 半導体装置およびその駆動方法
JP2015195074A (ja) * 2014-03-14 2015-11-05 株式会社半導体エネルギー研究所 半導体装置およびその駆動方法、並びに電子機器
JP2015213164A (ja) * 2014-04-18 2015-11-26 株式会社半導体エネルギー研究所 半導体装置及び電子機器

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3203776B2 (ja) 1992-06-15 2001-08-27 ソニー株式会社 半導体装置の製造方法
US5460999A (en) * 1994-06-06 1995-10-24 United Microelectronics Corporation Method for making fin-shaped stack capacitors on DRAM chips
US5757456A (en) 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
EP0802564A3 (en) 1996-04-19 1999-02-24 Nec Corporation Semiconductor device having high resistive element including high melting point metal
JPH10242411A (ja) 1996-10-18 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
US5851878A (en) * 1997-04-01 1998-12-22 United Microelectronics Corporation Method of forming a rugged polysilicon fin structure in DRAM
JPH1126721A (ja) 1997-07-01 1999-01-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6005197A (en) * 1997-08-25 1999-12-21 Lucent Technologies Inc. Embedded thin film passive components
JP4063944B2 (ja) 1998-03-13 2008-03-19 独立行政法人科学技術振興機構 ３次元半導体集積回路装置の製造方法
JP2000188383A (ja) 1998-10-14 2000-07-04 Fujitsu Ltd 半導体装置およびその製造方法、半導体集積回路およびその製造方法
US6323078B1 (en) * 1999-10-14 2001-11-27 Agere Systems Guardian Corp. Method of forming metal oxide metal capacitors using multi-step rapid thermal process and a device formed thereby
JP2003336016A (ja) 2002-05-20 2003-11-28 Nippon Telegr & Teleph Corp <Ntt> 異方導電性両面テープとそれを用いた電子部品の実装方法
EP1434264A3 (en) 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
JP3990347B2 (ja) 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
US7422935B2 (en) 2004-09-24 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and semiconductor device and electronic device
WO2006038305A1 (ja) 2004-10-01 2006-04-13 Tadahiro Ohmi 半導体装置およびその製造方法
CN101233394B (zh) 2005-07-27 2014-02-26 株式会社半导体能源研究所 半导体装置
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2007105606A1 (en) 2006-03-15 2007-09-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7785938B2 (en) 2006-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit
JP2007317969A (ja) 2006-05-26 2007-12-06 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
US7683838B2 (en) 2007-02-09 2010-03-23 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
US7759629B2 (en) 2007-03-20 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US8513678B2 (en) 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
CN101868858A (zh) 2008-01-15 2010-10-20 夏普株式会社 半导体装置、其制造方法和显示装置
JPWO2009107742A1 (ja) 2008-02-28 2011-07-07 日本電気株式会社 半導体装置
US8198666B2 (en) 2009-02-20 2012-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a nonvolatile memory element having first, second and third insulating films
JP5581106B2 (ja) 2009-04-27 2014-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5677016B2 (ja) 2010-10-15 2015-02-25 キヤノン株式会社 電気機械変換装置及びその作製方法
JP2012216812A (ja) 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置及びその製造方法
US8481353B2 (en) 2011-04-14 2013-07-09 Opto Tech Corporation Method of separating nitride films from the growth substrates by selective photo-enhanced wet oxidation
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2967521B1 (en) * 2013-03-15 2019-12-25 SRI International Electromechanical surgical system
KR102325158B1 (ko) 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
US9443872B2 (en) 2014-03-07 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI711165B (zh) 2014-11-21 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335510A (ja) * 1991-09-06 1993-12-17 Micron Technol Inc 波状素子接点コンデンサおよび波状素子接点コンデンサを形成するための方法
JPH08116032A (ja) * 1994-08-01 1996-05-07 Texas Instr Inc <Ti> マイクロ電子構造体とその製造法
JPH0927597A (ja) * 1995-07-12 1997-01-28 Sony Corp 半導体装置及びその製造方法
JP2015187902A (ja) * 2013-12-27 2015-10-29 株式会社半導体エネルギー研究所 半導体装置およびその駆動方法
JP2015195074A (ja) * 2014-03-14 2015-11-05 株式会社半導体エネルギー研究所 半導体装置およびその駆動方法、並びに電子機器
JP2015213164A (ja) * 2014-04-18 2015-11-26 株式会社半導体エネルギー研究所 半導体装置及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018221627A1 (ja) 2017-05-31 2018-12-06 株式会社アミノアップ化学 スベリヒユ処理物、スベリヒユ処理物の製造方法、サプリメント、医薬品、腸管粘膜保護剤及び整腸剤

Also Published As

Publication number Publication date
JP2023116725A (ja) 2023-08-22
US11710744B2 (en) 2023-07-25
US20200343277A1 (en) 2020-10-29
US10714502B2 (en) 2020-07-14
US20230369342A1 (en) 2023-11-16
US20170162603A1 (en) 2017-06-08
JP2021170665A (ja) 2021-10-28
US20210327915A1 (en) 2021-10-21
JP6917700B2 (ja) 2021-08-11
JP2022113786A (ja) 2022-08-04
US11056510B2 (en) 2021-07-06
JP7300042B2 (ja) 2023-06-28

Similar Documents

Publication Publication Date Title
JP7204829B2 (ja) 半導体装置
JP7389207B2 (ja) 半導体装置
JP6884569B2 (ja) 半導体装置及びその作製方法
KR102628719B1 (ko) 반도체 장치 및 그 제작 방법
US10700212B2 (en) Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method thereof
JP2019169737A (ja) 半導体装置
JP7300042B2 (ja) 半導体装置
JP6851814B2 (ja) トランジスタ
JP2017130654A (ja) 半導体装置及びその作製方法
JP2016105473A (ja) 半導体装置および電子機器
WO2017144994A1 (ja) トランジスタおよびその作製方法、半導体ウエハならびに電子機器
TW202327044A (zh) 半導體裝置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191128

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210622

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210720

R150 Certificate of patent or registration of utility model

Ref document number: 6917700

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150