TW201914007A - 氧化物半導體裝置以及其製作方法 - Google Patents

氧化物半導體裝置以及其製作方法 Download PDF

Info

Publication number
TW201914007A
TW201914007A TW106131227A TW106131227A TW201914007A TW 201914007 A TW201914007 A TW 201914007A TW 106131227 A TW106131227 A TW 106131227A TW 106131227 A TW106131227 A TW 106131227A TW 201914007 A TW201914007 A TW 201914007A
Authority
TW
Taiwan
Prior art keywords
oxide semiconductor
channel layer
semiconductor channel
patterned
patterned oxide
Prior art date
Application number
TW106131227A
Other languages
English (en)
Inventor
李翔
少慧 吳
曉宇 賈
童宇誠
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW106131227A priority Critical patent/TW201914007A/zh
Priority to US15/784,176 priority patent/US20190081183A1/en
Publication of TW201914007A publication Critical patent/TW201914007A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

氧化物半導體裝置包括基底、第一圖案化氧化物半導體通道層、第二圖案化氧化物半導體通道層、閘極介電層與閘極電極。第一圖案化氧化物半導體通道層設置於基底上，第二圖案化氧化物半導體通道層設置於第一圖案化氧化物半導體通道層上且覆蓋第一圖案化氧化物半導體通道層的側邊。閘極介電層設置於第二圖案化氧化物半導體通道層上，第二圖案化氧化物半導體通道層的上表面完全被閘極介電層覆蓋。閘極電極設置於閘極介電層上。閘極電極於基底之厚度方向上的投影區域小於第二圖案化氧化物半導體通道層於厚度方向上的投影區域。

Description

氧化物半導體裝置以及其製作方法
本發明係關於一種氧化物半導體裝置以及其製作方法，尤指一種具有多個氧化物半導體通道層之氧化物半導體裝置以及其製作方法。
氧化物半導體材料(例如氧化銦鎵鋅，IGZO)由於具有高遷移率(mobility)以及低漏電之特性，近來已廣泛地被應用於顯示器內之薄膜電晶體(thin film transistor，TFT)以及積體電路中的場效電晶體(field effect transistor，FET)。然而，氧化物半導體材料的半導體特性與材料中的氧空缺(oxygen vacancy)直接相關，而氧空缺狀況容易受到其他製程或/及外界物質例如水氣、氧氣以及氫氣等影響而產生變化，導致氧化物半導體裝置在穩定性與可靠度上產生問題。因此，如何改善氧化物半導體裝置的電性穩定性以及產品可靠性實為相關產業所持續努力的課題。
本發明提供了一種氧化物半導體裝置以及其製作方法，利用使閘極介電層完全覆蓋圖案化氧化物半導體通道層的上表面來控制圖案化氧化物半導體通道層的區域大小，藉此改善氧化物半導體裝置的電性穩定性與均勻性。
根據本發明之一實施例，本發明提供了一種氧化物半導體裝置，包括一基底、一第一圖案化氧化物半導體通道層、一第二圖案化氧化物半導體通道層、一閘極介電層以及一閘極電極。第一圖案化氧化物半導體通道層設置於基底上。第二圖案化氧化物半導體通道層設置於第一圖案化氧化物半導體通道層上，且第一圖案化氧化物半導體通道層的側邊被第二圖案化氧化物半導體通道層覆蓋。閘極介電層設置於第二圖案化氧化物半導體通道層上，且第二圖案化氧化物半導體通道層的上表面係完全被閘極介電層覆蓋。閘極電極設置於閘極介電層上，且閘極電極於基底之厚度方向上的投影區域係小於第二圖案化氧化物半導體通道層於厚度方向上的投影區域。
根據本發明之一實施例，本發明還提供了一種氧化物半導體裝置的製作方法，包括下列步驟。首先，提供一基底。於基底上形成一第一圖案化氧化物半導體通道層。於第一圖案化氧化物半導體通道層上形成一第二圖案化氧化物半導體通道層，且第一圖案化氧化物半導體通道層的側邊被第二圖案化氧化物半導體通道層覆蓋。於第二圖案化氧化物半導體通道層上形成一閘極介電層，且第二圖案化氧化物半導體通道層的上表面係完全被閘極介電層覆蓋。於閘極介電層上形成一閘極電極，且閘極電極於基底之厚度方向上的投影區域係小於第二圖案化氧化物半導體通道層於厚度方向上的投影區域。
請參閱第1圖至第3圖。第1圖所繪示為本發明第一實施例之氧化物半導體裝置的上視示意圖，第2圖為沿第1圖中A-A’剖線所繪示之剖面示意圖，而第3圖為沿第1圖中B-B’剖線所繪示之剖面示意圖。如第1圖至第3圖所示，本實施例提供一氧化物半導體裝置101，氧化物半導體裝置101包括一基底10、一第一圖案化氧化物半導體通道層22P、一第二圖案化氧化物半導體通道層40P、一閘極介電層50P以及一閘極電極60G。第一圖案化氧化物半導體通道層22P設置於基底10上。基底10可包括非半導體基底或形成於半導體基底上的絕緣層。上述之非半導體基底可包括玻璃基底、塑膠基底或陶瓷基底等，而上述之半導體基底可包括例如矽基底、矽鍺半導體基底或矽覆絕緣(silicon-on-insulator, SOI)基底等，但並不以此為限。第二圖案化氧化物半導體通道層40P設置於第一圖案化氧化物半導體通道層22P上，且第一圖案化氧化物半導體通道層22P的一側邊(例如第2圖中所示之第二側邊22E)被第二圖案化氧化物半導體通道層40P覆蓋。閘極介電層50P設置於第二圖案化氧化物半導體通道層40P上，且第二圖案化氧化物半導體通道層40P的上表面TS係完全被閘極介電層50P覆蓋。閘極電極60G設置於閘極介電層50P上，且閘極電極60G於基底10之厚度方向D3上的投影區域(例如第1圖中標示60G的區域)係小於第二圖案化氧化物半導體通道層40P於厚度方向D3上的投影區域(例如第1圖中標示40P的區域)。在一些實施例中，氧化物半導體裝置101可被視為一氧化物半導體場效電晶體(field effect transistor，FET)，第一圖案化氧化物半導體通道層22P可被視為氧化物半導體裝置101中的島狀通道區，而閘極介電層50P與第二圖案化氧化物半導體通道層40P可由同一圖案化製程所定義形成，藉此可控制第二圖案化氧化物半導體通道層40P的範圍大小，避免第二圖案化氧化物半導體通道層40P與閘極電極60G於島狀通道區以外的區域具有過多的互相重疊區而導致氧化物半導體裝置101的等效通道寬度(effective channel width)受到第二圖案化氧化物半導體通道層40P的厚度變化而發生不穩定的現象。換句話說，氧化物半導體裝置101的電性穩定度以及同一個基底10上的多個氧化物半導體裝置之間的電性均勻性均可因控制第二圖案化氧化物半導體通道層40P的範圍大小而獲得改善。
進一步說明，在一些實施例中，閘極介電層50P與第二圖案化氧化物半導體通道層40P可由同一圖案化製程所定義形成，而第二圖案化氧化物半導體通道層40P的側邊(例如第2圖中所示之第三側邊40E)可與閘極介電層50P的側邊(例如第2圖中所示之第四側邊50E)並排。在一些實施例中，第二圖案化氧化物半導體通道層40P的第三側邊40E與閘極介電層50P的第四側邊50E可於基底10的厚度方向D3上大體上對齊，但並不以此為限。此外，氧化物半導體裝置101可更包括一源極電極30S以及一汲極電極30D於一第一方向D1上分別設置於第一圖案化氧化物半導體通道層22P的相對兩側。在一些實施例中，源極電極30S與汲極電極30D可部分設置於第一圖案化氧化物半導體通道層22P上且部分設置於基底10上，而部分之源極電極30S以及部分之汲極電極30D可被第二圖案化氧化物半導體通道層40P覆蓋，但並不以此為限。此外，在一些實施例中，閘極電極60G於一垂直於第一方向D1的第二方向D2上的長度(例如第2圖中所示之第一長度L1)可小於第二圖案化氧化物半導體通道層40P於第二方向D2上的長度(例如第2圖中所示之第二長度L2)，且閘極電極60G於第一方向D1上的長度(例如第3圖中所示之第三長度L3)可小於第二圖案化氧化物半導體通道層40P於第一方向D1上的長度(例如第3圖中所示之第四長度L4)，但並不以此為限。此外，在一些實施例中，氧化物半導體裝置101可更包括一第三圖案化氧化物半導體通道層21P設置於第一圖案化氧化物半導體通道層22P與基底10之間，而第三圖案化氧化物半導體通道層21P的側邊(例如第2圖中所示之第一側邊21E)可被第二圖案化氧化物半導體通道層40P覆蓋。在一些實施例中，第三圖案化氧化物半導體通道層21P與第一圖案化氧化物半導體通道層22P可由同一圖案化製程所定義形成，故第三圖案化氧化物半導體通道層21P的第一側邊21E與第一圖案化氧化物半導體通道層22P的第二側邊22E可於基底10的厚度方向D3上大體上對齊，但並不以此為限。
在一些實施例中，源極電極30S與汲極電極30D可由對一導電層30進行圖案化而形成，閘極電極60G可由對一閘極材料層60進行圖案化而形成，而導電層30與閘極材料層60可分別包括鎢(tungsten，W)、鋁(aluminum，Al)、銅(copper，Cu)、鋁化鈦(titanium aluminide，TiAl)、鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、鉭(tantalum，Ta)、氮化鉭(Tantalum nitride，TaN)、氧化鋁鈦(titanium aluminum oxide，TiAlO)或其他適合之導電材料。閘極介電層50P可包括氧化矽、氮氧化矽、高介電常數(high dielectric constant，high-k)材料或其他適合之介電材料。上述之高介電常數材料可包括例如氧化鉿(hafnium oxide, HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al2 O3 )、氧化鉭(tantalum oxide, Ta2 O5 )、氧化鋯(zirconium oxide, ZrO2 )或其他適合之高介電常數材料。第一圖案化氧化物半導體通道層22P、第二圖案化氧化物半導體通道層40P以及第三圖案化氧化物半導體通道層21P的材料可分別包括II-VI族化合物(例如氧化鋅，ZnO)、II-VI族化合物摻雜鹼土金屬(例如氧化鋅鎂，ZnMgO)、II-VI族化合物摻雜IIIA族元素(例如氧化銦鎵鋅，IGZO)、II-VI族化合物摻雜VA族元素(例如氧化錫銻，SnSbO2 )、II-VI族化合物摻雜VIA族元素(例如氧化硒化鋅，ZnSeO)、II-VI族化合物摻雜過渡金屬(例如氧化鋅鋯，ZnZrO)，或其他藉由以上提及之元素總類混合搭配形成之具有半導體特性之氧化物，但並不以此為限。此外，第一圖案化氧化物半導體通道層22P、第二圖案化氧化物半導體通道層40P以及第三圖案化氧化物半導體通道層21P亦可分別為由上述之氧化物半導體材料所構成之單層或多層結構，且其結晶狀態亦不受限制，例如可為非晶氧化銦鎵鋅(a-IGZO)、結晶氧化銦鎵鋅(c-IGZO)或沿C軸結晶之氧化銦鎵鋅(CAAC-IGZO)。此外，在一些實施例中，第二圖案化氧化物半導體通道層40P與第三圖案化氧化物半導體通道層21P可當作阻障層環繞第一圖案化氧化物半導體通道層22P，用以阻擋其他物質(例如矽)進入第一圖案化氧化物半導體通道層22P而影響第一圖案化氧化物半導體通道層22P的半導體性質，而第一圖案化氧化物半導體通道層22P的導帶(conduction band)的底部能階(energy level)較佳低於第二圖案化氧化物半導體通道層40P以及第三圖案化氧化物半導體通道層21P的導帶的底部能階，但並不以此為限。此外，在一些實施例中，第一圖案化氧化物半導體通道層22P的電阻率較佳可高於第二圖案化氧化物半導體通道層40P以及第三圖案化氧化物半導體通道層21P的電阻率，但並不以此為限。
由於閘極介電層50P與第二圖案化氧化物半導體通道層40P可由同一圖案化製程所定義形成，故第二圖案化氧化物半導體通道層40P的上表面TS係完全被閘極介電層50P覆蓋。舉例來說，第二圖案化氧化物半導體通道層40P的上表面TS可包括位於由第一圖案化氧化物半導體通道層22P以及第三圖案化氧化物半導體通道層21P所構成的島狀通道區上的第一部T1以及位於上述之島狀通道區以外的第二部T1，而閘極介電層50P可完全覆蓋第二圖案化氧化物半導體通道層40P的上表面TS的第一部T1與第二部T2。此外，在一些實施例中，閘極介電層50P於基底10之厚度方向D3上的投影區域(例如第1圖中標示50P的區域)可大於第一圖案化氧化物半導體通道層22P於厚度方向D3上的投影區域(例如第1圖中標示22P的區域)，第二圖案化氧化物半導體通道層40P於厚度方向D3上的投影區域可大於第一圖案化氧化物半導體通道層22P於厚度方向D3上的投影區域，且閘極電極60G於厚度方向D3上的投影區域亦可大於第一圖案化氧化物半導體通道層22P於厚度方向D3上的投影區域，但並不以此為限。此外，閘極電極60G於基底10之厚度方向D3上的投影區域可小於第二圖案化氧化物半導體通道層40P於厚度方向D3上的投影區域，故閘極電極60G的側邊(例如第2圖與第3圖中所示之第五側邊60E)可未與閘極介電層50P的第四側邊50E以及第二圖案化氧化物半導體通道層40P的第三側邊40E並排。
請參閱第4圖至第6圖以及第1圖至第3圖。第4圖至第6圖所繪示為本發明第一實施例之氧化物半導體裝置的製作方法示意圖，而第2圖可被視為繪示了第6圖之後的製作方法示意圖。如第1圖至第3圖所示，本實施例之氧化物半導體裝置的製作方法可包括下列步驟。首先，提供基底10。於基底10上形成第一圖案化氧化物半導體通道層22P。於第一圖案化氧化物半導體通道層22P上形成第二圖案化氧化物半導體通道層40P，且第一圖案化氧化物半導體通道層22P的第二側邊22E被第二圖案化氧化物半導體通道層40P覆蓋。於第二圖案化氧化物半導體通道層40P上形成閘極介電層50P，且第二圖案化氧化物半導體通道層40P的上表面TS係完全被閘極介電層50P覆蓋。於閘極介電層50P上形成閘極電極60G，且閘極電極60G於基底10之厚度方向D3上的投影區域係小於第二圖案化氧化物半導體通道層40P於厚度方向D3上的投影區域。此外，在一些實施例中，氧化物半導體裝置的製作方法可更包括於第一圖案化氧化物半導體通道層22P在第一方向D1上的相對兩側分別形成源極電極30S以及汲極電極30D，以及於第一圖案化氧化物半導體通道層22P與基底10之間形成第三圖案化氧化物半導體通道層21P。此外，在一些實施例中，形成第二圖案化氧化物半導體通道層40P以及閘極介電層50P的步驟可包括但並不限於下列步驟。首先，如第4圖所示，於第一圖案化氧化物半導體通道層22P以及基底10上形成一氧化物半導體層40，並於氧化物半導體層40上形成一介電層50。然後，對介電層50以及氧化物半導體層40進行一第一圖案化製程91，第一圖案化製程91可利用於介電層50上形成一第一光阻層55，並以第一光阻層55為遮罩來進行蝕刻製程，但並不以此為限。如第4圖至第5圖所示，於第一圖案化製程91之後，可將第一光阻層55移除，介電層50可被第一圖案化製程91圖案化而成為閘極介電層50P，且氧化物半導體層40可被第一圖案化製程91圖案化而成為第二圖案化氧化物半導體通道層40P。換句話說，閘極介電層50P以及第二圖案化氧化物半導體通道層40P可由同一個圖案化製程一併形成。
此外，在一些實施例中，形成閘極電極的步驟可包括但並不限於下列步驟。首先，如第4圖至第6圖所示，於第一圖案化製程91之後，於基底10、閘極介電層50P以及第二圖案化氧化物半導體通道層40P上形成一閘極材料層60。然後，對閘極材料層60進行一第二圖案化製程92，第二圖案化製程92可利用於閘極材料層60上形成一第二光阻層65，並以第二光阻層65為遮罩來進行蝕刻製程，但並不以此為限。如第6圖與第2圖所示，於第二圖案化製程92之後，可將第二光阻層65移除，而閘極材料層60可被第二圖案化製程92圖案化而成為閘極電極60G。換句話說，閘極電極60G與閘極介電層50P可分別由不同的圖案化製程所定義，用以形成閘極介電層50P以及第二圖案化氧化物半導體通道層40P的第一圖案化製程可於形成閘極電極60G之前進行，而用以形成閘極電極60G的第二圖案化製程92可於第一圖案化製程之後進行，但並不以此為限。在一些實施例中，亦可視需要先形成閘極電極60G，並於閘極電極60G形成之後再進行第一圖案化製程來定義出閘極介電層50P與第二圖案化氧化物半導體通道層40P。值得說明的是，由於第二圖案化氧化物半導體通道層40P可與閘極介電層50P由同一圖案化製程來定義形成，故可控制第二圖案化氧化物半導體通道層40P的範圍大小，避免第一圖案化氧化物半導體通道層22P與第三圖案化氧化物半導體通道層21P所構成之島狀通道區以外具有過多之第二圖案化氧化物半導體通道層40P與閘極電極60G互相重疊的區域，進而可有效控制氧化物半導體裝置101的等效通道寬度並因此改善氧化物半導體裝置101的電性穩定度與電性均勻性。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第7圖至第9圖。第7圖所繪示為本發明第二實施例之氧化物半導體裝置102的上視示意圖，第8圖為沿第7圖中C-C’剖線所繪示之剖面示意圖，而第9圖為沿第7圖中D-D’剖線所繪示之剖面示意圖。如第7圖至第9圖所示，與上述第一實施例不同的地方在於，本實施例之氧化物半導體裝置102中的閘極電極60G可相對較小，藉此避免閘極電極60G於第一圖案化氧化物半導體通道層22P與第三圖案化氧化物半導體通道層21P所構成之島狀通道區以外的區域與第二圖案化氧化物半導體通道層40P重疊。換句話說，閘極電極60G於基底10之厚度方向D3上的投影區域(例如第7圖中標示60G的區域)可小於第一圖案化氧化物半導體通道層22P於厚度方向D3上的投影區域(例如第7圖中標示22P的區域)。此外，在一些實施例中，閘極電極60G於第二方向D2上的第一長度L1可小於第一圖案化氧化物半導體通道層22P於第二方向D2上的長度(例如第8圖中所示之第五長度L5)，且閘極電極60G於第一方向D1上的第三長度L3可小於第一圖案化氧化物半導體通道層22P於第一方向D1上的長度(例如第9圖中所示之第六長度L6)，但並不以此為限。
請參閱第10圖與第11圖。第10圖所繪示為本發明第三實施例之氧化物半導體裝置103的上視示意圖，而第11圖為沿第10圖中E-E’剖線所繪示之剖面示意圖。如第10圖與第11圖所示，與上述第二實施例不同的地方在於，氧化物半導體裝置103中的第二圖案化氧化物半導體通道層40P可包括一下切(undercut)部40U於基底10的厚度方向D3上位於閘極介電層50P的第四側邊50E之下。在一些實施例中，可藉由調整用以定義第二圖案化氧化物半導體通道層40P與閘極介電層50P之蝕刻製程(例如上述第4圖所示之第一圖案化製程91中的蝕刻製程)的蝕刻選擇比來形成第二圖案化氧化物半導體通道層40P的下切部40U，但並不以此為限。此外，第二圖案化氧化物半導體通道層40P於基底10之厚度方向D3上的投影區域(例如第10圖中標示40P的區域)可小於閘極介電層50P於厚度方向D3上的投影區域(例如第10圖中標示50P的區域)，第二圖案化氧化物半導體通道層40P於第一方向D1上的第四長度L4可小於閘極介電層50P於第一方向D1上的長度(例如第10圖中所示之第七長度L7)，而第二圖案化氧化物半導體通道層40P於第二方向D2上的第二長度L2可小於閘極介電層50P於第二方向D2上的長度(例如第11圖中所示之第八長度L8)，但並不以此為限。藉由下切部40U的形成，可進一步確保第二圖案化氧化物半導體通道層40P不會延伸至閘極介電層50P之外的區域，對於氧化物半導體裝置103的電性穩定性有更進一步的幫助。
綜上所述，在本發明之氧化物半導體裝置以及其製作方法中，可利用同一圖案化製程形成第二圖案化氧化物半導體通道層與閘極介電層，使得閘極介電層完全覆蓋圖案化氧化物半導體通道層的上表面並藉此控制第二圖案化氧化物半導體通道層的區域大小。藉由本發明之第二圖案化氧化物半導體通道層的形成方式，可避免於第一圖案化氧化物半導體通道層以外的區域中具有過多之第二圖案化氧化物半導體通道層與閘極電極互相重疊的區域，進而可有效控制氧化物半導體裝置的等效通道寬度並因此改善氧化物半導體裝置的電性穩定度與電性均勻性。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底
21E‧‧‧第一側邊
21P‧‧‧第三圖案化氧化物半導體通道層
22E‧‧‧第二側邊
22P‧‧‧第一圖案化氧化物半導體通道層
30‧‧‧導電層
30D‧‧‧汲極電極
30S‧‧‧源極電極
40‧‧‧氧化物半導體層
40E‧‧‧第三側邊
40P‧‧‧第二圖案化氧化物半導體通道層
40U‧‧‧下切部
50‧‧‧介電層
50E‧‧‧第四側邊
50P‧‧‧閘極介電層
55‧‧‧第一光阻層
60‧‧‧閘極材料層
60E‧‧‧第五側邊
60G‧‧‧閘極電極
65‧‧‧第二光阻層
91‧‧‧第一圖案化製程
92‧‧‧第二圖案化製程
101-103‧‧‧氧化物半導體裝置
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧厚度方向
L1‧‧‧第一長度
L2‧‧‧第二長度
L3‧‧‧第三長度
L4‧‧‧第四長度
L5‧‧‧第五長度
L6‧‧‧第六長度
L7‧‧‧第七長度
L8‧‧‧第八長度
T1‧‧‧第一部
T2‧‧‧第二部
TS‧‧‧上表面
第1圖所繪示為本發明第一實施例之氧化物半導體裝置的上視示意圖。 第2圖為沿第1圖中A-A’剖線所繪示之剖面示意圖。 第3圖為沿第1圖中B-B’剖線所繪示之剖面示意圖。 第4圖至第6圖所繪示為本發明第一實施例之氧化物半導體裝置的製作方法示意圖，其中 第5圖繪示了第4圖之後的製作方法示意圖； 第6圖繪示了第5圖之後的製作方法示意圖。 第7圖所繪示為本發明第二實施例之氧化物半導體裝置的上視示意圖。 第8圖為沿第7圖中C-C’剖線所繪示之剖面示意圖。 第9圖為沿第7圖中D-D’剖線所繪示之剖面示意圖。 第10圖所繪示為本發明第三實施例之氧化物半導體裝置的上視示意圖。 第11圖為沿第10圖中E-E’剖線所繪示之剖面示意圖。

Claims (20)

  1. 一種氧化物半導體裝置，包括： 一基底； 一第一圖案化氧化物半導體通道層，設置於該基底上； 一第二圖案化氧化物半導體通道層，設置於該第一圖案化氧化物半導體通道層上，其中該第一圖案化氧化物半導體通道層的側邊被該第二圖案化氧化物半導體通道層覆蓋； 一閘極介電層，設置於該第二圖案化氧化物半導體通道層上，其中該第二圖案化氧化物半導體通道層的上表面係完全被該閘極介電層覆蓋；以及 一閘極電極，設置於該閘極介電層上，其中該閘極電極於該基底之厚度方向上的投影區域係小於該第二圖案化氧化物半導體通道層於該厚度方向上的投影區域。
  2. 如請求項1所述之氧化物半導體裝置，其中該第二圖案化氧化物半導體通道層的側邊係與該閘極介電層的側邊並排。
  3. 如請求項1所述之氧化物半導體裝置，其中該第二圖案化氧化物半導體通道層包括一下切(undercut)部位於該閘極介電層的側邊之下。
  4. 如請求項1所述之氧化物半導體裝置，其中該第二圖案化氧化物半導體通道層於該厚度方向上的該投影區域小於該閘極介電層於該厚度方向上的投影區域。
  5. 如請求項1所述之氧化物半導體裝置，更包括： 一源極電極以及一汲極電極於一第一方向上分別設置於該第一圖案化氧化物半導體通道層的相對兩側。
  6. 如請求項5所述之氧化物半導體裝置，其中該閘極電極於該第一方向上的長度係小於該第二圖案化氧化物半導體通道層於該第一方向上的長度。
  7. 如請求項5所述之氧化物半導體裝置，其中該閘極電極於一垂直於該第一方向的第二方向上的長度係小於該第二圖案化氧化物半導體通道層於該第二方向上的長度。
  8. 如請求項5所述之氧化物半導體裝置，其中部分之該源極電極以及部分之該汲極電極係被該第二圖案化氧化物半導體通道層覆蓋。
  9. 如請求項1所述之氧化物半導體裝置，其中該閘極電極的側邊係未與該閘極介電層的側邊以及該第二圖案化氧化物半導體通道層的側邊並排。
  10. 如請求項1所述之氧化物半導體裝置，更包括： 一第三圖案化氧化物半導體通道層，設置於該第一圖案化氧化物半導體通道層與該基底之間，其中該第三圖案化氧化物半導體通道層的側邊係被該第二圖案化氧化物半導體通道層覆蓋。
  11. 一種氧化物半導體裝置的製作方法，包括： 提供一基底； 於該基底上形成一第一圖案化氧化物半導體通道層； 於該第一圖案化氧化物半導體通道層上形成一第二圖案化氧化物半導體通道層，其中該第一圖案化氧化物半導體通道層的側邊被該第二圖案化氧化物半導體通道層覆蓋； 於該第二圖案化氧化物半導體通道層上形成一閘極介電層，其中該第二圖案化氧化物半導體通道層的上表面係完全被該閘極介電層覆蓋；以及 於該閘極介電層上形成一閘極電極，其中該閘極電極於該基底之厚度方向上的投影區域係小於該第二圖案化氧化物半導體通道層於該厚度方向上的投影區域。
  12. 如請求項11所述之氧化物半導體裝置的製作方法，其中形成該第二圖案化氧化物半導體通道層以及該閘極介電層的步驟包括： 於該第一圖案化氧化物半導體通道層以及該基底上形成一氧化物半導體層； 於該氧化物半導體層上形成一介電層；以及 對該介電層以及該氧化物半導體層進行一第一圖案化製程，其中該介電層係被該第一圖案化製程圖案化而成為該閘極介電層，且該氧化物半導體層係被該第一圖案化製程圖案化而成為該第二圖案化氧化物半導體通道層。
  13. 如請求項12所述之氧化物半導體裝置的製作方法，其中該第一圖案化製程係於形成該閘極電極之前進行。
  14. 如請求項12所述之氧化物半導體裝置的製作方法，其中形成該閘極電極的步驟包括： 於該第一圖案化製程之後，於該基底、該閘極介電層以及該第二圖案化氧化物半導體通道層上形成一閘極材料層；以及 對該閘極材料層進行一第二圖案化製程，其中該閘極材料層係被該第二圖案化製程圖案化而成為該閘極電極。
  15. 如請求項11所述之氧化物半導體裝置的製作方法，更包括： 於該第一圖案化氧化物半導體通道層在一第一方向上的相對兩側分別形成一源極電極以及一汲極電極。
  16. 如請求項15所述之氧化物半導體裝置的製作方法，其中該閘極電極於該第一方向上的長度係小於該第二圖案化氧化物半導體通道層於該第一方向上的長度。
  17. 如請求項15所述之氧化物半導體裝置的製作方法，其中該閘極電極於一垂直於該第一方向的第二方向上的長度係小於該第二圖案化氧化物半導體通道層於該第二方向上的長度。
  18. 如請求項11所述之氧化物半導體裝置的製作方法，其中該第二圖案化氧化物半導體通道層的側邊係與該閘極介電層的側邊並排。
  19. 如請求項11所述之氧化物半導體裝置的製作方法，其中該第二圖案化氧化物半導體通道層包括一下切(undercut)部位於該閘極介電層的側邊之下。
  20. 如請求項11所述之氧化物半導體裝置的製作方法，其中該第二圖案化氧化物半導體通道層於該厚度方向上的該投影區域小於該閘極介電層於該厚度方向上的投影區域。
TW106131227A 2017-09-12 2017-09-12 氧化物半導體裝置以及其製作方法 TW201914007A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106131227A TW201914007A (zh) 2017-09-12 2017-09-12 氧化物半導體裝置以及其製作方法
US15/784,176 US20190081183A1 (en) 2017-09-12 2017-10-15 Oxide semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106131227A TW201914007A (zh) 2017-09-12 2017-09-12 氧化物半導體裝置以及其製作方法

Publications (1)

Publication Number Publication Date
TW201914007A true TW201914007A (zh) 2019-04-01

Family

ID=65632404

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106131227A TW201914007A (zh) 2017-09-12 2017-09-12 氧化物半導體裝置以及其製作方法

Country Status (2)

Country Link
US (1) US20190081183A1 (zh)
TW (1) TW201914007A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102651064B1 (ko) * 2019-07-30 2024-03-25 삼성디스플레이 주식회사 표시 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102657220B1 (ko) * 2013-05-20 2024-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6444714B2 (ja) * 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20160126101A1 (en) * 2014-10-29 2016-05-05 Carolyn Rae Ellinger Method for forming a variable thickness dielectric stack

Also Published As

Publication number Publication date
US20190081183A1 (en) 2019-03-14

Similar Documents

Publication Publication Date Title
TWI731863B (zh) 氧化物半導體電晶體以及其製作方法
US10056463B2 (en) Transistor and manufacturing method thereof
US9660060B2 (en) Thin film transistor and fabricating method thereof
JP5154951B2 (ja) 半導体装置及び表示装置
WO2015194417A1 (ja) 半導体装置
TWI650817B (zh) 半導體元件及其製作方法
TWI720263B (zh) 電晶體結構以及其製造方法
TW201611298A (zh) 雙薄膜電晶體及其製造方法
US10128231B2 (en) Integrated semiconductor device and manufacturing method therefor
TWI653686B (zh) 半導體結構與其製作方法
US10211108B2 (en) Gate structures and fabrication methods thereof
KR102586938B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
WO2016104253A1 (ja) 半導体装置
TW201914007A (zh) 氧化物半導體裝置以及其製作方法
KR20110080118A (ko) 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법
KR102363930B1 (ko) 단결정립 나노와이어 제조 방법 및 이를 적용하는 반도체 소자의 제조 방법
JP6427595B2 (ja) 半導体装置およびその製造方法
CN106033731B (zh) 半导体元件及其制作方法
US9685462B2 (en) Semiconductor device and method of manufacturing the same
KR20150045761A (ko) 박막 트랜지스터 및 그 제조 방법
TWI828142B (zh) 半導體裝置
US20180012810A1 (en) Semiconductor structures and fabrication methods thereof
TWI527227B (zh) 半導體結構及其製程
TW201342628A (zh) 主動元件及其製造方法
US11476367B2 (en) Semiconductor device