KR102363930B1 - 단결정립 나노와이어 제조 방법 및 이를 적용하는 반도체 소자의 제조 방법 - Google Patents

단결정립 나노와이어 제조 방법 및 이를 적용하는 반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 나노아이어 반도체 소자의 제조 방법에 대해 기술된다. 반도체 제조 방법:은 기판 상에 기판에 나란하게 횡방향으로 연장된 반도체 나노와이어를 형성하는 단계; 상기 반도체 나노와이어의 위를 덮는 커버층을 형성하는 단계; 상기 커버층을 패터닝하여 상기 반도체 나노와이어의 일단이 그 내벽을 통해 노출시키는 트렌치를 형성하는 단계; 상기 반도체 나노와이어의 일단부에 접촉되는 촉매물질층을 형성하는 단계; 그리고 열처리에 의한 MIC(metal induced crystallization)를 수행하여, 기판에 횡방향으로 연장된 단결정립 반도체 나노와이어를 형성한다.

Description

단결정립 나노와이어 제조 방법 및 이를 적용하는 반도체 소자의 제조 방법{Method of single crystalline grain nanowire and Semiconductor Device using the same}
본 개시는 단결정립 나노와이어 제조 방법 및 이를 적용하는 반도체 소자의 제조 방법에 관한 것이다.
고성능의 반도체 소자는 전자 제품의 품질을 향상하며, 비용 면에서의 이익도 수반한다. 이러한 반도체 소자는 높은 이동도와 신뢰도의 반도체 채널을 가지는 것이 필요하고, 특히 반도체 채널이 일정한 특성을 가짐으로써 특성 산포를 줄이는 것이 필요하다.
최근의 스마트폰들의 모바일 디바이스는 AM-OLED 디스플레이가 주로 적용한다. 이러한 AM-OLED 디스플레이의 화소 스위칭 소자로서 높은 집적도 하에서도 높은 이동도(mobility)와 높은 신뢰도(reliability)를 가지는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)가 적합하다.
저온 다결정 실리콘 박막트랜지스터(LTPS TFT)의 제조에는 실리콘의 결정화 위해 ELA (Excimer Laser Annealing)가 주로 적용 된다. 이러한 LTPS TFT의 단점은 대면적 디스플레이에 적용했을 때 일정 수준의 결정립 균일성(crystal grain uniformity) 유지에 어려움이 있고, 수율(yield)이 낮다.
모범적인 실시 예들은 MIC 기술을 이용하여 <111> 배향된 고품질의 단결정립 나노와이어의 제조 방법을 제시한다.
모범적인 실시 예들은 기판에 대해 횡방향으로 결정립이 성장된 단결정립 나노와이어의 제조 방법 및 이를 적용하는 반도체 소자의 방법을 제시한다.
모범적인 실시 예에 따르면, 단결정립 나노와이어의 제조 방법:은
기판 상에 결정화 대상 비정질 채널 물질층을 형성하는 단계;
상기 비정질 채널 물질층을 패터닝 하여 기판 상에서 횡방향으로 연장된 반도체 나노와이어를 형성하는 단계;
상기 반도체 나노와이어 위를 덮는 커버층을 형성하는 단계;
상기 커버층과 반도체 나노와이어를 패터닝하여 상기 반도체 나노와이어의 일단 측면만이 커버층을 통해 노출되게 하는 트렌치를 형성하는 단계;
상기 반도체 나노와이어의 노출된 일단부측 단면에 접촉되는 촉매물질층을 형성하는 단계; 그리고
열처리에 의한 MIC(metal induced crystallization)를 수행하여, 상기 촉매물질과 접촉하는 상기 반도체 나노와이어의 일단부로부터 나노와이어의 길이방향으로 반도체 나노와이어를 결정화하는 단계;를 포함한다.
다른 모범적인 실시 예에 따른 단결정립 나노와이어 반도체 소자의 제조 방법:은
기판 상에 비정질의 채널 물질층, 비정질의 도전성 반도체층, 금속층을 포함하는 다층막을 형성하는 단계;
상기 다층막을 패터닝하여 트랜지스터 영역으로 정의된 부분에 나노와이어 채널 물질층, 스트립형 도전성 반도체층 및 금속층을 포함하는 적어도 하나의 다층블럭을 형성하는 단계;
상기 다층블럭을 덮는 커버층을 형성하는 단계;
상기 커버층에 그 내벽에 상기 채널 물질층의 일단부가 노출되는 트렌치를 형성하는 단계;
상기 커버층과 상기 채널 물질층을 패터닝하여 채널물질층의 일단부 측단면만 노출되게 하는 단계;
상기 커버층 위에와 트렌치 내부에 촉매물질층을 형성하여 상기 트렌치의내벽에 노출된 상기 채널 물질층의 일단부에 상기 촉매물질층을 접촉시키는 단계;
상기 다층막을 열처리하여 상기 채널 물질층을 결정화하는 단계;
상기 금속층을 덮고 있는 커버층을 제거한 후 상기 금속층과 도전성 반도체층을 패터닝하여 상기 반도체 물질층에 대응하는 소스 및 드레인 및 소스 전극과 드레인 전극을 형성하는 단계;를 포함한다.
모범적인 실시 예에 따르면, 상기 비정질 채널 물질층은 Si, SiGe, Ge 로 이루어지는 그룹에서 선택된 어느 하나로 형성될 수 있다.
모범적인 실시 예에 따르면, 상기 촉매물질층은 Ni, NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성될 수 있다.
모범적인 실시 예에 따르면, 상기 비정질 채널 물질층은 진성 반도체 또는 p형 불순물 또는 n형 불순물을 함유하는 비진성 반도체 물질로 형성할 수 있다.
모범적인 실시 예에 따르면, 상기 다층블럭을 형성하는 단계:는
p형 나노와이어 채널 물질층, n형 도전성 반도체층 및 금속층을 포함하는 제1다층블럭을 형성하는 단계; 그리고,
n형 나노와이어 채널 물질층, p형 도전성 반도체층 및 금속층을 포함하는 제2다층블럭을 형성하는 단계;를 포함할 수 있다.
모범적인 실시 예는 <111> 방향으로 결정이 성장된 횡형 단결정립 반도체 나노와이어 채널을 제작하는 방법과 이를 응용하여 CMOS 등의 반도체 제작 방법을 제시한다. 이러한 모범적인 실시 예는 대면적 기판에 고성능 LSI, 메모리, 센서 등을 제작하여 SOP(System on panel)을 실현할 수 있다. 이러한 모범적 실시 예에 따르면, 소스/드레인 등의 도전층을 형성하기 위한 이온주입(Ion implantation) 및 별도의 활성화(activation) 과정도 필요 없다. 따라서 모범적 실시 예에 따라 높은 이동도와 신뢰도가 높고 제품간 특성 산포가 적은 높은 수율의 반도체 소자의 획득이 가능하다.
도1 내지 도7는 모범적 실시 예에 따른 횡형 나노와이어 반도체 소자의 제조공정의 순차적으로 도시한다.
도8은 모범적 실시 예에 따른 횡형 단결정립 나노와이어 채널을 가지는 트랜지스터의 개략적 단면 구조를 보인다.
도9 내지 도28은 모범적 다른 실시 예에 따른 횡형 단결정립 나노와이어 채널을 가지는 반도체 소자의 제조 공정의 순차적으로 도시한다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시 예들로 인해 한정 되어는 것으로 해석되어서는 안 된다. 본 발명 개념의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다. 또한 "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
이하, 첨부된 도면을 참고하면서 모범적인 실시 예에 따른 것으로 횡형 반도체 나노와이어(lateral semiconductor nano-wire)의 제조하는 기본 개념을 보이는 제조공정도이다.
이하에서 설명되는 도1내지 도7에서 각 도면의 (a)는 단면도이며, (b)는 평면도이다.
도1에 도시된 바와 같이, 기판(10) 위에 버퍼층(11)을 형성한다. 이 버퍼층(11)은 SiO2 또는 SiNx, SiONx, AlOx 등의 물질로 형성될 수 있다.
상기 버퍼층(10)은 선행 공정을 통해 이미 형성되어 있는 적층 구조물의 상부 절연층(top-most dielectric layer)에 의해 제공될 수도 있다.
도2에 도시된 바와 같이, 상기 버퍼층(11) 위에 결정화 대상물질로 된 비정질 물질층(12)을 형성한다. 비정질 물질층은 진성 반도체(intrinsic semiconductor) 또는 p 형 불순물 또는 n형 불순물이 도핑된 비진성 반도체(non-intrinsic semiconduc) 물질로 형성될 수 있다. 이러한 반도체 물질층은 Si, SiGe, Ge 로 이루어지는 그룹에서 선택된 어느 하나로 형성될 수 있으며, 본 실시 예에서는 비정질 실리콘(a-Si)로 상기 비정질 물질층(12)을 형성하였다. 다른 실시 예에 따르면, 상기 비정질 물질층(12)은 p형 반도체 물질층과 n형 반도체 물질층이 순차 적층된 다중층 구조(multi-layered structure)를 가질 수 있다.
도3에 도시된 바와 같이, 상기 비정질 물질층(12)을 패터닝하여 반도체 소자의 채널로 사용될 나노와이어(12')를 다수 나란하게 형성한다. 여기에서 나노와이어(12')는 다수의 트랜지스터의 채널, 다이오드, 센서 등의 사용될 수 있는데, 다른 실시 예에 따르면, 상기 나노와이어(12')는 하나의 반도체 소자를 위해 하나만 형성될 수 있다.
도4에 도시된 바와 같이 상기 나노와이어(12') 위에 SiO2 등의 절연물질로 커버층(13)을 전면 형성한다. 이 커버층(13)은 후속하는 공정에서 형성되는 촉매물질층을 상기 나노와이어(12)와 격리하고, 부분적으로 접촉을 허용하기 위한 보호층 (protecting layer) 이다. 여기에서 비정질 물질층/절연 격리층을 반복 증착 후, 다층 비정질물질층/절연층을 패턴하고 도4의 과정을 진행하면 다층의 나노와이어를형성할수도 있다.
도5에 도시된바와 같이, 상기 커버층(13)과 상기 나노와이어(12')를 직교하게 패터닝하여 나노와어의 일단부 측단면만 노출시키는 트렌치(14)를 소정 깊이 형성한다.. 이때에 트렌치(14)는 상기 버퍼층(11)의 표면에서 그 아래로 소정 깊이 연장시킬 수 있다. 이때에 버퍼층(11)에 대한 상기 트렌치(140)의 깊이는 후술하는 촉매물질층(15, 도6)의 표면이 버퍼층(11)의 표면 아래에 위치하여 이 촉매물질층(15)의 아래의 꺽인 부분이 나노와이어(12')의 측단면(12")으로부터 아래로 벗어나도록 하는 정도로 결정될 수 있다. 이러한 트렌치(14)는 상기 나노와이어의 배열 방향을 따라 상기 나노와이어(12')의 길이 방향에 직교하게 연장 형성될 수 있다. 따라서, 길게 연장된 트렌치(14)의 내벽(14a)에 다수의 나노와이어 (12')의 일단부 측단면(12") 들이 노출된다. 여기에서 측단면(12")은 거칠기가 적은 매끈한 면을 가지는 것이 중요하고 그리고 그 측단면(12")에 수직한 법선(normal line)은 나노와이어(12')의 연장방향에 대해 나란하게 배향되는 것이 중요하다.
여기에서 상기 기판(10) 상에 하나의 나노와이어(12')만 형성되는 경우, 상기 나노와이어(12')의 일단부에만 대응하는 트렌치가 적용될 수 있다.
도6에 도시된 바와 같이, 상기 커버층(13) 위에 촉매물질층(15)을 형성한다. 이 촉매물질층(15)은 수 나노미터의 두께를 가지는 것으로, 상기 트렌치(14) 내부에도 형성된다. 여기에서, 트렌치(14)의 내벽(14a)에서 상기 촉매물질층(15)은 나노와이어(12')의 일단부의 측단면(12")과 접촉된다.
도7에 도시된 바와 같이 열처리를 통해 MIC(metal induced crystallization)를 수행하여 상기 나노와이어(12)의 비정질 실리콘(a-Si)을 결정화하여 기판의 평면에 나란한 횡방향으로 연장된 단결정립을 가지는 다결정 실리콘(p-Si)을 형성한다. 이러한 열처리는 가열로(furnace)에서 진행될 수 있으며, 이때에 가열로에는 전자기장(electromagnetic field)이 인가될 수 도 있다. 열처리에 의하면 상기 나노와이어(12')의 일측단면(12")에 촉매물질층과의 반응에 의해 NiSi2가 생성되는데 이 NiSi2는 나노와이어의 길이 방향을 따라 진행하면서 비정질 실리콘의 결정 성장을 유도한다.
상기와 같이 개념으로 제조되는 단결정립 나노와이어는 다양한 반도체 소자에 적용가능하며, 해당 반도체 소자의 설계에 따라 통상적인 후속 공정에 의해 목적하는 반도체 소자의 제조가 가능하다.
도8은 모범적 실시 예에 따른 횡형 나노와이어 채널을 가지는 트랜지스터의 개략적 단면 구조를 예시한다.
도8에 도시된 나노와이어 트랜지스터는, 기판(20) 위에 버퍼층(21)이 형성되고 이 버퍼층(21) 위에 상기 기판(20)의 평면에 나란한 나노와이어 채널(22)이 형성되어 있다.
나노와이어 채널(22)의 일측 위에는 드레인 또는 소스 영역의 제1도전층(23a)이 형성되고, 나노와이어 채널(22)의 타측 위에 형성되는 소스 또는 드레인 영역의 제2도전층(23b)이 형성되어 있다.
상기 제1도전층(23a)과 제2도전층(23b) 사이의 채널 영역 위에는 게이트(28)가 형성되고 그리고 게이트(28) 하부에는 게이트 절연층(27)이 형성되어 있다.
상기 나노와이어(22)는 <111> 방향으로 결정이 성장된 단결정립 반도체이며, 이러한 단결정립 반도체는 다양한 반도체 소자의 구성품으로 적용될 수 있다.
이하에서는 위의 나노와이어 제조방법을 응용한 CMOS 반도체 소자의 제조 방법의 모범적 실시 예를 설명한다.
이하에서, 위에서 언급된 모범적 실시 예에 기초하여 CMOS의 제조방법의 설명한다. 이하의 기술내용의 이해를 통해서 횡형 나노와이어 트랜지스터(lateral nano-wire transistor)의 구조 및 그 제조 방법도 쉽게 도출해 낼 수 있을 것이다. 이하의 실시 예에서 반도체 물질로서 비정질 실리콘을 이용하여 실리콘 나노와이어 CMOS 소자를 제조 방법을 예시적으로 설명된다.
도9에 도시된 바와 같이 기판(100)에 버퍼층(101)을 형성한다. 상기 버퍼층(101)은 선행 공정을 통해 이미 형성되어 있는 적층 구조물의 상부 절연층(top-most dielectric layer)에 의해 제공될 수 있다. 상기 버퍼층(101)은 예를 들어 SiO2, SiNx, SiONx 또는 AlOx 등의 절연물질로 형성될 수 있다.
도10에 도시된 바와 같이, 상기 버퍼층(101) 위에 비정질 상태의 실리콘 채널 물질층(102) 및 도전성 반도체층(103), 그리고 도전성 반도체층(103) 위의 금속층(104)을 포함하는 다층막(ML)을 형성한다.
예를 들어 상기 다층막(ML)은 p형 실리콘 채널과 그 상부 양측의 n형 도전성 반도체층을 가지는 PMOS 트랜지스터를 얻기 위한 p a-Si/ n+ a-Si/TiN의 적층구조를 가질 수 있다.
도11에 도시된 바와 같이, 상기 기판 상에서 제1트랜지스터, 예를 들어 PMOS 트랜지스터 영역으로 정의된 제1트랜지스터(T1)의 영역에 PR(photoresist) 마스크를 적용하는 전통적 패터닝 방법에 의해 다층막(ML)을 패터닝하여 제1다층블럭(ML1)을 형성한다. 이러한 다층막(ML) 패터닝에 의해 제1트랜지스터(T1)의 영역에만 제1다층블럭(ML1)이 잔류하고, 나머지 부분에서는 기판(100) 상의 버퍼층(101)이 노출되어 있다. 이때에 상기 제1다층블럭(ML1)의 각층, 특히 실리콘 채널 물질층(102)은 p형 채널로서 나노와이어의 형태를 가지며, 그 위의 도전성 반도체층(103)과 금속층(104)은 역시 얇고 좁은 스트립의 형태를 가지게 된다.
도12에 도시된 바와 같이, 상기 기판(100) 상에 제2트랜지스터(T2)의 영역으로 정의된 부분에 제2트랜지스터, 예를 들어 NMOS 트랜지스터를 형성하기 위한 제2다층블럭(ML2)을 제1다층블럭(ML1)과 같은 형태로 형성한다. 제2다층블럭(ML2)은 NMOS 트랜지스터를 위하여 n a-Si/ p+ a-Si/TiN 의 적층 구조를 가질 수 있다. 이러한 제2다층블럭(ML2)은 제1다층블럭(ML1)의 형성과정과 유사한 과정을 통해서 얻을 수 있으며, 하부로부터 n형 채널로서 나노와이어 실리콘 채널 물질층(105), 그리고 스트립 형태의 도전성 반도체층(106) 및 금속층(107)가 적층된 구조를 가진다.
도13에 도시된 바와 같이, 상기 제1, 제2다층블럭(ML1, ML2)을 완전히 덮는 커버층(108)을 SiO2 등의 절연물질로 형성한다.
도14에 도시된 바와 같이, 상기 커버층(108)에 전술한 바와 같은 트렌치(109)를 형성한다. 이때에 트렌치(109)는 전술한 도5에 도시된 트렌치(14)와 같은 형태로 상기 버퍼층(101)의 표면 아래로 소정 깊이 연장 형성될 수 있는데, 본 실시예의 도면에서는 편의상 상기 트렌치(109)의 바닥이 상기 버퍼층(101)의 표면에 까지만 형성된 것으로 도시한다. 이와 같이 상기 버퍼층(101)에 까지 연장 형성될 수 있는 트렌치(109)는 상기 제1다층블럭(ML1)과 제2다층블럭(ML2)의 일측(도면에서는 왼쪽)에 동시 형성하며, 이때 트렌치(109)의 내부 측면(109a)에 제1다층블럭(ML1)과 제2다층블럭(ML2) 각각의 실리콘 채널 물질층(102, 105)의 일단부 측단면(102a, 105a)이 노출되어 있다.
도15에 도시된 바와 같이 ALD 방법 등에 의해 상기 커버층(108) 표면에와 트랜치(109)의 내부에 촉매물질층(110)을 수 나노미터의 두께로 형성한다.
상기 촉매물질로는 Ni, NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 구성되는 이루어지는 그룹에서 선택된 어느 하나 일 수 있다.
촉매물질층(110)을 형성한 후, 열처리(heat treatment)에 의한 MIC(metal induced crystallization)를 진행한다. 열처리는 가열로(furnace)에서 진행할 수 있으며, 상기 가열로에는 전자기장이 인가될 수 있다. 이러한 열처리에 의하면 상기 비정질 도전층(103) 및 비정질 반도체층(102)은 결정화되어 횡방향으로 연장된 단결정립을 가지는 다결정 도전층(103) 및 다결정 반도체층(102)을 얻게 된다.
도16에 도시된 바와 같이, 열처리에 의해 횡방향으로 연장된 단결정립을 가지는 다결정 반도체층(102)을 얻은 후에 금속층(104) 위의 적층물을 에칭에 의해 제거한다. 도16에서는 촉매물질층(110)과 그 아래의 커버층(108)이 같이 제거된 것으로 표현되어 있는데, 다른 실시 예에 따르면 촉매물질층(109)만 제거되고 그 아래의 커버층(108)은 그대로 잔류할 수 있다.
도17에 도시된 바와 같이, 상기 제1트랜지스터(T1) 영역과, 제2트랜지스터(T2) 영역 각각에서 도전성 반도체층(103, 106)과 금속층(104, 107)을 패터닝하여 각 영역에 소스 또는 드레인(103a, 106a) 및 드레인 또는 소스(103c, 106c), 그리고 소스 전극 또는 드레인 전극(104a, 107a) 및 드레인 전극 또는 소스 전극(104c, 107c)을 형성한다.
도18에 도시된 바와 같이, 상기 소스 전극 또는 드레인 전극(104a, 107a) 및 드레인 전극 또는 소스 전극(104c, 107c) 위에 게이트 절연층(110)을 형성하고 게이트 절연층(110) 위에 각 제1트랜지스터(T1)와 제2트랜지스터(T2)의 해당 위치에 게이트(111, 112)를 각각 형성한다.
도19에 도시된 바와 같이, 상기 게이트(111, 112) 위에 전체 트랜지스터 구조물을 덮는 ILD층(116)을 형성한다. 상기 ILD층(116)에는 후속하는 패터닝 공정에 의해 상기 제1트랜지스터(T1)와 제2트랜지스터(T2)의 소스, 게이트, 드레인에 대응하는 다수의 컨택홀(111a, 111b, 111c)(112a, 112b, 112c)을 형성한다.
도20에 도시된 바와 같이 상기 ILD층(116) 위에 상기 컨택홀(111a, 111b, 111c)(112a, 112b, 112c)을 통해 그 하부의 제1, 제2트랜지스터(T1, T2)의 소스 또는 드레인 전극(104a, 107a), 드레인 또는 소스 전극(104c, 107c) 및 게이트(104b, 107b)에 전기적으로 연결되는 금속 패드(113a, 113b, 113c)(114a, 114b, 114c)를 형성하고, 그 위를 패시베이션층(115)로 덮는다.
이와 같은 공정에 후속하여 적용대상 전자 소자의 설계에 따라 추가 공정이 수행될 수 있다.
위의 실시 예를 통해 예시적으로 설명된 나노와이어 반도체 소자는 기판에 나란하게 배치되는 소스와 드레인의 사이에 횡적으로 결정립이 성장된 단결정립 나노와이어 채널을 갖추는 것이다. 이러한 나노와이어가 얇은 핀(fin)의 형상으로 형성하면 소위 FIN 트랜지스터를 얻을 수 있게 된다. 이러한 나노와이어는 금속 촉매를 이용하는 MIC에 의해 <111> 방향으로 성장된 결정 구조를 가진다.
상기 실리콘 나노와이어의 결정 성장은 MIC에 의존하면, 결정화 촉매층으로는 수 나노미터 두께의 NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나로 형성되는 비정질막을 적용할 수 있다. 이러한 촉매층의 형성은 ALD 방법으로 증착 할 수 있다. 위의 실시 예의 설명에서 채널에 해당하는 실리콘 채널 물질층은 공지의 n 타입 또는 p 타입의 불술물로 도핑될 수 있고, 다른 실시 예에 따르면, 진성 실리콘으로 형성될 수 도 있다.
비정질 실리콘을 결정화를 위한 MIC 열처리는 보통 가열로(furnace)에서 진행 할 수 있고 전자기장(electromagnetic field)이 있는 가열로(furnace)에서 진행할 수 있다. 모범적 실시 예에서 설명되는 반도체 나노와이어의 제조방법은 트랜지스터뿐 아니라, 메모리 소자, 다이오드의 제조 방법에도 응용 가능하다.
전술할 실시 예에서 소스와 드레인 영역의 도전층 및 채널 영역의 반도체 물질로 실리콘이 적용되는 예가 설명되었으나, 실리콘 외에 SiGe, Ge 등으로 형성될 수 있다.
위의 실시 예에서는 상기 나노와이어 채널에 대응하는 게이트가 일측에만 형성된다. 그러나, 위에서 설명되는 공정의 일부를 수정함으로써 나노와이어를 완전히 에워싸는 게이트 올 어라운드(gate all around gate)를 가지는 나노와이어 트랜지스터 등의 반도체 소자를 얻을 수 있다.
모범적 다른 실시예에 따르면, 위와 같은 방법에 기초하여 멀티 채널(Multi-channel) 게이트 올 어라운드 나노와이어 트랜지스터 반도체 소자를 얻을 수있다.
도21내지 도25는 올 어라운드 게이트를 가지는 나노와이어 트랜지터 제조 공정의 일부를 도시한다. 각 도면에서 (a)는 개략적 수직 단면도이며, (b)는 개략적 사시도이다.
도21은 전술한 과정을 통해서 기판(100)에 횡방향으로 연장된 단결정립을 가지는 다결정 반도체층(102), 도전성 반도체층(103) 및 금속층(104)을 포함하는 다층블럭(ML1)을 형성한다. 이러한 도21은 전술한 실시 예의 설명에서 언급된 도16에 대응한다. 이러한 다층블럭(ML1)는 하나의 트랜지스터를 위한 것이며, 다른 실시 예에 따르면 전술한 실시 예에서와 같이 복수의 다층블럭이 마련될 수 있다.
도22에 도시된 바와 같이, 상기 다층블럭(ML1)의 메탈층(104)과 그 아래의 도전성 반도체층(103)을 동시에 패터닝하여, 소스 또는 드레인(103aa) 및 드레인 또는 소스(103c), 그리고 소스 전극 또는 드레인 전극(104a) 및 드레인 전극 또는 소스 전극(104c)을 형성한다.
도23에 도시된 바와 같이, 버퍼층(102)에 대한 선택적 에칭에 의해, 그 양측의 소스와 드레인 영역 사이의 채널 영역에 대응하는 버퍼층(101)의 일부 영역을 소정 깊이 에칭하여 공동부(101a)를 형성하여 상기 단결정립 반도체층(102)의 채널 영역을 기판(100)으로부터 띄워, 상기 단결정립 반도체층(102)의 브릿지 형태로 형성한다.
도24에 도시된 바와 같이, ALD 방법 등에 의해 상기 상기 단결정립 반도체층(102)을 감싸는 게이트 절연층(110)을 형성한다. 상기 게이트 절연층(110)은 상기 공동부(101a)의 내부에도 형성된다.
도25에 도시된 바와 같이, ALD 방법 등에 의해 상기 게이트 절연층(110) 위에 게이트 물질을 증착 후 패터닝하여 횡방향으로 연장된 단결정립을 가지는 다결정 반도체층(102)의 채널을 감싸는 어라운드 게이트(111a)를 형성한다. ALD 방법에 의하면 노출된 적층 구조물의 모든 표면에 막을 형성하게 되는데 상기 공동부(101a) 내에도 목적하는 물질막을 형성할 수 있다.
이상과 같은 과정을 거친 후, 일반적으로 알려 진 추가 공정을 통해 목표하는 반도체 소자를 완성한다.
한편, 전술한 실시 예에서는 하나의 채널을 가지는 반도체 소자가 소개되었는데, 위에서 설명된 공정을 응용함으로써 멀티 채널 반도체 소자를 제조할 수 있다.
모범적 다른 실시 예에 따르면 전술한 도4와 도5의 공정을 응용한 반복 공정을 통해 다층 구조의 나노와이어 적층을 형성할 수 있다.
도26에 도시된 바와 같이, 기판(10) 상의 버퍼층(11) 위에 결정화 대상물질로 된 비정질 물질층(12)과 이를 덮는 절연층(16)을 포함하는 샌드위치 구조의 적층을 형성한다.
도27에 도시된 바와 같이, 상기 샌드위치 구조의 적층을 패터닝하여 다수의나노와이어(12')를 다중으로 적층되어 있는 나노와이어 다중층(MLN, multi-layered nano-wire)를 형성한다.
도28에 되시된 바와 같이 상기 나노와이어 다중층을 덮는 커버층(13)을 형성하고, 여기에 전술한 바와 같이 트렌치(14)를 형성한다. 이 공정은 전술한 도5의 공정에 대응한다. 이후에는 도6과 도7의 과정을 거치면서 다중층 구조의 단결정립나노와이어를 얻고, 후속하는 공정을 통해서 목적하는 횡방향으로 연장된 단결정립을 가지는 나노와이어 반도체 소자를 얻는다.
모범적 다른 실시 예에 따르면, 위와 같은 방법에 기초하여 실리콘 기판 혹은 이종 기판 위에 실리콘 솔라 셀을 제작 할 수도 있으며, 3D 적층 구조를 제작하여 3D 적층 메모리를 제작 할 수 있고, 다양한 소자를 하나의 기판 위에 집적(integration)할 수 있다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법은 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

Claims (8)

  1. 기판 상에 비정질의 채널 물질층을 형성하는 단계;
    상기 채널 물질층을 패터닝 하여 기판 상에서 횡방향으로 연장된 반도체 나노와이어를 형성하는 단계;
    상기 반도체 나노와이어를 덮는 커버층을 형성하는 단계;
    상기 커버층과 나노와이어를 패터닝하여 상기 반도체 나노와이어의 일단의 측단면만 노출시키는 트렌치를 형성하는 단계;
    상기 반도체 나노와이어의 측단면에 접촉되는 것으로, NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 니켈 산화물질로 형성되는 촉매물질층을 형성하는 단계; 그리고
    열처리에 의해 상기 니켈 산화물질에 의한 MIC(metal induced crystallization)를 수행하여, 상기 니켈 산화물질과 접촉되는 상기 반도체 나노와이어의 일단부로부터 나노와이어의 길이방향으로 반도체 나노와이어의 결정립 성장을 유도하여 <111> 방향으로 결정 성장된 단결정립을 가지는 반도체 나노와이어를 형성하는 단계;를 포함하는 단결정립 반도체 나노와이어의 제조 방법.
  2. 제1항에 있어서,
    상기 채널 물질층은 Si, SiGe, Ge 로 이루어지는 그룹에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 단결정립 반도체 나노와이어의 제조 방법.
  3. 제1항에 있어서,
    상기 기판과 채널 물질층의 사이에 버퍼층을 형성하는 단계를 더 포함하는, 단결정립 반도체 나노와이어의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 채널 물질층은 진성 반도체 또는 비진성 반도체 물질로 형성하는, 단결정립 반도체 나노와이어의 제조 방법.
  5. 기판 상에 비정질의 채널 물질층, 비정질의 도전성 반도체층, 금속층을 포함하는 다층막을 형성하는 단계;
    상기 다층막을 패터닝하여 트랜지스터 영역으로 정의된 부분에 나노와이어 채널 물질층, 스트립형 도전성 반도체층 및 금속층을 포함하는 적어도 하나의 다층블럭을 형성하는 단계;
    상기 다층블럭을 덮는 커버층을 형성하는 단계;
    상기 나노와이어 채널 물질층의 일단부가 노출되는 내벽을 가지는 트렌치를 상기 커버층으로부터 소정 깊이 형성하는 단계;
    NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 니켈 산화물질된 촉매물질층을 상기 커버층 위에와 트렌치의 내벽에 형성하여, 상기 트렌치의 내벽에 노출된 상기 채널 물질층의 일단부와 상기 촉매물질층을 접촉시키는 단계;
    상기 다층막을 열처리하여 상기 나노와이어 채널 물질층을 결정화하되, 상기 니켈 산화물질에 접촉된 상기 나노와이어 채널물질층의 일단부로부터 나노와이어 채널 물질층의 결정립 성장을 길이 방향으로 유도하여 <111> 방향으로 결정 성장된 단결정립을 가지는 나노와이어 채널 물질층을 형성하는 단계; 그리고
    상기 금속층을 덮고 있는 커버층을 제거한 후 상기 금속층과 도전성 반도체층을 패터닝하여 상기 채널 물질층에 대응하는 소스 및 드레인 및 소스 전극과 드레인 전극을 형성하는 단계;를 포함하는 단결정립 나노와이어 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 다층블럭을 형성하는 단계:는
    p형 나노와이어 채널 물질층, n형 도전성 반도체층 및 금속층을 포함하는 제1다층블럭을 형성하는 단계; 그리고,
    n형 나노와이어 채널물질층, p형 도전성 반도체층 및 금속층을 포함하는 제2다층블럭을 형성하는 단계;를 포함하는, 단결정립 나노와이어 반도체 소자의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 채널 물질층을 Si, SiGe, Ge 로 이루어지는 그룹에서 선택된 어느 하나로 형성하는 하는, 나노와이어 반도체 소자의 제조 방법..
  8. 제5항 또는 제6항에 있어서,
    상기 채널 물질층은 진성 반도체 물질 또는 비진성 반도체 물질로 형성하는, 단결정립 나노와이어 반도체 소자의 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220033596A (ko) * 2020-09-08 2022-03-17 삼성디스플레이 주식회사 다결정 실리콘층의 제조 방법, 표시 장치 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635068B1 (ko) 2004-06-09 2006-10-16 삼성에스디아이 주식회사 박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW317643B (ko) * 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
KR100387122B1 (ko) * 2000-09-15 2003-06-12 피티플러스(주) 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법
KR100439345B1 (ko) 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
KR100473996B1 (ko) 2002-01-09 2005-03-08 장 진 비정질 실리콘의 결정화 방법
KR100611761B1 (ko) * 2004-08-13 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
DE102005041225B3 (de) 2005-08-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren
JP2010141224A (ja) * 2008-12-15 2010-06-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100984618B1 (ko) * 2008-12-16 2010-09-30 하이디스 테크놀로지 주식회사 박막 실리콘 태양전지의 제조방법
KR101571803B1 (ko) 2009-06-09 2015-11-26 삼성디스플레이 주식회사 어레이 기판 및 이의 제조 방법
JP5445207B2 (ja) * 2010-02-17 2014-03-19 三菱電機株式会社 薄膜トランジスタ及びその製造方法
US8673750B2 (en) * 2011-12-19 2014-03-18 Palo Alto Research Center Incorporated Single crystal silicon TFTs made by lateral crystallization from a nanowire seed
KR102441585B1 (ko) * 2015-02-12 2022-09-07 삼성전자주식회사 광검출 소자 및 그 제조방법과, 이미지 센서 및 그 제조방법
US9780103B2 (en) * 2015-11-16 2017-10-03 Micron Technology, Inc. Methods of forming integrated structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635068B1 (ko) 2004-06-09 2006-10-16 삼성에스디아이 주식회사 박막트랜지스터의 제조방법, 그를 사용하여 제조된박막트랜지스터 및 그를 포함하는 평판표시장치

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