WO2015194417A1 - 半導体装置 - Google Patents

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tft
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electrode
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啓介 井手
貴翁 斉藤
庸輔 神崎
泰 高丸
誠二 金子
広志 松木薗
宮本　忠芳
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シャープ株式会社
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention relates to a semiconductor device having a thin film transistor (TFT).
  • TFT thin film transistor
  • a driver monolithic type (integrated drive circuit type or peripheral circuit type) display device In order to reduce the size of the display device and narrow the frame area (narrow frame), development of a driver monolithic type (integrated drive circuit type or peripheral circuit type) display device is underway.
  • the frame area refers to an area that does not contribute to display, and exists, for example, around the display area.
  • a driver monolithic display device a pixel driving TFT and a driving circuit TFT are provided on a common substrate.
  • the pixel driving TFT refers to a TFT connected to a pixel
  • the driving circuit TFT refers to a TFT included in a driver IC that supplies a signal to the pixel driving TFT.
  • TFTs having different characteristics As the pixel driving TFT and the driving circuit TFT.
  • the driving circuit TFT can operate at a high speed. Can be realized.
  • a TFT having a low leakage current is preferentially used as the pixel driving TFT, the display device can be driven at a low frequency, and the power consumption of the display device can be reduced.
  • Patent Document 1 and Patent Document 2 disclose a display device having a pixel driving TFT and a driving circuit TFT on a substrate.
  • the pixel driving TFT is a TFT in which an oxide semiconductor is used as a material for a semiconductor layer (active layer), and the driving circuit TFT is a TFT in which low-temperature polysilicon (LTPS) is used as a material for a semiconductor layer. .
  • LTPS low-temperature polysilicon
  • the pixel driving TFT of the display device of Patent Document 1 is a top contact type TFT in which a source electrode and a drain electrode are provided in contact with an upper surface of an oxide semiconductor layer.
  • an insulating layer is formed so as to be in contact with at least the channel portion of the upper surface of the oxide semiconductor layer.
  • This insulating layer functions as an etch stop and protects the channel region from etching when forming the source and drain electrodes.
  • the etch stop can suppress a change in the characteristics of the TFT by reducing damage to the semiconductor layer of the TFT. Therefore, the display device of Patent Document 1 has a problem that the number of manufacturing steps (the number of photomasks) may increase by providing an insulating layer that functions as an etch stop.
  • An object of the present invention is to realize reduction of power consumption and / or narrowing of a frame of a semiconductor device having a TFT without increasing the number of manufacturing steps.
  • a semiconductor device includes a substrate, a first semiconductor layer supported by the substrate, and a first gate insulating layer on the first semiconductor layer so as to overlap the first semiconductor layer.
  • a second TFT having a second source electrode and a second drain electrode formed between a two-gate insulating layer and the second semiconductor layer, wherein the first semiconductor layer and the second gate electrode are: Formed from a common semiconductor film To have.
  • the first gate insulating layer and the second gate insulating layer are formed of a common first insulating film.
  • the first gate electrode, the second source electrode, and the second drain electrode are formed of a common first conductive film.
  • the semiconductor device further includes a second insulating layer that covers the second semiconductor layer, and the first insulating layer and the second insulating layer are formed of a common second insulating film.
  • the semiconductor device further includes a third gate electrode that overlaps the second semiconductor layer with the second insulating layer interposed therebetween.
  • the first source electrode, the first drain electrode, and the third gate electrode are formed of a common second conductive film.
  • the second gate electrode is electrically connected to the third gate electrode.
  • the second gate electrode is electrically connected to the second source electrode.
  • the second semiconductor layer includes an In—Ga—Zn—O based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a fourth gate electrode supported by the substrate, a third semiconductor layer including an oxide semiconductor formed to overlap the fourth gate electrode with a third gate insulating layer interposed therebetween, and the third gate electrode
  • a third TFT having a third source electrode and a third drain electrode formed between a gate insulating layer and the third semiconductor layer is further included, and the third drain electrode is electrically connected to the first drain electrode. It is connected to the.
  • the third semiconductor layer includes an In—Ga—Zn—O based semiconductor.
  • the In—Ga—Zn—O-based semiconductor of the third semiconductor layer includes a crystalline part.
  • the embodiment of the present invention it is possible to reduce the power consumption and / or narrow the frame of a semiconductor device having a TFT without increasing the number of manufacturing steps.
  • FIG. 1A and (b) is a schematic diagram of the semiconductor device 100 by embodiment of this invention, (a) is typical sectional drawing of the semiconductor device 100 along the 1A-1A 'line in (b).
  • FIG. 2B is a schematic plan view of the semiconductor device 100.
  • FIG. (A) And (b) is a schematic diagram of the semiconductor device 110 by other embodiment of this invention, (a) was along the 2Aa-2Aa 'line and 2Ab-2Ab' line in (b) 2 is a schematic cross-sectional view of the semiconductor device 110, (b) is a schematic plan view of the semiconductor device 110, and (c) is a circuit diagram of a second TFT 20a included in the semiconductor device 110.
  • FIG. (A) And (b) is a schematic diagram of the semiconductor device 120 by further another embodiment of this invention, (a) is a schematic diagram of the semiconductor device 120 along the 3A-3A 'line in (b).
  • FIG. 4B is a schematic plan view of the semiconductor device 120
  • FIG. 3C is a circuit diagram of the second TFT 20b included in the semiconductor device 120.
  • FIG. FIGS. 4A to 4C are schematic cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 110.
  • FIG. (A) And (b) is typical sectional drawing for demonstrating an example of the manufacturing method of the semiconductor device 110, respectively.
  • FIG. 3B is a schematic plan view of the semiconductor device 130.
  • (A) And (b) is a schematic diagram of the semiconductor device 140 by further another embodiment of this invention, (a) is along the 7Aa-7Aa 'line and 7Ab-7Ab' line in (b) 2 is a schematic cross-sectional view of the semiconductor device 140, and FIG. 3B is a schematic plan view of the semiconductor device 140.
  • the semiconductor device according to the embodiment is, for example, a display device (including a liquid crystal display device or an organic EL display device) or a TFT substrate used for the display device.
  • a liquid crystal display device is illustrated as a display device.
  • the semiconductor device according to the embodiment of the present invention is not limited to a display device.
  • the present invention is not limited to the embodiments exemplified below.
  • components having substantially the same function are denoted by common reference numerals, and description thereof may be omitted.
  • FIG. 1A and 1B are schematic views of a semiconductor device 100 according to an embodiment of the present invention.
  • 1A is a schematic cross-sectional view of the semiconductor device 100 taken along line 1A-1A ′ in FIG. 1B
  • FIG. 1B is a schematic plan view of the semiconductor device 100. It is.
  • the semiconductor device 100 includes a substrate 11, a first TFT 10, and a second TFT 20.
  • the first TFT 10 includes a first semiconductor layer 12 supported by the substrate 11 and a first gate electrode 14 formed on the first semiconductor layer 12 so as to overlap the first semiconductor layer 12 with a first gate insulating layer 13 interposed therebetween.
  • the second TFT 20 includes a second gate electrode 22 supported by the substrate 11, a second semiconductor layer 25 including an oxide semiconductor formed so as to overlap the second gate electrode 22 with the second gate insulating layer 23 interposed therebetween, A second source electrode 24 s and a second drain electrode 24 d are formed between the two-gate insulating layer 23 and the second semiconductor layer 25.
  • the first semiconductor layer 12 and the second gate electrode 22 are formed from a common semiconductor film 52.
  • the second TFT 20 of the semiconductor device 100 is a bottom contact type TFT in which the lower surface of the second semiconductor layer 25 is in contact with the second source electrode 24s and the second drain electrode 24d.
  • the step of forming the second TFT 20 there is no need to form an etch stop for the second semiconductor layer 25 containing an oxide semiconductor.
  • fluctuations in the characteristics of the second TFT 20 can be suppressed without increasing the number of manufacturing steps (for example, the number of photomasks).
  • the semiconductor device 100 can achieve a reduction in power consumption and / or a narrow frame without increasing the number of manufacturing steps.
  • the semiconductor device 100 further includes, for example, a pixel electrode 60 connected to the second drain electrode 24d through the second contact hole 72.
  • the semiconductor device 100 includes a plurality of pixels arranged in a matrix.
  • the pixel includes, for example, a pixel electrode 60, a counter electrode facing the pixel electrode 60, and a liquid crystal layer provided between these electrodes. By applying a voltage to the liquid crystal layer, the alignment of liquid crystal molecules is controlled.
  • the second TFT 20 is connected to each of a plurality of pixels and can be used as a switching element of the pixel. Since the second semiconductor layer 25 includes an oxide semiconductor, the second TFT 20 has a low leakage current, and the power consumption of the semiconductor device 100 can be reduced.
  • the second gate electrode 22 of the second TFT 20 is connected to, for example, a corresponding gate bus line (not shown), and the second source electrode 24s is connected to, for example, a corresponding source bus line (not shown).
  • a predetermined signal voltage for example, a scanning signal voltage
  • a predetermined signal voltage for example, a display signal voltage
  • a source driver for example, a source driver (not shown). Since the structure of the liquid crystal display device is well known, detailed description thereof is omitted.
  • the first TFT 10 can be used, for example, in a drive circuit that supplies a signal to a pixel.
  • the drive circuit includes, for example, a gate driver or a source driver.
  • the drive circuit is provided, for example, around a region (pixel region) where the pixels of the semiconductor device 100 are arranged.
  • the channel region 12i of the first semiconductor layer 12 of the first TFT 10 is formed from, for example, low temperature polysilicon (LTPS). Since the first TFT 10 has a high mobility and a low threshold voltage, the power consumption of the semiconductor device 100 can be reduced and / or the frame can be narrowed.
  • LTPS low temperature polysilicon
  • the semiconductor device 100 may further include, for example, a control circuit (not shown) that inputs a predetermined signal to a drive circuit (including a gate driver or a source driver) having the first TFT 10.
  • a control circuit (not shown) that inputs a predetermined signal to a drive circuit (including a gate driver or a source driver) having the first TFT 10.
  • the second source electrode 24s may be electrically connected to the source bus line, or may be formed integrally with the source bus line. Since the second gate electrode 22 is formed from the semiconductor film 52, resistance can be reduced by being electrically connected to a gate bus line formed from, for example, metal.
  • the source bus line and the gate bus line may be formed of, for example, a conductive film common to the second source electrode 24s and the second drain electrode 24d, or the first source electrode 17s and the first drain electrode 17d, respectively. It may be formed from a common conductive film.
  • the first semiconductor layer 12 includes a channel region 12i, a source region 12s, and a drain region 12d.
  • the first gate electrode 14 overlaps the channel region 12 i with the first gate insulating layer 13 interposed therebetween.
  • the semiconductor film 52 forming the first semiconductor layer 12 and the second gate electrode 22 is made of, for example, polysilicon.
  • the source region 12s, the drain region 12d, and the second gate electrode 22 are formed, for example, by doping a semiconductor film 52 (for example, polysilicon) with an impurity (for example, boron (B)).
  • the first source electrode 17s is electrically connected to the source region 12s through, for example, the first contact hole 71s, and the first drain electrode 17d is electrically connected to the drain region 12d through, for example, the first contact hole 71d. Connected to.
  • the first gate insulating layer 13 and the second gate insulating layer 23 are formed of a common first insulating film 53, for example.
  • the first gate electrode 14, the second source electrode 24s, and the second drain electrode 24d are formed of, for example, a common first conductive film 54.
  • a common first conductive film 54 By forming a plurality of insulating layers or a plurality of electrodes from the common film, an increase in the number of manufacturing steps of the semiconductor device can be suppressed.
  • the semiconductor device 100 is not limited to the above structure.
  • the first gate insulating layer 13 and the second gate insulating layer 23 may be formed from different insulating films.
  • the first gate electrode 14, the second source electrode 24s, and the second drain electrode 24d may be formed of different conductive films.
  • the first TFT 10 further includes, for example, a first planarization layer 18 that covers the first source electrode 17s and the first drain electrode 17d.
  • the second TFT 20 further includes a second insulating layer 26 that covers the second semiconductor layer 25.
  • the second TFT 20 further includes a second planarization layer 28 that covers the second insulating layer 26.
  • the first insulating layer 16 and the second insulating layer 26 are formed of, for example, a common second insulating film 56.
  • the first insulating layer 16 and the second insulating layer 26 may be formed from different insulating films.
  • the first planarization layer 18 and the second planarization layer 28 are formed from the same planarization film 58, for example.
  • the first planarization layer 18 and the second planarization layer 28 may be formed from different planarization films.
  • FIGS. 2A and 2B are schematic views of the semiconductor device 110.
  • FIG. 2A is along the lines 2Aa-2Aa ′ and 2Ab-2Ab ′ in FIG. 2B.
  • FIG. 2B is a schematic plan view of the semiconductor device 110
  • FIG. 2C is a circuit diagram of a second TFT 20a included in the semiconductor device 110. .
  • the semiconductor device 110 further includes a third gate electrode 27 that overlaps the second semiconductor layer 25 with the second insulating layer 26 interposed therebetween. And different.
  • the semiconductor device 110 may be the same as the semiconductor device 100 except for the third gate electrode 27.
  • the third gate electrode 27 is formed of, for example, a second conductive film 57 common to the first source electrode 17s and the first drain electrode 17d.
  • the second TFT 20a of the semiconductor device 110 is a bottom contact type TFT in which the lower surface of the second semiconductor layer 25 is in contact with the second source electrode 24s and the second drain electrode 24d.
  • the step of forming the second TFT 20a there is no need to form an etch stop for the second semiconductor layer 25 containing an oxide semiconductor.
  • fluctuations in the characteristics of the second TFT 20a can be suppressed without increasing the number of manufacturing steps (for example, the number of photomasks).
  • the semiconductor device 110 can achieve a reduction in power consumption and / or a narrow frame without increasing the number of manufacturing steps.
  • the second gate electrode 22 and the third gate electrode 27 are arranged on both sides of the second semiconductor layer 25, and the two electrodes are insulating layers (for example, the second gate insulating layer 23 and the second gate insulating layer 23).
  • Each of the insulating layers 26) has a double gate structure that overlaps with the second semiconductor layer 25.
  • a TFT having a double gate structure can disperse the voltage applied between the source and the drain, so that an increase in leakage current and a short channel effect can be effectively suppressed.
  • the second TFT 20a since the second TFT 20a has a double gate structure, power consumption can be effectively reduced.
  • the above-described display device of Patent Document 2 has a bottom gate type and bottom contact type pixel driving TFT.
  • the gate electrode of the pixel driving TFT is formed of a conductive film common to the gate electrode of the driving circuit TFT, and the source electrode and the drain electrode of the pixel driving TFT are of the driving circuit TFT. It is formed of a conductive film common to the source electrode and the drain electrode. Therefore, in order to make the pixel driving TFT have a double gate structure, it is necessary to newly add a step of forming a top gate electrode, and the number of manufacturing steps can be increased.
  • the second gate electrode 22 of the second TFT 20a is formed from the semiconductor film 52 common to the first semiconductor layer 12 of the first TFT 10. Therefore, the third gate electrode 27 that can be the top gate electrode of the second TFT 20a can be formed from the second conductive film 57 common to the first source electrode 17s and the first drain electrode 17d of the first TFT 10.
  • the semiconductor device 110 can include the second TFT 20a having a double gate structure without increasing the number of manufacturing steps. In the second TFT 20a having a double gate structure, an increase in leakage current can be effectively suppressed.
  • the semiconductor device 110 can achieve a reduction in power consumption and / or a narrow frame without increasing the number of manufacturing steps.
  • the second gate electrode 22 is electrically connected to the third gate electrode 27 through, for example, a third contact hole 73. Since the same signal voltage is supplied to the two gate electrodes, the second TFT 20a can achieve high mobility. In the semiconductor device 110, power consumption can be effectively reduced.
  • the second gate electrode 22 and the third gate electrode 27 of the second TFT 20a included in the semiconductor device 110 may not be electrically connected.
  • a signal voltage may be applied to each of the second gate electrode 22 and the third gate electrode 27.
  • the signal voltages applied to the second gate electrode 22 and the third gate electrode 27 may be the same or different.
  • the third gate electrode 27 may be formed integrally with the gate bus line, or may be electrically connected to the gate bus line.
  • the gate bus line may be formed from the second conductive film 57 or may be formed from the first conductive film 54.
  • 3A and 3B are schematic views of the semiconductor device 120
  • FIG. 3A is a schematic view of the semiconductor device 120 taken along line 3A-3A ′ in FIG. 3B.
  • 3B is a schematic plan view of the semiconductor device 120
  • FIG. 3C is a circuit diagram of the second TFT 20 b included in the semiconductor device 120.
  • the semiconductor device 120 is different from the semiconductor device 110 in that the second gate electrode 22 is electrically connected to the second source electrode 24s.
  • the semiconductor device 120 may be the same as the semiconductor device 110 except for the electrical connection of the second gate electrode 22.
  • the second gate electrode 22 is electrically connected to the second source electrode 24 s through, for example, the fourth contact hole 74.
  • the second TFT 20b of the semiconductor device 120 is a bottom contact type TFT in which the lower surface of the second semiconductor layer 25 is in contact with the second source electrode 24s and the second drain electrode 24d.
  • fluctuations in the characteristics of the second TFT 20b can be suppressed without increasing the number of manufacturing steps (for example, the number of photomasks).
  • the semiconductor device 120 can achieve a reduction in power consumption and / or a narrow frame without increasing the number of manufacturing steps.
  • the second gate electrode 22 of the second TFT 20 b is formed of a semiconductor film 52 that is common to the first semiconductor layer 12 of the first TFT 10. Therefore, the third gate electrode 27 that can be the top gate electrode of the second TFT 20b can be formed from the second conductive film 57 common to the first source electrode 17s and the first drain electrode 17d of the first TFT 10.
  • the semiconductor device 120 can include the second TFT 20b having a double gate structure without increasing the number of manufacturing steps. In the second TFT 20b having a double gate structure, an increase in leakage current can be effectively suppressed.
  • the semiconductor device 120 can achieve a reduction in power consumption and / or a narrow frame without increasing the number of manufacturing steps.
  • the semiconductor device 120 since the second gate electrode 22 is electrically connected to the second source electrode 24s, the shift of the threshold voltage of the second TFT 20b can be suppressed. For example, since it is possible to suppress the threshold voltage from shifting to minus, it is possible to suppress an increase in the leakage current of the second TFT 20b. Moreover, since it is possible to suppress the threshold voltage from shifting to a positive value, it is possible to suppress an increase in power required to drive the second TFT 20b.
  • the semiconductor device 120 can achieve a reduction in power consumption and / or a narrow frame without increasing the number of manufacturing steps.
  • 4 (a) to 4 (c) and FIGS. 5 (a) to 5 (b) are cross-sectional views schematically showing an example of a method for manufacturing the semiconductor device 110, respectively.
  • a semiconductor film 52 is formed on the substrate 11.
  • the semiconductor film 52 is patterned into a predetermined shape or pattern (for example, an island shape).
  • the semiconductor film 52 is provided in a region where the first TFT 10 and the second TFT 20a are formed by patterning (may be referred to as a semiconductor film 52 in the first TFT region and a semiconductor film 52 in the second TFT region, respectively).
  • the substrate 11 is an insulating substrate, for example, a glass substrate.
  • the semiconductor film 52 is made of, for example, polysilicon.
  • the semiconductor film 52 formed of polysilicon is formed by depositing amorphous silicon (a-Si) on the substrate 11 by a CVD method, and then melting and crystallizing the formed thin film using an excimer laser (excimer laser annealing). It is obtained by doing.
  • the thickness of the semiconductor film 52 is, for example, 30 nm to 100 nm.
  • the first gate insulating layer 13 and the second gate insulating layer 23 are formed.
  • the first gate insulating layer 13 and the second gate insulating layer 23 are formed by, for example, a first insulating film 53 formed by depositing an insulating material on the entire surface of the substrate 11.
  • a first insulating film 53 formed by depositing an insulating material on the entire surface of the substrate 11.
  • a CVD method or a PVD method can be used.
  • impurities may be implanted into the entire surface of the substrate 11 as necessary.
  • the first insulating film 53 may be patterned into a predetermined shape (pattern).
  • the first gate insulating layer 13 and the second gate insulating layer 23 are each formed of, for example, silicon dioxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y , x> y), or nitride Including silicon oxide (SiN x O y , x> y).
  • Each of the first gate insulating layer 13 and the second gate insulating layer 23 may be a single layer or a stacked structure of a plurality of films.
  • the thicknesses of the first gate insulating layer 13 and the second gate insulating layer 23 are, for example, 50 nm to 300 nm, respectively.
  • the first gate electrode 14, the second source electrode 24s, and the second drain electrode 24d are formed.
  • these electrodes are patterned into a predetermined shape (pattern) by a photolithography process. Can be obtained.
  • the first gate electrode 14 overlaps a part of the semiconductor film 52 in the first TFT region via the first gate insulating layer 13.
  • the second source electrode 24 s and the second drain electrode 24 d may overlap with part of the semiconductor film 52 in the second TFT region with the second gate insulating layer 23 interposed therebetween.
  • the first conductive film 54 is formed of a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), for example. .
  • the first conductive film 54 may be an alloy containing the above metal or a nitride of the above metal.
  • titanium is deposited to form the first conductive film 54, and the first gate electrode 14, the second source electrode 24s, and the second drain electrode 24d are formed.
  • the thicknesses of the first gate electrode 14, the second source electrode 24s, and the second drain electrode 24d are, for example, 70 nm to 300 nm, respectively.
  • the first semiconductor layer 12 and the second gate electrode 22 are formed by injecting impurities (for example, boron) into the semiconductor film 52.
  • impurities for example, boron
  • an ion implantation method or a thermal diffusion method can be used.
  • annealing is performed as necessary.
  • the first gate electrode 14, the second source electrode 24s, and the second drain electrode 24d formed from the first conductive film 54 function as a mask.
  • a portion of the semiconductor film 52 in the first TFT region that does not overlap the first gate electrode 14 is given conductivity by being implanted with impurities, and becomes a source region 12s and a drain region 12d.
  • a portion overlapping with the first gate electrode 14 is not implanted with impurities and becomes a channel region 12i.
  • the first semiconductor layer 12 including the channel region 12i, the source region 12s, and the drain region 12d is formed from the semiconductor film 52 in the first TFT region.
  • Impurities are implanted into a portion of the semiconductor film 52 in the second TFT region that does not overlap with either the second source electrode 24 s or the second drain electrode 24 d, thereby providing conductivity and forming the second gate electrode 22.
  • the second semiconductor layer 25 is formed on the second source electrode 24s and the second drain electrode 24d.
  • the second semiconductor layer 25 includes an oxide semiconductor.
  • the second semiconductor layer 25 includes, for example, an In—Ga—Zn—O based semiconductor (hereinafter abbreviated as “In—Ga—Zn—O based semiconductor”).
  • the second semiconductor layer 25 may include, for example, InGaO 3 (ZnO) 5 .
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an amorphous silicon (a-Si) TFT) and low leakage current (less than 100 times that of an a-Si TFT). Since it has, it is used suitably as a drive TFT and a pixel TFT. Since a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility, downsizing of the TFT can be realized. When a TFT having an In—Ga—Zn—O-based semiconductor layer is used, for example, the power consumption of the semiconductor device can be significantly reduced and / or the resolution of the semiconductor device can be improved.
  • the In—Ga—Zn—O based semiconductor may be amorphous (amorphous) or may contain a crystalline part.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the second semiconductor layer 25 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
  • the Zn—O based semiconductor includes, for example, a semiconductor in which no impurity element is added to ZnO, or a semiconductor in which an impurity is added to ZnO.
  • the Zn—O-based semiconductor includes, for example, a semiconductor to which one or a plurality of impurity elements are added among a group 1 element, a group 13 element, a group 14 element, a group 15 element, a group 17 element, and the like.
  • the Zn—O based semiconductor includes, for example, magnesium zinc oxide (Mg x Zn 1-x O) or cadmium zinc oxide (Cd x Zn 1-x O).
  • the Zn—O-based semiconductor may be amorphous (amorphous), polycrystalline, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • the thickness of the second semiconductor layer 25 is, for example, 30 nm to 100 nm.
  • an oxide semiconductor is formed by a sputtering method, and then processed into a predetermined shape (pattern) by a photolithography process, so that the second semiconductor layer 25 is formed.
  • annealing may be performed as necessary. Annealing is performed, for example, in the air, in a nitrogen atmosphere, or in an oxygen atmosphere. The annealing may be performed after the oxide semiconductor thin film is formed and before patterning, or after the patterning.
  • the first insulating layer 16 and the second insulating layer 26 are formed.
  • the first insulating layer 16 and the second insulating layer 26 are formed by, for example, a second insulating film 56 formed by depositing an insulating material on the entire surface of the substrate 11. After the second insulating film 56 is deposited, the second insulating film 56 may be patterned into a predetermined shape (pattern).
  • the first insulating layer 16 and the second insulating layer 26 are, for example, silicon dioxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y , x> y), or silicon nitride oxide, respectively. (SiN x O y , x> y).
  • Each of the first insulating layer 16 and the second insulating layer 26 may be a single layer or a laminated structure of a plurality of films.
  • the thicknesses of the first insulating layer 16 and the second insulating layer 26 are, for example, 50 nm to 300 nm, respectively.
  • the first insulating film 53 and the second insulating film 56 may have the same thickness or different thicknesses.
  • the second TFT 20a has a double gate structure, it is preferable that the second gate insulating layer 23 and the second insulating layer 26 have the same thickness.
  • the first contact holes 71s and 71d are openings provided in the first gate insulating layer 13 and the first insulating layer 16, and are openings reaching the source region 12s and the drain region 12d, respectively.
  • the third contact hole 73 is an opening provided in the second gate insulating layer 23 and the second insulating layer 26 and is an opening reaching the second gate electrode 22.
  • the contact hole is formed by, for example, a photolithography process including a step of forming a resist mask having an opening for forming a contact hole on the insulating layer and a step of etching the insulating layer.
  • the first source electrode 17s, the first drain electrode 17d, and the third gate electrode 27 are formed. These electrodes are obtained, for example, by processing a second conductive film 57 formed by depositing a conductive material (for example, metal) on the second insulating film 56 into a predetermined shape (pattern) by a photolithography process. It is done.
  • the first source electrode 17s and the first drain electrode 17d are electrically connected to the source region 12s and the drain region 12d via the first contact hole 71s and the first contact hole 71d, respectively.
  • the second conductive film 57 is formed of a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), for example. .
  • the second conductive film 57 may be an alloy containing the above metal or a nitride of the above metal.
  • titanium is deposited to form the second conductive film 57, and the second conductive film 57 is patterned to form the first source electrode 17s, the first drain electrode 17d, and the third gate electrode 27.
  • the thicknesses of the first source electrode 17s, the first drain electrode 17d, and the third gate electrode 27 are, for example, 100 nm to 600 nm, respectively.
  • a first planarization layer 18 and a second planarization layer 28 are formed.
  • the first planarization layer 18 and the second planarization layer 28 are formed by, for example, a planarization film 58 formed by depositing an insulating material on the entire surface of the substrate 11.
  • the planarization film 58 includes, for example, an inorganic insulating material (for example, silicon dioxide, silicon nitride, silicon oxynitride, or silicon nitride oxide) or an organic insulating material.
  • the second contact hole 72 is, for example, an opening provided in the second planarization layer 28 and the second insulating layer 26 and reaches the second drain electrode 24d.
  • the pixel electrode 60 is formed.
  • the pixel electrode 60 is formed from, for example, a conductive material (for example, an oxide semiconductor) having visible light transparency.
  • the pixel electrode 60 is electrically connected to the second drain electrode 24 d through the second contact hole 72.
  • the semiconductor device 110 is manufactured through the above steps.
  • the manufacturing method of the semiconductor device 100 may be the same as the manufacturing method of the semiconductor device 110 except for the step of forming the third gate electrode 27.
  • the method for manufacturing the semiconductor device 120 may be the same as the method for manufacturing the semiconductor device 110 except for the electrical connection of the second gate electrode 22.
  • FIGS. 6A and 6B are schematic views of the semiconductor device 130.
  • FIG. 6A is along the lines 6Aa-6Aa ′ and 6Ab-6Ab ′ in FIG. 6B.
  • FIG. 6B is a schematic cross-sectional view of the semiconductor device 130, and
  • FIG. 6B is a schematic plan view of the semiconductor device 130.
  • the semiconductor device 130 is different from the semiconductor device 110 in that it further includes a third TFT 30a.
  • the semiconductor device 130 may be the same as the semiconductor device 110 except that the semiconductor device 130 further includes the third TFT 30a.
  • the third TFT 30a includes a fourth gate electrode 32 supported by the substrate 11, a third semiconductor layer 35 including an oxide semiconductor, which is formed to overlap the fourth gate electrode 32 with the third gate insulating layer 33 interposed therebetween, A third source electrode 34 s and a third drain electrode 34 d are formed between the three gate insulating layer 33 and the third semiconductor layer 35.
  • the third drain electrode 34d is electrically connected to the first drain electrode 17d of the first TFT 10.
  • the third drain electrode 34d and the first drain electrode 17d are electrically connected through, for example, a sixth contact hole 76.
  • the first TFT 10 and the third TFT 30a form a CMOS inverter circuit.
  • the first TFT 10 is a p-channel TFT
  • the third TFT 30a is an n-channel TFT.
  • the second TFT 20a of the semiconductor device 130 is a bottom contact type TFT in which the lower surface of the second semiconductor layer 25 is in contact with the second source electrode 24s and the second drain electrode 24d.
  • the step of forming the second TFT 20a there is no need to form an etch stop for the second semiconductor layer 25 containing an oxide semiconductor.
  • fluctuations in the characteristics of the second TFT 20a can be suppressed without increasing the number of manufacturing steps (for example, the number of photomasks).
  • the semiconductor device 130 can achieve a reduction in power consumption and / or a narrow frame without increasing the number of manufacturing steps.
  • the third TFT 30a further includes a fifth gate electrode 37 that overlaps the third semiconductor layer 35 with the third insulating layer 36 interposed therebetween, for example.
  • the third TFT 30 a has a double gate structure in which the fourth gate electrode 32 and the fifth gate electrode 37 are disposed on both sides of the third semiconductor layer 35.
  • the third TFT 30a has the same structure as the second TFT 20a.
  • the layer and the film included in the third TFT 30a are made of the same material as that of the corresponding second TFT 20a and can be formed in the same process. Since the semiconductor device 130 is provided with the third TFT 30a, it is not necessary to increase the number of manufacturing steps.
  • the third TFT 30a has a double gate structure, so that power consumption can be effectively reduced.
  • the semiconductor device 130 can effectively reduce power consumption and / or narrow the frame without increasing the number of manufacturing steps.
  • the fourth gate electrode 32 is electrically connected to the fifth gate electrode 37 through, for example, a fifth contact hole 75.
  • the fourth gate electrode 32 is formed of, for example, a semiconductor film 52.
  • the third gate insulating layer 33 is formed from the first insulating film 53, for example.
  • the third semiconductor layer 35 including an oxide semiconductor is formed of, for example, an oxide semiconductor film 55 that is common to the second semiconductor layer 25.
  • the third source electrode 34s and the third drain electrode 34d are formed of, for example, the first conductive film 54.
  • the third insulating layer 36 is formed from the second insulating film 56, for example.
  • the fifth gate electrode 37 is formed from, for example, the second conductive film 57.
  • the third TFT 30 a further includes a third planarization layer 38 that covers, for example, the third insulating layer 36.
  • the third planarizing layer 38 is formed from the planarizing film 58, for example.
  • the second TFT 20 a of the semiconductor device 130 may not have the third gate electrode 27.
  • the second TFT of the semiconductor device 130 may be the same as the second TFT 20 of the semiconductor device 100.
  • the second TFT of the semiconductor device 130 may be the same as the second TFT 20b of the semiconductor device 120.
  • the third TFT 30 a of the semiconductor device 130 may not have the fifth gate electrode 37.
  • the third TFT of the semiconductor device 130 may have the same structure as the second TFT 20 of the semiconductor device 100, which is a bottom gate type and bottom contact type TFT, for example.
  • FIGS. 7A and 7B are schematic views of the semiconductor device 140.
  • FIG. 7A is along the lines 7Aa-7Aa ′ and 7Ab-7Ab ′ in FIG. 7B.
  • FIG. 7B is a schematic cross-sectional view of the semiconductor device 140, and
  • FIG. 7B is a schematic plan view of the semiconductor device 140.
  • the semiconductor device 140 differs from the semiconductor device 130 in that the fourth gate electrode 32 is electrically connected to the third source electrode 34s.
  • the semiconductor device 140 may be the same as the semiconductor device 130 except for the electrical connection of the fourth gate electrode 32.
  • the fourth gate electrode 32 is electrically connected to the third source electrode 34 s through, for example, the seventh contact hole 77.
  • the second TFT 20a of the semiconductor device 140 is a bottom contact type TFT in which the lower surface of the second semiconductor layer 25 is in contact with the second source electrode 24s and the second drain electrode 24d.
  • the step of forming the second TFT 20a there is no need to form an etch stop for the second semiconductor layer 25 containing an oxide semiconductor.
  • fluctuations in the characteristics of the second TFT 20a can be suppressed without increasing the number of manufacturing steps (for example, the number of photomasks).
  • the semiconductor device 140 can achieve a reduction in power consumption and / or a narrow frame without increasing the number of manufacturing steps.
  • the third TFT 30b of the semiconductor device 140 further includes a fifth gate electrode 37 that overlaps the third semiconductor layer 35 with the third insulating layer 36 interposed therebetween, for example.
  • the third TFT 30 b has a double gate structure in which the fourth gate electrode 32 and the fifth gate electrode 37 are disposed on both sides of the third semiconductor layer 35.
  • the third TFT 30b has, for example, the same structure as the second TFT 20b of the semiconductor device 120.
  • the layers and films of the third TFT 30b are formed from the same material as the corresponding layers or films of the second TFT 20a, for example, and can be formed in the same process. Since the semiconductor device 140 is provided with the third TFT 30b, it is not necessary to increase the number of manufacturing steps. In the semiconductor device 140, the third TFT 30b has a double gate structure, so that power consumption can be effectively reduced. The semiconductor device 140 can effectively reduce power consumption and / or narrow the frame without increasing the number of manufacturing steps.
  • the source electrode and the drain electrode of the TFT are formed from a common conductive film (or semiconductor film), and the gate electrode has a different conductivity from the film.
  • a common conductive film or semiconductor film
  • the source electrode and / or the drain electrode may be formed of a conductive film common to the gate electrode.
  • the source electrode, drain electrode, and gate electrode of the TFT are each formed of any one of the semiconductor film 52, the first conductive film 54, and the second conductive film 57. Is preferable from the viewpoint of suppressing an increase in the number of manufacturing steps.
  • the semiconductor device according to the embodiment of the present invention can be widely applied to various driver monolithic display devices such as a liquid crystal display device, an organic EL display device, or an electrophoretic display device.

Abstract

　半導体装置（１００）は、基板（１１）と、第１ＴＦＴ（１０）と、第２ＴＦＴ（２０）とを有する。第１ＴＦＴは、基板に支持された第１半導体層（１２）と、第１半導体層上に第１ゲート絶縁層（１３）を介して第１半導体層に重なるように形成された第１ゲート電極（１４）と、第１ゲート電極を覆う第１絶縁層（１６）と、第１絶縁層上に形成され、第１半導体層に接続された第１ソース電極（１７ｓ）および第１ドレイン電極（１７ｄ）とを有する。第２ＴＦＴは、基板に支持された第２ゲート電極（２２）と、第２ゲート電極に第２ゲート絶縁層（２３）を介して重なるように形成され酸化物半導体を含む第２半導体層（２５）と、第２ゲート絶縁層と第２半導体層との間に形成された第２ソース電極（２４ｓ）および第２ドレイン電極（２４ｄ）とを有する。第１半導体層および第２ゲート電極は、共通の半導体膜（５２）から形成されている。

Description

半導体装置
　本発明は、薄膜トランジスタ（ＴＦＴ）を有する半導体装置に関する。
　液晶表示装置等の表示装置は、近年、携帯電話、スマートフォン、タブレット型携帯端末等に広く用いられている。表示装置の小型化および額縁領域の狭小化（狭額縁化）を実現するために、ドライバモノリシック型（駆動回路一体型または周辺回路一体型）の表示装置の開発が進められている。額縁領域とは、表示に寄与しない領域をいい、例えば表示領域の周辺に存在する。ドライバモノリシック型の表示装置においては、画素駆動用ＴＦＴおよび駆動回路用ＴＦＴが共通の基板上に設けられている。ここで、画素駆動用ＴＦＴは、画素に接続されたＴＦＴをいい、駆動回路用ＴＦＴは、画素駆動用ＴＦＴに信号を供給するドライバＩＣに含まれるＴＦＴをいう。
　ドライバモノリシック型の表示装置は、さらなる消費電力の低減および狭額縁化が求められている。画素駆動用ＴＦＴおよび駆動回路用ＴＦＴに、互いに異なる特性を有するＴＦＴを用いることが提案されている。例えば、駆動回路用ＴＦＴとして、高い移動度および低いしきい値電圧を有するＴＦＴを用いると、駆動回路用ＴＦＴは高速に動作し得るので、表示装置の消費電力の低減および／または狭額縁化が実現され得る。一方で、画素駆動用ＴＦＴとして、低いリーク電流を有するＴＦＴを優先的に用いると、表示装置を低周波で駆動することができ、表示装置の消費電力を低減することができる。
　特許文献１および特許文献２は、基板上に画素駆動用ＴＦＴおよび駆動回路用ＴＦＴを有する表示装置を開示している。画素駆動用ＴＦＴは、半導体層（活性層）の材料として酸化物半導体が用いられたＴＦＴであり、駆動回路用ＴＦＴは、半導体層の材料として低温ポリシリコン（ＬＴＰＳ）が用いられたＴＦＴである。
特開２０１０－３９１０号公報 国際公開第２０１２／１７６４２２号
　しかしながら、特許文献１の表示装置には、以下の問題がある。特許文献１の表示装置の画素駆動用ＴＦＴは、酸化物半導体層の上面に接してソース電極およびドレイン電極が設けられている、トップコンタクト型のＴＦＴである。トップコンタクト型のＴＦＴを形成する工程において、典型的には、酸化物半導体層の上面のうち少なくともチャネル部分と接するように絶縁層を形成する。この絶縁層は、エッチストップとして機能し、ソース電極およびドレイン電極を形成する際のエッチングからチャネル領域を保護する。エッチストップは、ＴＦＴの半導体層が受けるダメージを軽減することにより、ＴＦＴの特性が変動することを抑制し得る。従って、特許文献１の表示装置においては、エッチストップとして機能する絶縁層を設けることにより、製造工程数（フォトマスク数）が増加することがあるという問題がある。
　本発明は、製造工程数を増加させることなく、ＴＦＴを有する半導体装置の消費電力の低減および／または狭額縁化を実現することを目的とする。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された第１半導体層と、前記第１半導体層上に第１ゲート絶縁層を介して前記第１半導体層に重なるように形成された第１ゲート電極と、前記第１ゲート電極を覆う第１絶縁層と、前記第１絶縁層上に形成され、前記第１半導体層に接続された第１ソース電極および第１ドレイン電極とを有する第１ＴＦＴと、前記基板に支持された第２ゲート電極と、前記第２ゲート電極に第２ゲート絶縁層を介して重なるように形成され酸化物半導体を含む第２半導体層と、前記第２ゲート絶縁層と前記第２半導体層との間に形成された第２ソース電極および第２ドレイン電極とを有する第２ＴＦＴと、を有し、前記第１半導体層および前記第２ゲート電極は、共通の半導体膜から形成されている。
　ある実施形態において、前記第１ゲート絶縁層および前記第２ゲート絶縁層は、共通の第１絶縁膜から形成されている。
　ある実施形態において、前記第１ゲート電極、前記第２ソース電極および前記第２ドレイン電極は、共通の第１導電膜から形成されている。
　ある実施形態において、前記第２半導体層を覆う第２絶縁層をさらに有し、前記第１絶縁層および前記第２絶縁層は、共通の第２絶縁膜から形成されている。
　ある実施形態において、前記第２絶縁層を介して前記第２半導体層に重なる第３ゲート電極をさらに有する。
　ある実施形態において、前記第１ソース電極、前記第１ドレイン電極および前記第３ゲート電極は、共通の第２導電膜から形成されている。
　ある実施形態において、前記第２ゲート電極は、前記第３ゲート電極と電気的に接続されている。
　ある実施形態において、前記第２ゲート電極は、前記第２ソース電極と電気的に接続されている。
　ある実施形態において、前記第２半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　ある実施形態において、前記基板に支持された第４ゲート電極と、前記第４ゲート電極に第３ゲート絶縁層を介して重なるように形成され酸化物半導体を含む第３半導体層と、前記第３ゲート絶縁層と前記第３半導体層との間に形成された第３ソース電極および第３ドレイン電極とを有する第３ＴＦＴをさらに有し、前記第３ドレイン電極は、前記第１ドレイン電極と電気的に接続されている。
　ある実施形態において、前記第３半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記第３半導体層の前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　本発明の実施形態によると、製造工程数を増加させることなく、ＴＦＴを有する半導体装置の消費電力の低減および／または狭額縁化が実現される。
（ａ）および（ｂ）は、本発明の実施形態による半導体装置１００の模式図であり、（ａ）は、（ｂ）中の１Ａ－１Ａ’線に沿った半導体装置１００の模式的な断面図であり、（ｂ）は、半導体装置１００の模式的な平面図である。 （ａ）および（ｂ）は、本発明の他の実施形態による半導体装置１１０の模式図であり、（ａ）は、（ｂ）中の２Ａａ－２Ａａ’線および２Ａｂ－２Ａｂ’線に沿った半導体装置１１０の模式的な断面図であり、（ｂ）は、半導体装置１１０の模式的な平面図であり、（ｃ）は、半導体装置１１０が有する第２ＴＦＴ２０ａの回路図である。 （ａ）および（ｂ）は、本発明のさらに他の実施形態による半導体装置１２０の模式図であり、（ａ）は、（ｂ）中の３Ａ－３Ａ’線に沿った半導体装置１２０の模式的な断面図であり、（ｂ）は、半導体装置１２０の模式的な平面図であり、（ｃ）は、半導体装置１２０が有する第２ＴＦＴ２０ｂの回路図である。 （ａ）～（ｃ）は、それぞれ、半導体装置１１０の製造方法の一例を説明するための模式的な断面図である。 （ａ）および（ｂ）は、それぞれ、半導体装置１１０の製造方法の一例を説明するための模式的な断面図である。 （ａ）および（ｂ）は、本発明のさらに他の実施形態による半導体装置１３０の模式図であり、（ａ）は、（ｂ）中の６Ａａ－６Ａａ’線および６Ａｂ－６Ａｂ’線に沿った半導体装置１３０の模式的な断面図であり、（ｂ）は、半導体装置１３０の模式的な平面図である。 （ａ）および（ｂ）は、本発明のさらに他の実施形態による半導体装置１４０の模式図であり、（ａ）は、（ｂ）中の７Ａａ－７Ａａ’線および７Ａｂ－７Ａｂ’線に沿った半導体装置１４０の模式的な断面図であり、（ｂ）は、半導体装置１４０の模式的な平面図である。
　以下で、図面を参照して、本発明の実施形態による半導体装置を説明する。実施形態による半導体装置は、例えば、表示装置（例えば液晶表示装置または有機ＥＬ表示装置等を含む）または表示装置に用いられるＴＦＴ基板である。以下では、表示装置として液晶表示装置を例示する。なお、本発明の実施形態による半導体装置は、表示装置に限られない。本発明は以下で例示する実施形態に限られない。以下の図面において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、その説明を省略することがある。
　図１（ａ）および図１（ｂ）に、本発明の実施形態による半導体装置１００の模式図を示す。図１（ａ）は、図１（ｂ）中の１Ａ－１Ａ’線に沿った半導体装置１００の模式的な断面図であり、図１（ｂ）は、半導体装置１００の模式的な平面図である。
　図１（ａ）に示すように、半導体装置１００は、基板１１と、第１ＴＦＴ１０と、第２ＴＦＴ２０とを有する。第１ＴＦＴ１０は、基板１１に支持された第１半導体層１２と、第１半導体層１２上に第１ゲート絶縁層１３を介して第１半導体層１２に重なるように形成された第１ゲート電極１４と、第１ゲート電極１４を覆う第１絶縁層１６と、第１絶縁層１６上に形成され、第１半導体層１２に接続された第１ソース電極１７ｓおよび第１ドレイン電極１７ｄとを有する。第２ＴＦＴ２０は、基板１１に支持された第２ゲート電極２２と、第２ゲート電極２２に第２ゲート絶縁層２３を介して重なるように形成され酸化物半導体を含む第２半導体層２５と、第２ゲート絶縁層２３と第２半導体層２５との間に形成された第２ソース電極２４ｓおよび第２ドレイン電極２４ｄとを有する。第１半導体層１２および第２ゲート電極２２は、共通の半導体膜５２から形成されている。
　半導体装置１００の第２ＴＦＴ２０は、第２半導体層２５の下面が、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄと接している、ボトムコンタクト型のＴＦＴである。第２ＴＦＴ２０を形成する工程において、酸化物半導体を含む第２半導体層２５に対するエッチストップを形成する必要がない。半導体装置１００は、製造工程数（例えばフォトマスク数）を増やすことなく、第２ＴＦＴ２０の特性の変動が抑制され得る。半導体装置１００は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を実現し得る。
　半導体装置１００は、例えば、第２コンタクトホール７２を介して第２ドレイン電極２４ｄと接続されている画素電極６０をさらに有する。半導体装置１００は、例えば、マトリクス状に配置された複数の画素を有する。画素は、例えば、画素電極６０と、画素電極６０に対向する対向電極と、これらの電極の間に設けられた液晶層とを有する。液晶層に電圧が印加されることにより、液晶分子の配向が制御される。第２ＴＦＴ２０は、例えば、複数の画素のそれぞれに接続され、画素のスイッチング素子として用いられ得る。第２半導体層２５が酸化物半導体を含むので、第２ＴＦＴ２０は低いリーク電流を有し、半導体装置１００の消費電力を低減し得る。
　第２ＴＦＴ２０の第２ゲート電極２２は、例えば、対応するゲートバスライン（不図示）に接続され、第２ソース電極２４ｓは、例えば、対応するソースバスライン（不図示）に接続される。ゲートバスラインには、例えば、ゲートドライバ（不図示）から所定の信号電圧（例えば走査信号電圧）が所定のタイミングで供給される。ソースバスラインには、例えば、ソースドライバ（不図示）から所定の信号電圧（例えば表示信号電圧）が所定のタイミングで供給される。液晶表示装置の構造は良く知られているので、詳細な説明は省略する。
　第１ＴＦＴ１０は、例えば、画素に信号を供給する駆動回路に用いられ得る。駆動回路は、例えばゲートドライバまたはソースドライバを含む。駆動回路は、例えば、半導体装置１００の画素が配置された領域（画素領域）の周辺に設けられる。第１ＴＦＴ１０の第１半導体層１２のチャネル領域１２ｉは、例えば、低温ポリシリコン（ＬＴＰＳ）から形成される。第１ＴＦＴ１０は、高い移動度および低いしきい値電圧を有するので、半導体装置１００の消費電力の低減および／または狭額縁化を実現し得る。
　半導体装置１００は、例えば、第１ＴＦＴ１０を有する駆動回路（例えばゲートドライバまたはソースドライバを含む）に所定の信号を入力する制御回路（不図示）をさらに有していてもよい。
　第２ソース電極２４ｓは、ソースバスラインに電気的に接続されていてもよいし、ソースバスラインと一体に形成されていてもよい。第２ゲート電極２２は、半導体膜５２から形成されるので、例えば金属から形成されたゲートバスラインと電気的に接続されることで抵抗を低減することができる。ソースバスラインおよびゲートバスラインは、それぞれ、例えば、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄと共通の導電膜から形成されていてもよいし、第１ソース電極１７ｓおよび第１ドレイン電極１７ｄと共通の導電膜から形成されていてもよい。
　図１（ａ）に示すように、第１半導体層１２は、チャネル領域１２ｉ、ソース領域１２ｓおよびドレイン領域１２ｄを含む。第１ゲート電極１４は、第１ゲート絶縁層１３を介してチャネル領域１２ｉと重なる。第１半導体層１２および第２ゲート電極２２を形成する半導体膜５２は、例えばポリシリコンから形成される。ソース領域１２ｓ、ドレイン領域１２ｄおよび第２ゲート電極２２は、例えば、半導体膜５２（例えばポリシリコン）に不純物（例えばボロン（Ｂ））をドープすることによって形成される。第１ソース電極１７ｓは、例えば第１コンタクトホール７１ｓを介して、ソース領域１２ｓと電気的に接続され、第１ドレイン電極１７ｄは、例えば第１コンタクトホール７１ｄを介して、ドレイン領域１２ｄと電気的に接続される。
　図１（ａ）に示すように、第１ゲート絶縁層１３および第２ゲート絶縁層２３は、例えば、共通の第１絶縁膜５３から形成されている。第１ゲート電極１４、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄは、例えば、共通の第１導電膜５４から形成されている。共通の膜から複数の絶縁層または複数の電極が形成されることで、半導体装置の製造工程数の増加を抑制することができる。ただし、半導体装置１００は、上記の構造に限られない。第１ゲート絶縁層１３および第２ゲート絶縁層２３は、互いに異なる絶縁膜から形成されていてもよい。第１ゲート電極１４、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄは、互いに異なる導電膜から形成されていてもよい。
　第１ＴＦＴ１０は、例えば、第１ソース電極１７ｓおよび第１ドレイン電極１７ｄを覆う第１平坦化層１８をさらに有する。第２ＴＦＴ２０は、例えば、第２半導体層２５を覆う第２絶縁層２６をさらに有する。第２ＴＦＴ２０は、例えば、第２絶縁層２６を覆う第２平坦化層２８をさらに有する。第１絶縁層１６および第２絶縁層２６は、例えば、共通の第２絶縁膜５６から形成されている。第１絶縁層１６および第２絶縁層２６は、互いに異なる絶縁膜から形成されていてもよい。第１平坦化層１８および第２平坦化層２８は、例えば、同じ平坦化膜５８から形成されている。第１平坦化層１８および第２平坦化層２８は、互いに異なる平坦化膜から形成されていてもよい。
　次に、図２（ａ）～図２（ｃ）を参照して、本発明の他の実施形態による半導体装置１１０を説明する。図２（ａ）および図２（ｂ）は、半導体装置１１０の模式図であり、図２（ａ）は、図２（ｂ）中の２Ａａ－２Ａａ’線および２Ａｂ－２Ａｂ’線に沿った半導体装置１１０の模式的な断面図であり、図２（ｂ）は、半導体装置１１０の模式的な平面図であり、図２（ｃ）は、半導体装置１１０が有する第２ＴＦＴ２０ａの回路図である。
　図２（ａ）および図２（ｂ）に示すように、半導体装置１１０は、第２絶縁層２６を介して第２半導体層２５に重なる第３ゲート電極２７をさらに有する点において、半導体装置１００と異なる。半導体装置１１０は、第３ゲート電極２７を除いて、半導体装置１００と同じであってよい。
　図２（ａ）および図２（ｂ）に示すように、第３ゲート電極２７は、例えば、第１ソース電極１７ｓおよび第１ドレイン電極１７ｄと共通の第２導電膜５７から形成されている。
　半導体装置１１０の第２ＴＦＴ２０ａは、第２半導体層２５の下面が、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄと接している、ボトムコンタクト型のＴＦＴである。第２ＴＦＴ２０ａを形成する工程において、酸化物半導体を含む第２半導体層２５に対するエッチストップを形成する必要がない。半導体装置１１０は、製造工程数（例えばフォトマスク数）を増やすことなく、第２ＴＦＴ２０ａの特性の変動が抑制され得る。半導体装置１１０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を実現し得る。
　半導体装置１１０の第２ＴＦＴ２０ａは、第２ゲート電極２２および第３ゲート電極２７が第２半導体層２５の両側に配置され、２つの電極が、絶縁層（例えば、第２ゲート絶縁層２３および第２絶縁層２６のそれぞれ）を介して第２半導体層２５と重なる、ダブルゲート構造を有する。ダブルゲート構造を有するＴＦＴは、ソース・ドレイン間に加わる電圧を分散させることができるので、リーク電流の増加および短チャネル効果を効果的に抑制することができる。半導体装置１１０は、第２ＴＦＴ２０ａがダブルゲート構造を有することにより、消費電力の低減が効果的に実現され得る。
　上述の特許文献２の表示装置は、ボトムゲート型でかつボトムコンタクト型の画素駆動用ＴＦＴを有する。特許文献２の表示装置において、画素駆動用ＴＦＴのゲート電極は、駆動回路用ＴＦＴのゲート電極と共通の導電膜から形成され、画素駆動用ＴＦＴのソース電極およびドレイン電極は、駆動回路用ＴＦＴのソース電極およびドレイン電極と共通の導電膜から形成されている。従って、画素駆動用ＴＦＴをダブルゲート構造にするためには、トップゲート電極を形成する工程を新たに追加する必要があり、製造工程数が増加し得る。
　これに対して、半導体装置１１０においては、第２ＴＦＴ２０ａの第２ゲート電極２２が、第１ＴＦＴ１０の第１半導体層１２と共通の半導体膜５２から形成されている。従って、第２ＴＦＴ２０ａのトップゲート電極となり得る第３ゲート電極２７を、第１ＴＦＴ１０の第１ソース電極１７ｓおよび第１ドレイン電極１７ｄと共通の第２導電膜５７から形成することができる。半導体装置１１０は、製造工程数を増やすことなく、ダブルゲート構造を有する第２ＴＦＴ２０ａを有することができる。ダブルゲート構造を有する第２ＴＦＴ２０ａは、リーク電流の増加が効果的に抑制され得る。半導体装置１１０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を実現し得る。
　図２（ａ）～図２（ｃ）に示すように、第２ゲート電極２２は、例えば、第３コンタクトホール７３を介して、第３ゲート電極２７と電気的に接続されている。２つのゲート電極に同じ信号電圧が供給されるので、第２ＴＦＴ２０ａは高い移動度を実現し得る。半導体装置１１０は、消費電力が効果的に低減され得る。
　半導体装置１１０が有する第２ＴＦＴ２０ａの第２ゲート電極２２および第３ゲート電極２７は、電気的に接続されていなくてもよい。第２ゲート電極２２および第３ゲート電極２７のそれぞれに、信号電圧が印加されていてもよい。第２ゲート電極２２および第３ゲート電極２７に印加される信号電圧は、同じであってもよいし、異なるものであってもよい。第３ゲート電極２７は、ゲートバスラインと一体に形成されていてもよいし、ゲートバスラインに電気的に接続されていてもよい。ゲートバスラインは、例えば、第２導電膜５７から形成されていてもよいし、第１導電膜５４から形成されていてもよい。
　次に、図３（ａ）～図３（ｃ）を参照して、本発明のさらに他の実施形態による半導体装置１２０を説明する。図３（ａ）および図３（ｂ）は、半導体装置１２０の模式図であり、図３（ａ）は、図３（ｂ）中の３Ａ－３Ａ’線に沿った半導体装置１２０の模式的な断面図であり、図３（ｂ）は、半導体装置１２０の模式的な平面図であり、図３（ｃ）は、半導体装置１２０が有する第２ＴＦＴ２０ｂの回路図である。
　図３（ａ）～図３（ｃ）に示すように、半導体装置１２０は、第２ゲート電極２２が第２ソース電極２４ｓと電気的に接続されている点において、半導体装置１１０と異なる。半導体装置１２０は、第２ゲート電極２２の電気的接続を除いて、半導体装置１１０と同じであってよい。第２ゲート電極２２は、例えば第４コンタクトホール７４を介して、第２ソース電極２４ｓと電気的に接続されている。
　半導体装置１２０の第２ＴＦＴ２０ｂは、第２半導体層２５の下面が、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄと接している、ボトムコンタクト型のＴＦＴである。第２ＴＦＴ２０ｂを形成する工程において、酸化物半導体を含む第２半導体層２５に対するエッチストップを形成する必要がない。半導体装置１２０は、製造工程数（例えばフォトマスク数）を増やすことなく、第２ＴＦＴ２０ｂの特性の変動が抑制され得る。半導体装置１２０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を実現し得る。
　半導体装置１２０において、第２ＴＦＴ２０ｂの第２ゲート電極２２は、第１ＴＦＴ１０の第１半導体層１２と共通の半導体膜５２から形成されている。従って、第２ＴＦＴ２０ｂのトップゲート電極となり得る第３ゲート電極２７を、第１ＴＦＴ１０の第１ソース電極１７ｓおよび第１ドレイン電極１７ｄと共通の第２導電膜５７から形成することができる。半導体装置１２０は、製造工程数を増やすことなく、ダブルゲート構造を有する第２ＴＦＴ２０ｂを有することができる。ダブルゲート構造を有する第２ＴＦＴ２０ｂは、リーク電流の増加が効果的に抑制され得る。半導体装置１２０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を実現し得る。
　半導体装置１２０は、第２ゲート電極２２が第２ソース電極２４ｓと電気的に接続されているので、第２ＴＦＴ２０ｂのしきい値電圧のシフトが抑制され得る。例えば、しきい値電圧がマイナスにシフトすることを抑制することができるので、第２ＴＦＴ２０ｂのリーク電流が増大することを抑制し得る。また、しきい値電圧がプラスにシフトすることを抑制することができるので、第２ＴＦＴ２０ｂの駆動にかかる電力が増大することを抑制することができる。半導体装置１２０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を実現し得る。
　次に、図４（ａ）～図４（ｃ）および図５（ａ）～図５（ｂ）を参照して、半導体装置１１０の製造方法を説明する。図４（ａ）～図４（ｃ）および図５（ａ）～図５（ｂ）は、それぞれ、半導体装置１１０の製造方法の一例を模式的に示す断面図である。
　まず、図４（ａ）に示すように、基板１１上に半導体膜５２を形成する。
　例えば、半導体を基板１１の全面に堆積して半導体膜５２を形成した後、半導体膜５２を所定の形状またはパターン（例えば島状）にパターニングする。半導体膜５２は、パターニングによって、第１ＴＦＴ１０および第２ＴＦＴ２０ａが形成される領域にそれぞれ設けられる（それぞれ、第１ＴＦＴ領域の半導体膜５２、および、第２ＴＦＴ領域の半導体膜５２と呼ぶことがある）。
　基板１１は、絶縁性の基板であり、例えばガラス基板である。半導体膜５２は、例えばポリシリコンから形成される。ポリシリコンから形成される半導体膜５２は、例えば、基板１１上にＣＶＤ法によりアモルファスシリコン（ａ－Ｓｉ）を堆積させ、形成された薄膜を、エキシマレーザを用いて溶融結晶化（エキシマレーザアニール）することによって得られる。半導体膜５２の厚さは、例えば３０ｎｍ～１００ｎｍである。
　次に、図４（ｂ）に示すように、第１ゲート絶縁層１３および第２ゲート絶縁層２３を形成する。
　第１ゲート絶縁層１３および第２ゲート絶縁層２３は、例えば、基板１１の全面に絶縁性材料を堆積して形成した第１絶縁膜５３によって形成される。絶縁性材料の堆積には、例えば、ＣＶＤ法またはＰＶＤ法を用いることができる。第１絶縁膜５３を堆積した後、必要に応じて基板１１の全面に不純物の注入を行ってもよい。第１絶縁膜５３を堆積した後、第１絶縁膜５３を所定の形状（パターン）にパターニングしてもよい。第１ゲート絶縁層１３および第２ゲート絶縁層２３は、それぞれ、例えば、二酸化珪素（ＳｉＯ2）、窒化珪素（ＳｉＮx）、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）、または、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）を含む。第１ゲート絶縁層１３および第２ゲート絶縁層２３は、それぞれ、単層であってもよいし、複数の膜の積層構造であってもよい。第１ゲート絶縁層１３および第２ゲート絶縁層２３の厚さは、それぞれ、例えば５０ｎｍ～３００ｎｍである。
　次に、第１ゲート電極１４、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄを形成する。これらの電極は、例えば、第１絶縁膜５３の上に、導電性材料（例えば金属）を堆積して第１導電膜５４を形成した後、フォトリソグラフィプロセスにより所定の形状（パターン）にパターニングすることで得られる。第１ゲート電極１４は、第１ゲート絶縁層１３を介して、第１ＴＦＴ領域の半導体膜５２の一部と重なる。第２ソース電極２４ｓおよび第２ドレイン電極２４ｄは、第２ゲート絶縁層２３を介して、第２ＴＦＴ領域の半導体膜５２の一部と重なってもよい。
　第１導電膜５４は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属から形成される。第１導電膜５４は、上記の金属を含む合金であってもよいし、上記の金属の窒化物を含んでもよい。ここでは、例えば、チタンを堆積させて第１導電膜５４を形成し、第１ゲート電極１４、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄを形成する。第１ゲート電極１４、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄの厚さは、それぞれ、例えば７０ｎｍ～３００ｎｍである。
　次に、半導体膜５２に不純物（例えばボロン）を注入することで、第１半導体層１２および第２ゲート電極２２を形成する。不純物の注入には、例えばイオン注入法または熱拡散法を用いることができる。不純物を注入した後に、必要に応じてアニールを行う。
　半導体膜５２に不純物を注入する際には、第１導電膜５４から形成された第１ゲート電極１４、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄがマスクとして機能する。第１ＴＦＴ領域の半導体膜５２のうち、第１ゲート電極１４と重ならない部分は、不純物が注入されることで、導電性が付与され、ソース領域１２ｓおよびドレイン領域１２ｄとなる。第１ゲート電極１４と重なる部分は、不純物が注入されず、チャネル領域１２ｉとなる。第１ＴＦＴ領域の半導体膜５２から、チャネル領域１２ｉ、ソース領域１２ｓおよびドレイン領域１２ｄを含む第１半導体層１２が形成される。
　第２ＴＦＴ領域の半導体膜５２のうち、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄのいずれとも重ならない部分に不純物が注入されることで、導電性が付与され、第２ゲート電極２２が形成される。
　次に、図４（ｃ）に示すように、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄの上に第２半導体層２５を形成する。
　第２半導体層２５は、酸化物半導体を含む。第２半導体層２５は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。第２半導体層２５は、例えば、ＩｎＧａＯ3（ＺｎＯ）5を含んでもよい。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコン（ａ－Ｓｉ）ＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度を有するので、ＴＦＴの小型化を実現し得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、例えば、半導体装置の消費電力を大幅に削減することおよび／または半導体装置の解像度を向上させることが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファス（非晶質）でもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　第２半導体層２５は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　Ｚｎ－Ｏ系半導体は、例えば、ＺｎＯに不純物元素が何も添加されていないもの、または、ＺｎＯに不純物が添加された半導体を含む。Ｚｎ－Ｏ系半導体は、例えば、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加された半導体を含む。Ｚｎ－Ｏ系半導体は、例えば、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）または酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）を含む。Ｚｎ－Ｏ系半導体は、アモルファス（非晶質）でもよいし、多結晶でもよいし、非晶質状態および多結晶状態が混在する微結晶状態のものでもよい。
　第２半導体層２５の厚さは、例えば、３０ｎｍ～１００ｎｍである。ここでは、例えば、酸化物半導体をスパッタリング法により成膜した後、フォトリソグラフィプロセスによって所定の形状（パターン）に加工し、第２半導体層２５を形成する。第２半導体層２５を形成した後、必要に応じてアニールを行ってもよい。アニールは、例えば、大気中、窒素雰囲気中、または酸素雰囲気中で行われる。アニールは、酸化物半導体の薄膜を形成した後、パターニングする前に行ってもよいし、パターニングした後に行ってもよい。
　次に、図５（ａ）に示すように、第１絶縁層１６および第２絶縁層２６を形成する。
　第１絶縁層１６および第２絶縁層２６は、例えば、基板１１の全面に絶縁性材料を堆積して形成した第２絶縁膜５６によって形成される。第２絶縁膜５６を堆積した後、第２絶縁膜５６を所定の形状（パターン）にパターニングしてもよい。第１絶縁層１６および第２絶縁層２６は、それぞれ、例えば、二酸化珪素（ＳｉＯ2）、窒化珪素（ＳｉＮx）、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）、または、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）を含む。第１絶縁層１６および第２絶縁層２６は、それぞれ、単層であってもよいし、複数の膜の積層構造であってもよい。第１絶縁層１６および第２絶縁層２６の厚さは、それぞれ、例えば５０ｎｍ～３００ｎｍである。第１絶縁膜５３および第２絶縁膜５６は、同じ厚さであってもよいし、互いに異なる厚さであってもよい。第２ＴＦＴ２０ａがダブルゲート構造を有する場合は、第２ゲート絶縁層２３および第２絶縁層２６は同じ厚さであることが好ましい。
　次に、２つの第１コンタクトホール７１ｓおよび７１ｄと第３コンタクトホール７３とを形成する。第１コンタクトホール７１ｓおよび７１ｄは、第１ゲート絶縁層１３および第１絶縁層１６に設けられた開口部であり、それぞれ、ソース領域１２ｓおよびドレイン領域１２ｄに至る開口部である。第３コンタクトホール７３は、第２ゲート絶縁層２３および第２絶縁層２６に設けられた開口部であり、第２ゲート電極２２に至る開口部である。コンタクトホールは、例えば、絶縁層上に、コンタクトホールを形成するための開口部を有するレジストマスクを形成する工程、および、絶縁層をエッチングする工程を含むフォトリソグラフィプロセスによって形成される。
　次に、第１ソース電極１７ｓ、第１ドレイン電極１７ｄおよび第３ゲート電極２７を形成する。これらの電極は、例えば、第２絶縁膜５６の上に導電性材料（例えば金属）を堆積して形成した第２導電膜５７を、フォトリソグラフィプロセスにより所定の形状（パターン）に加工して得られる。第１ソース電極１７ｓおよび第１ドレイン電極１７ｄは、それぞれ、第１コンタクトホール７１ｓおよび第１コンタクトホール７１ｄを介して、ソース領域１２ｓおよびドレイン領域１２ｄのそれぞれと電気的に接続される。
　第２導電膜５７は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属から形成される。第２導電膜５７は、上記の金属を含む合金であってもよいし、上記の金属の窒化物を含んでもよい。ここでは、例えば、チタンを堆積させて第２導電膜５７を形成し、第２導電膜５７をパターニングすることで、第１ソース電極１７ｓ、第１ドレイン電極１７ｄおよび第３ゲート電極２７を形成する。第１ソース電極１７ｓ、第１ドレイン電極１７ｄおよび第３ゲート電極２７の厚さは、それぞれ、例えば１００ｎｍ～６００ｎｍである。
　次に、図５（ｂ）に示すように、第１平坦化層１８および第２平坦化層２８を形成する。第１平坦化層１８および第２平坦化層２８は、例えば、基板１１の全面に絶縁性材料を堆積して形成した平坦化膜５８によって形成される。平坦化膜５８は、例えば、無機絶縁材料（例えば二酸化珪素、窒化珪素、酸化窒化珪素、または窒化酸化珪素）または有機絶縁材料を含む。
　次に、第２コンタクトホール７２を設ける。第２コンタクトホール７２は、例えば、第２平坦化層２８および第２絶縁層２６に設けられた開口部であり、第２ドレイン電極２４ｄに至る。
　次に、画素電極６０を形成する。画素電極６０は、例えば、可視光透過性を有する導電性材料（例えば酸化物半導体）から形成される。画素電極６０は、第２コンタクトホール７２を通じて第２ドレイン電極２４ｄと電気的に接続される。
　以上の工程により、半導体装置１１０が製造される。
　半導体装置１００の製造方法は、第３ゲート電極２７を形成する工程を除いて、半導体装置１１０の製造方法と同じであってよい。半導体装置１２０の製造方法は、第２ゲート電極２２の電気的接続を除いて、半導体装置１１０の製造方法と同じであってよい。
　次に、図６（ａ）および図６（ｂ）を参照して、本発明のさらに他の実施形態による半導体装置１３０を説明する。図６（ａ）および図６（ｂ）は、半導体装置１３０の模式図であり、図６（ａ）は、図６（ｂ）中の６Ａａ－６Ａａ’線および６Ａｂ－６Ａｂ’線に沿った半導体装置１３０の模式的な断面図であり、図６（ｂ）は、半導体装置１３０の模式的な平面図である。
　図６（ａ）および図６（ｂ）に示すように、半導体装置１３０は、第３ＴＦＴ３０ａをさらに有する点において、半導体装置１１０と異なる。半導体装置１３０は、第３ＴＦＴ３０ａをさらに有する点を除いて、半導体装置１１０と同じであってよい。
　第３ＴＦＴ３０ａは、基板１１に支持された第４ゲート電極３２と、第４ゲート電極３２に第３ゲート絶縁層３３を介して重なるように形成され酸化物半導体を含む第３半導体層３５と、第３ゲート絶縁層３３と第３半導体層３５との間に形成された第３ソース電極３４ｓおよび第３ドレイン電極３４ｄとを有する。第３ドレイン電極３４ｄは、第１ＴＦＴ１０の第１ドレイン電極１７ｄと電気的に接続されている。第３ドレイン電極３４ｄおよび第１ドレイン電極１７ｄは、例えば第６コンタクトホール７６を介して電気的に接続されている。
　第１ＴＦＴ１０および第３ＴＦＴ３０ａは、ＣＭＯＳインバータ回路を形成している。半導体装置１３０において、例えば、第１ＴＦＴ１０はｐチャネル型のＴＦＴであり、第３ＴＦＴ３０ａはｎチャネル型のＴＦＴである。ＣＭＯＳインバータ回路を形成する第１ＴＦＴ１０および第３ＴＦＴ３０ａを、半導体装置１３０の駆動回路に用いることで、駆動回路の消費電力が低減され得る。また、駆動回路の消費電力が低減されることにより、駆動回路が設けられる領域の面積が狭小化され得る。従って、半導体装置１３０の消費電力の低減および／または狭額縁化が実現され得る。
　半導体装置１３０の第２ＴＦＴ２０ａは、第２半導体層２５の下面が、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄと接している、ボトムコンタクト型のＴＦＴである。第２ＴＦＴ２０ａを形成する工程において、酸化物半導体を含む第２半導体層２５に対するエッチストップを形成する必要がない。半導体装置１３０は、製造工程数（例えばフォトマスク数）を増やすことなく、第２ＴＦＴ２０ａの特性の変動が抑制され得る。半導体装置１３０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を実現し得る。
　図６（ａ）および図６（ｂ）に示すように、第３ＴＦＴ３０ａは、例えば、第３絶縁層３６を介して第３半導体層３５に重なる第５ゲート電極３７をさらに有する。第３ＴＦＴ３０ａは、例えば、第４ゲート電極３２および第５ゲート電極３７が第３半導体層３５の両側に配置される、ダブルゲート構造を有する。第３ＴＦＴ３０ａは、例えば、第２ＴＦＴ２０ａと同じ構造を有する。第３ＴＦＴ３０ａが有する層および膜は、例えば、対応する第２ＴＦＴ２０ａの層または膜と同じ材料から形成され、同じ工程で形成され得る。半導体装置１３０は、第３ＴＦＴ３０ａを設けるために、製造工程数を増加させる必要がない。半導体装置１３０は、第３ＴＦＴ３０ａがダブルゲート構造を有することにより、効果的に消費電力が低減し得る。半導体装置１３０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を効果的に実現し得る。図６（ａ）および図６（ｂ）に示すように、第４ゲート電極３２は、例えば、第５コンタクトホール７５を介して、第５ゲート電極３７と電気的に接続されている。
　図６（ａ）および図６（ｂ）に示すように、第４ゲート電極３２は、例えば半導体膜５２から形成される。第３ゲート絶縁層３３は、例えば第１絶縁膜５３から形成される。酸化物半導体を含む第３半導体層３５は、例えば第２半導体層２５と共通の酸化物半導体膜５５から形成される。第３ソース電極３４ｓおよび第３ドレイン電極３４ｄは、例えば第１導電膜５４から形成される。第３絶縁層３６は、例えば第２絶縁膜５６から形成される。第５ゲート電極３７は、例えば第２導電膜５７から形成される。第３ＴＦＴ３０ａは、例えば第３絶縁層３６を覆う第３平坦化層３８をさらに有する。第３平坦化層３８は、例えば平坦化膜５８から形成される。
　半導体装置１３０の第２ＴＦＴ２０ａは、第３ゲート電極２７を有さなくてもよい。半導体装置１３０の第２ＴＦＴは、半導体装置１００の第２ＴＦＴ２０と同じであってもよい。半導体装置１３０の第２ＴＦＴは、半導体装置１２０の第２ＴＦＴ２０ｂと同じであってもよい。
　半導体装置１３０の第３ＴＦＴ３０ａは、第５ゲート電極３７を有さなくてもよい。半導体装置１３０の第３ＴＦＴは、例えば、ボトムゲート型でボトムコンタクト型のＴＦＴである、半導体装置１００の第２ＴＦＴ２０と同じ構造を有してもよい。
　次に、図７（ａ）および図７（ｂ）を参照して、本発明のさらに他の実施形態による半導体装置１４０を説明する。図７（ａ）および図７（ｂ）は、半導体装置１４０の模式図であり、図７（ａ）は、図７（ｂ）中の７Ａａ－７Ａａ’線および７Ａｂ－７Ａｂ’線に沿った半導体装置１４０の模式的な断面図であり、図７（ｂ）は、半導体装置１４０の模式的な平面図である。
　図７（ａ）および図７（ｂ）に示すように、半導体装置１４０は、第４ゲート電極３２が第３ソース電極３４ｓと電気的に接続されている点において、半導体装置１３０と異なる。半導体装置１４０は、第４ゲート電極３２の電気的接続を除いて、半導体装置１３０と同じであってよい。第４ゲート電極３２は、例えば第７コンタクトホール７７を介して、第３ソース電極３４ｓと電気的に接続されている。
　半導体装置１４０の第２ＴＦＴ２０ａは、第２半導体層２５の下面が、第２ソース電極２４ｓおよび第２ドレイン電極２４ｄと接している、ボトムコンタクト型のＴＦＴである。第２ＴＦＴ２０ａを形成する工程において、酸化物半導体を含む第２半導体層２５に対するエッチストップを形成する必要がない。半導体装置１４０は、製造工程数（例えばフォトマスク数）を増やすことなく、第２ＴＦＴ２０ａの特性の変動が抑制され得る。半導体装置１４０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を実現し得る。
　半導体装置１４０の第３ＴＦＴ３０ｂは、例えば、第３絶縁層３６を介して第３半導体層３５に重なる第５ゲート電極３７をさらに有する。第３ＴＦＴ３０ｂは、例えば、第４ゲート電極３２および第５ゲート電極３７が第３半導体層３５の両側に配置される、ダブルゲート構造を有する。第３ＴＦＴ３０ｂは、例えば、半導体装置１２０の第２ＴＦＴ２０ｂと同じ構造を有する。
　第３ＴＦＴ３０ｂが有する層および膜は、例えば、対応する第２ＴＦＴ２０ａの層または膜と同じ材料から形成され、同じ工程で形成され得る。半導体装置１４０は、第３ＴＦＴ３０ｂを設けるために、製造工程数を増加させる必要がない。半導体装置１４０は、第３ＴＦＴ３０ｂがダブルゲート構造を有することにより、効果的に消費電力が低減し得る。半導体装置１４０は、製造工程数を増加させることなく、消費電力の低減および／または狭額縁化を効果的に実現し得る。
　上記の実施形態において、ＴＦＴ（第１ＴＦＴ、第２ＴＦＴ、第３ＴＦＴを含む）のソース電極およびドレイン電極は、共通の導電膜（または半導体膜）から形成され、ゲート電極は、その膜とは異なる導電膜から形成される例を示したが、本発明の実施形態はこれに限られない。ソース電極および／またはドレイン電極は、ゲート電極と共通の導電膜から形成されてもよい。ＴＦＴ（第１ＴＦＴ、第２ＴＦＴ、第３ＴＦＴを含む）のソース電極、ドレイン電極およびゲート電極は、それぞれ、半導体膜５２、第１導電膜５４および第２導電膜５７のいずれかから形成されていることが、製造工程数の増加を抑制する観点から好ましい。
　本発明の実施形態による半導体装置は、例えば、液晶表示装置、有機ＥＬ表示装置、または電気泳動表示装置等種々のドライバモノリシック型の表示装置に広く適用できる。
　１０　第１ＴＦＴ
　１１　基板
　１２　第１半導体層
　１３　第１ゲート絶縁層
　１４　第１ゲート電極
　１６　第１絶縁層
　１７ｓ　第１ソース電極
　１７ｄ　第１ドレイン電極
　１８　第１平坦化層
　２０、２０ａ、２０ｂ　第２ＴＦＴ
　２２　第２ゲート電極
　２３　第２ゲート絶縁層
　２４ｓ　第２ソース電極
　２４ｄ　第２ドレイン電極
　２５　第２半導体層
　２６　第２絶縁層
　２７　第３ゲート電極
　２８　第２平坦化層
　３０ａ、３０ｂ　第３ＴＦＴ
　３２　第４ゲート電極
　３３　第３ゲート絶縁層
　３４ｓ　第３ソース電極
　３４ｄ　第３ドレイン電極
　３５　第３半導体層
　３６　第３絶縁層
　３７　第５ゲート電極
　３８　第３平坦化層
　５２　半導体膜
　５３　第１絶縁膜
　５４　第１導電膜
　５５　酸化物半導体膜
　５６　第２絶縁膜
　５７　第２導電膜
　５８　平坦化膜
　６０　画素電極
　７１ｓ、７１ｄ　第１コンタクトホール
　７２　第２コンタクトホール
　７３　第３コンタクトホール
　７４　第４コンタクトホール
　７５　第５コンタクトホール
　７６　第６コンタクトホール
　７７　第７コンタクトホール
　１００、１１０、１２０、１３０、１４０　半導体装置

Claims (13)

  1. 　基板と、
    　前記基板に支持された第１半導体層と、前記第１半導体層上に第１ゲート絶縁層を介して前記第１半導体層に重なるように形成された第１ゲート電極と、前記第１ゲート電極を覆う第１絶縁層と、前記第１絶縁層上に形成され、前記第１半導体層に接続された第１ソース電極および第１ドレイン電極とを有する第１ＴＦＴと、
    　前記基板に支持された第２ゲート電極と、前記第２ゲート電極に第２ゲート絶縁層を介して重なるように形成され酸化物半導体を含む第２半導体層と、前記第２ゲート絶縁層と前記第２半導体層との間に形成された第２ソース電極および第２ドレイン電極とを有する第２ＴＦＴと、
    を有し、
    　前記第１半導体層および前記第２ゲート電極は、共通の半導体膜から形成されている、半導体装置。
  2. 　前記第１ゲート絶縁層および前記第２ゲート絶縁層は、共通の第１絶縁膜から形成されている、請求項１に記載の半導体装置。
  3. 　前記第１ゲート電極、前記第２ソース電極および前記第２ドレイン電極は、共通の第１導電膜から形成されている、請求項１または２に記載の半導体装置。
  4. 　前記第２半導体層を覆う第２絶縁層をさらに有し、
    　前記第１絶縁層および前記第２絶縁層は、共通の第２絶縁膜から形成されている、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記第２絶縁層を介して前記第２半導体層に重なる第３ゲート電極をさらに有する、請求項４に記載の半導体装置。
  6. 　前記第１ソース電極、前記第１ドレイン電極および前記第３ゲート電極は、共通の第２導電膜から形成されている、請求項５に記載の半導体装置。
  7. 　前記第２ゲート電極は、前記第３ゲート電極と電気的に接続されている、請求項５または６に記載の半導体装置。
  8. 　前記第２ゲート電極は、前記第２ソース電極と電気的に接続されている、請求項５または６に記載の半導体装置。
  9. 　前記第２半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１から８のいずれかに記載の半導体装置。
  10. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項９に記載の半導体装置。
  11. 　前記基板に支持された第４ゲート電極と、前記第４ゲート電極に第３ゲート絶縁層を介して重なるように形成され酸化物半導体を含む第３半導体層と、前記第３ゲート絶縁層と前記第３半導体層との間に形成された第３ソース電極および第３ドレイン電極とを有する第３ＴＦＴをさらに有し、
    　前記第３ドレイン電極は、前記第１ドレイン電極と電気的に接続されている、請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記第３半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１１に記載の半導体装置。
  13. 　前記第３半導体層の前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項１２に記載の半導体装置。
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