WO2020217479A1 - 表示装置 - Google Patents

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WO2020217479A1
WO2020217479A1 PCT/JP2019/018026 JP2019018026W WO2020217479A1 WO 2020217479 A1 WO2020217479 A1 WO 2020217479A1 JP 2019018026 W JP2019018026 W JP 2019018026W WO 2020217479 A1 WO2020217479 A1 WO 2020217479A1
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transistor
conductor region
display device
insulating film
wiring
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博章 古川
齊藤　裕一
智久 青木
篤史 蜂谷
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シャープ株式会社
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Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a semiconductor circuit including a transistor including a silicon semiconductor layer and a transistor including an oxide semiconductor layer, which are formed on the same substrate.
  • the display device has a crystalline silicon semiconductor layer, a first gate insulating film, a first gate electrode, a first interlayer insulating film, a lower metal layer, an oxide semiconductor layer, and a second gate on a substrate.
  • An insulating film, a second gate electrode, a second interlayer insulating film, and an upper metal layer are provided in this order, and a first conductor including the crystalline silicon semiconductor layer and a second conductor including the oxide semiconductor layer.
  • the crystalline silicon semiconductor layer includes a first channel region and a first conductor region
  • the oxide semiconductor layer is a display device including a second channel region and a second conductor region
  • the first The 1-gate insulating film and the first interlayer insulating film are provided with a first contact hole for exposing the first conductor region and electrically connecting the first conductor region and the second conductor region, and the lower layer is provided.
  • the metal layer includes a lower layer wiring, and in the first contact hole, the lower layer wiring is in contact with the first conductor region, and the first conductor region and the second conductor region are electrically connected via the lower layer wiring. Connecting.
  • the contact resistance between the conductor region of the silicon semiconductor layer and the conductor region of the oxide semiconductor layer can be reduced.
  • FIG. 1A is a schematic plan view showing the configuration of the display device of the present embodiment
  • FIG. 1B is a cross-sectional view showing the configuration of the display device.
  • It is sectional drawing which shows the structure of the display device of Embodiment 1.
  • FIG. It is a circuit diagram which shows an example of a pixel circuit. It is a top view which shows the structural example of the pixel circuit of the display device of Embodiment 2.
  • 5 (a) is a cross-sectional view taken along the line aa of FIG. 4
  • FIG. 5 (b) is a cross-sectional view taken along the line bb of FIG. 4
  • FIG. 5 (c) is a cross-sectional view taken along the line cc of FIG. It is a figure.
  • FIG. 1 (a) is a schematic plan view showing the configuration of the display device of the present embodiment
  • FIG. 1 (b) is a cross-sectional view showing the configuration of the display device.
  • the base coat film 3, the TFT layer 4, the top emission (light emitting to the upper layer side) type light emitting element layer 5, and the sealing layer 6 are formed on the substrate 12.
  • a terminal portion TA is provided in the frame area NA surrounding the display area DA.
  • the substrate 12 is a glass substrate or a flexible base material containing a resin such as polyimide as a main component.
  • the substrate 12 can be composed of two layers of polyimide films and an inorganic film sandwiched between them. ..
  • the base coat film (undercoat layer) 3 is an inorganic insulating layer that prevents foreign substances such as water and oxygen from entering, and can be formed by using, for example, silicon nitride, silicon oxide, or the like.
  • the TFT (thin film thin film) layer 4 has a crystalline silicon semiconductor layer PS above the base coat film 3 and a first gate insulating film above the crystalline silicon semiconductor layer PS. 15, the first metal layer M1 (including the gate electrode GE) above the first gate insulating film 15, the first interlayer insulating film 16 above the first metal layer M1, and the first interlayer insulating film 16. Second metal layer M2 (including lower metal layer and lower wiring UW) above the second metal layer M2, oxide semiconductor layer SS above the second metal layer M2, and second gate insulation above the oxide semiconductor layer SS.
  • a fourth metal layer M4 (including a lower metal layer and a data signal line DL) above the fourth metal layer M4 and a flattening film 21 above the fourth metal layer M4 are included.
  • the crystalline silicon semiconductor layer PS is composed of, for example, low temperature polysilicon (LTPS).
  • the oxide semiconductor layer SS contains, for example, at least one element selected from indium (In), gallium (Ga), tin (Sn), hafnium (Hf), zirconium (Zr), and zinc (Zn) and oxygen. Consists of including. Specifically, indium (In), gallium (Ga), oxide semiconductor containing zinc (Zn) and oxygen (InGaZnO), indium (In), tin (Sn), oxide containing zinc (Zn) and oxygen.
  • Oxygen containing semiconductor indium (In), gallium (Zr), zinc (Zn) and oxygen Semiconductor (InZrZnO), indium (In), hafnium (Hf), oxide containing zinc (Zn) and oxygen A semiconductor (InHfZnO) or the like can be used.
  • the first transistor TRp is configured to include the gate electrode GE and the crystalline silicon semiconductor layer PS
  • the second transistor TRs is configured to include the gate electrode GT and the oxide semiconductor layer SS. Will be done.
  • the first metal layer M1, the second metal layer M2, the third metal layer M3, and the fourth metal layer M4 are simple metals containing at least one of, for example, aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. It is composed of a layered film or a multilayer film.
  • the first gate insulating film 15, the first interlayer insulating film 16, the second gate insulating film 18, and the second interlayer insulating film 20 are, for example, silicon oxide (SiOx) film or silicon nitride (SiNx) formed by a CVD method. It can be composed of a film or a laminated film thereof.
  • the flattening film 21 can be made of a coatable organic material such as polyimide or acrylic resin.
  • the light emitting element layer 5 includes a first electrode (lower electrode) 22 above the flattening film 21, an insulating edge cover film 23 covering the edge of the first electrode 22, and an EL layer above the edge cover film 23. It includes a (electroluminescence) layer 24 and a second electrode (upper electrode) 25 above the EL layer 24.
  • the edge cover film 23 is formed by applying an organic material such as polyimide or acrylic resin and then patterning by photolithography.
  • a light emitting element Xr red
  • a light emitting element Xg green
  • a light emitting element Xb blue
  • each light emitting element has an island-shaped first. It includes an electrode 22, an EL layer 24 (including a light emitting layer EK), and a second electrode 25.
  • the second electrode 25 is a solid common electrode common to a plurality of light emitting elements.
  • the light emitting elements Xr, Xg, and Xb may be, for example, an OLED (organic light emitting diode) including an organic layer as a light emitting layer, or a QLED (quantum dot light emitting diode) including a quantum dot layer as a light emitting layer. Good.
  • OLED organic light emitting diode
  • QLED quantum dot light emitting diode
  • the EL layer 24 is composed of, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer EK, an electron transport layer, and an electron injection layer in this order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each sub-pixel) of the edge cover film 23 by a vapor deposition method, an inkjet method, or a photolithography method.
  • the other layers are formed in an island shape or a solid shape (common layer). Further, the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may not form one or more layers.
  • the first electrode 22 is a light-reflecting electrode composed of, for example, a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag (silver) or Ag.
  • the second electrode 25 is made of a metal thin film such as a magnesium-silver alloy and has light transmittance.
  • the light emitting elements Xr, Xg, and Xb are OLEDs, holes and electrons are recombined in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the excitons generated thereby become the ground state. Light is emitted in the process of transition.
  • the light emitting elements Xr, Xg, and Xb are QLEDs, holes and electrons are recombined in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the resulting exciton is a quantum dot. Light is emitted in the process of transitioning from the conduction band to the valence band.
  • the sealing layer 6 covering the light emitting element layer 5 is a layer that prevents foreign substances such as water and oxygen from penetrating into the light emitting element layer 5.
  • the two-layer inorganic sealing film 26 can be composed of 28 and an organic film 27 formed between them.
  • FIG. 2 is a cross-sectional view showing the configuration of the display device of the first embodiment.
  • the first metal layer M1 including the base coat film 3, the crystalline silicon semiconductor layer PS, the first gate insulating film 15, and the first gate electrode GE on the substrate 12.
  • the first transistor TRp includes the first gate electrode GE and the first channel region Pc of the crystalline silicon semiconductor layer PS
  • the second transistor TRs includes the second gate electrode GT and the oxide semiconductor layer SS. Includes the second channel region Sc of.
  • the crystalline silicon semiconductor layer PS includes the first conductor region Pz
  • the oxide semiconductor layer SS includes the second conductor region Sz
  • the second metal layer M2 includes the lower layer wiring UW in contact with the second conductor region Sz.
  • the first gate insulating film 15 and the first interlayer insulating film 16 are provided with a first contact hole CH1 that exposes the first conductor region Pz, and in the first contact hole CH1, the lower layer wiring UW and the first conductor region Pz
  • the first conductor region Pz and the second conductor region Sz are in contact with each other and are electrically connected to each other via the lower layer wiring UW.
  • the lower layer wiring UW may come into contact with the second conductor region Sz inside the contact hole CH1 as shown in FIG. 2A, or the second conductor region outside the contact hole CH1 as shown in FIG. 2B. It may come into contact with Sz.
  • the connection resistance between the first conductor region Pz and the second conductor region Sz can be stably reduced as compared with the case where the first conductor region Pz and the second conductor region Sz are in direct contact with each other.
  • This effect is obtained when the crystalline silicon semiconductor layer PS is p-type and the oxide semiconductor layer SS is n-type (when direct contact causes a PN junction and rectification characteristics are exhibited), the crystalline silicon semiconductor layer PS is exhibited. Is n-type, and the oxide semiconductor layer SS is n-type (when the on-current concentration is different and the contact resistance is directional).
  • the pixel circuit area can be reduced as compared with the case where the contact hole superposed on the first conductor region Pz and the contact hole superposed on the second conductor region Sz are arranged separately.
  • FIG. 3 is a circuit diagram showing an example of the pixel circuit of the second embodiment.
  • a light emitting element X and a pixel circuit PK thereof are provided for each sub-pixel SP in the display area DA of FIG. 1, and the pixel circuit PK and wiring connected to the pixel circuit PK are formed in the TFT layer 4.
  • the pixel circuit of FIG. 3 is only an example, and various other configurations can be adopted.
  • the capacitor Cp, the first initialization transistor TR1 whose gate terminal is connected to the scanning signal line Gn-1 of the previous stage (n-1 stage), and the gate terminal are its own stage (n stage).
  • the threshold control transistor TR2 connected to the scanning signal line Gn of the above, the writing control transistor TR3 whose gate terminal is connected to the scanning signal line Gn of its own stage (n stage), and the drive transistor TR4 for controlling the current of the light emitting element X.
  • the power supply transistor TR5 whose gate terminal is connected to the light emission control line EM (n stages), the light emission control transistor TR6 whose gate terminal is connected to the light emission control line EM (n stages), and the gate terminal are its own stages (
  • the second initialization transistor TR7 connected to the scanning signal line Gn of n stages) is included.
  • the gate terminal of the drive transistor TR4 is connected to the anode of the light emitting element X via the capacitor Cp, and is also connected to the high voltage side power supply line (and the first initialization power supply line) PL via the first initialization transistor TR1. Will be done.
  • the source terminal of the drive transistor TR4 is connected to the data signal line DL via the write control transistor TR3, and is also connected to the anode of the light emitting element X via the light emission control transistor TR6.
  • the drain terminal of the drive transistor TR4 is connected to the gate terminal of the drive transistor TR4 via the threshold control transistor TR2, and is also connected to the high voltage side power supply line PL via the power supply transistor TR5.
  • the anode of the light emitting element X is connected to the second initialization power supply line IL via the second initialization transistor TR7.
  • the same low voltage side power supply (ELVSS) is supplied to the cathode 25 (common electrode) of the second initialization power supply line IL and the light emitting element X.
  • FIG. 4 is a plan view showing a configuration example of a pixel circuit of the display device of the first embodiment.
  • 5 (a) is a cross-sectional view taken along the line aa of FIG. 4
  • FIG. 5 (b) is a cross-sectional view taken along the line bb of FIG. 4
  • FIG. 5 (c) is a cross-sectional view taken along the line cc of FIG. It is a figure.
  • the first metal layer including the crystalline silicon semiconductor layer PS, the first gate insulating film 15, and the first gate electrodes GE3 to GE6 is placed on the base coat film 3.
  • M1 the first interlayer insulating film 16, the second metal layer M2 which is the lower metal layer, the oxide semiconductor layer SS, the second gate insulating film 18, the third metal layer M3 including the second gate electrodes GT1, GT2, GT7,
  • the second interlayer insulating film 20 and the fourth metal layer M4, which is an upper metal layer, are provided in this order.
  • the light emission control line EM, the first gate electrode GE4, and the lower scanning signal lines Gn-1 and Gn are included in the first metal layer M1.
  • the counter electrode TE and the lower layer wiring UW are included in the second metal layer M2.
  • the upper scanning signal line gn-1 ⁇ gn (denoted as Gn-1 ⁇ Gn in FIG. 3) is included in the third metal layer M3.
  • the first gate electrode GE3 is a part of the lower scanning signal line Gn
  • the second gate electrode GT2 is a part of the upper scanning signal line gn.
  • the electrode wiring EW, upper layer wiring JW (including the second initialization power supply line IL), metal wiring FW (including the high voltage side power supply line PL, data signal line DL) and gate connection wiring GW are the fourth metal layer (upper layer metal). Layer) Included in M4.
  • the pixel circuit PK includes a first transistor including a crystalline silicon semiconductor layer PS, a write control transistor TR3, a drive transistor TR4, a power supply transistor TR5, a light emission control transistor TR6, and an oxide semiconductor layered SS.
  • the first initialization transistor TR1, the threshold control transistor TR2, and the second initialization transistor TR7 which are two transistors, are provided. These transistors are, for example, n-channel transistors. In this way, by using n-channel transistors, for example, a common scanning signal is input to the control terminals of the threshold control transistor TR2, the write control transistor TR3, and the second initialization transistor TR7, and these transistors are turned ON and OFF. be able to.
  • the transistor is not limited to the n-channel transistor, and for example, the transistor including the crystalline silicon semiconductor layer PS may be a p-channel, and is not limited to the pixel circuit shown in FIG.
  • the present invention can be applied to various pixel circuits.
  • the crystalline silicon semiconductor layer PS includes the first channel region Pc3, Pc4, Pc5, Pc6 and the first conductor region Pz, and the oxide semiconductor layer SS includes the second channel region Sc1, Sc2, Sc7 and the second conductor region Sz. including.
  • the first initialization transistor TR1 includes a second channel region Sc1 and two second conductor regions Sz (source region / drain region) sandwiching the second channel region Sc1 and a second gate electrode GT1 (control terminal).
  • the threshold control transistor TR2 includes a second channel region Sc2, two second conductor regions Sz (source region / drain region) sandwiching the second channel region Sc2, and a second gate electrode GT2 (control terminal).
  • the write control transistor TR3 includes a first channel region Pc3, two first conductor regions Pz (source region / drain region) sandwiching the first channel region Pc3, and a first gate electrode GE3 (control terminal).
  • the drive transistor TR4 includes a first channel region Pc4, two first conductor regions Pz (source region / drain region) sandwiching the first channel region Pc4, and a first gate electrode GE4 (control terminal).
  • the power supply transistor TR5 includes a first channel region Pc5, two first conductor regions Pz (source region / drain region) sandwiching the first channel region Pc5, and a first gate electrode GE5 (control terminal).
  • the light emission control transistor TR6 includes a first channel region Pc6, two first conductor regions Pz (source region / drain region) sandwiching the first channel region Pc6, and a first gate electrode GE6 (control terminal).
  • the second initialization transistor TR7 includes a second channel region Sc7, two second conductor regions Sz (source region / drain region) sandwiching the second channel region Sc7, and a second gate electrode GT7 (control terminal).
  • ⁇ 1st contact hole> The first gate insulating film 15 and the first interlayer insulating film 16 are provided with a first contact hole CH1 that exposes the first conductor region Pz and electrically connects the first conductor region Pz and the second conductor region Sz. Be done.
  • the lower layer wiring UW is in contact with the first conductor region Pz in the first contact hole CH1, and the first conductor region Pz and the second conductor region Sz are electrically connected via the lower layer wiring UW.
  • the lower layer wiring UW is provided in an island shape so that its upper surface and side surfaces are covered with the second conductor region Sz.
  • the second interlayer insulating film 20 is provided with a second contact hole CH2 for electrically connecting the wiring of the second conductor region Sz and the fourth metal layer M4 (for example, the upper layer wiring JW).
  • the first gate insulating film 15, the first interlayer insulating film 16, and the second interlayer insulating film 20 are exposed to the first conductor region Pz, and the wiring of the first conductor region Pz and the fourth metal layer M4 (for example, A third contact hole CH3 for electrically connecting the metal wiring FW and the electrode wiring EW) is provided.
  • the metal wiring FW or the electrode wiring EW is in contact with the first conductor region Pz.
  • the wiring of the first metal layer M1 (for example, the first gate electrode GE4) and the wiring of the fourth metal layer M4 (for example, the gate connection wiring GW) are electrically connected to the first interlayer insulating film 16 and the second interlayer insulating film 20.
  • a fourth contact hole CH4 for connecting is provided. As shown in FIG. 5A, in the fourth contact hole CH4, the first gate electrode GE4 is exposed, and the gate connection wiring GW is in contact with the first gate electrode GE4.
  • a fifth contact hole CH5 that electrically connects the wiring of the second metal layer M2 (for example, the counter electrode TE) and the wiring of the fourth metal layer M4 (for example, the electrode wiring EW) is provided in the second interlayer insulating film 20. It is provided.
  • the capacitive element Cp is formed by the counter electrode TE and the first gate electrode GE4 that face each other with the first interlayer insulating film 16 interposed therebetween.
  • the upper layer wiring JW may be the second initialization wiring IL.
  • the second conductor region Sz integrated with the second channel region Sc7 of the transistor TR7 comes into contact with the second initialization wiring IL in the second contact hole CH2, so that the second conductor region Sz And the second initialization wiring IL are electrically connected.
  • the second conductor region Sz covers the upper surface and the side surface of each of the counter electrode TE and the lower layer wiring UW included in the second metal layer (lower metal layer) M2.
  • the second gate insulating film 18 is aligned with the third metal layer M3.
  • the second gate insulating film 18 and the third metal layer M3 may be patterned by different mask patterns. That is, the second gate electrodes GT1 and GT2 and the like are formed so that the edges of the second gate insulating film 18 are aligned.
  • a deviation of about 1 to 3 ⁇ m due to a pattern deviation or a difference in etch rate is allowed.
  • the second conductor region Sz superposed on the first contact hole CH1 and the second conductor region Sz superposed on the second contact hole CH2 are in the same second channel region Sc2 (threshold control transistor TR2).
  • the same second channel region Sc1 corresponding to the first initialization transistor TR1
  • one is a source region and the other is a drain region.
  • the first conductor region Pz superimposed on the first contact hole CH1 and the first conductor region Pz superimposed on the third contact hole CH3 are separate conductors sandwiching the same first channel region Pc5 (corresponding to the power supply transistor TR5).
  • the first gate electrode GE3 corresponding to the write control transistor TR3 is a part of the lower scanning signal line Gn
  • the second gate electrode GT2 corresponding to the threshold control transistor TR2 is the upper scanning signal. It is part of the line gn.
  • the first gate electrode GE5 corresponding to the power supply transistor TR5 and the first gate electrode GE6 corresponding to the light emission control transistor TR6 are a part of the light emission control line EM to which the light emission control signal common to them is input.
  • the second gate electrode Gt1 corresponding to (displayed as (n + 1)) is a part of the upper scanning signal line gn to which the scanning signal common to them is input.
  • the first initialization power supply line connected to the conduction electrode of the first initialization transistor TR1 may be shared with the high power supply voltage line PL.
  • the same power supply voltage as the second electrode (cathode) of the light emitting element X is input to the second initialization power supply line IL connected to the conduction electrode of the second initialization transistor TR7.
  • FIG. 6 is a flowchart showing a manufacturing method of the display device of the first embodiment.
  • step S1 the base coat film 3 is formed on the substrate 12, and then the amorphous semiconductor layer is formed.
  • step S2 dehydrogenation treatment is performed.
  • step S3 laser annealing is performed.
  • step S4 photolithography is performed.
  • step S5 the crystalline silicon semiconductor layer PS is patterned.
  • step S6 the first gate insulating film 15 is formed.
  • the first metal layer M1 is formed.
  • step S8 photolithography is performed.
  • step S9 the first metal layer M1 is patterned to form the first gate electrodes GE3 to GE6, the lower scanning signal line Gn, and the like.
  • step S10 impurity doping is performed on the crystalline silicon semiconductor layer PS.
  • a portion that does not face the pattern of the first metal layer (first gate electrode or the like) is doped to form a conductor (formation of the first conductor region Pz).
  • step S11 the first interlayer insulating film 16 is formed.
  • step S12 photolithography is performed.
  • step 13 the first interlayer insulating film 16 and the first gate insulating film 15 are patterned to form the first contact hole CH1.
  • step S14 the second metal layer M2, which is the lower metal layer, is formed.
  • step S15 photolithography is performed.
  • step S16 the second metal layer M2 is patterned to form the lower layer wiring UW, the counter electrode TE, and the like.
  • step S17 the oxide semiconductor layer SS is formed.
  • step S18 photolithography is performed.
  • step S19 the oxide semiconductor layer SS is patterned.
  • step S20 the second gate insulating film 18 is formed.
  • step S21 the third metal layer M3 is formed.
  • step S22 photolithography is performed.
  • step S23 the third metal layer M3 is patterned to form the second gate electrodes GT1, GT2, GT7, the upper scanning signal line gn, gn-1, and the like.
  • step S24 photolithography is performed.
  • step S25 the second gate insulating film 18 is patterned.
  • the photolithography step can be performed once by etching the third metal layer M3 and the second gate insulating film 18 using the resist mask for the third metal layer. ..
  • step S26 the oxide semiconductor layer SS is subjected to hydrogen plasma treatment.
  • a portion of the oxide semiconductor layer SS that does not face the pattern of the third metal layer M3 (second gate electrode or the like) is reduced to form a conductor (formation of the second conductor region Sz).
  • step S27 the second interlayer insulating film 20 is formed.
  • step S28 the second interlayer insulating film 20, the first interlayer insulating film 16, and the first gate insulating film 15 are patterned to form contact holes CH2 to CH5.
  • step S29 a fourth metal layer M4, which is an upper metal layer, is formed.
  • step S30 photolithography is performed.
  • step S31 the fourth metal layer M4 is patterned to form the upper layer wiring JW, the electrode wiring EW, the metal wiring FW, the gate connection wiring GW, and the like.
  • FIGS. 4 and 5 a lower layer in which the first conductor region Pz of the power supply transistor TR5, which is the first transistor, and the second conductor region Sz of the threshold control transistor TR2, which is the second transistor, overlap with the first contact hole CH1. It is connected via the wiring UW.
  • first conductor region Pz of the power supply transistor TR5, which is the first transistor, and the second conductor region Sz of the first initialization transistor Tr1 (next stage), which is the second transistor, are superimposed on the first contact hole CH1. It is connected via the lower layer wiring UW.
  • connection resistance between the first conductor region Pz and the second conductor region Sz can be stably reduced as compared with the case where they are in direct contact with each other.
  • FIG. 7 is a cross-sectional view showing a modified example of the second embodiment.
  • the end portion of the lower layer wiring UW is provided in the first contact hole CH1.
  • the second conductor region Sz is in contact with a part of the first conductor region Pz.
  • the lower layer wiring UW is covered with the second conductor region Sz and is in contact with the first conductor region Pz in the first contact hole CH1.
  • the lower layer wiring UW aligns with the first contact hole CH1 and fits within the first contact hole CH1.
  • the lower layer wiring UW is covered with the second conductor region Sz and is in contact with the first conductor region Pz in the first contact hole CH1.
  • the lower layer wiring UW is provided in an island shape in the first contact hole CH1, and the second conductor region Sz is in contact with a part of the first conductor region Pz around the lower layer wiring UW.
  • FIG. 8 is a cross-sectional view showing a further modification of the second embodiment.
  • the second conductor region Sz overlaps with two edges of the lower layer wiring UW facing each other across the contact hole CH1, but the present invention is not limited to this.
  • the second conductor region Sz is in contact with only one of the two edges of the lower layer wiring UW facing each other across the contact hole CH1, and the lower layer wiring UW is in contact with the inner wall of the contact hole CH1 and the contact hole CH1. It may be configured so as to follow the bottom surface (do not fill the first contact hole CH1).
  • a contact wiring CW is provided in the second metal layer M2, and the second conductor region Sz is the contact hole of the contact wiring CW.
  • the configuration may be such that only one of the two edges facing each other across CH2 is in contact.
  • a relay wiring RW is provided in the second metal layer M2 (lower metal layer) around the contact hole CH3 in FIGS. 4 and 5, and the first gate insulating film 15 and the first interlayer are provided.
  • the contact hole CH3a penetrating the insulating film 16 electrically connects the first conductor region Pz and the relay wiring RW
  • the contact hole CH3b penetrating the second interlayer insulating film 20 electrically connects the relay wiring RW and the metal wiring FW. It may be configured to connect to.
  • a second conductor region Sz covering the counter electrode TE is provided, but the present invention is not limited to this. As shown in FIG. 8D, the counter electrode TE connected to the electrode wiring EW via the contact hole CH5 may not be covered with the second conductor region Sz.
  • FIG. 9 is a cross-sectional view showing the configuration of the third embodiment.
  • FIG. 10 is a flowchart showing a manufacturing method of the display device of the third embodiment.
  • the pattern of the second gate insulating film 18 matches the pattern of the third metal layer M3, but the present invention is not limited to this.
  • the second gate insulating film 18 may be formed on the entire surface (excluding the region corresponding to the contact holes CH2 to CH5), and the second gate insulating film 18 may cover the second conductor region Sz. ..
  • step S20 photolithography is performed in step S20'following steps S1 to S19 of FIG.
  • step S21' a resist pattern is formed.
  • step S22' hydrogen plasma treatment (formation of the second conductor region) is performed.
  • step S23' the second gate insulating film 18 is formed.
  • step S24' the third metal layer M3 is formed into a film.
  • step S25' photolithography is performed.
  • step S26' the third metal layer M3 is patterned (formation of the second gate electrode and the like).
  • step S27' the second interlayer insulating film 20 is formed.
  • step S28' the second interlayer insulating film 20, the second gate insulating film 18, the first interlayer insulating film 16, and the first gate insulating film 15 are patterned.
  • Steps S29 to S31 are the same as in FIG. In the third embodiment, there is an advantage that step S25 of FIG. 6 is not required.
  • FIG. 11 is a cross-sectional view showing the configuration of the fourth embodiment (a modified example of each contact hole).
  • the third metal layer M2 (including the lower layer wiring UW, the contact wiring CW, and the counter electrode TE) is the upper layer, and the oxide semiconductor layer SS (including the second conductor region Sz) is the third layer.
  • An interlayer insulating film 17 is provided.
  • the second conductor region Sz and the lower layer wiring UW are in contact with each other at the opening of the third interlayer insulating film 17.
  • the lower layer wiring UW is in contact with the first conductor region Pz in the first contact hole CH1 penetrating the first gate insulating film 15 and the first interlayer insulating film 16, and the first conductor region Pz and the second conductor region Sz are in contact with each other. It is electrically connected via the lower layer wiring UW.
  • the second conductor region Sz is superimposed only on one of the two edges of the lower layer wiring UW facing each other across the contact hole CH1 (not superimposed on the other), and the lower layer wiring UW is superimposed on the inner wall and the bottom surface of the contact hole CH1. It is formed along the above (does not fill the first contact hole CH1).
  • the contact wiring CW is provided in the second metal layer M2, and the second contact hole CH2 for exposing the contact wiring CW is provided in the second interlayer insulating film 20 and the third interlayer insulating film 17.
  • the upper layer wiring JW is in contact with the contact wiring CW, and the second conductor region Sz and the upper layer wiring JW are electrically connected via the contact wiring CW.
  • the second conductor region Sz is superimposed only on one of the two edges of the contact wiring CW facing each other across the contact hole CH2 (not superimposed on the other).
  • a relay wiring RW is provided in the second metal layer M2 (lower metal layer), and the lower third contact hole CH3a penetrating the first gate insulating film 15 and the first interlayer insulating film 16 provides the first.
  • the relay wiring RW and the metal wiring FW are electrically connected by the upper third contact hole CH3b penetrating the third interlayer insulating film 17 and the second interlayer insulating film 20 while electrically connecting the one conductor region Pz and the relay wiring RW. Be connected.
  • the second interlayer insulating film 20 and the third interlayer insulating film 17 are provided with a fifth contact hole CH5 that exposes the counter electrode TE.
  • the electrode wiring EW and the counter electrode TE are in contact with each other, and both are electrically connected.
  • the insulating film and the upper metal layer are provided in this order, A first transistor containing the crystalline silicon semiconductor layer and a second transistor containing the oxide semiconductor layer are formed.
  • the crystalline silicon semiconductor layer includes a first channel region and a first conductor region.
  • the oxide semiconductor layer is a display device including a second channel region and a second conductor region.
  • the first gate insulating film and the first interlayer insulating film are provided with a first contact hole for exposing the first conductor region and electrically connecting the first conductor region and the second conductor region.
  • the lower metal layer includes lower layer wiring. In the first contact hole, the lower layer wiring is in contact with the first conductor region.
  • a display device in which the first conductor region and the second conductor region are electrically connected via the lower layer wiring.
  • Aspect 3 The display device according to, for example, Aspect 1 or 2, wherein a third interlayer insulating film is provided between the lower metal layer and the oxide semiconductor layer.
  • the upper metal layer includes upper layer wiring and includes The second interlayer insulating film is provided with a second contact hole that exposes the second conductor region and electrically connects the second conductor region and the upper layer wiring.
  • the display device according to, for example, Aspect 1 or 2, wherein in the second contact hole, the upper layer wiring is in contact with the second conductor region.
  • the end portion of the lower layer wiring is provided in the first contact hole, for example, the display device according to the first aspect.
  • the upper metal layer includes metal wiring and contains metal wiring.
  • the first gate insulating film, the first interlayer insulating film, and the second interlayer insulating film are exposed to the first conductor region, and the first conductor region and the metal wiring are electrically connected to each other.
  • 3 contact holes are provided, The display device according to any one of aspects 1 to 9, for example, in which the metal wiring is in contact with the first conductor region in the third contact hole.
  • the upper metal layer includes a gate connection wiring.
  • the first interlayer insulating film and the second interlayer insulating film are provided with a fourth contact hole that exposes the first gate electrode and electrically connects the first gate electrode and the gate connection wiring.
  • the display device according to any one of aspects 1 to 10, for example, in which the gate connection wiring is in contact with the first gate electrode in the fourth contact hole.
  • the lower metal layer includes a counter electrode and The upper metal layer includes electrode wiring and contains A fifth contact hole for exposing the second conductor region is provided in the second interlayer insulating film.
  • the display device according to any one of aspects 1 to 11, for example, wherein the second conductor region covering the counter electrode and the electrode wiring are in contact with each other in the fifth contact hole.
  • the second conductor region superposed on the first contact hole and the second conductor region superposed on the second contact hole are separate conductor regions sandwiching the same second channel region, for example, in embodiment 6.
  • the first conductor region superimposed on the first contact hole and the first conductor region superimposed on the third contact hole are separate conductor regions sandwiching the same first channel region, for example, the aspect 10. Display device.
  • a light emitting element and a pixel circuit for controlling the light emitting element are provided corresponding to the sub-pixels.
  • the pixel circuit includes a drive transistor that controls the current of a light emitting element, a first initialization transistor connected between a first initialization power supply line and a control terminal of the drive transistor, and a drain region and a control terminal of the drive transistor.
  • a threshold control transistor connected between the two, a write control transistor connected between the data signal line and the source region of the drive transistor, and a power supply line on the high voltage side and a drain region of the drive transistor.
  • a first unit connected between a power supply transistor, a light emission control transistor connected between the source region of the drive transistor and the first electrode of the light emitting element, and a second initialization power line and the first electrode of the light emitting element.
  • the lower metal layer includes a counter electrode and The display device according to, for example, aspect 15, wherein the first gate electrode and the counter electrode, which are superimposed via the first interlayer insulating film, form a capacitor.
  • the threshold control transistor comprises the second transistor.
  • the write control transistor comprises the first transistor.
  • the first gate electrode corresponding to the write control transistor is a part of the lower scanning signal line
  • the second gate electrode corresponding to the threshold control transistor is a part of the upper scanning signal line.
  • Each of the power supply transistor and the light emission control transistor comprises the first transistor.
  • the first gate electrode corresponding to the power supply transistor and the first gate electrode corresponding to the light emission control transistor are a part of a light emission control line into which a light emission control signal common to these is input, for example, embodiment 15.
  • the second initialization transistor of the pixel circuit in its own stage and the first initialization transistor of the pixel circuit in the subsequent stage each consist of the second transistor.
  • the second gate electrode corresponding to the second initialization transistor of the pixel circuit in its own stage and the second gate electrode corresponding to the first initialization transistor of the pixel circuit in the subsequent stage are scanning signals common to these. Is a part of the scanning signal line to which is input, for example, the display device according to aspect 15.

Abstract

結晶性シリコン半導体層（ＰＳ）は、第１チャネル領域（Ｓｃ１）および第２導体領域（Ｐｚ）を含み、酸化物半導体層（ＳＳ）は、第２チャネル領域（Ｓｃ２）および第２導体領域（Ｓｚ）を含み、下層金属層は、下層配線（ＵＷ）を含み、第１コンタクトホールに（ＣＨ１）おいて、下層配線（ＵＷ）は第１導体領域（Ｐｚ）と接し、第１導体領域（Ｐｚ）と第２導体領域（Ｓｚ）とが、下層配線（ＵＷ）を介して電気的に接続する。

Description

表示装置
　本発明は、表示装置に関する。
　特許文献１には、同一基板上に形成された、シリコン半導体層を含むトランジスタおよび酸化物半導体層を含むトランジスタを備える半導体回路が開示されている。
日本国公開特許公報「特開２０１８－１９５７４７」
　シリコン半導体層の導体領域と酸化物半導体層の導体領域とを電気的に接続する場合に、両者間のコンタクト抵抗が大きくなり易いという問題がある。
　本発明の一態様にかかる表示装置は、基板上に、結晶性シリコン半導体層、第１ゲート絶縁膜、第１ゲート電極、第１層間絶縁膜、下層金属層、酸化物半導体層、第２ゲート絶縁膜、第２ゲート電極、第２層間絶縁膜、および上層金属層がこの順に設けられ、前記結晶性シリコン半導体層を含む、第１トランジスタと、前記酸化物半導体層を含む、第２トランジスタとが形成され、前記結晶性シリコン半導体層は、第１チャネル領域および第１導体領域を含み、前記酸化物半導体層は、第２チャネル領域および第２導体領域を含む表示装置であって、前記第１ゲート絶縁膜および前記第１層間絶縁膜に、前記第１導体領域を露出させるとともに、前記第１導体領域および前記第２導体領域を電気的に接続する第１コンタクトホールが設けられ、前記下層金属層は下層配線を含み、前記第１コンタクトホールにおいて、前記下層配線は前記第１導体領域と接し、前記第１導体領域と前記第２導体領域とが、前記下層配線を介して電気的に接続する。
　本発明の一態様によれば、シリコン半導体層の導体領域と酸化物半導体層の導体領域との間のコンタクト抵抗を低減することができる。
図１（ａ）は、本実施形態の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、表示装置の構成を示す断面図である。 実施形態１の表示装置の構成を示す断面図である。 画素回路の一例を示す回路図である。 実施形態２の表示装置の画素回路の構成例を示す平面図である。 図５（ａ）は、図４のａ－ａ断面図であり、図５（ｂ）は、図４のｂ－ｂ断面図であり、図５（ｃ）は、図４のｃ－ｃ断面図である。 実施形態２の表示装置の製造方法を示すフローチャートである。 実施形態２の変形例を示す断面図である。 実施形態２のさらなる変形例を示す断面図である。 実施形態３の構成を示す断面図である。 実施形態３の表示装置の製造方法を示すフローチャートである。 実施形態３の変形例を示す断面図である。
　図１（ａ）は、本実施形態の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、表示装置の構成を示す断面図である。
　図１に示すように、表示装置２では、基板１２上に、ベースコ－ト膜３、ＴＦＴ層４、トップエミッション（上層側へ発光する）タイプの発光素子層５、および封止層６がこの順に形成され、表示領域ＤＡに、それぞれが自発光素子Ｘを含む複数のサブ画素ＳＰが形成される。表示領域ＤＡを取り囲む額縁領域ＮＡには端子部ＴＡが設けられる。
　基板１２は、ガラス基板、あるいは、ポリイミド等の樹脂を主成分とする可撓性基材であり、例えば、２層のポリイミド膜およびこれらに挟まれた無機膜によって基板１２を構成することもできる。ベースコ－ト膜（アンダーコート層）３は、水、酸素等の異物の侵入を防ぐ無機絶縁層であり、例えば、窒化シリコン、酸化シリコン等を用いて構成することができる。
　図１（ｂ）に示すように、ＴＦＴ（薄膜トランジスタ）層４は、ベースコ－ト膜３よりも上層の結晶性シリコン半導体層ＰＳと、結晶性シリコン半導体層ＰＳよりも上層の第１ゲート絶縁膜１５と、第１ゲート絶縁膜１５よりも上層の第１金属層Ｍ１（ゲート電極ＧＥを含む）と、第１金属層Ｍ１よりも上層の第１層間絶縁膜１６と、第１層間絶縁膜１６よりも上層の第２金属層Ｍ２（下層金属層、下層配線ＵＷ含む）と、第２金属層Ｍ２よりも上層の酸化物半導体層ＳＳと、酸化物半導体層ＳＳよりも上層の第２ゲート絶縁膜１８と、第２ゲート絶縁膜１８よりも上層の第３金属層Ｍ３（ゲート電極ＧＴを含む）と、第３金属層Ｍ３よりも上層の第２層間絶縁膜２０と、第２層間絶縁膜２０よりも上層の第４金属層Ｍ４（下層金属層、データ信号線ＤＬを含む）と、第４金属層Ｍ４よりも上層の平坦化膜２１とを含む。
　結晶性シリコン半導体層ＰＳは、例えば低温形成のポリシリコン（ＬＴＰＳ）で構成される。酸化物半導体層ＳＳは、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）から選ばれた少なくとも一種の元素と酸素とを含んで構成される。具体的には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＧａＺｎＯ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＳｎＺｎＯ）、インジウム（Ｉｎ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＺｒＺｎＯ）、インジウム（Ｉｎ）、ハフニウム（Ｈｆ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＨｆＺｎＯ）等を用いることができる。
　図１（ｂ）では、ゲート電極ＧＥおよび結晶性シリコン半導体層ＰＳを含むように、第１トランジスタＴＲｐが構成され、ゲート電極ＧＴおよび酸化物半導体層ＳＳを含むように、第２トランジスタＴＲｓが構成される。
　第１金属層Ｍ１、第２金属層Ｍ２、第３金属層Ｍ３および第４金属層Ｍ４は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。
　第１ゲート絶縁膜１５、第１層間絶縁膜１６、第２ゲート絶縁膜１８、第２層間絶縁膜２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層の第１電極（下部電極）２２と、第１電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の第２電極（上部電極）２５とを含む。エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　図１に示すように、発光素子層５には、例えば、発光素子Ｘｒ（赤色）、発光素子Ｘｇ（緑色）および発光素子Ｘｂ（青色）が形成され、各発光素子が、島状の第１電極２２、ＥＬ層２４（発光層ＥＫを含む）、および第２電極２５を含む。第２電極２５は、複数の発光素子で共通する、ベタ状の共通電極である。
　発光素子Ｘｒ・Ｘｇ・Ｘｂは、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層ＥＫ、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法、フォトリソグラフィ法によって、エッジカバー膜２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成とすることもできる。
　第１電極２２（陽極）は、例えばＩＴＯ（Indiuｍ Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される、光反射電極である。第２電極２５（陰極）は、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。
　発光素子Ｘｒ・Ｘｇ・ＸｂがＯＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子Ｘｒ・Ｘｇ・ＸｂがＱＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。
　図１（ｂ）において、発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防ぐ層であり、例えば、２層の無機封止膜２６・２８とこれら間に形成される有機膜２７とで構成することができる。
　〔実施形態１〕
　図２は、実施形態１の表示装置の構成を示す断面図である。図２に示すように、実施形態１では、基板１２上に、ベースコ－ト膜３、結晶性シリコン半導体層ＰＳ、第１ゲート絶縁膜１５、第１ゲート電極ＧＥを含む第１金属層Ｍ１、第１層間絶縁膜１６、第２金属層（下層金属層）Ｍ２、酸化物半導体層ＳＳ、第２ゲート絶縁膜１８、第２ゲート電極ＧＴを含む第３金属層Ｍ３、第２層間絶縁膜２０、および上層金属層である第４金属層Ｍ４がこの順に設けられている。
　実施形態１では、第１トランジスタＴＲｐは、第１ゲート電極ＧＥと結晶性シリコン半導体層ＰＳの第１チャネル領域Ｐｃとを含み、第２トランジスタＴＲｓは、第２ゲート電極ＧＴと酸化物半導体層ＳＳの第２チャネル領域Ｓｃとを含む。結晶性シリコン半導体層ＰＳは第１導体領域Ｐｚを含み、酸化物半導体層ＳＳは第２導体領域Ｓｚを含み、第２金属層Ｍ２は、第２導体領域Ｓｚに接する下層配線ＵＷを含む。
　第１ゲート絶縁膜１５および第１層間絶縁膜１６には、第１導体領域Ｐｚを露出させる第１コンタクトホールＣＨ１が設けられ、第１コンタクトホールＣＨ１において、下層配線ＵＷが第１導体領域Ｐｚと接し、第１導体領域Ｐｚおよび第２導体領域Ｓｚが下層配線ＵＷを介して電気的に接続する。下層配線ＵＷは、図２（ａ）のように、コンタクトホールＣＨ１内で第２導体領域Ｓｚと接触してもよいし、図２（ｂ）のように、コンタクトホールＣＨ１外で第２導体領域Ｓｚと接触してもよい。
　実施形態１によれば、第１導体領域Ｐｚおよび第２導体領域Ｓｚをダイレクトに接触させる場合と比較して、両者間の接続抵抗を安定的に下げることができる。この効果は、結晶性シリコン半導体層ＰＳがｐ型、酸化物半導体層ＳＳがｎ型である場合（ダイレクトに接触させるとＰＮ接合となって整流特性が発現する場合）、結晶性シリコン半導体層ＰＳがｎ型、酸化物半導体層ＳＳがｎ型である場合（オン電流濃度が異なりコンタクト抵抗に方向性が出る場合）に顕著である。
　また、第１導体領域Ｐｚと重畳するコンタクトホールと、第２導体領域Ｓｚと重畳するコンタクトホールとを別々に配置する場合と比較して画素回路面積を縮小させることができる。
　〔実施形態２〕
　図３は実施形態２の画素回路の一例を示す回路図である。図１の表示領域ＤＡには、サブ画素ＳＰごとに発光素子Ｘおよびその画素回路ＰＫが設けられ、ＴＦＴ層４には、この画素回路ＰＫおよびこれに接続する配線が形成される。なお、図３の画素回路は一例に過ぎず、他の様々な構成を採用しうる。
　図３の画素回路ＰＫは、コンデンサＣｐと、ゲート端子が前段（ｎ－１段）の走査信号線Ｇｎ－１に接続される第１初期化トランジスタＴＲ１と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される閾値制御トランジスタＴＲ２と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される書き込み制御トランジスタＴＲ３と、発光素子Ｘの電流を制御する駆動トランジスタＴＲ４と、ゲート端子が発光制御線ＥＭ（ｎ段）に接続される電源供給トランジスタＴＲ５と、ゲート端子が発光制御線ＥＭ（ｎ段）に接続される発光制御トランジスタＴＲ６と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される第２初期化トランジスタＴＲ７と、を含む。
　駆動トランジスタＴＲ４のゲート端子は、コンデンサＣｐを介して発光素子Ｘのアノードに接続されるとともに、第１初期化トランジスタＴＲ１を介して高電圧側電源線（兼第１初期化電源線）ＰＬに接続される。駆動トランジスタＴＲ４のソース端子は、書き込み制御トランジスタＴＲ３を介してデータ信号線ＤＬに接続されるとともに、発光制御トランジスタＴＲ６を介して発光素子Ｘのアノードに接続される。駆動トランジスタＴＲ４のドレイン端子は、閾値制御トランジスタＴＲ２を介して駆動トランジスタＴＲ４のゲート端子に接続されるとともに、電源供給トランジスタＴＲ５を介して高電圧側電源線ＰＬに接続される。発光素子Ｘのアノードは、第２初期化トランジスタＴＲ７を介して第２初期化電源線ＩＬに接続される。第２初期化電源線ＩＬおよび発光素子Ｘのカソード２５（共通電極）には、例えば同一の低電圧側電源（ＥＬＶＳＳ）が供給される。
　図４は、実施形態１の表示装置の画素回路の構成例を示す平面図である。図５（ａ）は、図４のａ－ａ断面図であり、図５（ｂ）は、図４のｂ－ｂ断面図であり、図５（ｃ）は、図４のｃ－ｃ断面図である。
　図４および図５に示すように、実施形態２では、ベースコ－ト膜３上に、結晶性シリコン半導体層ＰＳ、第１ゲート絶縁膜１５、第１ゲート電極ＧＥ３～ＧＥ６を含む第１金属層Ｍ１、第１層間絶縁膜１６、下層金属層である第２金属層Ｍ２、酸化物半導体層ＳＳ、第２ゲート絶縁膜１８、第２ゲート電極ＧＴ１・ＧＴ２・ＧＴ７を含む第３金属層Ｍ３、第２層間絶縁膜２０、および上層金属層である第４金属層Ｍ４がこの順に設けられている。
　発光制御線ＥＭ、第１ゲート電極ＧＥ４および下側走査信号線Ｇｎ－１・Ｇｎは第１金属層Ｍ１に含まれる。対向電極ＴＥおよび下層配線ＵＷは第２金属層Ｍ２に含まれる。上側走査信号線ｇｎ－１・ｇｎ（図３ではＧｎ－１・Ｇｎと記載）は第３金属層Ｍ３に含まれる。第１ゲート電極ＧＥ３は下側走査信号線Ｇｎの一部であり、第２ゲート電極ＧＴ２は上側走査信号線ｇｎの一部である。電極配線ＥＷ、上層配線ＪＷ（第２初期化電源線ＩＬを含む）、金属配線ＦＷ（高電圧側電源線ＰＬ、データ信号線ＤＬを含む）及びゲート接続配線ＧＷは第４金属層（上層金属層）Ｍ４に含まれる。
　画素回路ＰＫには、結晶性シリコン半導体層ＰＳを含む第１トランジスタである、書き込み制御トランジスタＴＲ３、駆動トランジスタＴＲ４、電源供給トランジスタＴＲ５、および発光制御トランジスタＴＲ６と、酸化物半導体層結ＳＳを含む第２トランジスタである、第１初期化トランジスタＴＲ１、閾値制御トランジスタＴＲ２、および第２初期化トランジスタＴＲ７とが設けられる。これらトランジスタは、例えばｎチャネルのトランジスタである。このように、ｎチャネルのトランジスタとすることで、たとえば、閾値制御トランジスタＴＲ２、書き込み制御トランジスタＴＲ３、第２初期化トランジスタＴＲ７の制御端子に共通の走査信号を入力し、これらトランジスタをＯＮ、ＯＦＦすることができる。但し、ｎチャネルのトランジスタに限定するものではなく、例えば、結晶性シリコン半導体層ＰＳを含むトランジスタはｐチャネルでもよく、さらには、図２に記載の画素回路に限定されるものではなく、一般的な画素回路にも本発明は適用できる。
　結晶性シリコン半導体層ＰＳは、第１チャネル領域Ｐｃ３・Ｐｃ４・Ｐｃ５・Ｐｃ６および第１導体領域Ｐｚを含み、酸化物半導体層ＳＳは、第２チャネル領域Ｓｃ１・Ｓｃ２・Ｓｃ７および第２導体領域Ｓｚを含む。
　第１初期化トランジスタＴＲ１は、第２チャネル領域Ｓｃ１とこれを挟む２つの第２導体領域Ｓｚ（ソース領域・ドレイン領域）と第２ゲート電極ＧＴ１（制御端子）を含む。閾値制御トランジスタＴＲ２は、第２チャネル領域Ｓｃ２とこれを挟む２つの第２導体領域Ｓｚ（ソース領域・ドレイン領域）と第２ゲート電極ＧＴ２（制御端子）を含む。書き込み制御トランジスタＴＲ３は、第１チャネル領域Ｐｃ３と、これを挟む２つの第１導体領域Ｐｚ（ソース領域・ドレイン領域）と第１ゲート電極ＧＥ３（制御端子）を含む。駆動トランジスタＴＲ４は、第１チャネル領域Ｐｃ４と、これを挟む２つの第１導体領域Ｐｚ（ソース領域・ドレイン領域）と第１ゲート電極ＧＥ４（制御端子）を含む。電源供給トランジスタＴＲ５は、第１チャネル領域Ｐｃ５と、これを挟む２つの第１導体領域Ｐｚ（ソース領域・ドレイン領域）と第１ゲート電極ＧＥ５（制御端子）を含む。発光制御トランジスタＴＲ６は、第１チャネル領域Ｐｃ６と、これを挟む２つの第１導体領域Ｐｚ（ソース領域・ドレイン領域）と第１ゲート電極ＧＥ６（制御端子）を含む。第２初期化トランジスタＴＲ７は、第２チャネル領域Ｓｃ７と、これを挟む２つの第２導体領域Ｓｚ（ソース領域・ドレイン領域）と第２ゲート電極ＧＴ７（制御端子）を含む。
＜第１コンタクトホール＞
　第１ゲート絶縁膜１５および第１層間絶縁膜１６には、第１導体領域Ｐｚを露出させるとともに、第１導体領域Ｐｚおよび第２導体領域Ｓｚを電気的に接続する第１コンタクトホールＣＨ１が設けられる。
　下層配線ＵＷは、第１コンタクトホールＣＨ１において、第１導体領域Ｐｚと接し、第１導体領域Ｐｚと第２導体領域Ｓｚとが、下層配線ＵＷを介して電気的に接続する。下層配線ＵＷは、その上面および側面が、第２導体領域Ｓｚに覆われるように島状に設けられる。
＜第２コンタクトホール＞
　第２層間絶縁膜２０には、第２導体領域Ｓｚおよび第４金属層Ｍ４の配線（例えば、上層配線ＪＷ）を電気的に接続する第２コンタクトホールＣＨ２が設けられる。
＜第３コンタクトホール＞
　第１ゲート絶縁膜１５、第１層間絶縁膜１６、および第２層間絶縁膜２０には、第１導体領域Ｐｚを露出させるともに、第１導体領域Ｐｚおよび第４金属層Ｍ４の配線（例えば、金属配線ＦＷ、電極配線ＥＷ）を電気的に接続する第３コンタクトホールＣＨ３が設けられる。図５（ｂ）、図５（ｃ）、及び図４に示すように、第３コンタクトホールＣＨ３において、金属配線ＦＷ、又は電極配線ＥＷは、第１導体領域Ｐｚと接する。
＜第４コンタクトホール＞
　第１層間絶縁膜１６および第２層間絶縁膜２０に、第１金属層Ｍ１の配線（例えば、第１ゲート電極ＧＥ４）と第４金属層Ｍ４の配線（例えば、ゲート接続配線ＧＷ）とを電気的に接続する第４コンタクトホールＣＨ４が設けられる。図５（ａ）に示すように、第４コンタクトホールＣＨ４において、第１ゲート電極ＧＥ４が露出され、ゲート接続配線ＧＷは第１ゲート電極ＧＥ４と接する。
＜第５コンタクトホール＞
　第２層間絶縁膜２０に、第２金属層Ｍ２の配線（例えば、対向電極ＴＥ）と第４金属層Ｍ４の配線（例えば、電極配線ＥＷ）とを電気的に接続する第５コンタクトホールＣＨ５が設けられる。第１層間絶縁膜１６を挟んで対向する、対向電極ＴＥおよび第１ゲート電極ＧＥ４によって容量素子Ｃｐが形成される。
　図４・図５に示すように、上層配線ＪＷは、第２初期化配線ＩＬであってもよい。例えば図４に示すように、トランジスタＴＲ７の第２チャネル領域Ｓｃ７と一体の第２導体領域Ｓｚが、第２コンタクトホールＣＨ２内で第２初期化配線ＩＬと接触することで、第２導体領域Ｓｚと第２初期化配線ＩＬとが電気的に接続する。
　第２導体領域Ｓｚは、第２金属層（下層金属層）Ｍ２に含まれる、対向電極ＴＥおよび下層配線ＵＷそれぞれの上面および側面を覆う。第２ゲート絶縁膜１８は、第３金属層Ｍ３と整合する。ただし、第２ゲート絶縁膜１８および第３金属層Ｍ３を、異なるマスクパターンによってパターニングしてもよい。すなわち、第２ゲート電極ＧＴ１・ＧＴ２等と第２ゲート絶縁膜１８のエッジが揃うように形成される。ここでは、パターンずれやエッチンレートの違いによる１～３μｍ程度のずれを許容するものとする。
　図４に示すように、第１コンタクトホールＣＨ１に重畳する第２導体領域Ｓｚ、および第２コンタクトホールＣＨ２に重畳する第２導体領域Ｓｚは、同一の第２チャネル領域Ｓｃ２（閾値制御トランジスタＴＲ２に対応）、又は同一の第２チャネル領域Ｓｃ１（第１初期化トランジスタＴＲ１に対応）を挟む、別々の導体領域、つまり、一方がソース領域、他方がドレイン領域である。
　第１コンタクトホールＣＨ１に重畳する第１導体領域Ｐｚ、および第３コンタクトホールＣＨ３に重畳する第１導体領域Ｐｚは、同じ第１チャネル領域Ｐｃ５（電源供給トランジスタＴＲ５に対応）を挟む、別々の導体領域、つまり、一方がソース領域、他方がドレイン領域である。
　図４・図５では、書き込み制御トランジスタＴＲ３に対応する第１ゲート電極ＧＥ３は、下側走査信号線Ｇｎの一部であり、閾値制御トランジスタＴＲ２に対応する第２ゲート電極ＧＴ２は、上側走査信号線ｇｎの一部である。
　電源供給トランジスタＴＲ５に対応する第１ゲート電極ＧＥ５、および発光制御トランジスタＴＲ６に対応する第１ゲート電極ＧＥ６は、これらに共通する発光制御信号が入力される発光制御線ＥＭの一部である。
　自段（ｎ段）の画素回路ＰＫの第２初期化トランジスタＴＲ７に対応する第２ゲート電極ＧＴ７、および、後段（ｎ＋１段）の画素回路ＰＫの第１初期化トランジスタＴｒ１(図４において、Ｔｒ１（ｎ＋１）と表示)に対応する第２ゲート電極Ｇｔ１は、これらに共通する走査信号が入力される上側走査信号線ｇｎの一部である。
　第１初期化トランジスタＴＲ１の導通電極に接続する第１初期化電源線は、高電源電圧線ＰＬと共通化してもよい。第２初期化トランジスタＴＲ７の導通電極に接続する第２初期化電源線ＩＬには、発光素子Ｘの第２電極（カソード）と同じ電源電圧が入力される。
　図６は実施形態１の表示装置の製造方法を示すフローチャートである。ステップＳ１では、基板１２上にベースコート膜３を成膜した後に、非晶質半導体層を成膜する。ステップＳ２では、脱水素化処理を行う。ステップＳ３では、レーザーアニールを行う。ステップＳ４では、フォトリソグラフィを行う。ステップＳ５では、結晶性シリコン半導体層ＰＳをパターニングする。ステップＳ６では、第１ゲート絶縁膜１５を成膜する。ステップＳ７では、第１金属層Ｍ１を成膜する。ステップＳ８では、フォトリソグラフィを行う。ステップＳ９では、第１金属層Ｍ１をパターニングし、第１ゲート電極ＧＥ３～ＧＥ６および下側走査信号線Ｇｎ等を形成する。ステップＳ１０では、結晶性シリコン半導体層ＰＳへの不純物ドーピングを行う。ここでは、結晶性シリコン半導体層ＰＳのうち、第１金属層のパターン（第１ゲート電極等）と対向しない部分がドーピングされて導体化する（第１導体領域Ｐｚの形成）。
　ステップＳ１１では、第１層間絶縁膜１６を成膜する。ステップＳ１２では、フォトリソグラフィを行う。ステップ１３では第１層間絶縁膜１６、および第１ゲート絶縁膜１５をパターニングし、第１コンタクトホールＣＨ１を形成する。ステップＳ１４では、下層金属層である第２金属層Ｍ２を成膜する。ステップＳ１５では、フォトリソグラフィを行う。ステップＳ１６では、第２金属層Ｍ２をパターニングし、下層配線ＵＷ、対向極ＴＥ等を形成する。
　ステップＳ１７では、酸化物半導体層ＳＳを成膜する。ステップＳ１８では、フォトリソグラフィを行う。ステップＳ１９では、酸化物半導体層ＳＳをパターニングする。ステップＳ２０では、第２ゲート絶縁膜１８を成膜する。ステップＳ２１では、第３金属層Ｍ３を成膜する。ステップＳ２２では、フォトリソグラフィを行う。ステップＳ２３では、第３金属層Ｍ３をパターニングし、第２ゲート電極ＧＴ１・ＧＴ２・ＧＴ７および上側走査信号線ｇｎ・ｇｎ－１等を形成する。ステップＳ２４では、フォトリソグラフィを行う。ステップＳ２５では、第２ゲート絶縁膜１８をパターニングする。なお、ステップＳ２２～Ｓ２５については、第３金属層用のレジストマスクを使って、第３金属層Ｍ３および第２ゲート絶縁膜１８をエッチングすることで、フォトリソグラフィ工程を１回とすることができる。
　ステップＳ２６では、酸化物半導体層ＳＳに水素プラズマ処理を行う。ここでは、酸化物半導体層ＳＳのうち、第３金属層Ｍ３のパターン（第２ゲート電極等）と対向しない部分が還元されて導体化する（第２導体領域Ｓｚの形成）。ステップＳ２７では、第２層間絶縁膜２０を成膜する。ステップＳ２８では、第２層間絶縁膜２０、第１層間絶縁膜１６、および第１ゲート絶縁膜１５をパターニングし、コンタクトホールＣＨ２～ＣＨ５を形成する。
　ステップＳ２９では、上層金属層である第４金属層Ｍ４を成膜する。ステップＳ３０では、フォトリソグラフィを行う。ステップＳ３１では、第４金属層Ｍ４をパターニングし、上層配線ＪＷ、電極配線ＥＷ、金属配線ＦＷ、およびゲート接続配線ＧＷ等を形成する。
　図４・５では、第１トランジスタである電源供給トランジスタＴＲ５の第１導体領域Ｐｚと、第２トランジスタである閾値制御トランジスタＴＲ２の第２導体領域Ｓｚとが、第１コンタクトホールＣＨ１と重畳する下層配線ＵＷを介して接続されている。
　また、第１トランジスタである発光制御トランジスタＴＲ６の第１導体領域Ｐｚと、第２トランジスタである第２初期化トランジスタＴＲ７の第２導体領域Ｓｚとが、第１コンタクトホールＣＨ１と重畳する下層配線ＵＷを介して接続されている。
　また、第１トランジスタである電源供給トランジスタＴＲ５の第１導体領域Ｐｚと、第２トランジスタである第１初期化トランジスタＴｒ１（次段）の第２導体領域Ｓｚとが、第１コンタクトホールＣＨ１と重畳する下層配線ＵＷを介して接続されている。
　したがって、第１導体領域Ｐｚおよび第２導体領域Ｓｚをダイレクトに接触させる場合と比較して、両者間の接続抵抗を安定的に下げることができる。
　図７は、実施形態２の変形例を示す断面図である。図７（ａ）では、下層配線ＵＷの端部は、第１コンタクトホールＣＨ１内に設けられる。第１コンタクトホールＣＨ１において、第２導体領域Ｓｚは、第１導体領域Ｐｚの一部と接する。下層配線ＵＷは、第２導体領域Ｓｚで覆われ、第１コンタクトホールＣＨ１において第１導体領域Ｐｚと接する。図７（ｂ）では、下層配線ＵＷが第１コンタクトホールＣＨ１に整合し、第１コンタクトホールＣＨ１内に収まる。下層配線ＵＷは、第２導体領域Ｓｚに覆われ、第１コンタクトホールＣＨ１において第１導体領域Ｐｚと接する。図７（ｃ）では、第１コンタクトホールＣＨ１内に、下層配線ＵＷが島状に設けられ、下層配線ＵＷの周囲で第２導体領域Ｓｚが第１導体領域Ｐｚの一部と接する。
　図８は、実施形態２のさらなる変形例を示す断面図である。図４・図５のコンタクトホールＣＨ１周りについて、第２導体領域Ｓｚが、下層配線ＵＷの、コンタクトホールＣＨ１を挟んで向かい合う２つのエッジと重畳するがこれに限定されない。図８（ａ）に示すように、第２導体領域Ｓｚが、下層配線ＵＷの、コンタクトホールＣＨ１を挟んで向かい合う２つのエッジの一方にだけ接し、かつ、下層配線ＵＷがコンタクトホールＣＨ１の内壁および底面に沿うような（第１コンタクトホールＣＨ１を埋めない）構成でもよい。
　図４・図５のコンタクトホールＣＨ２周りについては、図８（ｂ）に示すように、第２金属層Ｍ２にコンタクト配線ＣＷが設けられ、第２導体領域Ｓｚが、コンタクト配線ＣＷの、コンタクトホールＣＨ２を挟んで向かい合う２つのエッジの一方にだけ接する構成でもよい。
　図４・図５のコンタクトホールＣＨ３周りについては、図８（ｃ）に示すように、第２金属層Ｍ２（下層金属層）に中継配線ＲＷを設け、第１ゲート絶縁膜１５および第１層間絶縁膜１６を貫通するコンタクトホールＣＨ３ａによって第１導体領域Ｐｚおよび中継配線ＲＷを電気的に接続するとともに、第２層間絶縁膜２０を貫通するコンタクトホールＣＨ３ｂによって中継配線ＲＷおよび金属配線ＦＷを電気的に接続する構成でもよい。
　図４・図５のコンタクトホールＣＨ５周りについては、対向電極ＴＥを覆う第２導体領域Ｓｚを設けているがこれに限定されない。図８（ｄ）に示すように、コンタクトホールＣＨ５を介して電極配線ＥＷに接続する対向電極ＴＥには、第２導体領域Ｓｚを被せない構成でもよい。
　〔実施形態３〕
　図９は、実施形態３の構成を示す断面図である。図１０は実施形態３の表示装置の製造方法を示すフローチャートである。実施形態２（図４・図５）では、第２ゲート絶縁膜１８のパターンが第３金属層Ｍ３のパターンに整合しているが、これに限定されない。図９のように、第２ゲート絶縁膜１８を全面的（コンタクトホールＣＨ２～ＣＨ５に対応する領域を除く）に形成するし、第２ゲート絶縁膜１８が第２導体領域Ｓｚを覆う構成でもよい。
　図１０では、図６のステップＳ１～Ｓ１９に続くステップＳ２０’において、フォトリソグラフィを行う。ステップＳ２１’では、レジストパターンを形成する。ステップＳ２２’では、水素プラズマ処理（第２導体領域の形成）を行う。ステップＳ２３’では、第２ゲート絶縁膜１８の成膜を行う。ステップＳ２４’では、第３金属層Ｍ３の成膜を行う。ステップＳ２５’では、フォトリソグラフィを行う。ステップＳ２６’では、第３金属層Ｍ３のパターニング（第２ゲート電極等の形成）を行う。ステップＳ２７’では、第２層間絶縁膜２０の成膜を行う。ステップＳ２８’では、第２層間絶縁膜２０、第２ゲート絶縁膜１８、第１層間絶縁膜１６、および第１ゲート絶縁膜１５をパターニングする。ステップＳ２９～Ｓ３１は、図６と同様である。実施形態３では、図６のステップＳ２５が不要となるメリットがある。
　〔実施形態４〕
　図１１は、実施形態４の構成（各コンタクトホールの変形例）を示す断面図である。
　実施形態４では、第２金属層Ｍ２（下層配線ＵＷ、コンタクト配線ＣＷ、対向電極ＴＥを含む）の上層であり、かつ酸化物半導体層ＳＳ（第２導体領域Ｓｚを含む）の下層に第３層間絶縁膜１７を設ける。
　図１１（ａ）では、第３層間絶縁膜１７の開口において第２導体領域Ｓｚと下層配線ＵＷとが接する。下層配線ＵＷは、第１ゲート絶縁膜１５および第１層間絶縁膜１６を貫通する第１コンタクトホールＣＨ１において、第１導体領域Ｐｚと接し、第１導体領域Ｐｚと第２導体領域Ｓｚとが、下層配線ＵＷを介して電気的に接続する。第２導体領域Ｓｚは、下層配線ＵＷの、コンタクトホールＣＨ１を挟んで向かい合う２つのエッジの一方にだけ重畳し（他方には重畳せず）、かつ、下層配線ＵＷがコンタクトホールＣＨ１の内壁および底面に沿う（第１コンタクトホールＣＨ１を埋めない）ように形成される。
　図１１（ｂ）では、第２金属層Ｍ２にコンタクト配線ＣＷが設けられ、第２層間絶縁膜２０および第３層間絶縁膜１７に、コンタクト配線ＣＷを露出させる第２コンタクトホールＣＨ２が設けられる。第２コンタクトホールＣＨ２において、上層配線ＪＷはコンタクト配線ＣＷと接し、第２導体領域Ｓｚと上層配線ＪＷとが、コンタクト配線ＣＷを介して電気的に接続する。なお、第２導体領域Ｓｚは、コンタクト配線ＣＷの、コンタクトホールＣＨ２を挟んで向かい合う２つのエッジの一方にだけ重畳する（他方には重畳しない）。
　図１１（ｃ）では、第２金属層Ｍ２（下層金属層）に中継配線ＲＷが設けられ、第１ゲート絶縁膜１５および第１層間絶縁膜１６を貫通する下側第３コンタクトホールＣＨ３ａによって第１導体領域Ｐｚおよび中継配線ＲＷを電気的に接続するとともに、第３層間絶縁膜１７および第２層間絶縁膜２０を貫通する上側第３コンタクトホールＣＨ３ｂによって中継配線ＲＷおよび金属配線ＦＷが電気的に接続される。
　図１１（ｄ）では、第２層間絶縁膜２０および第３層間絶縁膜１７に、対向電極ＴＥを露出させる第５コンタクトホールＣＨ５が設けられる。第５コンタクトホールＣＨ５において、電極配線ＥＷおよび対向電極ＴＥが接し、両者が電気的に接続する。
　上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　〔態様１〕
　基板上に、結晶性シリコン半導体層、第１ゲート絶縁膜、第１ゲート電極、第１層間絶縁膜、下層金属層、酸化物半導体層、第２ゲート絶縁膜、第２ゲート電極、第２層間絶縁膜、および上層金属層がこの順に設けられ、
　前記結晶性シリコン半導体層を含む、第１トランジスタと、前記酸化物半導体層を含む、第２トランジスタとが形成され、
　前記結晶性シリコン半導体層は、第１チャネル領域および第１導体領域を含み、
　前記酸化物半導体層は、第２チャネル領域および第２導体領域を含む表示装置であって、
　前記第１ゲート絶縁膜および前記第１層間絶縁膜に、前記第１導体領域を露出させるとともに、前記第１導体領域および前記第２導体領域を電気的に接続する第１コンタクトホールが設けられ、
　前記下層金属層は下層配線を含み、
　前記第１コンタクトホールにおいて、前記下層配線は前記第１導体領域と接し、
　前記第１導体領域と前記第２導体領域とが、前記下層配線を介して電気的に接続する表示装置。
　〔態様２〕
　前記下層配線は、その上面および側面が前記第２導体領域に覆われるように島状に設けられる、例えば態様１に記載の表示装置。
　〔態様３〕
　前記下層金属層と前記酸化物半導体層との間に第３層間絶縁膜が設けられる、例えば態様１または２に記載の表示装置。
　〔態様４〕
　前記第２ゲート絶縁膜は、前記第２ゲート電極と整合するように設けられる、例えば態様１～３のいずれか１つに記載の表示装置。
　〔態様５〕
　前記第２ゲート絶縁膜は、前記第２導体領域の上面および側面を覆うように設けられる、例えば態様１～４いずれか１つに記載の表示装置。
　〔態様６〕
　前記上層金属層は上層配線を含み、
　前記第２層間絶縁膜に、前記第２導体領域を露出させるとともに、前記第２導体領域と前記上層配線とを電気的に接続する第２コンタクトホールが設けられ、
　前記第２コンタクトホールにおいて、前記上層配線は前記第２導体領域と接する、例えば態様１または２に記載の表示装置。
　〔態様７〕
　前記第１コンタクトホールにおいて、前記第２導体領域は、前記第１導体領域の一部と接する、例えば態様１に記載の表示装置。
　〔態様８〕
　前記第１コンタクトホールにおいて、前記下層配線の端部は、前記第１コンタクトホール内に設けられる、例えば態様１に記載の表示装置。
　〔態様９〕
　前記第１コンタクトホールにおいて、前記下層配線が島状に設けられ、前記下層配線の周囲で前記第２導体領域が前記第１導体領域の一部と接する、例えば態様１に記載の表示装置。
　〔態様１０〕
　前記上層金属層は金属配線を含み、
　前記第１ゲート絶縁膜、前記第１層間絶縁膜、および前記第２層間絶縁膜に、前記第１導体領域を露出させるともに、前記第１導体領域と前記金属配線とを電気的に接続する第３コンタクトホールが設けられ、
　前記第３コンタクトホールにおいて、前記金属配線は前記第１導体領域と接する、例えば態様１～９のいずれか１つに記載の表示装置。
　〔態様１１〕
　前記上層金属層は、ゲート接続配線を含み、
　前記第１層間絶縁膜および前記第２層間絶縁膜に、前記第１ゲート電極を露出させるとともに、前記第１ゲート電極と前記ゲート接続配線とを電気的に接続する第４コンタクトホールが設けられ、
　前記第４コンタクトホールにおいて、前記ゲート接続配線は前記第１ゲート電極と接する、例えば態様１～１０のいずれか１つに記載の表示装置。
　〔態様１２〕
　前記下層金属層は対向電極を含み、
　前記上層金属層は電極配線を含み、
　前記第２層間絶縁膜に、前記第２導体領域を露出させる第５コンタクトホールが設けられ、
　前記対向電極を覆う前記第２導体領域と前記電極配線とが、前記第５コンタクトホールにおいて接する、例えば態様１～１１のいずれか１つに記載の表示装置。
　〔態様１３〕
　前記第１コンタクトホールに重畳する前記第２導体領域、および前記第２コンタクトホールに重畳する前記第２導体領域は、同一の第２チャネル領域を挟む、別々の導体領域である、例えば態様６に記載の表示装置。
　〔態様１４〕
　前記第１コンタクトホールに重畳する前記第１導体領域、および前記第３コンタクトホールに重畳する前記第１導体領域は、同じ第１チャネル領域を挟む、別々の導体領域である、例えば態様１０に記載の表示装置。
　〔態様１５〕
　サブ画素に対応して、発光素子およびこれを制御する画素回路が設けられ、
　前記画素回路は、発光素子の電流を制御する駆動トランジスタと、第１初期化電源線および駆動トランジスタの制御端子の間に接続される第１初期化トランジスタと、前記駆動トランジスタのドレイン領域および制御端子の間に接続される閾値制御トランジスタと、データ信号線および前記駆動トランジスタのソース領域の間に接続される書き込み制御トランジスタと、高電圧側電源線と前記駆動トランジスタのドレイン領域の間に接続される電源供給トランジスタと、前記駆動トランジスタのソース領域および前記発光素子の第１電極の間に接続される発光制御トランジスタと、第２初期化電源線および発光素子の第１電極の間に接続される第２初期化トランジスタと、前記駆動トランジスタの制御端子に接続され、データ信号を保持するコンデンサとを含む、例えば態様１～１４のいずれか１つに記載の表示装置。
　〔態様１６〕
　前記駆動トランジスタは前記第１トランジスタから成る、例えば態様１５に記載の表示装置。
　〔態様１７〕
　前記下層金属層は対向電極を含み、
　前記第１層間絶縁膜を介して重畳する、前記第１ゲート電極および前記対向電極が、コンデンサを構成する、例えば態様１５に記載の表示装置。
　〔態様１８〕
　前記第１初期化トランジスタ、前記閾値制御トランジスタ、および第２初期化トランジスタの少なくとも１つは前記第２トランジスタから成る、例えば態様１５に記載の表示装置。
　〔態様１９〕
　前記閾値制御トランジスタは前記第２トランジスタから成り、
　前記書き込み制御トランジスタは前記第１トランジスタから成り、
　前記書き込み制御トランジスタに対応する前記第１ゲート電極は、下側走査信号線の一部であり、前記閾値制御トランジスタに対応する前記第２ゲート電極は、上側走査信号線の一部であり、
　前記下側走査信号線および上側走査信号線には、共通の走査信号が入力される、例えば態様１５に記載の表示装置。
　〔態様２０〕
　電源供給トランジスタおよび発光制御トランジスタそれぞれが前記第１トランジスタから成り、
　前記電源供給トランジスタに対応する前記第１ゲート電極、および発光制御トランジスタに対応する前記第１ゲート電極は、これらに共通する発光制御信号が入力される発光制御線の一部である、例えば態様１５に記載の表示装置。
　〔態様２１〕
　自段の前記画素回路の第２初期化トランジスタおよび後段の前記画素回路の前記第１初期化トランジスタそれぞれが前記第２トランジスタから成り、
　自段の前記画素回路の第２初期化トランジスタに対応する前記第２ゲート電極、および後段の前記画素回路の前記第１初期化トランジスタに対応する前記第２ゲート電極は、これらに共通する走査信号が入力される走査信号線の一部である、例えば態様１５に記載の表示装置。
　〔態様２２〕
　前記第１初期化電源線と前記高電圧側電源線は共通の配線である、例えば態様１５～２１のいずれか１つに記載の表示装置。
　〔態様２３〕
　前記第２初期化電源線には、前記発光素子の第２電極と同じ電源電圧が入力される、例えば態様１５～２２のいずれか１つに記載の表示装置。
　２　表示装置
　４　ＴＦＴ層
　５　発光素子層
　６　封止層
　１２　基板
　１５　第１ゲート絶縁膜
　１６　第１層間絶縁膜
　１７　第３層間絶縁膜
　１８　第２ゲート絶縁膜
　２０　第２層間絶縁膜
　２１　平坦化膜
　２２　第１電極
　２３　エッジカバー膜
　２４　ＥＬ層
　２５　第２電極
　ＰＳ　結晶性シリコン半導体層
　ＳＳ　酸化物半導体層
　Ｐｃ３、Ｐｃ４、Ｐｃ５、Ｐｃ６　第１チャネル領域
　Ｐｚ　第１導体領域
　Ｓｃ１、Ｓｃ２、Ｓｃ７　第２チャネル領域
　Ｓｚ　第２導体領域
　ＧＥ３、ＧＥ４、ＧＥ５、ＧＥ６　第１ゲート電極
　ＴＥ　対向電極
　ＧＴ１、ＧＴ２、ＧＴ７　第２ゲート電極
　ＦＷ　金属配線
　ＪＷ　上層配線
　ＥＷ　電極配線
　ＧＷ　ゲート接続配線
　ＵＷ　下層配線
　ＣＨ１　第１コンタクトホール
　ＣＨ２　第２コンタクトホール
　ＣＨ３　第３コンタクトホール
　ＣＨ４　第４コンタクトホール
　ＣＨ５　第５コンタクトホール

Claims (23)

  1. 　基板上に、結晶性シリコン半導体層、第１ゲート絶縁膜、第１ゲート電極、第１層間絶縁膜、下層金属層、酸化物半導体層、第２ゲート絶縁膜、第２ゲート電極、第２層間絶縁膜、および上層金属層がこの順に設けられ、
    　前記結晶性シリコン半導体層を含む、第１トランジスタと、前記酸化物半導体層を含む、第２トランジスタとが形成され、
    　前記結晶性シリコン半導体層は、第１チャネル領域および第１導体領域を含み、
    　前記酸化物半導体層は、第２チャネル領域および第２導体領域を含む表示装置であって、
    　前記第１ゲート絶縁膜および前記第１層間絶縁膜に、前記第１導体領域を露出させるとともに、前記第１導体領域および前記第２導体領域を電気的に接続する第１コンタクトホールが設けられ、
    　前記下層金属層は下層配線を含み、
    　前記第１コンタクトホールにおいて、前記下層配線は前記第１導体領域と接し、
    　前記第１導体領域と前記第２導体領域とが、前記下層配線を介して電気的に接続する表示装置。
  2. 　前記下層配線は、その上面および側面が前記第２導体領域に覆われるように島状に設けられる請求項１に記載の表示装置。
  3. 　前記下層金属層と前記酸化物半導体層との間に第３層間絶縁膜が設けられる請求項１または２に記載の表示装置。
  4. 　前記第２ゲート絶縁膜は、前記第２ゲート電極と整合するように設けられる請求項１～３のいずれか１項に記載の表示装置。
  5. 　前記第２ゲート絶縁膜は、前記第２導体領域の上面および側面を覆うように設けられる請求項１～４いずれか１項に記載の表示装置。
  6. 　前記上層金属層は上層配線を含み、
    　前記第２層間絶縁膜に、前記第２導体領域を露出させるとともに、前記第２導体領域と前記上層配線とを電気的に接続する第２コンタクトホールが設けられ、
    　前記第２コンタクトホールにおいて、前記上層配線は前記第２導体領域と接する請求項１または２に記載の表示装置。
  7. 　前記第１コンタクトホールにおいて、前記第２導体領域は、前記第１導体領域の一部と接する請求項１に記載の表示装置。
  8. 　前記第１コンタクトホールにおいて、前記下層配線の端部は、前記第１コンタクトホール内に設けられる請求項１に記載の表示装置。
  9. 　前記第１コンタクトホールにおいて、前記下層配線が島状に設けられ、前記下層配線の周囲で前記第２導体領域が前記第１導体領域の一部と接する請求項１に記載の表示装置。
  10. 　前記上層金属層は金属配線を含み、
    　前記第１ゲート絶縁膜、前記第１層間絶縁膜、および前記第２層間絶縁膜に、前記第１導体領域を露出させるともに、前記第１導体領域と前記金属配線とを電気的に接続する第３コンタクトホールが設けられ、
    　前記第３コンタクトホールにおいて、前記金属配線は前記第１導体領域と接する請求項１～９のいずれか１項に記載の表示装置。
  11. 　前記上層金属層は、ゲート接続配線を含み、
    　前記第１層間絶縁膜および前記第２層間絶縁膜に、前記第１ゲート電極を露出させるとともに、前記第１ゲート電極と前記ゲート接続配線とを電気的に接続する第４コンタクトホールが設けられ、
    　前記第４コンタクトホールにおいて、前記ゲート接続配線は前記第１ゲート電極と接する請求項１～１０のいずれか１項に記載の表示装置。
  12. 　前記下層金属層は対向電極を含み、
    　前記上層金属層は電極配線を含み、
    　前記第２層間絶縁膜に、前記第２導体領域を露出させる第５コンタクトホールが設けられ、
    　前記対向電極を覆う前記第２導体領域と前記電極配線とが、前記第５コンタクトホールにおいて接する請求項１～１１のいずれか１項に記載の表示装置。
  13. 　前記第１コンタクトホールに重畳する前記第２導体領域、および前記第２コンタクトホールに重畳する前記第２導体領域は、同一の第２チャネル領域を挟む、別々の導体領域である請求項６に記載の表示装置。
  14. 　前記第１コンタクトホールに重畳する前記第１導体領域、および前記第３コンタクトホールに重畳する前記第１導体領域は、同じ第１チャネル領域を挟む、別々の導体領域である請求項１０に記載の表示装置。
  15. 　サブ画素に対応して、発光素子およびこれを制御する画素回路が設けられ、
    　前記画素回路は、発光素子の電流を制御する駆動トランジスタと、第１初期化電源線および駆動トランジスタの制御端子の間に接続される第１初期化トランジスタと、前記駆動トランジスタのドレイン領域および制御端子の間に接続される閾値制御トランジスタと、データ信号線および前記駆動トランジスタのソース領域の間に接続される書き込み制御トランジスタと、高電圧側電源線と前記駆動トランジスタのドレイン領域の間に接続される電源供給トランジスタと、前記駆動トランジスタのソース領域および前記発光素子の第１電極の間に接続される発光制御トランジスタと、第２初期化電源線および発光素子の第１電極の間に接続される第２初期化トランジスタと、前記駆動トランジスタの制御端子に接続され、データ信号を保持するコンデンサとを含む請求項１～１４のいずれか１項に記載の表示装置。
  16. 　前記駆動トランジスタは前記第１トランジスタから成る請求項１５に記載の表示装置。
  17. 　前記下層金属層は対向電極を含み、
    　前記第１層間絶縁膜を介して重畳する、前記第１ゲート電極および前記対向電極が、コンデンサを構成する請求項１５に記載の表示装置。
  18. 　前記第１初期化トランジスタ、前記閾値制御トランジスタ、および第２初期化トランジスタの少なくとも１つは前記第２トランジスタから成る請求項１５に記載の表示装置。
  19. 　前記閾値制御トランジスタは前記第２トランジスタから成り、
    　前記書き込み制御トランジスタは前記第１トランジスタから成り、
    　前記書き込み制御トランジスタに対応する前記第１ゲート電極は、下側走査信号線の一部であり、前記閾値制御トランジスタに対応する前記第２ゲート電極は、上側走査信号線の一部であり、
    　前記下側走査信号線および上側走査信号線には、共通の走査信号が入力される請求項１５に記載の表示装置。
  20. 　電源供給トランジスタおよび発光制御トランジスタそれぞれが前記第１トランジスタから成り、
    　前記電源供給トランジスタに対応する前記第１ゲート電極、および発光制御トランジスタに対応する前記第１ゲート電極は、これらに共通する発光制御信号が入力される発光制御線の一部である請求項１５に記載の表示装置。
  21. 　自段の前記画素回路の第２初期化トランジスタおよび後段の前記画素回路の前記第１初期化トランジスタそれぞれが前記第２トランジスタから成り、
    　自段の前記画素回路の第２初期化トランジスタに対応する前記第２ゲート電極、および後段の前記画素回路の前記第１初期化トランジスタに対応する前記第２ゲート電極は、これらに共通する走査信号が入力される走査信号線の一部である請求項１５に記載の表示装置。
  22. 　前記第１初期化電源線と前記高電圧側電源線は共通の配線である請求項１５～２１のいずれか１項に記載の表示装置。
  23. 　前記第２初期化電源線には、前記発光素子の第２電極と同じ電源電圧が入力される請求項１５～２２のいずれか１項に記載の表示装置。
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