WO2018225183A1 - 表示デバイス、表示デバイスの製造方法、表示デバイスの製造装置 - Google Patents

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WO2018225183A1
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cathode
wiring
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layer
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将紀 小原
伸一 川戸
学 二星
精一 三ツ井
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シャープ株式会社
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Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses an OLED (an OLED) including an anode provided for each subpixel, a cathode provided in common to a plurality of subpixels, and an organic EL layer provided between the anode and the cathode.
  • OLED an OLED
  • a configuration in which an organic light emitting diode) is configured and the anode of the OLED is connected to a driving transistor is disclosed.
  • a display device includes a cathode provided for each sub-pixel, an anode provided in an upper layer than the cathode, and provided in common to the plurality of sub-pixels, and between the cathode and the anode A light emitting layer provided on the first wiring; a first wiring provided in the same layer as the cathode; and a layer above the first wiring and below the anode so as to overlap the first wiring. Second wiring.
  • variation in the value of current flowing from the anode to the cathode through the light emitting layer can be suppressed.
  • FIG. 1 It is a flowchart which shows an example of the manufacturing method of a display device.
  • FIG. 1 is sectional drawing which shows the structural example of the display device of Embodiment 1
  • (b) is a top view which shows the structure of the light emitting element and anode auxiliary wiring of a display device
  • (c) is a light emitting element and It is a circuit diagram which shows the example of a connection of a drive transistor.
  • It is a top view which shows the structural example of an anode auxiliary wiring.
  • (A) is a circuit diagram showing a configuration example of a gate driver
  • (b) is a circuit diagram showing a configuration of a shift register circuit. It is a timing chart which shows operation
  • (A) (b) is a top view which shows another structural example of Embodiment 1
  • (c) is sectional drawing of (b).
  • (A) is sectional drawing which shows the structural example of the display device of Embodiment 2
  • (b) is a circuit diagram which shows the example of a connection of a light emitting element and a drive transistor.
  • (A) (b) is a top view which shows another structural example of Embodiment 2
  • (c) is sectional drawing of (b).
  • (A) is sectional drawing which shows the structural example of the display device of Embodiment 3
  • (b) is a circuit diagram which shows the example of a connection of a light emitting element and a drive transistor.
  • FIG. 1 is a flowchart showing an example of a display device manufacturing method.
  • 2A is a cross-sectional view illustrating a configuration example of a display device
  • FIG. 2B is a plan view illustrating a configuration of subpixels and wirings of the display device
  • FIG. 2C illustrates each subpixel. It is a circuit diagram which shows a part of sub pixel circuit provided in FIG.
  • a barrier layer 3 is formed on a base material (for example, mother glass) 11 (step S1).
  • the TFT layer 4 is formed (step S2).
  • a light emitting element layer (for example, OLED element layer) 5 is formed (step S3).
  • the sealing layer 6 is formed (step S4).
  • division is performed, and a plurality of pieces are cut out (step S5).
  • the functional film 39 is attached to the upper side of the individual sealing layer 6 via an adhesive (step S6).
  • an electronic circuit board IC chip, FPC, etc.
  • the barrier layer 3 is an undercoat layer that prevents moisture and impurities from reaching the TFT layer 4 and the light emitting element layer 5.
  • a silicon oxide film, a silicon nitride film, or silicon oxynitride formed by CVD is used as the barrier layer 3.
  • a film or a laminated film thereof can be used.
  • the TFT layer 4 includes a gate electrode GE, an inorganic insulating film 16 (gate insulating film) formed above the gate electrode GE, a semiconductor film SC formed above the inorganic insulating film 16, and a semiconductor film SC.
  • Source electrode SE and drain electrode DE formed on the upper side, inorganic insulating film 18 formed on the upper side of the source electrode S and drain electrode D, and formed on the upper side of the inorganic insulating film 18 (low potential) Side) a light emitting power supply line LPL and a planarizing film 21 formed above the light emitting power supply line LPL.
  • the semiconductor film SC is made of, for example, an oxide semiconductor, low-temperature polysilicon (LTPS), or amorphous silicon.
  • the inorganic insulating films 16 and 18 can be constituted by, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a laminated film thereof formed by a CVD method.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • CVD method a method for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), and titanium (Ti) are used as the gate electrode GE, the source wiring SE, the drain wiring DE, and the light emission power wiring LPL.
  • the transistor Tr having the semiconductor film SC as a channel is shown as a bottom gate structure, but may have a top gate structure (for example, when the semiconductor film SC is LTPS).
  • the planarizing film (interlayer insulating film) 21 can be made of a photosensitive organic material that can be applied, such as polyimide or acrylic.
  • the light emitting element layer 5 (for example, an organic light emitting diode layer) includes a cathode (cathode) 22 and a first wiring HW1 formed above the planarization film 21, banks 23r and 23g defining subpixels, The second wiring HWy formed on the wiring HWx, the electron control layer EC formed above the cathode 22, the light emitting layer EM formed above the electron control layer EC, and above the light emitting layer EM And the anode (anode) 25 covering the second wiring HWy and the hole control layer HC.
  • the electron control layer EC functions as an electron transport layer and an electron injection layer
  • the hole control layer EC functions as a hole transport layer and a hole injection layer.
  • the red light emitting element 5R is formed by the cathode 22, the electron control layer EC, the light emitting layer EM, the hole control layer HC, and the anode 25, and the red light emitting element 5R and the sub pixel circuit that drives the red light emitting element 5R Sub-pixels are formed.
  • the anode auxiliary wiring HW is configured by the stacked first wiring HWx and second wiring HWy.
  • the anode auxiliary wiring HW is formed in a matrix in the gap between the sub-pixels (the gap between the light emitting elements).
  • the cathode 22 is formed for each sub pixel, the anode 25 is formed in common for the plurality of sub pixels, and the light emitting layer EM is formed in a region surrounded by the bank 23r corresponding to the sub pixel SR.
  • the hole control layer HC can be a common layer of a plurality of subpixels.
  • the cathode 22 is composed of, for example, a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag, and has light reflectivity.
  • the anode 25 can be made of a light-transmitting conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zincum Oxide).
  • the cathode 22 is connected to the first light emission power supply line LPL that supplies the light emission power supply potential ELVSS on the low potential side via the transistor Tr.
  • the electron control layer EC can be composed of a light-transmitting oxide semiconductor film, for example.
  • the electron control layer EC may include an oxide semiconductor including at least one metal element of In, Ga, and Zn, for example, an In—Ga—Zn—O-based semiconductor.
  • the cathode (cathode) 22 and the electronic control layer EC can be patterned by photolithography after sputtering film formation.
  • the cathode (cathode) 22 and the first wiring HWx can be formed in the same layer and with the same material (for example, a light reflective alloy) in the same process, and the electronic control layer EC and the second wiring HWy are in the same process.
  • the same layer and the same material for example, an oxide semiconductor
  • the anode 25 of the light emitting element 5R is connected to the supply source of the light emission power supply potential ELVDD on the high potential side, and the cathode 22 thereof is a transistor Tr (drive transistor).
  • Tr drive transistor
  • FIG. 3 is a flowchart showing an example of a method for forming a light emitting element layer.
  • the cathode 22 and the first wiring HWx are formed by film formation by sputtering (for example, a light reflective alloy film) and patterning by photolithography (step S3a), and then Then, banks 23r and 23g are formed by coating film formation (for example, organic resin film) and patterning by photolithography (step S3b), and then sputtering film formation (for example, oxide semiconductor film) and patterning by photolithography.
  • sputtering for example, a light reflective alloy film
  • step S3a the cathode 22 and the first wiring HWx
  • banks 23r and 23g are formed by coating film formation (for example, organic resin film) and patterning by photolithography (step S3b), and then sputtering film formation (for example, oxide semiconductor film) and patterning by photolithography.
  • step S3c The electron control layer EC and the second wiring HWy are formed (step S3c), and then the light emitting layer EM is patterned by vapor deposition through a mask (step S3d), and then hole control is performed by vapor deposition through the mask.
  • Pattern layer HC step S3e
  • the anode 25 e.g., light transmissive metal compound film
  • step S3c it is desirable to perform an annealing process, a plasma process, or the like in order to increase the conductivity of the electronic control layer EC and the second wiring HWy made of an oxide semiconductor.
  • the transistor Tr The electrical resistance value is different between the oxide semiconductor used as the channel and the electronic control layer EC and the second wiring HWy.
  • the first wiring HWx is formed between the adjacent cathodes 22, and the second wiring HWy is formed so as to directly overlap (contact with) the first wiring HWx.
  • the anode 25 is formed in a solid shape so as to cover the hole control layer HC and the second wiring HWy. As a result, the first wiring HWx, the second wiring HWy, and the anode 25 are electrically connected.
  • the light-emitting element layer 5 is an OLED layer
  • holes and electrons are recombined in the light-emitting layer EM due to the drive current between the cathode 22 and the anode 25, and the exciton generated thereby falls to the ground state, thereby causing light to flow. Released. Since the cathode 22 is light-reflective and the anode 25 is light-transmitting, the light emitted from the light emitting layer EM is directed upward and becomes top emission.
  • the light emitting element layer 5 is not limited to constituting an OLED element, and may constitute an inorganic light emitting diode or a quantum dot light emitting diode.
  • the sealing layer 6 is an overcoat layer that covers the light-emitting element layer 5 and prevents penetration of foreign matters such as water and oxygen into the light-emitting element layer 5.
  • the sealing layer 6 is made of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like It is configured to include a light inorganic insulating film.
  • the functional film 39 is, for example, a film having an optical compensation function, a touch sensor function, a protection function, and the like, and is attached to the upper side of the sealing layer 6 by OCR or the like.
  • FIG. 4 is a block diagram showing the display device manufacturing apparatus 70 according to the first embodiment.
  • the display device manufacturing apparatus 70 includes a controller 72, a film forming apparatus 76, a cutting apparatus 77, and a mounting apparatus 80.
  • the film forming apparatus 76 forms each layer of the display device 2.
  • the cutting device 77 cuts out the display device 2 from the mother substrate.
  • the mounting apparatus 80 mounts an electronic circuit board on the display device 2.
  • the controller 72 controls the film forming device 76, the cutting device 77, and the mounting device 80.
  • the anode 25 of the light emitting element 5R is connected to the supply source of the light emission power supply potential ELVDD on the high potential side, and the cathode 22 is connected to the drain electrode DE of the transistor Tr (drive transistor).
  • the source electrode of the transistor Tr is connected to the supply source of the light emission power supply potential ELVSS on the low potential side, and the solid anode 25 is connected to the matrix-like anode auxiliary wiring HW (first wiring HWx).
  • first wiring HWx first wiring HWx
  • the upper layer side electrode (common anode 25 in FIG. 2) cannot be thickened in order to maintain light transmittance, there is a great merit in reducing the parasitic resistance on the anode side by the anode auxiliary wiring HW. It can be said. For example, assuming that the electrical resistivity of the anode, the first wiring, and the second wiring is 1: 1: 4 and the surface area ratio is 5: 1: 1 (the thickness is common), the anode auxiliary wiring HW is added. The parasitic resistance on the anode side is reduced by 20 percent.
  • an oxide semiconductor is formed in the electron control layer EC (electron transport layer ETL and electron injection layer EIL) by adopting an inverted structure in which the cathode of the light emitting element is connected to the drain electrode of the driving transistor.
  • the electronic control layer EC can be patterned using a photolithography method instead of the conventional organic film pattern formation by mask vapor deposition, and the second wiring HWy in the same layer as the electronic control layer EC can be formed. It can be processed with the same accuracy as the first wiring HWx. That is, the gap between the banks can be narrowed, which is suitable for high definition.
  • the line space accuracy is about 20 ⁇ m at most, but in the patterning using the photolithography method, the line space accuracy can be 5 ⁇ m or more.
  • FIG. 5 is a plan view showing a configuration example of the anode auxiliary wiring.
  • the anode auxiliary wiring HW is not limited to a fine matrix formed in the gap between sub-pixels, and may be a horizontal stripe as shown in FIG. 5A or a vertical stripe as shown in FIG. However, it may be a rough matrix formed in the gap between the pixels (including three light emitting elements of R, G, and B), and can be determined in consideration of the resistance value on the anode side, the definition of the subpixel, and the like. .
  • FIG. 6 is a schematic plan view showing a configuration of a display device including a display device.
  • the display device 1 includes a display device 2, a source driver SD, a gate driver GD, and a display control circuit DCC.
  • the display device 2 includes a red light emitting element 5R, a green light emitting element 5G, and a blue light emitting element 5B formed in the light emitting element layer 5, and a sub pixel circuit PXC and a data line DL formed in the TFT layer 4.
  • the scanning signal line GL, and the (low potential side) light emitting power supply line LPL for example, the red light emitting element 5R and the sub pixel circuit PXC corresponding to the red light emitting element 5R constitute a sub pixel SPR.
  • a light emitting element and a sub pixel circuit PXC connected to the light emitting element are provided for each sub pixel, and the sub pixel circuit PXC is connected to the data line DL, the scanning signal line GL, and the light emitting power supply line LPL.
  • the data line DL is connected to the source driver SD
  • the scanning signal line GL is connected to the gate driver GD
  • the light emission power supply line LPL is connected to the ELVSS supply source
  • the wiring HW is connected to the supply source of ELVDD.
  • the display control circuit DCC outputs the source timing signal ST and the video data VD to the source driver SD, and outputs the gate timing signal GT to the gate driver GD.
  • FIG. 7A is a circuit diagram showing a configuration example of a gate driver
  • FIG. 7B is a circuit diagram showing a configuration of a shift register circuit
  • the gate driver GD includes a shift register SR including first to m-th stages, two-phase clock signal lines CK1 and CK2, all-on signal lines AL, and a clear signal line.
  • the set terminal Sn is connected to the preceding output terminal Qn-1
  • the reset terminal Rn is connected to the succeeding output terminal Qn + 1
  • the clock terminal CKn is connected to the clock signal line CK2.
  • the all-on terminal AON is connected to the all-on signal line AL
  • the clear terminal CLR is connected to the clear signal line CL
  • the output signal On from the output terminal Qn is supplied to the nth scanning signal line GL.
  • FIG. 8 is a timing chart showing the operation of the gate driver.
  • the n-1 stage output signal On-1 is supplied to the node Nn via the diode-coupled transistor T1.
  • the node Nn is boosted by capacitive coupling of the parasitic capacitance Cgd (parasitic capacitance between the gate and drain) and Cgs (parasitic capacitance between the gate and source) of T2 during a period when CK2 becomes “High”.
  • Cgd parasitic capacitance between the gate and drain
  • Cgs parasitic capacitance between the gate and source
  • the potentials of the output signal Qn and the node Nn are pulled down when the reset terminal Rn that receives the output signal Qn + 1 of the next stage becomes “High”.
  • the AON signal becomes “High”
  • the DC signal is output from all stages, and each sub-pixel is displayed in black (black insertion).
  • the CLR signal becomes “High”
  • the output signals of all stages are pulled down from “High” to “Low”.
  • FIG. 9 (a) and 9 (b) are plan views showing another configuration example of the first embodiment
  • FIG. 9 (c) is a cross-sectional view of FIG. 9 (b).
  • the organic insulating film YZ constituting the banks 23r and 23g has, for example, a main opening 23H in which the light-emitting layer EM is formed and at least a part of the second wiring HWy formed therein.
  • a sub-opening 23h The sub-openings 23h run vertically and horizontally between the sub-pixels in plan view.
  • the organic insulating film YZ includes banks 23r and 23g, which are edge cover portions covering the edges of the cathode, and thick film portions 23A that are thicker than the banks 23r and 23g in the vicinity of the banks 23r and 23g.
  • a convex portion MT that abuts the vapor deposition mask is formed by the portion 23A.
  • the thick film portion 23A is formed so as to be in contact with the belt-like sub-opening 23h in plan view.
  • FIG. 10A is a cross-sectional view illustrating a configuration example of the display device of Embodiment 2
  • FIG. 10B is a circuit diagram illustrating a connection example of a light emitting element and a drive transistor.
  • the second wiring HWy is formed on the first wiring HWx.
  • the present invention is not limited to this.
  • 10A the lower first wiring HWx is covered with the bank 23 (organic insulating film), and the first wiring HWx and the upper second wiring HWy are opened through the bank 23h (contacts).
  • the second wiring HWy may be in contact (electrically connected) with the anode 25 while being connected via a hole). In this way, it is possible to suppress variations in the drive current of the light emitting element 5R (that is, luminance variations between subpixels of the same color and same gradation) while increasing the definition of the subpixels.
  • the organic insulating film YZ constituting the bank 23 has, for example, a main opening 23H in which the light emitting layer EM is formed and at least a part of the second wiring HWy formed therein, and has a dot shape in plan view.
  • the organic insulating film YZ includes a bank 23 that is an edge cover portion that covers the edge of the cathode, and a thick film portion 23A that is formed in the vicinity of the bank 23 and is thicker than the bank 23. Can be formed.
  • the thick film portion 23A is formed apart from the dot-like sub-opening 23h in plan view.
  • FIG. 12A is a cross-sectional view illustrating a configuration example of the display device of Embodiment 3, and FIG. 12B is a circuit diagram illustrating a connection example of a light emitting element and a drive transistor.
  • the first wiring HWx and the second wiring HWy are electrically connected to the anode 25, but the present invention is not limited to this.
  • the first wiring HWx in the lower layer is covered with the bank 23, and the first wiring HWx and the optical power supply wiring LPL of the TFT layer 4 are connected through the contact hole, and the second wiring in the upper layer.
  • a configuration in which HWy is in contact with (electrically connected to) the anode 25 may be employed.
  • the resistance value on the anode side in addition to reducing the resistance value on the anode side, it is also possible to reduce the resistance value of the light emitting power supply line LPL. Variation in current (that is, luminance variation between sub-pixels of the same color and same gradation) can be suppressed.
  • the definition of the subpixel can be increased.
  • the electro-optical element (electro-optical element whose luminance and transmittance are controlled by current) included in the display device according to the present embodiment is not particularly limited.
  • the display device according to the present embodiment includes, for example, an organic EL (Electro Luminescence) display including an OLED (Organic Light Emitting Diode) as an electro-optical element, and an inorganic light-emitting diode as an electro-optical element.
  • OLED Organic Light Emitting Diode
  • inorganic light-emitting diode as an electro-optical element.
  • Inorganic EL displays, and QLED displays equipped with QLEDs (Quantum dot Light Emitting Diodes) as electro-optical elements are exemplified.
  • a display device comprising: a first wiring provided in the same layer as the first wiring; and a second wiring provided in an upper layer than the first wiring and in a lower layer than the anode so as to overlap the first wiring.
  • Aspect 2 The display device according to Aspect 1, for example, wherein the first wiring, the second wiring, and the anode are electrically connected.
  • Aspect 5 The display device according to Aspect 4, for example, wherein the oxide semiconductor has optical transparency.
  • Aspect 6 The display device according to Aspect 4, for example, wherein the electron control layer functions as an electron transport layer and an electron injection layer.
  • Aspect 7 The display device according to Aspect 4, for example, comprising a drive transistor including an oxide semiconductor connected to the cathode, wherein the drive transistor is an N channel.
  • Aspect 8 The display device according to Aspect 7, for example, wherein the oxide semiconductor included in the driving transistor and the second wiring have different electric resistance values.
  • An organic insulating film is provided above the cathode and below the anode, and the organic insulating film has a main opening in which the light emitting layer is formed, and at least a part of the second wiring formed therein.
  • the display device according to any one of aspects 1 to 10, for example, including a sub-opening that is band-shaped or dot-shaped in plan view.
  • Aspect 14 The display device according to Aspect 12, for example, wherein the sub-opening that is dot-shaped and the thick film portion are not in contact with each other in plan view.
  • a cathode provided for each sub-pixel, an anode provided in common for a plurality of sub-pixels, a light-emitting layer provided between the cathode and the anode, and provided between the cathode and the light-emitting layer
  • a display device comprising an electronic control layer formed of an oxide semiconductor.
  • a method of manufacturing a display device comprising: an electronic control layer, wherein the electronic control layer is formed by patterning an oxide semiconductor film using a photolithography method.
  • Aspect 17 17. The method of manufacturing a display device according to Aspect 16, for example, wherein the first wiring is formed by the same process as the cathode and the second wiring is formed by the same process as the electronic control layer.
  • the present invention is not limited to the above-described embodiments, and embodiments obtained by appropriately combining technical means disclosed in different embodiments are also included in the technical scope of the present invention. Furthermore, a new technical feature can be formed by combining the technical means disclosed in each embodiment.

Abstract

サブ画素ごとに設けられている陰極（２２）と、前記陰極よりも上層に、複数のサブ画素に共通して設けられている陽極（２５）と、前記陰極および前記陽極間に設けられている発光層（ＥＭ）と、前記陰極と同層に設けられている第１配線（ＨＷｘ）と、前記第１配線よりも上層に、前記第１配線と重畳するように設けられている第２配線（ＨＷｙ）とを備える。

Description

表示デバイス、表示デバイスの製造方法、表示デバイスの製造装置
　本発明は、表示デバイスに関する。
　特許文献１には、サブ画素ごとに設けられている陽極と、複数のサブ画素に共通して設けられている陰極と、これら陽極および陰極の間に設けられている有機ＥＬ層とによってＯＬＥＤ（有機発光ダイオード）を構成し、ＯＬＥＤの陽極を駆動トランジスタに接続する構成が開示されている。
日本国公開特許公報「特開２００６－５８８１５号」公報
　前記従来の構成では駆動トランジスタをＮチャネルとした場合に、そのソースがＯＬＥＤの陽極に接続されるソースフォロワ構成になるため、ＯＬＥＤの電流値がばらつき易いという問題がある。
　本発明の一態様に係る表示デバイスは、サブ画素ごとに設けられている陰極と、前記陰極よりも上層に、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極と同層に設けられている第１配線と、前記第１配線よりも上層かつ前記陽極よりも下層に、前記第１配線と重畳するように設けられている第２配線とを備える。
　本発明の一態様によれば、陽極から発光層を経て陰極へ流れる電流値のばらつきを抑えることができる。
表示デバイスの製造方法の一例を示すフローチャートである。 （ａ）は、実施形態１の表示デバイスの構成例を示す断面図であり、（ｂ）は表示デバイスの発光素子および陽極補助配線の構成を示す平面図であり、（ｃ）は発光素子および駆動トランジスタの接続例を示す回路図である。 発光素子層の形成方法の一例を示すフローチャートである。 表示デバイスを含む表示装置の構成を示す模式図である。 陽極補助配線の構成例を示す平面図である。 表示デバイスを含む表示装置の構成を示す模式的平面図である。 （ａ）はゲートドライバの構成例を示す回路図であり、（ｂ）はシフトレジタ回路の構成を示す回路図である。 ゲートドライバの動作を示すタイミングチャートである。 （ａ）（ｂ）は、実施形態１の別の構成例を示す平面図であり、（ｃ）は（ｂ）の断面図である。 （ａ）は、実施形態２の表示デバイスの構成例を示す断面図であり、（ｂ）は発光素子および駆動トランジスタの接続例を示す回路図である。 （ａ）（ｂ）は、実施形態２の別の構成例を示す平面図であり、（ｃ）は（ｂ）の断面図である。 （ａ）は、実施形態３の表示デバイスの構成例を示す断面図であり、（ｂ）は発光素子および駆動トランジスタの接続例を示す回路図である。
　〔実施形態１〕
　図１は、表示デバイスの製造方法の一例を示すフローチャートである。図２（ａ）は、表示デバイスの構成例を示す断面図であり、図２（ｂ）は表示デバイスのサブ画素および配線の構成を示す平面図であり、図２（ｃ）はサブ画素ごとに設けられるサブ画素回路の一部を示す回路図である。
　表示デバイスを製造する場合、例えば、図１・図２に示すように、まず、基材（例えば、マザーガラス）１１上にバリア層３を形成する（ステップＳ１）。次いで、ＴＦＴ層４を形成する（ステップＳ２）。次いで、発光素子層（例えば、ＯＬＥＤ素子層）５を形成する（ステップＳ３）。次いで、封止層６を形成する（ステップＳ４）。次いで、分断を行い、複数の個片を切り出す（ステップＳ５）。次いで、個片の封止層６の上側に接着剤を介して機能フィルム３９を貼り付ける（ステップＳ６）。次いで、個片の端子部に電子回路基板（ＩＣチップ、ＦＰＣ等）を実装する（ステップＳ７）。これにより、図２に示す表示デバイス２を得る。図１の各ステップは表示デバイスの製造装置が行う。
　バリア層３は、水分や不純物が、ＴＦＴ層４や発光素子層５に到達することを防ぐアンダーコート層であり、例えば、ＣＶＤにより形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　ＴＦＴ層４は、ゲート電極ＧＥと、ゲート電極ＧＥよりも上側に形成される無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上側に形成される半導体膜ＳＣと、半導体膜ＳＣよりも上側に形成されるソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極Ｓおよびドレイン電極Ｄよりも上側に形成される無機絶縁膜１８と、無機絶縁膜１８よりも上側に形成される（低電位側）発光電源配線ＬＰＬと、発光電源配線ＬＰＬよりも上側に形成される平坦化膜２１とを含む。
　半導体膜ＳＣは、例えば、酸化物半導体、低温ポリシリコン（ＬＴＰＳ）、あるいはアモルファスシリコンで構成される。無機絶縁膜１６・１８は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。ゲート電極ＧＥ、ソース配線ＳＥ、ドレイン配線ＤＥ、および発光電源配線ＬＰＬは、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。なお、図２では、半導体膜ＳＣをチャネルとするトランジスタＴｒがボトムゲート構造で示されているが、トップゲート構造でもよい（例えば、半導体膜ＳＣがＬＴＰＳである場合）。平坦化膜（層間絶縁膜）２１は、例えば、ポリイミド、アクリル等の塗布可能な感光性有機材料によって構成することができる。
　発光素子層５（例えば、有機発光ダイオード層）は、平坦化膜２１よりも上側に形成されるカソード（陰極）２２および第１配線ＨＷ１と、サブ画素を規定するバンク２３ｒ・２３ｇと、第１配線ＨＷｘ上に形成される第２配線ＨＷｙと、カソード２２よりも上側に形成される電子制御層ＥＣと、電子制御層ＥＣよりも上側に形成される発光層ＥＭと、発光層ＥＭよりも上側に形成される正孔制御層ＨＣと、第２配線ＨＷｙおよび正孔制御層ＨＣを覆うアノード（陽極）２５とを含む。電子制御層ＥＣは、電子輸送層および電子注入層として機能し、正孔制御層ＥＣは、正孔輸送層および正孔注入層として機能する。
　カソード２２、電子制御層ＥＣ、発光層ＥＭ、正孔制御層ＨＣ、およびアノード２５によって、例えば、赤の発光素子５Ｒが形成され、赤の発光素子５Ｒとこれを駆動するサブ画素回路とによって赤のサブ画素が形成される。また、積層された第１配線ＨＷｘおよび第２配線ＨＷｙによって陽極補助配線ＨＷが構成される。陽極補助配線ＨＷは、サブ画素の間隙（発光素子の間隙）にマトリクス状に形成されている。
　カソード２２はサブ画素ごとに形成され、アノード２５は複数のサブ画素に共通して形成され、発光層ＥＭは、サブ画素ＳＲに対応するバンク２３ｒによって囲まれた領域に形成される。正孔制御層ＨＣは複数のサブ画素の共通層とすることもできる。
　カソード２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇを含む合金との積層によって構成され、光反射性を有する。アノード２５は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zincum Oxide）等の透光性の導電材で構成することができる。カソード２２は、トランジスタＴｒを介して、低電位側の発光電源電位ＥＬＶＳＳを供給する第１発光電源線ＬＰＬに接続される。
　電子制御層ＥＣは、例えば、透光性の酸化物半導体膜で構成することができる。電子制御層ＥＣは、Ｉｎ、Ｇａ及びＺｎのうち少なくとも１種の金属元素を含む酸化物半導体、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含んでいてもよい。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。
　カソード（陰極）２２および電子制御層ＥＣは、スパッタリング成膜の後にフォトリソグラフィ法でパターニングすることができる。カソード（陰極）２２および第１配線ＨＷｘは、同一工程によって、同層にかつ同材料（例えば、光反射性合金）で形成することができ、電子制御層ＥＣおよび第２配線ＨＷｙは、同一工程によって、同層にかつ同材料（例えば、酸化物半導体）で形成することができる。
　実施形態１では、図２（ｃ）のように、例えば発光素子５Ｒのアノード２５が、高電位側の発光電源電位ＥＬＶＤＤの供給源に接続されるとともに、そのカソード２２がトランジスタＴｒ（駆動トランジスタ）のドレイン電極ＤＥに接続され、かつトランジスタＴｒのソース電極ＳＥが、低電位側の発光電源電位ＥＬＶＳＳの供給源に接続される、いわゆるインバーテッド構造としている。
　図３は発光素子層の形成方法の一例を示すフローチャートである。図１のステップＳ３では、例えば図３のように、スパッタリングによる成膜（例えば、光反射性合金膜）およびフォトリソグラフィ法によるパターニングでカソード２２および第１配線ＨＷｘを形成し（ステップＳ３ａ）、次いで、塗布成膜（例えば、有機樹脂膜）およびフォトリソグラフィ法によるパターニングでバンク２３ｒ・２３ｇを形成し（ステップＳ３ｂ）、次いで、スパッタリング成膜（例えば、酸化物半導体膜）およびフォトリソグラフィ法によるパターニングで電子制御層ＥＣおよび第２配線ＨＷｙを形成し（ステップＳ３ｃ）、次いで、マスク越しの蒸着成膜によって発光層ＥＭをパターン形成し（ステップＳ３ｄ）、次いで、マスク越しの蒸着成膜によって正孔制御層ＨＣをパターン形成し（ステップＳ３ｅ）、次いで、マスク越しのスパッタリング成膜によってアノード２５（例えば、透光性金属化物膜）をパターン形成する（ステップＳ３ｆ）。
　なお、ステップＳ３ｃでは、酸化物半導体で構成される、電子制御層ＥＣおよび第２配線ＨＷｙの導電性を高めるために、アニール処理、プラズマ処理等を行うことが望ましく、この場合は、トランジスタＴｒのチャネルとされる酸化物半導体と、電子制御層ＥＣおよび第２配線ＨＷｙとでは電気抵抗値が異なる。
　第１配線ＨＷｘは、隣り合うカソード２２の間に形成され、第２配線ＨＷｙは、第１配線ＨＷｘと直接に重なる（接触する）ように形成される。アノード２５は、正孔制御層ＨＣおよび第２配線ＨＷｙを覆うように、ベタ状に形成される。これにより、第１配線ＨＷｘ、第２配線ＨＷｙ、およびアノード２５が電気的に接続される。
　発光素子層５がＯＬＥＤ層である場合、カソード２２およびアノード２５間の駆動電流によって正孔と電子が発光層ＥＭ内で再結合し、これによって生じたエキシトンが基底状態に落ちることによって、光が放出される。カソード２２が光反射性であり、アノード２５が透光性であるため、発光層ＥＭから放出された光は上方に向かい、トップエミッションとなる。
　発光素子層５は、ＯＬＥＤ素子を構成する場合に限られず、無機発光ダイオードあるいは量子ドット発光ダイオードを構成してもよい。
　封止層６は、発光素子層５を覆い、水、酸素等の異物の発光素子層５への浸透を防ぐオーバーコート層であり、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等の透光性の無機絶縁膜を含んで構成される。
　機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能等を有するフィルムであり、封止層６の上側にＯＣＲ等によって貼り付けられる。
　図４は実施形態１に係る表示デバイス製造装置７０を示すブロック図である。表示デバイス製造装置７０は、コントローラ７２と、成膜装置７６と、分断装置７７と、実装装置８０とを備える。成膜装置７６は、表示デバイス２の各層の形成を行う。分断装置７７は、表示デバイス２のマザー基板からの切り出しを行う。実装装置８０は、表示デバイス２に対して電子回路基板の実装を行う。コントローラ７２は、成膜装置７６、分断装置７７、および実装装置８０の制御を行う。
　実施形態１では、図２のように、例えば発光素子５Ｒのアノード２５を、高電位側の発光電源電位ＥＬＶＤＤの供給源に接続するとともに、そのカソード２２をトランジスタＴｒ（駆動トランジスタ）のドレイン電極ＤＥに接続し、かつトランジスタＴｒのソース電極を、低電位側の発光電源電位ＥＬＶＳＳの供給源に接続するインバーテッド構造とし、ベタ状のアノード２５を、マトリクス状の陽極補助配線ＨＷ（第１配線ＨＷｘおよび第２配線ＨＷｙの積層配線）と電気的に接続することでアノード側の寄生抵抗が大幅に低減されるため、ＩＲドロップに起因するアノード電位の面内ばらつきが生じにくい。これにより、発光素子５Ｒの駆動電流のばらつき（同色同階調のサブ画素間の輝度ばらつき）が抑制される。ここでは、赤の発光素子５Ｒについて記載しているが、青の発光素子および緑の発光素子についても同様である。
　トップエミッション構造では光透過性を維持するために、上層側の電極（図２では共通のアノード２５）を厚くすることができないため、陽極補助配線ＨＷによってアノード側の寄生抵抗を低減するメリットは大きいといえる。例えば、アノード、第１配線、および第２配線の電気抵抗率を１：１：４とし、表面積比を５：１：１（厚みは共通）と仮定すると、陽極補助配線ＨＷを付加することによってアノード側の寄生抵抗は２０パーセント低減する。
　また、図３（ｂ）のように発光素子のカソードを駆動トランジスタのドレイン電極に接続するインバーテッド構造とすることで、電子制御層ＥＣ（電子輸送層ＥＴＬおよび電子注入層ＥＩＬ）に酸化物半導体を用いることができる。このため、電子制御層ＥＣを従来のようなマスク蒸着による有機膜のパターン形成ではなく、フォトリソグラフィ法を用いたパターニングを行うことが可能となり、電子制御層ＥＣと同層の第２配線ＨＷｙを第１配線ＨＷｘと同程度の精度で加工することができる。すなわち、バンク間の間隙を狭くすることができ、高精細化に好適となる。なお、マスク蒸着ではラインスペース精度がせいぜい２０μｍ程度であるがフォトリソグラフィ法を用いたパターニングではラインスペース精度を５μｍ以上とすることができる。
　図５は、陽極補助配線の構成例を示す平面図である。陽極補助配線ＨＷは、サブ画素の間隙に形成される細かなマトリクス状に限られず、図５（ａ）のように横ストライプ状でもよいし、図５（ｂ）のように縦ストライプ状でもよいし、画素（Ｒ・Ｇ・Ｂの３つの発光素子を含む）の間隙に形成される粗いマトリクス状でもよく、アノード側の抵抗値、サブ画素の精細度等を勘案して決定することができる。
　図６は、表示デバイスを含む表示装置の構成を示す模式的平面図である。図６に示すように、表示装置１は、表示デバイス２、ソースドライバＳＤ、ゲートドライバＧＤ、および表示制御回路ＤＣＣを備える。表示デバイス２は、発光素子層５に形成される、赤の発光素子５Ｒ、緑の発光素子５Ｇ、および青の発光素子５Ｂと、ＴＦＴ層４に形成される、サブ画素回路ＰＸＣ、データ線ＤＬ、走査信号線ＧＬ、および（低電位側）発光電源配線ＬＰＬとを備え、例えば、赤の発光素子５Ｒおよびこれに対応するサブ画素回路ＰＸＣによってサブ画素ＳＰＲが構成される。
　表示デバイス２では、サブ画素ごとに発光素子およびこれに接続するサブ画素回路ＰＸＣが設けられ、サブ画素回路ＰＸＣは、データ線ＤＬ、走査信号線ＧＬ、および発光電源配線ＬＰＬに接続される。なお、データ線ＤＬはソースドライバＳＤに接続され、は走査信号線ＧＬはゲートドライバＧＤに接続され、発光電源配線ＬＰＬはＥＬＶＳＳの供給源に接続され、ベタ状のアノード２５およびマトリクス状の陽極補助配線ＨＷはＥＬＶＤＤの供給源に接続される。なお、表示制御回路ＤＣＣは、ソースドライバＳＤにソースタイミング信号ＳＴおよび映像データＶＤを出力し、ゲートドライバＧＤにゲートタイミング信号ＧＴを出力する。
　図７（ａ）はゲートドライバの構成例を示す回路図であり、図７（ｂ）はシフトレジタ
回路の構成を示す回路図である。　図７（ａ）に示すように、はゲートドライバＧＤは、第１段～第ｍ段からなるシフトレジスタＳＲと、２相のクロック信号ラインＣＫ１・ＣＫ２、全オン信号ラインＡＬ、およびクリア信号ラインＣＬを備え、ｊ＝１～ｍとして、ｊ段を構成するシフトレジスタ回路ＳＲｊは、トランジスタＴ１～Ｔ６、ノードＮｊ、セット端子Ｓｊ、リセット端子Ｒｊ、クロック端子ＣＫｊ、全オン端子ＡＯＮ、クリア端子ＣＬＲ、および出力端Ｑｊを含む。
　例えば、ｎ段のシフトレジスタ回路ＳＲｎについては、セット端子Ｓｎが前段の出力端子Ｑｎ－１に接続され、リセット端子Ｒｎが後段の出力端子Ｑｎ＋１に接続され、クロック端子ＣＫｎがクロック信号ラインＣＫ２に接続され、全オン端子ＡＯＮが全オン信号ラインＡＬに接続され、クリア端子ＣＬＲがクリア信号ラインＣＬに接続され、出力端子Ｑｎからの出力信号Ｏｎがｎ番目の走査信号線ＧＬに供給される。
　図８は、ゲートドライバの動作を示すタイミングチャートである。ｎ－１段の出力信号Ｏｎ－１はダイオード結合されたトランジスタＴ１を介してノードＮｎに供給される。ノードＮｎは、ＣＫ２が「Ｈｉｇｈ」となる期間に、Ｔ２の寄生容量Ｃｇｄ（ゲートドレイン間寄生容量）およびＣｇｓ（ゲートソース間寄生容量）の容量結合によってブーストされる。ノードＮｎがブーストされることでトランジスタＴ２がＯＮし、ｎ段の出力信号Ｑｎが「Ｌｏｗ」から「Ｈｉｇｈ」にプルアップされる。出力信号ＱｎおよびノードＮｎの電位は、次段の出力信号Ｑｎ＋１を受けるリセット端子Ｒｎが「Ｈｉｇｈ」になるとプルダウンされる。最終段までのシフトが完了すると、ＡＯＮ信号が「Ｈｉｇｈ」となり、全段からＤＣ信号が出力されて各サブ画素が黒表示となる（黒挿入）。黒挿入期間が終了すれば、ＣＬＲ信号が「Ｈｉｇｈ」になり、全段の出力信号が「Ｈｉｇｈ」から「Ｌｏｗ」にプルダウンされる。
　図９（ａ）（ｂ）は、実施形態１の別の構成例を示す平面図であり、図９（ｃ）は図９（ｂ）の断面図である。実施形態１では、バンク２３ｒ・２３ｇを構成する有機絶縁膜ＹＺは、例えば、発光層ＥＭが形成される主開口２３Ｈと、内部に第２配線ＨＷｙの少なくとも一部が形成され、平面視において帯状である副開口２３ｈとを含む。副開口２３ｈは、平面視においてサブ画素間を縦横に走る。有機絶縁膜ＹＺは、カソードのエッジを覆うエッジカバー部であるバンク２３ｒ・２３ｇと、バンク２３ｒ・２３ｇに近接してバンク２３ｒ・２３ｇよりも厚く形成された厚膜部２３Ａとを含み、厚膜部２３Ａによって、蒸着マスクを当接させる凸部ＭＴが形成される。図９（ｃ）では、平面視において、厚膜部２３Ａが帯状の副開口２３ｈと接するように形成される。
　〔実施形態２〕
　図１０（ａ）は、実施形態２の表示デバイスの構成例を示す断面図であり、図１０（ｂ）は発光素子および駆動トランジスタの接続例を示す回路図である。実施形態１では、第１配線ＨＷｘ上に第２配線ＨＷｙを形成しているが、これに限定されない。図１０（ａ）のように、下層の第１配線ＨＷｘをバンク２３（有機絶縁膜）で覆い、第１配線ＨＷｘと、上層の第２配線ＨＷｙとを、バンク２３を貫通する開口２３ｈ（コンタクトホール）を介して接続するとともに、第２配線ＨＷｙをアノード２５に接触させる（電気的に接続する）構成でもよい。こうすれば、サブ画素の精細度を高めながら、発光素子５Ｒの駆動電流のばらつき（すなわち、同色同階調のサブ画素間の輝度ばらつき）を抑制することができる。
　図１１（ａ）（ｂ）は、実施形態２の別の構成例を示す平面図であり、図１１（ｃ）は図１１（ｂ）の断面図である。実施形態２では、バンク２３を構成する有機絶縁膜ＹＺは、例えば、発光層ＥＭが形成される主開口２３Ｈと、内部に第２配線ＨＷｙの少なくとも一部が形成され、平面視においてドット状である副開口２３ｈとを含む。有機絶縁膜ＹＺは、カソードのエッジを覆うエッジカバー部であるバンク２３と、バンク２３に近接してバンク２３よりも厚く形成された厚膜部２３Ａとを含み、厚膜部２３Ａによって、蒸着マスクを当接させる凸部ＭＴを形成することができる。図１１（ｃ）では、平面視において、厚膜部２３Ａがドット状の副開口２３ｈから離隔して形成される。
　〔実施形態３〕
　図１２（ａ）は、実施形態３の表示デバイスの構成例を示す断面図であり、図１２（ｂ）は発光素子および駆動トランジスタの接続例を示す回路図である。実施形態１・２では、第１配線ＨＷｘおよび第２配線ＨＷｙそれぞがアノード２５と電気的に接続されているが、これに限定されない。図１２（ａ）のように、下層の第１配線ＨＷｘをバンク２３で覆い、第１配線ＨＷｘとＴＦＴ層４の光電源配線ＬＰＬとをコンタクトホールを介して接続するとともに、上層の第２配線ＨＷｙをアノード２５に接触させる（電気的に接続する）構成でもよい。こうすれば、図１２（ｂ）のようなインバーテッド構造において、アノード側の抵抗値の低減に加えて、発光電源配線ＬＰＬの抵抗値の低減も実現することができるため、発光素子５Ｒの駆動電流のばらつき（すなわち、同色同階調のサブ画素間の輝度ばらつき）を抑制することができる。また、サブ画素の精細度も高められる。
　〔まとめ〕
　本実施形態にかかる表示デバイスが備える電気光学素子（電流によって輝度や透過率が制御される電気光学素子）は特に限定されるものではない。本実施形態にかかる表示装置としては、例えば、電気光学素子としてＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）ディスプレイ、電気光学素子として無機発光ダイオードを備えた無機ＥＬディスプレイ、電気光学素子としてＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等が挙げられる。
　〔態様１〕
　サブ画素ごとに設けられている陰極と、前記陰極よりも上層に、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極と同層に設けられている第１配線と、前記第１配線よりも上層かつ前記陽極よりも下層に、前記第１配線と重畳するように設けられている第２配線とを備える表示デバイス。
　〔態様２〕
　前記第１配線、前記第２配線および前記陽極が電気的に接続されている例えば態様１に記載の表示デバイス。
　〔態様３〕
　前記陰極および前記発光層間に電子制御層が設けられ、前記第２配線は、前記電子制御層と同層にかつ同材料で形成されている例えば態様１または２に記載の表示デバイス。
　〔態様４〕
　前記電子制御層および前記第２配線それぞれが酸化物半導体で形成されている例えば態様３に記載の表示デバイス。
　〔態様５〕
　前記酸化物半導体が光透過性を有する例えば態様４に記載の表示デバイス。
　〔態様６〕
　前記電子制御層が、電子輸送層および電子注入層として機能する例えば態様４に記載の表示デバイス。
　〔態様７〕
　前記陰極に接続する、酸化物半導体を含む駆動トランジスタを備え、前記駆動トランジスタがＮチャネルである例えば態様４に記載の表示デバイス。
　〔態様８〕
　前記駆動トランジスタに含まれる酸化物半導体と前記第２配線とで電気抵抗値が異なる例えば態様７に記載の表示デバイス。
　〔態様９〕
　前記陰極が光反射性を有し、前記陽極が光透過性を有する例えば態様１～８のいずれか１項に記載の表示デバイス。
　〔態様１０〕
　前記第１配線は、隣り合う同じ色のサブ画素間、隣り合う異なる色のサブ画素間の少なくとも一方に設けられている例えば態様１～９のいずれか１項に記載の表示デバイス。
　〔態様１１〕
　前記陰極よりも上層かつ前記陽極よりも下層に有機絶縁膜が設けられ、前記有機絶縁膜は、前記発光層が形成された主開口と、内部に前記第２配線の少なくとも一部が形成され、平面視において帯状あるいはドット状である副開口とを含む例えば態様１～１０のいずれか１項に記載の表示デバイス。
　〔態様１２〕
　前記有機絶縁膜は、前記陰極のエッジを覆うエッジカバー部と、前記エッジカバー部に近接して前記エッジカバー部よりも厚く形成された厚膜部とを含む例えば態様１１に記載の表示デバイス。
　〔態様１３〕
　平面視において、帯状である前記副開口と前記厚膜部とが接している例えば態様１２に記載の表示デバイス。
　〔態様１４〕
　平面視において、ドット状である前記副開口と前記厚膜部とが接していない例えば態様１２に記載の表示デバイス。
　〔態様１５〕
　サブ画素ごとに設けられている陰極と、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極および前記発光層間に設けられ、酸化物半導体で形成されている電子制御層とを備える表示デバイス。
　〔態様１６〕
　サブ画素ごとに設けられている陰極と、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極および記発光層間に設けられている電子制御層とを備える表示デバイスの製造方法であって、酸化物半導体膜をフォトリソグラフィー法を用いてパターニングすることによって前記電子制御層を形成する表示デバイスの製造方法。
　〔態様１７〕
　前記陰極と同一プロセスで第１配線を形成し、前記電子制御層と同一プロセスで第２配線を形成する例えば態様１６に記載の表示デバイスの製造方法。
　〔態様１８〕
　前記第２配線と接触するようにベタ状の前記陽極を形成する例えば態様１７に記載の表示デバイスの製造方法。
　〔態様１９〕
　サブ画素ごとに設けられている陰極と、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極および記発光層間に設けられている電子制御層とを備える表示デバイスの製造装置であって、酸化物半導体膜をフォトリソグラフィー法を用いてパターニングすることによって前記電子制御層を形成する表示デバイスの製造装置。
　本発明は上述した実施形態に限定されるものではなく、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　２　　表示デバイス
　４　　ＴＦＴ層
　５　発光素子層
　５Ｒ　（赤の）発光素子
　６　　封止層
　１１　基材
　２１　平坦化膜
　２２　カソード
　２３ｒ・２３ｇ　バンク
　２５　アノード
　７０　表示デバイス製造装置
　ＳＰＲ　（赤の）サブ画素
　ＨＷｘ　第１配線
　ＨＷｙ　第２配線
　ＥＭ　発光層
　ＥＣ　電子制御層
　Ｔｒ　駆動トランジスタ
 

Claims (19)

  1. 　サブ画素ごとに設けられている陰極と、前記陰極よりも上層に、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極と同層に設けられている第１配線と、前記第１配線よりも上層かつ前記陽極よりも下層に、前記第１配線と重畳するように設けられている第２配線とを備える表示デバイス。
  2. 　前記第１配線、前記第２配線および前記陽極が電気的に接続されている請求項１に記載の表示デバイス。
  3. 　前記陰極および前記発光層間に電子制御層が設けられ、
    　前記第２配線は、前記電子制御層と同層にかつ同材料で形成されている請求項１または２に記載の表示デバイス。
  4. 　前記電子制御層および前記第２配線それぞれが酸化物半導体で形成されている請求項３に記載の表示デバイス。
  5. 　前記酸化物半導体が光透過性を有する請求項４に記載の表示デバイス。
  6. 　前記電子制御層が、電子輸送層および電子注入層として機能する請求項４に記載の表示デバイス。
  7. 　前記陰極に接続する、酸化物半導体を含む駆動トランジスタを備え、
    　前記駆動トランジスタがＮチャネルである請求項４に記載の表示デバイス。
  8. 　前記駆動トランジスタに含まれる酸化物半導体と前記第２配線とで電気抵抗値が異なる請求項７に記載の表示デバイス。
  9. 　前記陰極が光反射性を有し、前記陽極が光透過性を有する請求項１～８のいずれか１項に記載の表示デバイス。
  10. 　前記第１配線は、隣り合う同じ色のサブ画素間、隣り合う異なる色のサブ画素間の少なくとも一方に設けられている請求項１～９のいずれか１項に記載の表示デバイス。
  11. 　前記陰極よりも上層かつ前記陽極よりも下層に有機絶縁膜が設けられ、
    　前記有機絶縁膜は、前記発光層が形成された主開口と、内部に前記第２配線の少なくとも一部が形成され、平面視において帯状あるいはドット状である副開口とを含む請求項１～１０のいずれか１項に記載の表示デバイス。
  12. 　前記有機絶縁膜は、前記陰極のエッジを覆うエッジカバー部と、前記エッジカバー部に近接して前記エッジカバー部よりも厚く形成された厚膜部とを含む請求項１１に記載の表示デバイス。
  13. 　平面視において、帯状である前記副開口と前記厚膜部とが接している請求項１２に記載の表示デバイス。
  14. 　平面視において、ドット状である前記副開口と前記厚膜部とが接していない請求項１２に記載の表示デバイス。
  15. 　サブ画素ごとに設けられている陰極と、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極および前記発光層間に設けられ、酸化物半導体で形成されている電子制御層とを備える表示デバイス。
  16. 　サブ画素ごとに設けられている陰極と、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極および前記発光層間に設けられている電子制御層とを備える表示デバイスの製造方法であって、
    　酸化物半導体膜をフォトリソグラフィー法を用いてパターニングすることによって前記電子制御層を形成する表示デバイスの製造方法。
  17. 　前記陰極と同一プロセスで第１配線を形成し、前記電子制御層と同一プロセスで第２配線を形成する請求項１６に記載の表示デバイスの製造方法。
  18. 　前記第２配線と接触するようにベタ状の前記陽極を形成する請求項１７に記載の表示デバイスの製造方法。
  19. 　サブ画素ごとに設けられている陰極と、複数のサブ画素に共通して設けられている陽極と、前記陰極および前記陽極間に設けられている発光層と、前記陰極および記発光層間に設けられている電子制御層とを備える表示デバイスの製造装置であって、
    　酸化物半導体膜をフォトリソグラフィー法を用いてパターニングすることによって前記電子制御層を形成する表示デバイスの製造装置。
     
     
     
     
     
     

     
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