KR102389886B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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히데오미 스자와
신야 사사가와
모토무 쿠라타
마사시 츠부쿠
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 트랜지스터의 온 특성을 향상시켜 고속 응답, 고속 구동을 실현할 수 있는 반도체 장치를 제공한다. 또한, 신뢰성이 높고 안정된 전기 특성을 나타내는 반도체 장치를 제작한다.
제 1 산화물층과, 제 1 산화물층 위의 산화물 반도체층과, 산화물 반도체층에 접하는 소스 전극층 및 드레인 전극층과, 산화물 반도체층 위의 제 2 산화물층과, 제 2 산화물층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층을 갖고, 제 2 산화물층의 단부, 및 게이트 절연층의 단부가 소스 전극층 및 드레인 전극층과 중첩되어 있는 트랜지스터를 갖는 반도체 장치이다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용하여 기능할 수 있는 장치 전반을 가리키며 전기 광학 장치, 반도체 회로, 및 전기 기기는 모두 반도체 장치의 범주에 포함된다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터라고도 함)를 구성하는 기술이 주목을 모으고 있다. 이와 같은 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용될 수 있는 반도체 박막에 사용하는 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만 이 외의 재료로서 산화물을 사용한 반도체 재료가 각광을 받고 있다.
예를 들어, In(인듐), Ga(갈륨), Zn(아연)을 포함한 산화물(산화물 반도체)이 사용된 트랜지스터가 특허문헌 1에 개시(開示)되어 있다.
또한, 산화물 반도체층을 채널 형성 영역에 사용한 트랜지스터에서는, 산화물 반도체층으로부터 산소가 탈리되어 생기는 산소 결손(산소 결함)으로 인하여 캐리어가 발생된다. 이를 감안하여, 산소를 과잉으로 포함한 산화 실리콘막으로부터 방출되는 산소를 산화물 반도체층에 공급하여 산화물 반도체층의 산소 결손을 보전(補塡)시킴으로써, 전기 특성의 변동이 작고 신뢰성이 높은 반도체 장치를 제공할 수 있는 것이 알려져 있다(특허문헌 2 참조).
일본국 특개2006-165528호 공보 일본국 특개2012-19207호 공보
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에서는 산화물 반도체에 수소 등 불순물이 침입한 경우에도 캐리어가 발생된다. 또한, 실리콘 등 불순물이 침입한 경우에 산소 결손이 생겨 캐리어가 발생된다.
산화물 반도체에 캐리어가 발생된 경우 트랜지스터의 오프 전류의 증대나 문턱 전압 편차의 증대 등이 일어나 트랜지스터의 전기 특성이 변동되어 반도체 장치의 신뢰성이 저하된다.
또한, 트랜지스터를 사용한 집적 회로의 대규모화에 따라 회로의 고속 구동, 고속 응답이 요구되고 있다. 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)을 향상시킴으로써 고속 구동, 고속 응답이 가능한 보다 고성능의 반도체 장치를 제공할 수 있다.
상술한 점을 감안하여 본 발명의 일 형태는 트랜지스터의 온 특성을 향상시켜 고속 응답, 고속 구동을 실현할 수 있는 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또한, 신뢰성이 높고 안정된 전기 특성을 나타내는 반도체 장치를 제작하는 것을 목적의 하나로 한다.
상술한 과제를 해결하기 위하여 본 발명의 일 형태는, 제 1 산화물층과, 제 1 산화물층 위의 산화물 반도체층과, 산화물 반도체층에 접하는 소스 전극층 및 드레인 전극층과, 산화물 반도체층 위의 제 2 산화물층과, 제 2 산화물층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층을 갖고, 제 2 산화물층의 단부, 및 게이트 절연층의 단부는 소스 전극층 및 드레인 전극층과 중첩되는 반도체 장치이다.
또한, 제 1 산화물층 및 제 2 산화물층은 주된 구성 원소로서 산화물 반도체층에 불순물에 기인한 준위를 형성하는 실리콘 등 불순물 원소를 포함하지 않은 것이 바람직하다. 특히, 제 1 산화물층 및 제 2 산화물층이 산화물 반도체층과 동일한 원소를 주된 구성 원소로 하는 산화물층인 경우, 산화물 반도체층과 제 1 산화물층 및 제 2 산화물층과의 계면에서 계면 산란이 저감되어 전계 효과 이동도를 높일 수 있다. 또한, 산화물 반도체층, 제 1 산화물층, 및 제 2 산화물층에 동일한 원소를 주된 구성 원소로 하는 산화물을 사용함으로써 계면에서의 포획 준위가 적게 되고 트랜지스터의 시간에 따른 변화나 스트레스 시험에 기인하는 문턱 전압의 변동량을 저감시킬 수 있다.
이로써 산화물 반도체층이 실리콘 등 불순물 원소를 포함한 층과 접하지 않도록 트랜지스터를 형성할 수 있어 산화물 반도체층에 실리콘 등 불순물 원소가 침입하는 것을 억제하고 신뢰성이 높은 반도체 장치로 할 수 있다.
따라서, 본 발명의 일 형태는, 제 1 산화물층과, 제 1 산화물층 위의 산화물 반도체층과, 산화물 반도체층에 접하는 소스 전극층 및 드레인 전극층과, 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위의 제 2 산화물층과, 제 2 산화물층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층을 갖고, 제 2 산화물층의 단부 및 게이트 절연층의 단부는 소스 전극층 및 드레인 전극층과 중첩되는 반도체 장치이다.
또한, 제 2 산화물층의 상단부는 게이트 절연층의 하단부와 일치되고 게이트 절연층의 상단부는 게이트 전극층의 하단부와 일치되어도 좋다. 또한, 여기서 말하는 '일치'는 엄밀한 일치만을 뜻하는 것이 아니기 때문에 게이트 전극층을 마스크로서 사용하여 제 2 산화물층 및 게이트 절연층을 에칭함으로써 얻어지는 형상을 그 범주에 포함할 수 있다.
또한, 게이트 전극층 측면에 접하여 형성된 측벽 절연층을 가져도 좋다. 또한, 제 2 산화물층의 상단부는 게이트 절연층의 하단부와 일치되고 게이트 절연층의 상단부는 측벽 절연층의 하단부와 일치되어도 좋다. 여기서 말하는 '일치'도 또한, 엄밀한 일치만을 뜻하는 것이 아니기 때문에 측벽 절연층 및 게이트 전극층을 마스크로서 사용하여 제 2 산화물층 및 게이트 절연층을 에칭함으로써 얻어지는 형상을 그 범주에 포함할 수 있다.
산화물 반도체층, 제 1 산화물 반도체층, 및 제 2 산화물 반도체층 중에서 산화물 반도체층의 전도대(conduction band라고도 함) 하단이 가장 낮은 에너지 준위인 우물형 구조(웰 구조라고도 부름)를 구성하여 산화물 반도체층에 채널이 형성되는 구조로 한다. 그렇게 하기 위해서는 산화물 반도체층의 진공 준위에서 전도대 하단까지의 깊이(전자 친화력이라고도 표현할 수 있음)가 제 1 산화물층 및 제 2 산화물층의 그것보다 크면 좋다. 구체적으로는, 산화물 반도체층의 전자 친화력이 제 1 산화물층 및 제 2 산화물층의 그것보다 0.2eV 이상 높으면 좋다.
또한, 전자 친화력은 진공 준위와 가전자대 상단의 에너지 차(소위 이온화 퍼텐셜)로부터 전도대 하단과 가전자대 상단의 에너지 차(소위 밴드 갭)를 뺌으로써 구할 수 있다.
또한, 전자 친화력을 도출하기 위하여 사용하는 산화물 반도체의 이온화 퍼텐셜은 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 등으로 측정할 수 있다. 대표적인 UPS 측정 장치로서는 VersaProbe(ULVAC-PHI사 제조)를 사용한다. 또한, 밴드 갭(Eg)은 전자동 분광 타원 해석기(spectroscopic ellipsometer) UT-300을 사용하여 측정할 수 있다. 이온화 퍼텐셜의 값으로부터 에너지 밴드 갭을 뺌으로써 전도대 하단의 에너지를 산출할 수 있다. 이로써 본 명세서에 개시된 적층 구조에 매몰 채널(buried channel)이 형성되어 있는 것을 확인할 수 있다.
제 1 산화물층, 제 2 산화물층, 및 산화물 반도체층은 적어도 인듐을 포함하고, 산화물 반도체층이 제 1 산화물층 및 제 2 산화물층보다 높은 원자수비로 인듐을 포함하면 좋다. 또는, 제 1 산화물층, 제 2 산화물층, 및 산화물 반도체층은 적어도 인듐, 아연, 및 갈륨을 포함하여도 좋다. 이 경우 산화물 반도체층이 제 1 산화물층 및 제 2 산화물층보다 높은 원자수비로 인듐을 포함하면 좋다. 또한, 제 1 산화물층 및 제 2 산화물층은 산화물 반도체층보다 높은 원자수비로 갈륨을 포함하면 좋다.
또한, 게이트 전극층 위에 과잉 산소를 포함한 산화물 절연층을 제공하여도 좋다. 과잉 산소를 포함한 산화물 절연층은 승온 탈리 가스 분광법 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상이면 좋다. 과잉 산소를 포함한 산화물 절연층은 화학량론적 조성보다 과잉으로 산소를 포함하면 좋다.
제 2 산화물층 및 산화물 반도체층은 표면에 실질적으로 수직인 방향으로 c축이 배향된 결정 영역을 가져도 좋다.
또한, 본 발명의 다른 일 형태는 제 1 산화물층 및 산화물 반도체층을 적층하여 형성하고, 제 1 산화물층 및 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층 위에 산화물막 및 게이트 절연막을 적층하여 성막하고, 산화물막 및 게이트 절연막 위에 게이트 전극층을 형성하고, 게이트 전극층을 마스크로서 이용하여 에칭함으로써 산화물막 및 게이트 절연막을 섬 형상으로 가공하여 제 2 산화물층 및 게이트 절연층을 형성하고, 소스 전극층, 드레인 전극층, 제 2 산화물층, 게이트 절연층, 및 게이트 전극층 위에 산화물 절연층을 형성하는 반도체 장치의 제작 방법이다.
또한, 제 1 산화물층 및 산화물 반도체층을 적층하여 형성하고, 제 1 산화물층 및 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층 위에 산화물막 및 게이트 절연막을 적층하여 성막하고, 산화물막 및 게이트 절연막 위에 게이트 전극층을 형성하고, 게이트 절연막 및 게이트 전극층 위에 산화물 절연층을 형성하고, 산화물 절연층을 에칭함으로써 게이트 전극층 측면에 접하는 측벽 절연층을 형성하고, 측벽 절연층 및 게이트 전극층을 마스크로서 이용하여 산화물막 및 게이트 절연막을 에칭하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태에 의하여 고속 응답, 고속 구동이 가능한 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높고 안정된 전기 특성을 나타내는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도 및 상면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도 및 상면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 회로도 및 개념도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 블록도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 블록도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 블록도.
도 16은 본 발명의 일 형태에 따른 반도체 장치가 적용될 수 있는 전자 기기.
도 17은 실시예 시료의 단면 사진.
도 18은 실시예 시료의 단면 사진.
도 19는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 밴드도.
도 20은 산소 결손의 확산에 대하여 설명하기 위한 도면.
도 21은 실시예 시료의 전기 특성을 설명하기 위한 도면.
도 22는 실시예 시료의 전기 특성을 설명하기 위한 도면.
도 23은 실시예 시료의 전기 특성을 설명하기 위한 도면.
도 24는 실시예 시료의 전기 특성을 설명하기 위한 도면.
도 25는 실시예 시료의 전기 특성을 설명하기 위한 도면.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 아니하며 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 기재된 실시형태의 내용에 한정하여 해석되는 것이 아니다.
이하에서 실시형태를 설명함에 있어서 동일한 것을 가리키는 부호는 다른 도면 간에서 공통적으로 사용하는 경우가 있다. 또한, 도면에 도시된 구성 요소, 즉 층이나 영역 등의 두께, 폭, 상대적인 위치 관계 등은 실시형태를 설명하는 데 명확성을 위하여 과장되어 있는 경우가 있다.
또한, 본 명세서 등에서 '위'라는 용어는 구성 요소의 위치 관계가 '바로 위'에 있음을 한정하는 것은 아니다. 예를 들어, '절연층 위의 게이트 전극층'이라는 표현은 절연층과 게이트 전극층 사이에 다른 구성 요소가 포함된 경우를 제외하지 않는다. '아래'에 대해서도 마찬가지이다.
또한, 본 명세서 등에서 '전극층'이나 '배선층'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극층'은 '배선층'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극층'이나 '배선층'이라는 용어는 복수의 '전극층'이나 '배선층'이 일체가 되어 형성되어 있는 경우도 포함한다.
또한, '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서에서는 '소스'나 '드레인'이라는 용어는 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 '전기적으로 접속'이라는 표현에는 '어떠한 전기적 작용을 갖는 것'을 통하여 접속되는 경우가 포함된다. 여기서, '어떠한 전기적 작용을 갖는 것'은 접속 대상간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별히 제한을 받지 않는다.
예를 들어, '어떠한 전기적 작용을 갖는 것'에는 전극이나 배선 등이 포함된다.
본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 '평행'의 범주에 포함된다. 본 명세서에 있어서, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 '수직'의 범주에 포함된다.
또한, 본 명세서에 있어서, 삼방정 또는 능면체정(rhombohedral crystal)은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치에 대하여 도면을 사용하여 자세히 설명한다. 도 1은 본 발명의 일 형태에 따른 반도체 장치를 도시한 것이다. 도 1의 (B)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이고, 도 1의 (A)는 도 1의 (B)를 일점 쇄선 A-B에서 절단한 단면도이다.
반도체 장치가 갖는 트랜지스터(420)는 기판(400) 위의 하지 절연층(402)과, 하지 절연층(402) 위의 제 1 산화물층(404a)과 산화물 반도체층(404b)의 적층과, 제 1 산화물층(404a) 및 산화물 반도체층(404b) 위의 소스 전극층(406a) 및 드레인 전극층(406b)과, 소스 전극층(406a) 및 드레인 전극층(406b) 위의 제 2 산화물층(404c)과, 제 2 산화물층(404c) 위의 게이트 절연층(408)과, 게이트 절연층(408) 위의 게이트 전극층(410)과, 소스 전극층(406a), 드레인 전극층(406b), 제 2 산화물층(404c), 게이트 절연층(408), 및 게이트 전극층(410) 위의 산화물 절연층(412)과, 산화물 절연층(412) 위의 절연층(414)을 갖는다.
산화물 반도체층(404b)에는 제 1 산화물층(404a) 및 제 2 산화물층(404c)보다 진공 준위에서 전도대 하단까지의 깊이가 큰 산화물을 사용한다. 산화물 반도체층(404b)과 제 1 산화물층(404a) 및 제 2 산화물층(404c)과의 전자 친화력의 차이는 0.2eV 이상이면 좋다. 이와 같은 구성으로 함으로써 산화물 반도체층(404b)의 전도대 하단이 제 1 산화물층(404a) 및 제 2 산화물층(404c)보다 낮은 에너지 준위인 우물형 구조를 구성하고, 산화물 반도체층(404b)에 채널이 형성되어 소위 매몰 채널 구조로 할 수 있다.
채널인 산화물 반도체층(404b)에 실리콘 등 불순물이 침입되지 않도록 하기 위하여 산화물 반도체층(404b)에 접하는 제 1 산화물층(404a) 및 제 2 산화물층(404c)은 실리콘 등 불순물을 주된 구성 원소로서 포함하지 않는 막으로 한다. 특히, 제 1 산화물층(404a) 및 제 2 산화물층(404c)과 산화물 반도체층(404b)의 사이의 계면 산란을 억제하고 포획 준위를 저감시키기 위해서는 제 1 산화물층(404a), 산화물 반도체층(404b), 및 제 2 산화물층(404c)이 동일한 원소를 포함하는 것이 바람직하다.
또한, 산화물 반도체층(404b)을 제 1 산화물층(404a)과 제 2 산화물층(404c) 사이에 끼움으로써 하지 절연층(402)이나 게이트 절연층(408)의 성분이 산화물 반도체층(404b)에 침입되는 것을 방지할 수 있다. 예를 들어, 하지 절연층(402) 및 게이트 절연층(408)으로서 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 또는 질화 실리콘막 등의 실리콘을 포함한 절연층(이하, 실리콘 절연층이라고도 함)을 사용하는 경우, 하지 절연층(402) 및 게이트 절연층(408)에 포함된 실리콘이 산화물 반도체층(404b)에 혼입되는 것을 방지할 수 있다.
또한, 여기서 산화 질화 실리콘이란, 그 조성에서 질소보다 산소의 함유량이 많은 것을 말하며 예를 들어 적어도 산소가 50atomic.% 이상 70atomic.% 이하, 질소가 0.5atomic.% 이상 15atomic.% 이하, 실리콘이 25atomic.% 이상 35atomic.% 이하의 범위로 포함되는 것을 가리킨다. 다만, 상술한 범위는 러더포드 후방 산란법이나 수소 전방 산란법(HFS: Hydrogen Forward Scattering)으로 측정한 경우의 범위이다. 또한, 구성 원소의 함유 비율은 그 합계가 100atomic.%를 초과하지 않는 값을 취한다.
제 1 산화물층(404a) 및 제 2 산화물층(404c)은 산화물 반도체층(404b)에 불순물 원소가 침입되는 것을 방지할 수 있을 정도로 두꺼운 것이 바람직하다. 본 실시형태에서는 산화물 반도체층(404b)이 소스 전극층(406a) 및 드레인 전극층(406b)에 접하고 제 2 산화물층(404c)이 소스 전극층(406a) 및 드레인 전극층(406b) 위에 제공되어 있기 때문에 제 1 산화물층(404a) 및 제 2 산화물층(404c)이 두껍더라도 산화물 반도체층(404b)과 소스 전극층(406a) 및 드레인 전극층(406b) 사이의 저항이 증대되지 않아 온 특성의 저하를 억제할 수 있다.
도 19는 매몰 채널 구조의 밴드 구조에 대하여 도시한 것이다. 도 19는 제 1 산화물층(404a) 및 제 2 산화물층(404c)으로서 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체층을 사용하고, 산화물 반도체층(404b)으로서 원자수비가 In:Ga:Zn=3:1:2인 산화물 반도체층을 사용한 경우의 에너지 밴드도이다. 제 1 산화물층(404a) 및 제 2 산화물층(404c)의 전자 친화력은 4.7eV이고 산화물 반도체층(404b)의 전자 친화력은 4.9eV이며 제 1 산화물층(404a) 및 제 2 산화물층(404c)의 전도대 하단은 산화물 반도체층(404b)의 전도대 하단보다 높다. 그러므로, 이 적층 구조에서의 밴드 구조는 도 19에 도시된 바와 같이 산화물 반도체층(404b)의 전도대 하단이 가장 깊은 우물형 구조가 된다. 이와 같은 밴드 구조에 의하여 캐리어(전자)는 산화물 반도체층(404b)을 주행하기 때문에 트랜지스터의 채널 형성 영역이 실질적으로 산화물 반도체층(404b)에 형성되어 있는 것으로 간주할 수 있다. 상술한 바와 같이 산화물 반도체층(404b)은 하지 절연층(402)과 게이트 절연층(408)으로부터 떨어져 있어 산화물 반도체층(404b) 내의 산소 결손 등으로 인한 결함이 저감되어 있다. 그래서 산화물 반도체층(404b)을 주행하는 캐리어(전자)가 결함의 영향을 받기 어려워진다.
도 19의 밴드 구조에서는 트랜지스터의 채널 형성 영역이 산화물 반도체층 내부에 매몰되어 있는 것으로 간주할 수 있다. 채널 형성 영역이 되는 산화물 반도체층(404b)은 하지 절연층(402) 및 게이트 절연층(408)에 접하지 않기 때문에 채널을 주행하는 캐리어(전자)가 계면 산란의 영향을 받기 어렵다. 또한, 산화물 반도체층과 절연층의 계면 상태가 시간에 따라 변화되는 경우(계면 준위가 생성되는 경우)에도 채널을 주행하는 캐리어(전자)가 계면의 영향을 받기 어려워 신뢰성이 높은 반도체 장치로 할 수 있다.
산화물 절연층(412)은 화학량론적 조성보다 과잉으로 산소를 포함한 막으로 하면 좋다. 산화물 절연층(412)이 화학량론적 조성보다 과잉으로 산소를 포함함으로써 산화물 반도체층(404b)에 산소를 공급하여 산소 결손을 저감시킬 수 있다. 예를 들어, 산화물 절연층(412)으로서 산화 실리콘막을 사용하는 경우에는 SiO(2+α)(다만, α>0)로 한다.
산화물 절연층(412)을 상술한 바와 같은 막으로 하면, 가열 처리에 의하여 산화물 절연층(412)이 산소의 일부를 방출하여 산화물 반도체층(404b)에 산소가 공급된다. 이와 같이 산화물 반도체층(404b) 내의 산소 결손이 보전됨으로써 트랜지스터의 문턱 전압이 음 방향으로 시프트되는 것을 억제할 수 있다. 가열 처리에 의하여 산소를 방출하는 것은 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에 의하여 확인할 수 있다. 산화물 절연층(412)은 TDS 분석에서의 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1019atoms/cm3 이상, 더 바람직하게는 1.0×1020atoms/cm3 이상이면 좋다.
소스 전극층(406a) 및 드레인 전극층(406b) 위에 제 2 산화물층(404c) 및 게이트 절연층(408)의 단부가 중첩되어 제공되어 있고, 제 2 산화물층(404c) 및 게이트 절연층(408)은 측면이 산화물 절연층(412)에 접한다. 그러므로, 제 2 산화물층(404c), 게이트 절연층(408), 또는 이 양쪽 모두를 통하여 산화물 절연층(412)으로부터 산화물 반도체층(404b)에 산소를 공급하여 산소 결손을 보전할 수 있다. 게이트 전극층(410)과 소스 전극층(406a) 또는 드레인 전극층(406b)이 단락되지 않도록 하기 위하여 제 2 산화물층(404c) 및 게이트 절연층(408)은 각각 채널 길이 방향으로 게이트 전극층(410)보다 0μm 이상 3μm 이하, 더 바람직하게는 0μm 이상 1μm 이하 정도 넓어져 있으면 좋다.
또한, 수소가 산화물 반도체층(404b)에 포함되면 도너가 형성되어 n형화되는 경우가 있다. 그래서, 트랜지스터(420) 외부로부터 산화물 반도체층(404b)에 수소가 침입되는 것을 방지하는 보호층으로서 절연층(414)을 산화물 반도체층(404b) 상방 또는 하방에 제공하면 좋다.
이어서, 트랜지스터(420)의 제작 방법에 대하여 설명한다.
우선, 기판(400) 위에 하지 절연층(402)을 형성한다.
기판(400)으로서 사용하는 기판에 큰 제한은 없지만 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다.
또한, 기판(400)으로서 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 또는 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판 등을 사용하여도 좋다. 또한, SOI 기판, 반도체 기판 위에 반도체 소자가 제공된 것 등을 사용할 수 있다.
하지 절연층(402)은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, 펄스 레이저 퇴적법(Pulsed Laser Deposition: PLD법), ALD(Atomic Layer Deposition)법 등을 적절히 사용하여 형성할 수 있다.
하지 절연층(402)으로서는 무기 절연막을 사용하면 좋다. 예를 들어, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등을 사용하면 좋다. 또한, 이들 화합물을 단층 구조 또는 2층 이상의 적층 구조로 형성하여 사용할 수 있다.
하지 절연층(402)으로서 플라즈마 CVD 장치를 사용하여, 진공 배기된 처리실 내를 180℃ 이상 450℃ 이하, 더 바람직하게는 180℃ 이상 350℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고, 처리실 내의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 1.48W/cm2 이상 2.46W/cm2 이하, 더 바람직하게는 1.48W/cm2 이상 1.97W/cm2 이하의 고주파 전력을 공급하는 조건으로 산화 실리콘막 또는 산화 질화 실리콘막을 형성하여도 좋다.
원료 가스로서는 실리콘을 포함한 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 기체의 대표적인 예로서는, 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 산화성 기체로서는 산소, 오존, 산화 이질소(I), 이산화질소, 건조 공기 등이 있다.
성막 조건으로서, 상술한 압력의 처리실에서 상술한 바와 같은 높은 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고 산소 라디칼이 증가되고 실리콘을 포함한 퇴적성 기체의 산화가 진행되기 때문에 하지 절연층(402) 내의 산소 함유량이 화학량론비보다 많아진다. 그러나, 기판 온도가 상술한 처리실 내의 온도 범위 내이면 실리콘과 산소의 결합력이 약해진다. 이 결과, 화학량론적 조성을 만족시키는 산소보다 산소를 많이 포함하고 가열에 의하여 산소의 일부가 탈리되는 산화물 절연층을 형성할 수 있다.
또한, 하지 절연층(402)의 원료 가스에서의 산화성 기체에 대한 실리콘을 포함한 퇴적성 기체의 비율을 많게 하고 또 고주파 전력을 상술한 파워 밀도로 함으로써, 퇴적 속도를 올림과 함께 하지 절연층(402)에 포함되는 산소 함유량을 증가시킬 수 있다.
또한, 기판(400)과 나중에 제공되는 산화물 반도체층(404b) 사이의 절연성을 확보할 수 있다면 하지 절연층(402)을 제공하지 않는 구성으로 할 수도 있다.
이어서, 하지 절연층(402) 위에 제 1 산화물층(404a) 및 산화물 반도체층(404b)을 형성한다(도 2의 (A) 참조). 제 1 산화물층(404a) 및 산화물 반도체층(404b)은 산화물막을 적층하여 형성하고 가열 처리를 수행한 후 마스크를 이용하여 선택적으로 에칭함으로써 형성할 수 있다.
제 1 산화물층(404a)은 절연성을 갖는 산화물층이어도 좋고, 반도체 특성을 갖는 산화물(산화물 반도체)층이어도 좋다. 산화물 반도체층(404b)에는 산화물 반도체를 사용한다. 다만, 제 1 산화물층(404a)의 전자 친화력이 산화물 반도체층(404b)보다 0.2eV 이상 작게 되도록, 제 1 산화물층(404a)의 재료 및 산화물 반도체층(404b)의 재료를 적절히 선택한다.
또한, 제 1 산화물층(404a) 및 산화물 반도체층(404b)에, 동일한 원소를 주된 구성 원소로서 포함한 산화물을 사용함으로써 제 1 산화물층(404a)과 산화물 반도체층(404b)의 계면에서의 계면 산란을 억제하여 이동도가 우수한 트랜지스터를 제공할 수 있다. 또한, 제 1 산화물층(404a) 및 산화물 반도체층(404b)에, 동일한 원소를 주된 구성 원소로서 포함한 산화물을 사용함으로써 포획 준위를 저감시켜 트랜지스터의 시간에 따른 열화나 스트레스 시험으로 인한 문턱 전압의 변동량을 저감시킬 수 있다.
제 1 산화물층(404a)에 사용될 수 있는 산화물 절연체로서는 산화 하프늄, 산화 탄탈, 산화 갈륨, 산화 알루미늄, 산화 마그네슘, 산화 지르코늄 등을 들 수 있다. 이와 같은 실리콘을 포함하지 않는 산화물 절연체를 사용함으로써 산화물 반도체층(404b)에 실리콘 등 불순물이 침입되는 것을 억제할 수 있다.
제 1 산화물층(404a) 및 산화물 반도체층(404b)에 사용될 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는, In과 Zn을 둘 다 포함하는 것이 바람직하다. 또한, 이 산화물 반도체가 사용된 트랜지스터의 전기 특성의 편차를 저감시키기 위해서는 이들과 함께 스테빌라이저(stabilizer)를 하나 또는 복수로 갖는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 이 외에 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 여기서 예를 들어 In-Ga-Zn 산화물이란, In, Ga, 및 Zn을 주된 구성 원소로서 갖는 산화물을 말하며 In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한 산화물 반도체로서 InMO3(ZnO)m(m＞0, 또 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한 산화물 반도체로서 In2SnO5(ZnO)n(n＞0, 또 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
다만, 산화물 반도체층(404b)의 전자 친화력이 제 1 산화물층(404a)보다 높게 되도록, 구체적으로는 0.2eV 이상 높게 되도록, 제 1 산화물층(404a)의 재료 및 산화물 반도체층(404b)의 재료를 적절히 선택한다. 이와 같이 재료를 선택함으로써 진공 준위에서의 제 1 산화물층(404a)의 전도대의 깊이에 비하여 진공 준위에서의 산화물 반도체층(404b)의 전도대의 깊이가 커져 우물형 구조의 밴드를 형성할 수 있다.
제 1 산화물층(404a)은 알루미늄, 갈륨, 게르마늄, 이트륨, 주석, 란탄, 또는 세륨을 산화물 반도체층(404b)보다 높은 원자수비로 포함하는 산화물을 사용하면 좋다. 구체적으로는 제 1 산화물층(404a)으로서 산화물 반도체층(404b)보다 상술한 원소를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상의 양으로 포함하는 산화물을 사용한다. 상술한 원소는 산소와 강하게 결합되고 산소 결손의 형성 에너지가 높기 때문에 산소 결손이 생기기 어렵다. 그러므로, 상술한 원소를 높은 원자수비로 갖는 제 1 산화물층(404a)은 산화물 반도체층(404b)보다 산소 결손이 생기기 어렵고 안정된 특성을 구비한 산화물층이다. 따라서, 제 1 산화물층(404a)에 포함되는 상술한 원소의 원자수비를 높게 함으로써 실리콘 절연층과의 계면이 안정되기 때문에 신뢰성이 높은 반도체 장치로 할 수 있다.
다만, 제 1 산화물층(404a)이 InGaXZnYOZ로 표기되는 재료를 포함하는 경우 X는 10을 초과하지 않는 것이 바람직하다. 산화물 반도체층 내의 갈륨 함유 비율이 증가됨으로써 RF 스퍼터링에 있어서 성막 시에 발생되는 분말상 물질(먼지라고도 함)의 양이 늘어나 반도체 장치의 특성이 열화될 수 있다.
또한, 산화물 반도체막의 성막에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법 외에 직류 전원을 사용하는 DC 스퍼터링법, 교류 전원을 사용하는 AC 스퍼터링법 등을 사용할 수 있다. 특히, DC 스퍼터링법을 사용하면 성막 시에 발생되는 먼지를 저감시킬 수 있고 또 막 두께 분포도 균일하게 할 수 있다.
제 1 산화물층(404a) 및 산화물 반도체층(404b)에 In-Ga-Zn 산화물을 사용하는 경우 In, Ga, Zn의 원자수비가 예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=2:2:1, In:Ga:Zn=3:1:2, In:Ga:Zn=1:3:2, In:Ga:Zn=1:4:3, In:Ga:Zn=1:5:4, In:Ga:Zn=1:6:6, In:Ga:Zn=2:1:3, In:Ga:Zn=1:6:4, In:Ga:Zn=1:9:6, In:Ga:Zn=1:1:4, In:Ga:Zn=1:1:2인 산화물 또는 이들 조성 근방의 산화물 등을 사용하면 좋다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성 근방이라는 것은 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족시키는 것을 말하며 r는 예를 들어 0.05로 하면 좋다. 다른 산화물도 마찬가지이다.
또한, 산화물 반도체층(404b)은 제 1 산화물층(404a)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율을 많게 함으로써 더 많은 s궤도들이 겹치기 때문에 In이 Ga보다 많은 조성을 갖는 산화물은 In이 Ga와 같거나 또는 적은 조성을 갖는 산화물과 비교하여 이동도가 높다. 그러므로, 산화물 반도체층(404b)에 인듐의 함유율이 높은 산화물을 사용함으로써 높은 이동도를 실현할 수 있다.
제 1 산화물층(404a)을 In:Ga:Zn=x1:y1:z1[원자수비], 산화물 반도체층(404b)을 In:Ga:Zn=x2:y2:z2[원자수비]로 하면 y1/x1이 y2/x2보다 크게 되도록 제 1 산화물층(404a) 및 산화물 반도체층(404b)을 형성한다. 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상 크게 되도록 제 1 산화물층(404a) 및 산화물 반도체층(404b)을 형성한다. 더 바람직하게는 y1/x1이 y2/x2보다 2배 이상 크게 되도록 제 1 산화물층(404a) 및 산화물 반도체층(404b)을 형성한다. 더욱 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크게 되도록 제 1 산화물층(404a) 및 산화물 반도체층(404b)을 형성한다.
산화물 반도체층은 실질적으로 진성이다. 또한, 실질적으로 진성이라는 것은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1014/cm3 이하, 더 바람직하게는 1×1013/cm3 이하인 것을 말한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되고, 이에 따라 산소가 탈리된 격자(또는 산소가 탈리된 부분)에는 결손이 형성된다. 또한, 수소의 일부가 산소와 결합됨으로써, 캐리어인 전자가 발생한다. 이를 감안하여 산화물층의 성막 공정에 있어서 수소를 포함하는 불순물을 가능한 한 저감시킴으로써, 산화물층의 수소 농도를 저감시킬 수 있다. 또한, 수소를 가능한 한 제거하여 고순도화시킨 산화물층을 채널 형성 영역으로 함으로써, 문턱 전압의 마이너스 시프트를 억제할 수 있고, 또 트랜지스터의 소스 및 드레인에서의 누설 전류(대표적으로는 오프 전류 등)를 수yA/μm 내지 수zA/μm까지 저감시킬 수 있어 트랜지스터의 전기 특성을 향상시킬 수 있다.
산화물 반도체막이 사용된 트랜지스터가 오프 상태일 때의 드레인 전류는 실온(25℃)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하이다. 또한, 트랜지스터가 오프 상태이라는 것은 n채널형 트랜지스터의 경우 게이트 전압이 문턱 전압보다 충분히 작은 상태를 말한다. 구체적으로는 게이트 전압이 문턱 전압보다 1V 이상, 바람직하게는 2V 이상, 더 바람직하게는 3V 이상 작으면 트랜지스터는 오프 상태이다.
산화물 반도체막을 성막 시에는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스와 산소의 혼합 가스 분위기를 적절히 사용한다. 또한, 희가스와 산소의 혼합 가스 분위기를 사용하는 경우, 희가스에 대한 산소의 가스 비를 높이는 것이 바람직하다. 산화물 반도체막의 성막 시에 사용하는 타깃은 형성하는 산화물 반도체막의 조성에 맞추어 적절히 선택하면 좋다.
타깃의 일례로서 In-Ga-Zn 산화물 타깃에 대하여 이하에 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수비로 혼합하고 가압 처리를 수행한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써 다결정인 In-Ga-Zn 산화물 타깃을 제작한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들어 InOX 분말, GaOY 분말, 및 ZnOZ 분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류와 그 혼합하는 mol수비는 제작하는 타깃에 따라 적절히 변경하면 좋다.
또한, 제 1 산화물층(404a), 산화물 반도체층(404b), 제 2 산화물층(404c)을 결정성이 다른 산화물로 하여도 좋다. 즉, 단결정 산화물막, 다결정 산화물막, 비정질 산화물막 등을 적절히 조합한 막으로 하여도 좋다.
이하에서는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은 막 내의 원자 배열이 불규칙하고 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예를 들어, 크기가 1nm 이상 10nm 미만인 미결정(나노 결정이라고도 함)을 포함한다. 그러므로, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮은 특징을 갖는다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막 중 하나이며, 대부분의 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮은 특징을 갖는다. 이하에서는, CAAC-OS막에 대하여 자세히 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰한 경우 결정부들끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 그러므로, CAAC-OS막에서는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료 면에 실질적으로 평행한 방향으로부터 TEM으로 관찰(단면 TEM 관찰)하면 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막 상면의 요철이 반영된 형상을 갖고 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료 면에 실질적으로 수직인 방향으로부터 TEM으로 관찰(평면 TEM 관찰)하면 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부들간에서 금속 원자의 배열에 규칙성은 없다.
단면 TEM 관찰과 평면 TEM 관찰로부터 CAAC-OS막의 결정부가 배향성을 가짐을 알 수 있다.
CAAC-OS막을 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석하면 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의하여 해석한 경우에 31° 근방의 회절각(2θ)에서 피크가 나타날 수 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에 CAAC-OS막의 결정이 c축 배향성을 갖고 c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 56° 근방의 회절각(2θ)에서 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56° 근방에 고정시키고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)하면 (110)면과 등가인 결정 면에 귀속되는 피크가 6개 관찰된다. 이에 반하여, CAAC-OS막의 경우, 2θ를 56° 근방에 고정시키고 φ 스캔하여도 명확한 피크가 나타나지 않는다.
상술한 것으로부터 CAAC-OS막에 있어서 다른 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 갖고 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막하였을 때, 또는 가열 처리 등의 결정화 처리를 수행하였을 때 형성된다. 상술한 바와 같이 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우에는 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도는 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터 결정을 성장시킴으로써 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는 불순물이 첨가된 영역의 결정화도가 변화되어 부분적으로 결정화도가 다른 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의하여 해석한 경우 31° 근방의 회절각(2θ)에서 나타나는 피크 외에 36° 근방의 회절각(2θ)에서도 피크가 나타날 수 있다. 36° 근방의 회절각(2θ)에서 나타나는 피크는 CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되어 있음을 가리킨다. CAAC-OS막은 31° 근방의 회절각(2θ)에서 피크가 나타나고 36° 근방의 회절각(2θ)에서 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
또한, CAAC-OS막을 성막하기 위하여 이하와 같은 조건을 적용하는 것이 바람직하다.
성막 시의 기판 가열 온도를 높게 함으로써 기판 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높게 함으로써, 평판 형상의 스퍼터링 입자가 기판에 도달할 때 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다. 이 때 스퍼터링 입자가 양으로 대전됨으로써 스퍼터링 입자끼리 반발하면서 기판에 부착되기 때문에 스퍼터링 입자가 치우쳐 불균일하게 겹치는 일이 없어 두께가 균일한 CAAC-OS막을 성막할 수 있다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)의 농도를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
CAAC-OS막을 성막한 후에 가열 처리를 수행하여도 좋다. 가열 처리의 온도는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행하면 좋다. 바람직하게는, 불활성 분위기에서 가열 처리를 수행한 후에 산화성 분위기에서 가열 처리를 수행한다. 불활성 분위기에서 가열 처리를 수행함으로써 CAAC-OS막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기에서 가열 처리를 수행하는 것으로 인하여 CAAC-OS막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기에서의 가열 처리에 의하여 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리를 수행함으로써 CAAC-OS막의 결정성을 더 높일 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 CAAC-OS막의 불순물 농도를 저감시킬 수 있다.
또한, CAAC-OS막은 이하의 방법으로 형성하여도 좋다.
우선, 제 1 산화물 반도체막을 1nm 이상 10nm 미만의 두께로 성막한다. 제 1 산화물 반도체막은 스퍼터링법으로 성막한다. 구체적으로는 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고 성막 가스 내의 산소 비율은 30vol% 이상, 바람직하게는 100vol%로 하여 성막한다.
다음에, 가열 처리를 수행하여 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행하면 좋다. 바람직하게는, 불활성 분위기에서 가열 처리를 수행한 후에 산화성 분위기에서 가열 처리를 수행한다. 불활성 분위기에서 가열 처리를 수행함으로써 제 1 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기에서 가열 처리를 수행하는 것으로 인하여 제 1 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기에서의 가열 처리에 의하여 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 제 1 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감시킬 수 있다.
제 1 산화물 반도체막의 두께를 1nm 이상 10nm 미만으로 함으로써 두께가 10nm 이상인 경우에 비하여 가열 처리에 의한 결정화가 용이해진다.
다음에, 제 1 산화물 반도체막과 조성이 같은 제 2 산화물 반도체막을 10nm 이상 50nm 이하의 두께로 성막한다. 제 2 산화물 반도체막은 스퍼터링법으로 성막한다. 구체적으로는 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고 성막 가스 내의 산소 비율은 30vol% 이상, 바람직하게는 100vol%로 하여 성막한다.
다음에, 가열 처리를 수행하여 제 1 CAAC-OS막을 이용하여 제 2 산화물 반도체막을 고상 성장시켜 결정성이 높은 제 2 CAAC-OS막을 형성한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행하면 좋다. 바람직하게는, 불활성 분위기에서 가열 처리를 수행한 후에 산화성 분위기에서 가열 처리를 수행한다. 불활성 분위기에서 가열 처리를 수행함으로써 제 2 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기에서 가열 처리를 수행하는 것으로 인하여 제 2 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기에서의 가열 처리에 의하여 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 제 2 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감시킬 수 있다.
상술한 바와 같이 하여 총 두께가 10nm 이상인 CAAC-OS막을 형성할 수 있다.
또한, 채널이 형성되는 산화물 반도체층(404b)에 14족 원소의 하나인 실리콘이 포함되는 경우 산화물 반도체층(404b)의 결정성이 저하되어 CAAC-OS막의 성막이 어려워지거나 캐리어 이동도가 저하되는 등 문제가 생긴다. 그러므로, 산화물 반도체층(404b)에 포함되는 실리콘의 농도는 저감되는 것이 바람직하다. 산화물 반도체층(404b)에 포함되는 실리콘의 농도를 2.5×1021atoms/cm3 이하, 바람직하게는 4.0×1019atoms/cm3 이하로 함으로써 산화물 반도체층(404b)의 결정성이 저하되는 것을 억제할 수 있다. 또한, 실리콘의 농도를 1.4×1021atoms/cm3 이하로 함으로써 캐리어 이동도가 저하되는 것을 억제할 수 있다. 또한, 실리콘의 농도를 2.0×1019atoms/cm3 이하로 함으로써 산화물 반도체층(404b)에 포함되는 산소 결손을 저감시켜 신뢰성을 향상시킬 수 있다.
산화물 반도체층(404b)에 실리콘 등 불순물이 침입되지 않도록 하기 위하여 산화물 반도체층(404b)에 접하는 제 1 산화물층(404a) 및 제 2 산화물층(404c)은 실리콘을 주된 구성 원소로서 포함하지 않는 막으로 한다. 또한, 제 1 산화물층(404a) 및 제 2 산화물층(404c)은 하지 절연층(402) 및 게이트 절연층(408)으로부터 실리콘 등 불순물 원소가 산화물 반도체층(404b)에 침입되지 않도록 하는 보호막으로서 기능한다.
제 1 산화물층(404a) 및 제 2 산화물층(404c)에 실리콘 등 불순물이 침입된 경우 하지 절연층(402)과 제 1 산화물층(404a)의 계면 및/또는 게이트 절연층(408)과 제 2 산화물층(404c)의 계면에 실리콘의 혼입 영역이 형성될 수 있다. 이 실리콘의 혼입 영역이 산화물 반도체층(404b)에 영향을 미치지 않도록, 또 산화물 반도체층(404b)에 실리콘이 침입되지 않도록 하기 위하여 제 1 산화물층(404a) 및 제 2 산화물층(404c)의 막 두께는 충분히 두꺼운 것이 바람직하다.
실리콘이 혼입된 영역은 산화물층 내의 산소가 실리콘과 결합함으로써 산화물층의 결정성이 저하되어 산소 결손이 형성되기 쉽다. 그러므로, 산화물 반도체층(404b) 내에 포함되는 산소 결손이 실리콘의 혼입 영역에 확산되어 실리콘의 혼입 영역에서 포획(gettering)되는 경우가 있다. 도 20은 이를 모식적으로 도시한 것이다. 도 20에서 사선으로 나타낸 영역은 산화물층에 실리콘이 혼합된 영역이고 Vo는 산소 결손을 나타낸다. 또한 여기서, 산소 결손이 확산된다는 것은 산소 결손 부근에 있는 산소 원자가 산소 결손을 보전하고 이 산소 원자가 원래 존재하던 개소에 새로운 산소 결손이 형성되는 것을 말하며 외견상 산소 결손이 이동하듯 보이는 것을 의미한다.
실리콘의 혼입 영역에 포획된 산소 결손은 하지 절연층(402) 및 게이트 절연층(408)으로부터 공급된 산소와 결합한다. 따라서, 제 1 산화물층(404a) 및 제 2 산화물층(404c)의 산소 결손이 증대되는 것은 아니다.
이와 같이 산화물 반도체층(404b) 내의 산소 결손이 확산되어 실리콘의 혼입 영역에서 포획됨으로써, 하지 절연층(402) 및 게이트 절연층(408)에서 이격된 영역에 형성되어 있는 산화물 반도체층(404b)의 산소 결손을 저감시킬 수 있다.
본 실시형태에서는 기판 온도를 실온으로 하고 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 비정질 구조를 갖는 제 1 산화물층(404a)을 성막한다. 비정질 구조를 갖는 제 1 산화물층(404a)의 막 두께는 1nm 이상 50nm 이하, 바람직하게는 20nm 이상 40nm 이하로 한다. 제 1 산화물층(404a)의 막 두께를 두껍게 하면 하지 절연층(402)의 성분이 산화물 반도체층(404b)에 침입되는 것을 방지할 수 있다. 예를 들어, 하지 절연층(402)이 산화 실리콘으로 형성된 경우에는 산화물 반도체층(404b)에 실리콘이 침입되는 것을 방지할 수 있다.
또한, 산화물 반도체층(404b)을 성막할 때에는 기판 온도를 400℃로 하고 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용한다. 산화물 반도체층(404b)은 표면에 실질적으로 수직인 방향으로 c축이 배향된 결정을 포함하는 막이고, CAAC-OS막으로 하는 것이 바람직하다. 산화물 반도체층(404b)의 막 두께는 1nm 이상 40nm 이하, 바람직하게는 5nm 이상 20nm 이하로 한다. 산화물 반도체층(404b)의 성막 온도는 400℃ 이상 550℃ 이하, 바람직하게는 450℃ 이상 500℃ 이하로 한다. 다만, 이미 형성되어 있는 배선층이 견딜 수 있는 온도 범위로 성막한다.
산화물층 성막 후의 가열 처리는 감압하에서 질소 분위기하, 산소 분위기하, 또는 질소와 산소 분위기하에서 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하의 온도로 수행한다. 가열 처리에 의하여 산화물층 내의 과잉 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)한다. 그리고, 가열 처리 종료 후의 가열 온도를 유지하면서, 또는 그 가열 온도에서 서냉시키면서 같은 노에 고순도의 산소 가스 또는 초건조 에어(CRDS(공동 링다운 레이저 분광법: cavity ring down spectroscopy) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기)를 도입한다. 산소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물 배제 공정에서 동시에 감소된 산화물을 구성하는 주된 구성 원소인 산소를 공급한다.
산화물 반도체층(404b)을 형성한 후 가열 처리를 수행함으로써 산화물 반도체층(404b)의 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 할 수 있다.
가열 처리는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 행한다. 또는, 불활성 가스 분위기에서 가열한 후, 산소 분위기에서 가열하여도 좋다. 또한, 상기 불활성 분위기 및 산소 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하다. 처리 시간은 3분 내지 24시간으로 한다. 산화물층의 가열 처리는 몇 번 수행하여도 좋고 그 타이밍은 불문한다.
다음에, 산화물 반도체층(404b) 위에 소스 전극층(406a) 및 드레인 전극층(406b)이 되는 도전막을 형성한다. 도전막으로서는 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 형성할 수 있고 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주된 구성 원소로 하는 합금 재료를 사용할 수 있다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
상기 도전막을 형성한 후 에칭을 수행함으로써 소스 전극층(406a) 및 드레인 전극층(406b)을 형성할 수 있다(도 2의 (B) 참조). 또한, 소스 전극층(406a) 및 드레인 전극층(406b)을 형성하기 위하여 에칭할 때 소스 전극층(406a) 및 드레인 전극층(406b)에 끼워진 영역의 산화물 반도체층(404b)이 동시에 에칭되어 그 막 두께가 감소되는 경우가 있다. 그러므로 산화물 반도체층(404b)에서 소스 전극층 및 드레인 전극층과 중첩되지 않은 영역은 중첩된 영역에 비하여 막 두께가 얇은 경우가 있다.
이어서, 소스 전극층(406a) 및 드레인 전극층(406b) 위에 제 2 산화물층(404c)이 되는 산화물막(405)과, 게이트 절연층(408)이 되는 게이트 절연막(407)을 적층하여 형성한다(도 2의 (C) 참조).
산화물막(405)은 제 1 산화물층(404a)과 같은 재료를 사용하여 같은 방법으로 형성할 수 있다. 다만, 산화물막(405)의 막 두께는 제 1 산화물층(404a)보다 얇고 산화물 반도체층(404b)보다 두껍게 하면 좋다. 또한, 산화물막(405)은 결정 구조를 갖는 산화물 반도체층(404b)과 중첩되기 때문에 산화물 반도체층(404b)이 갖는 결정을 핵으로 결정 성장하여 결정 구조를 갖는 막이 되기 쉽다. 따라서, 제 1 산화물층(404a)과 같은 재료를 사용하여 같은 방법으로 형성하더라도 그 결정 구조는 다르고 제 2 산화물층(404c)은 결정성이 높은 막이 되는 경우가 있다. 다만, 제 2 산화물층(404c)의 결정성은 산화물 반도체층(404b)의 결정성보다 낮다. 또한, 제 2 산화물층(404c)에서 산화물 반도체층(404b)과 접하는 영역과 접하지 않은 영역에서는 결정성이 다를 수 있다.
또한, 산화물 반도체층(404b)과 제 2 산화물층(404c)이 계면에서 혼합되어 있어도 좋다. 계면이 혼합되어 있음으로써 산화물 반도체층(404b)과 제 2 산화물층(404c)의 계면 산란이 저감된다.
또한, 제 2 산화물층(404c)의 일부, 즉 소스 전극층(406a) 및 드레인 전극층(406b)과 접하고 산화물 반도체층(404b)과 접하지 않은 영역은 비정질 구조가 되기 쉽다. 제 2 산화물층(404c)의 막 두께는 1nm 이상 40nm 이하, 바람직하게는 5nm 이상 30nm 이하로 한다. 제 2 산화물층(404c)의 막 두께를 두껍게 하면 게이트 절연층(408)의 성분이 산화물 반도체층(404b)에 침입되는 것을 방지할 수 있다. 특히, 게이트 절연층에 산화 실리콘을 사용한 경우에 산화물 반도체층(404b)에 실리콘이 침입되는 것을 억제할 수 있다. 제 2 산화물층(404c)이 소스 전극층(406a) 및 드레인 전극층(406b) 위에 제공되어 있음으로써 산화물 반도체층(404b)과 소스 전극층(406a) 및 드레인 전극층(406b)과의 저항을 증대시킴이 없이 제 2 산화물층(404c)의 막 두께를 두껍게 할 수 있다.
게이트 절연층(408)은 하지 절연층(402)과 같은 재료를 사용하여 같은 방법으로 형성할 수 있다.
다음에, 게이트 절연막(407) 위에 게이트 전극층(410)을 형성한다(도 2의 (D) 참조). 게이트 전극층(410)은 소스 전극층(406a) 및 드레인 전극층(406b)과 같은 재료를 사용하여 같은 방법으로 형성할 수 있다.
게이트 전극층(410)은 소스 전극층(406a) 및 드레인 전극층(406b)과 중첩된다. 이와 같은 구조로 함으로써 드레인 전극층(406b) 근방의 고전계가 완화되어 트랜지스터(420)의 온 특성을 향상시킬 수 있다.
이어서, 마스크를 사용하여 산화물막(405) 및 게이트 절연막(407)을 선택적으로 에칭함으로써 제 2 산화물층(404c) 및 게이트 절연층(408)을 형성한다(도 3의 (A) 참조).
제 2 산화물층(404c) 및 게이트 절연층(408)의 단부는 소스 전극층(406a) 및 드레인 전극층(406b)과 중첩하고, 측면은 나중에 형성되는 산화물 절연층(412)과 접한다. 제 2 산화물층(404c) 및 게이트 절연층(408)의 일부가 에칭되어 제거되어 있음으로써 산화물 절연층(412)으로부터 방출되는 산소를 제 2 산화물층(404c) 또는 게이트 절연층(408), 또는 양쪽 모두를 통하여 산화물 반도체층(404b)에 공급할 수 있다.
또한, 제 2 산화물층(404c) 및 게이트 절연층(408)의 에칭은 게이트 전극층(410)을 형성하기 전에 수행하여도 좋다. 또한, 여기서 사용하는 에칭 마스크로서 제 1 산화물층(404a) 및 산화물 반도체층(404b)의 에칭에 사용한 마스크를 전용하여도 좋다. 이와 같이 마스크를 전용하여 마스크 수를 삭감할 수 있다.
이어서, 게이트 전극층(410) 위에 산화물 절연층(412)을 형성한다. 산화물 절연층(412)은 하지 절연층(402)과 같은 재료를 사용하여 같은 방법으로 형성할 수 있다. 산화물 절연층(412)으로서는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막 등의 산화물 절연층 또는 질소를 포함한 산화물 절연층을 사용하면 좋다. 산화물 절연층(412)은 산화물 반도체층(404b)에 산소를 공급할 수 있도록 산소를 과잉으로 포함하는 막이 되도록 형성하는 것이 바람직하다.
또한, 산소를 공급할 수 있는 막으로서 하지 절연층(402)과 마찬가지로 플라즈마 CVD 장치를 사용하여 진공 배기된 조건 하에서 높은 파워 밀도의 고주파 전력으로 성막하여 산소를 과잉으로 포함하며 산소를 방출하기 쉬운 막으로 하는 것이 바람직하다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등으로 산화물 절연층(412)에 산소를 첨가하여도 좋다. 산소를 첨가함으로써 산화물 절연층(412)에 산소를 과잉으로 포함시켜 산화물 절연층(412)으로부터 산화물 반도체층(404b)에 산소가 공급되게 할 수 있다.
산화물 절연층(412)을 형성한 후, 가열 처리를 수행한다. 산화물 반도체층(404b)은 형성된 후에 에칭되거나 또는 플라즈마에 노출되어 대미지를 받음으로써 생긴 산소 결손을 포함한다. 그러므로, 여기서 가열 처리를 수행하여 산화물 반도체층(404b)에 산소를 공급함으로써 산소 결손을 저감시켜 산화물 반도체층(404b)이 성막 후에 받은 대미지를 회복시킨다. 이 가열 처리의 온도는 대표적으로는 200℃ 이상 450℃ 이하로 한다. 이 가열 처리에 의하여 산화물 절연층(412)에 포함되는 산소를 방출시킬 수 있다.
가열 처리는 예를 들어, 질소와 산소의 혼합 분위기에서 350℃로 1시간 동안 수행한다. 산화물 반도체층(404b)에 포함되는 수소 원자 및 산소 원자가 가열 처리에 의하여 산화물 반도체층(404b)으로부터 탈리된다. 산화물 반도체층(404b)에서 산소 원자가 탈리된 위치는 산소 결손이 되지만, 산화물 절연층에 포함되는 화학량론적 조성을 만족시키는 산소보다 많은 산소 원자가 산소 결손의 위치로 이동하여 산소 결손을 보전한다.
이와 같이 산화물 절연층(412)을 형성한 후에 가열 처리를 수행함으로써 산화물 반도체층(404b)으로부터 질소, 수소, 또는 물이 탈리되어 막 내의 질소, 수소, 또는 물의 함유율을 약 10분의 1 정도까지 저감시킬 수 있다.
산화물 절연층(412) 위에 절연층(414)을 형성한다. 절연층(414)으로서는 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 포함하는 막을 사용하면 좋다. 절연층(414)에 의하여, 산화물 반도체층(404b)에 반도체 장치 상부로부터 불순물이 침입되는 것, 또는 산화물 반도체층(404b) 및 산화물 절연층(412)에 포함되는 산소가 반도체 장치 상부로 탈리되는 것을 억제할 수 있다.
상술한 공정으로 반도체 장치를 제작할 수 있다(도 3의 (B) 참조).
본 실시형태에 기재된 반도체 장치는 채널이 되는 산화물 반도체층과 하지 절연층 사이에 제 1 산화물층, 상기 산화물 반도체층과 게이트 절연층 사이에 제 2 산화물층이 각각 형성되어 있고, 하지 절연층 및 게이트 절연층으로부터 산화물 반도체층에 실리콘 등 불순물 원소가 침입되는 것이 억제되어 있으며, 트랜지스터의 특성 변동이 저감되어 있는 신뢰성이 높은 반도체 장치를 실현할 수 있다.
산화물 반도체층(404b)에 접하여 소스 전극층(406a) 및 드레인 전극층(406b)이 형성되고, 소스 전극층(406a) 및 드레인 전극층(406b) 위에 제 2 산화물층(404c)이 형성되어 있음으로써 산화물 반도체층(404b)과 소스 전극층(406a) 및 드레인 전극층(406b)과의 콘택트 저항을 저하시킴이 없이 제 1 산화물층 및 제 2 산화물층의 막 두께를 두껍게 할 수 있다. 제 1 산화물층 및 제 2 산화물층의 막 두께를 두껍게 함으로써 산화물 반도체층에 불순물이 침입되는 것을 억제할 수 있어 트랜지스터의 특성을 안정화시킬 수 있다.
또한, 산화물막(405)과 게이트 절연막(407)이 선택적으로 에칭되어 제 2 산화물층(404c) 및 게이트 절연층(408)이 형성되어 있음으로써 제 2 산화물층(404c) 및 게이트 절연층(408) 위에 제공된 산화물 절연층(412)으로부터 산화물 반도체층(404b)에 산소를 공급할 수 있다. 산화물 반도체층(404b)에 산소를 공급하여 산소 결손을 보전함으로써 트랜지스터 특성을 안정화시켜 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태에 기재된 트랜지스터의 구조는 상술한 구조에 한정되지 않는다. 예를 들어, 도 4의 (A)에 도시된 트랜지스터(430)와 같이 제 1 산화물층(404a)과 산화물 반도체층(404b)의 형상이 달라도 좋다. 트랜지스터(430)에서는 제 1 산화물층(404a)이, 산화물 반도체층(404b)이 제공되지 않은 영역에서 소스 전극층(406a) 및 드레인 전극층(406b)과 접한다. 이와 같은 구성으로 함으로써 소스 전극층(406a) 및 드레인 전극층(406b)의 단차 피복성을 저하시킴이 없이 제 1 산화물층(404a)의 막 두께를 두껍게 할 수 있고 산화물 반도체층(404b)에 불순물 원소가 침입되는 것을 억제할 수 있다.
또한, 도 4의 (B)에 도시된 트랜지스터(440)와 같이 소스 전극층(406a) 및 드레인 전극층(406b)의 게이트 전극층(410)과 중첩되는 주연(周緣)부를 계단 형상으로 형성하여도 좋다. 계단 형상의 주연부는 여러 번의 에칭(레지스트마스크의 후퇴(축소)를 수반하는 에칭과 후퇴된 레지스트마스크를 사용한 에칭)을 수행하여 형성할 수 있다. 소스 전극층(406a) 및 드레인 전극층(406b)의 주연부가 계단 형상을 가짐으로써 제 2 산화물층(404c)의 단차 피복성을 향상시킬 수 있다.
또한, 도 4의 (C)에 도시된 트랜지스터(450)와 같이 소스 전극층 및 드레인 전극층이 2층 구조를 가져도 좋다. 도 4의 (C)에 도시된 트랜지스터(450)는 채널 길이를 결정하는 제 1 소스 전극층(416a) 및 제 1 드레인 전극층(416b)과, 제 1 소스 전극층(416a) 및 제 1 드레인 전극층(416b) 위에 형성되며 소스 전극층 및 드레인 전극층 전체의 저항을 저감시키기 위한 제 2 소스 전극층(418a) 및 제 2 드레인 전극층(418b)을 갖는다.
제 1 소스 전극층(416a)과 제 1 드레인 전극층(416b) 사이의 길이는 트랜지스터(450)의 채널 길이이다. 트랜지스터(450)의 채널 길이를 50nm 미만, 바람직하게는 30nm 미만 정도로 하는 경우에는 전자 빔을 사용하여 레지스트를 노광하여 현상한 마스크 등을 에칭 마스크로서 사용하는 것이 바람직하다. 이 때 전자 빔의 조사가 가능한 전자 빔 묘화 장치에서 최소 빔 직경을 2nm 이하로 하여 조사하는 것이 바람직하다.
다만, 전자 빔으로 형성할 수 있는 마스크는 얇기 때문에 마스크가 되는 레지스트의 피복성을 고려하여 제 1 소스 전극층(416a) 및 제 1 드레인 전극층(416b)의 막 두께를 얇게 하는 것이 바람직하다. 그러나, 제 1 소스 전극층(416a) 및 제 1 드레인 전극층(416b)의 막 두께를 얇게 하면 저항이 높아진다. 그래서, 저항을 저감시키기 위하여, 제 2 소스 전극층(418a) 및 제 2 드레인 전극층(418b)을 두껍게 형성하는 것이 바람직하다.
또한, 도 5에 도시된 바와 같이 제 1 산화물층(404a) 위에 접하도록 소스 전극층(406a) 및 드레인 전극층(406b)을 형성하고, 소스 전극층(406a) 및 드레인 전극층(406b) 위에 접하도록 산화물 반도체층(404b)을 형성하는 구성으로 하여도 좋다. 산화물 반도체층(404b) 위에는 제 2 산화물층(404c) 및 게이트 절연층(408)이 적층되어 형성된다.
도 5의 (A)에 도시된 트랜지스터(460)는 제 1 산화물층(404a) 위에 접하여 소스 전극층(406a) 및 드레인 전극층(406b)이 제공되어 있다. 소스 전극층(406a) 및 드레인 전극층(406b) 위의 산화물 반도체층(404b), 제 2 산화물층(404c), 및 게이트 절연층(408)은 같은 마스크를 사용하여 에칭되어 있다. 또한, 산화물 반도체층(404b) 위에 제 2 산화물층(404c)이 제공된 상태에서 에칭을 수행함으로써, 산화물 반도체층(404b) 표면이 에칭으로 인한 대미지를 받지 않아 특성이 안정된 반도체 장치로 할 수 있다.
도 5의 (B)에 도시된 트랜지스터(470)는 도 4의 (B)에 도시된 트랜지스터(440)와 마찬가지로, 소스 전극층(406a) 및 드레인 전극층(406b)이 계단 형상의 주연부를 갖는다. 이와 같은 형상으로 함으로써 산화물 반도체층(404b), 제 2 산화물층(404c), 및 게이트 절연층(408)의 피복성이 향상된다.
본 실시형태에 기재된 트랜지스터는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과는 다른 반도체 장치에 대하여 설명한다. 또한, 실시형태 1과 같은 개소에 대해서는 같은 부호를 붙여 자세한 설명을 생략한다. 도 6은 본 실시형태의 반도체 장치를 도시한 것이다. 도 6의 (B)는 본 실시형태의 반도체 장치의 상면도이고, 도 6의 (A)는 도 6의 (B)를 일점 쇄선 C-D에서 절단한 단면도이다.
또한, 도 6의 (A)에 도시된 트랜지스터(520)는 기판(400) 위의 하지 절연층(402)과, 하지 절연층(402) 위의 제 1 산화물층(404a) 및 산화물 반도체층(404b)과, 제 1 산화물층(404a) 및 산화물 반도체층(404b) 위의 소스 전극층(406a) 및 드레인 전극층(406b)과, 소스 전극층(406a) 및 드레인 전극층(406b) 위의 제 2 산화물층(404c)과, 제 2 산화물층(404c) 위의 게이트 절연층(408)과, 게이트 절연층(408) 위의 게이트 전극층(410)과, 소스 전극층(406a), 드레인 전극층(406b), 제 2 산화물층(404c), 게이트 절연층(408), 및 게이트 전극층(410) 위의 산화물 절연층(412)과, 산화물 절연층(412) 위의 절연층(414)을 갖는다.
제 2 산화물층(404c)의 상단부는 게이트 절연층(408)의 하단부와 일치되고 게이트 절연층(408)의 상단부는 게이트 전극층(410)의 하단부와 일치된다. 이와 같은 구성은 게이트 전극층(410)을 마스크로서 이용하여 게이트 절연층(408) 및 제 2 산화물층(404c)을 에칭함으로써 형성할 수 있다. 게이트 전극층(410)을 마스크로서 이용함으로써 마스크 수를 저감시킬 수 있다.
또한, 여기서 '일치'란, 엄밀한 일치를 말하는 것이 아니며 동일한 마스크를 사용한 에칭으로 얻어진 형상들의 일치의 정도를 그 범주에 포함한다. 그러므로, 제 2 산화물층(404c) 상단부가 게이트 절연층(408) 하단부보다 돌출되어 있거나 또는 후퇴되어 있는 경우, 또 게이트 절연층(408) 상단부가 게이트 전극층(410) 하단부보다 돌출되어 있거나 또는 후퇴되어 있는 경우도 있다.
또한, 본 실시형태에 기재된 트랜지스터의 구조는 이에 한정되지 않는다. 예를 들어, 도 7의 (A)에 도시된 트랜지스터(530)와 같이, 도 4의 (B)에 도시된 트랜지스터(440)처럼 소스 전극층(406a) 및 드레인 전극층(406b)의 게이트 전극층(410)과 중첩되는 주연부를 계단 형상으로 형성하여도 좋다.
도 7의 (B)에 도시된 트랜지스터(540)와 같이 도 4의 (C)에 도시된 트랜지스터(450)처럼 소스 전극층 및 드레인 전극층을 2층 구조로 하여도 좋다.
또한, 도 7의 (C)에 도시된 트랜지스터(550)와 같이 게이트 전극층(410) 측면에 접하여 측벽 절연층(413)이 형성되어 있어도 좋다.
트랜지스터(550)는 기판(400) 위의 하지 절연층(402)과, 하지 절연층(402) 위의 제 1 산화물층(404a)과 산화물 반도체층(404b)의 적층과, 제 1 산화물층(404a) 및 산화물 반도체층(404b) 위의 소스 전극층(406a) 및 드레인 전극층(406b)과, 소스 전극층(406a) 및 드레인 전극층(406b) 위의 제 2 산화물층(404c)과, 제 2 산화물층(404c) 위의 게이트 절연층(408)과, 게이트 절연층(408) 위의 게이트 전극층(410)과, 게이트 전극층(410) 측면을 덮는 측벽 절연층(413)과, 소스 전극층(406a), 드레인 전극층(406b), 게이트 전극층(410), 및 측벽 절연층(413) 위의 산화물 절연층(412)과, 산화물 절연층(412) 위의 절연층(414)을 갖는다.
측벽 절연층(413) 하단부는 게이트 절연층(408) 상단부와 일치되고, 게이트 절연층(408) 하단부는 제 2 산화물층(404c) 상단부와 일치된다. 이와 같은 구조는 측벽 절연층(413) 및 게이트 전극층(410)을 마스크로서 이용하여 게이트 절연층(408) 및 제 2 산화물층(404c)을 에칭함으로써 형성할 수 있다. 또한, 여기서 '일치'란, 엄밀한 일치를 말하는 것이 아니며 동일한 마스크를 사용한 에칭으로 얻어진 형상들의 일치의 정도를 그 범주에 포함한다. 그러므로, 제 2 산화물층(404c) 상단부가 게이트 절연층(408) 하단부보다 돌출되어 있거나 또는 후퇴되어 있는 경우, 또 게이트 절연층(408) 상단부가 측벽 절연층(413) 하단부보다 돌출되어 있거나 또는 후퇴되어 있는 경우 등도 있다.
측벽 절연층(413)을 제공함으로써 소스 전극층(406a) 및 드레인 전극층(406b)과 게이트 전극층(410)과의 절연성을 높일 수 있다.
여기서, 트랜지스터(550)의 제작 방법에 대하여 설명한다. 또한, 실시형태 1과 같은 개소에 대해서는 생략한다.
트랜지스터(550)는 게이트 전극층(410)을 형성하는 단계까지는 실시형태 1에 기재된 트랜지스터(420)와 같은 방법으로 제작할 수 있다. 도 8의 (A)는 도 2의 (D)에 대응한다. 그래서, 도 8의 (A)에 도시된 구조의 제작 방법에 대해서는 실시형태 1의 기재를 참조하면 좋다.
도 8의 (A)에 도시된 트랜지스터는 기판(400) 위의 하지 절연층(402)과, 하지 절연층(402) 위의 제 1 산화물층(404a)과 산화물 반도체층(404b)의 적층과, 산화물 반도체층(404b) 위의 소스 전극층(406a) 및 드레인 전극층(406b)과, 소스 전극층(406a) 및 드레인 전극층(406b) 위의 산화물막(405)과, 산화물막(405) 위의 게이트 절연막(407)과, 게이트 절연막(407) 위의 게이트 전극층(410)을 갖는다.
게이트 전극층(410) 위에 측벽 절연층(413)이 되는 절연막(411)을 형성한다(도 8의 (B) 참조). 절연막(411)은 실시형태 1에 기재된 산화물 절연층(412)과 같은 재료를 사용하여 같은 방법으로 형성하면 좋다. 이어서, 절연막(411)을 이방성 에칭함으로써 측벽 절연층(413)을 형성한다(도 8의 (C) 참조).
다음에, 측벽 절연층(413) 및 게이트 전극층(410)을 마스크로서 이용하여 산화물막(405) 및 게이트 절연막(407)을 선택적으로 에칭함으로써 제 2 산화물층(404c) 및 게이트 절연층(408)을 형성한다(도 9의 (A) 참조).
여기서, 제 2 산화물층(404c) 및 게이트 절연층(408)을 형성하기 위하여 에칭할 때 소스 전극층(406a) 및 드레인 전극층(406b)이 같이 에칭되는 경우가 있다. 또한, 소스 전극층(406a) 및 드레인 전극층(406b)이 에칭될 때 에칭에 의하여 이들 층에서 제거된 금속이 제 2 산화물층(404c) 및 게이트 절연층(408)의 측면에 부착되는 경우가 있다. 이 경우 제 2 산화물층(404c) 및 게이트 절연층(408)의 측면에 부착된 금속을 통하여 게이트 전극층(410)과 소스 전극층(406a) 및 드레인 전극층(406b)이 도통될 수 있다.
그러므로, 측벽 절연층(413)을 제공함으로써, 소스 전극층(406a) 및 드레인 전극층(406b)이 에칭되어 제 2 산화물층(404c) 및 게이트 절연층(408)의 측면에 금속이 부착되어도 게이트 전극층(410)과 소스 전극층(406a) 및 드레인 전극층(406b)이 도통되는 것을 억제할 수 있다.
이어서, 소스 전극층(406a), 드레인 전극층(406b), 제 2 산화물층(404c), 게이트 절연층(408), 게이트 전극층(410), 및 측벽 절연층(413) 위에 산화물 절연층(412) 및 절연층(414)을 적층하여 형성한다(도 9의 (B) 참조). 산화물 절연층(412) 및 절연층(414)은 실시형태 1과 같은 재료를 사용하여 같은 방법으로 형성할 수 있다.
또한, 본 실시형태에 기재된 트랜지스터는 상술한 구성에 한정되지 않고 도 10에 도시된 트랜지스터와 같이 제 1 산화물층(404a) 위에 접하도록 소스 전극층(406a) 및 드레인 전극층(406b)을 형성하고, 소스 전극층(406a) 및 드레인 전극층(406b) 위에 접하도록 산화물 반도체층(404b)을 형성하는 구성으로 하여도 좋다. 산화물 반도체층(404b) 위에는 제 2 산화물층(404c) 및 게이트 절연층(408)이 적층되어 형성된다.
도 10의 (A)에 도시된 트랜지스터(560)는 도 5의 (A)에 도시된 트랜지스터(460)와 마찬가지로, 제 1 산화물층(404a)이 에칭되지 않고 소스 전극층(406a) 및 드레인 전극층(406b) 아래에 있고, 게이트 전극층(410)을 마스크로서 이용하여 산화물 반도체층(404b), 제 2 산화물층(404c), 및 게이트 절연층(408)이 에칭되어 있다.
도 10의 (B)에 도시된 트랜지스터(570)는 도 5의 (B)에 도시된 트랜지스터(470)와 마찬가지로, 소스 전극층(406a) 및 드레인 전극층(406b)의 게이트 전극층(410)과 중첩되는 주연부가 계단 형상으로 형성되어 있고, 게이트 전극층(410)을 마스크로서 이용하여 산화물 반도체층(404b), 제 2 산화물층(404c), 및 게이트 절연층(408)이 에칭되어 있다.
본 실시형태에 기재된 반도체 장치는 채널이 형성되는 산화물 반도체층과 하지 절연층 사이에 제 1 산화물층, 상기 산화물 반도체층과 게이트 절연층 사이에 제 2 산화물층이 각각 형성되어 있고, 하지 절연층 및 게이트 절연층으로부터 산화물 반도체층에 실리콘 등 불순물 원소가 침입되는 것이 억제되어 있으며, 트랜지스터의 특성 변동이 억제되어 있다.
산화물 반도체층(404b)에 접하여 소스 전극층(406a) 및 드레인 전극층(406b)이 형성되고, 소스 전극층(406a) 및 드레인 전극층(406b) 위에 제 2 산화물층(404c)을 형성함으로써 산화물 반도체층(404b)과 소스 전극층(406a) 및 드레인 전극층(406b)과의 콘택트 저항을 저하시킴이 없이 제 1 산화물층 및 제 2 산화물층의 막 두께를 두껍게 할 수 있다. 제 1 산화물층 및 제 2 산화물층의 막 두께를 두껍게 함으로써 산화물 반도체층에 불순물이 침입되는 것을 억제할 수 있어 트랜지스터의 특성을 안정화시킬 수 있다.
또한, 제 2 산화물층(404c) 및 게이트 절연층(408)이 선택적으로 에칭되어 제거되어 있음으로써 제 2 산화물층(404c) 및 게이트 절연층(408) 위에 제공된 산화물 절연층(412)으로부터 산화물 반도체층(404b)에 산소를 공급할 수 있다.
제 2 산화물층(404c) 및 게이트 절연층(408)을 에칭하는 데 게이트 전극층(410) 및 측벽 절연층(413)을 마스크로서 이용함으로써 마스크 수를 저감시킬 수 있다.
또한, 게이트 전극층(410) 측면에 접하도록 측벽 절연층(413)을 형성함으로써 소스 전극층(406a) 및 드레인 전극층(406b)과 게이트 전극층(410)이 도통되는 것을 억제하여 트랜지스터의 신뢰성을 높일 수 있다.
본 실시형태에 기재된 트랜지스터는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
도 11의 (A)는 반도체 장치의 일례로서 논리 회로인 NOR형 회로의 회로도의 일례를 도시한 것이다. 도 11의 (B)는 NAND형 회로의 회로도이다.
도 11의 (A)에 도시된 NOR형 회로에서, p채널형 트랜지스터인 트랜지스터(801) 및 트랜지스터(802)는 채널 형성 영역에 단결정 실리콘 기판이 사용된 트랜지스터이고, n채널형 트랜지스터인 트랜지스터(803) 및 트랜지스터(804)는 실시형태 1 및 실시형태 2에 기재된 트랜지스터와 같은 구조를 갖는, 채널 형성 영역에 산화물 반도체막이 사용된 트랜지스터이다.
또한, 도 11의 (A)에 도시된 NOR형 회로에서, 트랜지스터(803) 및 트랜지스터(804)는 산화물 반도체막을 개재(介在)하여 게이트 전극층과 중첩되는 위치에 트랜지스터의 전기적 특성을 제어하는 도전층이 제공되어 있어도 좋다. 이 도전층의 전위를 제어하여 예를 들어 GND로 함으로써 트랜지스터(803) 및 트랜지스터(804)의 문턱 전압을 더 증가시켜 노멀리 오프의 트랜지스터로 할 수 있다.
또한, 도 11의 (B)에 도시된 NAND형 회로에서, n채널형 트랜지스터인 트랜지스터(812) 및 트랜지스터(813)는 실시형태 1 및 실시형태 2에 기재된 트랜지스터와 같은 구조를 갖는, 채널 형성 영역에 산화물 반도체막이 사용된 트랜지스터이다.
또한, 도 11의 (B)에 도시된 NAND형 회로에서, 트랜지스터(812) 및 트랜지스터(813)는 산화물 반도체막을 개재하여 게이트 전극층과 중첩되는 위치에 트랜지스터의 전기적 특성을 제어하는 도전층이 제공되어 있어도 좋다. 이 도전층의 전위를 제어하여 예를 들어 GND로 함으로써 트랜지스터(812) 및 트랜지스터(813)의 문턱 전압을 더 증가시켜 노멀리 오프의 트랜지스터로 할 수 있다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 포함하고 오프 전류가 매우 작은 트랜지스터를 적용함으로써 소비 전력을 충분히 저감시킬 수 있다.
또한, 실시형태 1 및 실시형태 2에 기재된 트랜지스터를 사용함으로써 고속 동작이 가능하고 신뢰성이 높으며, 안정된 특성을 나타내는 NOR형 회로와 NAND형 회로를 제공할 수 있다.
본 실시형태에 기재된 반도체 장치는 다른 실시형태에 기재된 반도체 장치와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 및 실시형태 2에 기재된 트랜지스터를 포함하고 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있으며 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도면을 사용하여 설명한다.
도 12의 (A)는 본 실시형태의 반도체 장치를 도시한 회로도이다.
도 12의 (A)에 도시된 트랜지스터(260)는 실리콘에 채널이 형성되어 있고 고속 구동이 용이하다. 또한, 트랜지스터(262)로서는 실시형태 1 및 실시형태 2에 기재된 트랜지스터를 적용할 수 있고 그 특성 때문에 장시간의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 하여 설명하지만, 본 실시형태에 기재된 반도체 장치에 사용하는 트랜지스터로서 p채널형 트랜지스터를 사용할 수도 있다.
도 12의 (A)에서, 제 1 배선(1st Line)과 트랜지스터(260)의 소스 전극층은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(260)의 드레인 전극층은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(260)의 게이트 전극층과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 다른 쪽은 용량 소자(264)의 한쪽 전극과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(264)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 12의 (A)에 도시된 반도체 장치에서는, 트랜지스터(260)의 게이트 전극층의 전위가 유지될 수 있는 특징을 살려 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 설정하여 트랜지스터(262)를 온 상태로 한다. 이에 의하여, 제 3 배선의 전위가 트랜지스터(260)의 게이트 전극층 및 용량 소자(264)에 공급된다. 즉, 트랜지스터(260)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기서는, 2개의 다른 전위 레벨을 공급하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 이 후, 제 4 배선의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 설정하여 트랜지스터(262)를 오프 상태로 함으로써, 트랜지스터(260)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(262)의 오프 전류는 매우 작기 때문에 트랜지스터(260)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)가 공급되고 있는 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면 트랜지스터(260)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위가 달라진다. 일반적으로, 트랜지스터(260)를 n채널형으로 하면, 트랜지스터(260)의 게이트 전극층에 High 레벨 전하가 공급되는 경우의 겉보기 문턱 전압(Vth_H)은, 트랜지스터(260)의 게이트 전극층에 Low 레벨 전하가 공급되는 경우의 겉보기 문턱 전압(Vth_L)보다 낮게 되기 때문이다. 여기서, 겉보기 문턱 전압이란, 트랜지스터(260)를 '온 상태'로 하는 데 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써 트랜지스터(260)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서 High 레벨 전하가 공급되는 경우, 제 5 배선의 전위가 V0(>Vth_H)가 되면 트랜지스터(260)는 '온 상태'가 된다. Low 레벨 전하가 공급되는 경우, 제 5 배선의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(260)는 '오프 상태'를 유지한다. 따라서, 제 2 배선의 전위에 따라, 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형태로 배치하여 사용하는 경우에는 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 정보를 판독하지 않는 경우에는 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 '오프 상태'가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 '온 상태'가 되는 전위, 즉 Vth_L보다 큰 전위를 제 5 배선에 공급하면 좋다.
도 12의 (B)는 기억 장치의 구조의 다른 일 형태의 예를 도시한 것이다. 도 12의 (B)는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 12의 (C)는 반도체 장치의 일례를 도시한 개념도이다. 이하에서는 우선, 도 12의 (B)에 도시된 반도체 장치에 대하여 설명하고 이어서 도 12의 (C)에 도시된 반도체 장치에 대하여 설명한다.
도 12의 (B)에 도시된 반도체 장치에서 비트선 BL과 트랜지스터(262)의 소스 전극 및 드레인 전극 중 한쪽은 전기적으로 접속되고, 워드선 WL과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속되고, 트랜지스터(262)의 소스 전극 및 드레인 전극 중 다른 쪽과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체가 사용된 트랜지스터(262)는 오프 전류가 매우 낮은 특징을 갖는다. 그러므로, 트랜지스터(262)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)가 매우 장시간에 걸쳐 유지될 수 있다.
다음에, 도 12의 (B)에 도시된 반도체 장치(메모리 셀(250))에 정보의 기록 및 유지를 수행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 설정하여 트랜지스터(262)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). 이 후, 워드선 WL의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 설정하여 트랜지스터(262)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(262)의 오프 전류는 매우 작기 때문에 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자에 축적된 전하)는 장시간에 걸쳐 유지될 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(262)가 온 상태가 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통되어, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 이 결과, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 달라진다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서, 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 취하는 것으로 하면, 전위 V1을 유지하고 있는 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하고 있는 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이 도 12의 (B)에 도시된 반도체 장치는 트랜지스터(262)의 오프 전류가 매우 작은 특징을 갖기 때문에, 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지될 수 있다. 즉, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우에도 기억된 내용을 장기간에 걸쳐 유지할 수 있다.
다음에, 도 12의 (C)에 도시된 반도체 장치에 대하여 설명한다.
도 12의 (C)에 도시된 반도체 장치는 상부에 기억 회로로서 도 12의 (B)에 도시된 메모리 셀(250)을 복수로 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 하부에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키는 데 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 12의 (C)에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 바로 아래에 제공할 수 있어 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공되는 트랜지스터에는 트랜지스터(262)의 반도체 재료와 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료가 사용된 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
또한, 도 12의 (C)에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예로서 도시하였지만, 적층시키는 메모리 셀 어레이의 개수는 이에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층시키는 구성으로 하여도 좋다.
트랜지스터(262)로서 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적용함으로써, 장기간에 걸쳐 기억 내용이 유지될 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 낮은 반도체 기억 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
또한, 본 실시형태의 반도체 장치로서 실시형태 1 및 실시형태 2에 기재된, 산화물 반도체층이 적층되어 있고 채널 형성 영역이 되는 산화물 반도체층이 산화물 반도체 적층의 표면에서 떨어져 있는 트랜지스터를 적용함으로써 신뢰성이 높고 안정된 전기 특성을 나타내는 반도체 장치로 할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 전자 기기에 응용한 경우의 예를 도 13 내지 도 16을 사용하여 설명한다.
도 13은 전자 기기의 블록도이다. 도 13에 도시된 전자 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되지만, 이 부분에 상술한 실시형태에 기재된 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸쳐 기억 내용이 유지될 수 있으며, 소비 전력을 충분히 저감된 신뢰성이 높은 전자 기기를 제공할 수 있다.
도 14는 디스플레이의 메모리 회로(950)에 상술한 실시형태에 기재된 반도체 장치를 사용한 예를 도시한 것이다. 도 14에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로에는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독 및 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시가 수행되는 디스플레이(957)가 접속되어 있다.
우선, 어떠한 화상 데이터가 애플리케이션 프로세서(도시되어 있지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고, 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않는 경우, 기억 화상 데이터 A는 보통 30Hz 내지 60Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여 디스플레이 컨트롤러(956)에 의하여 판독된다.
다음에, 예를 들어 사용자가 화면을 재기록하는 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독되고 있다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되면, 디스플레이(957)의 다음 프레임으로부터 기억 화상 데이터 B가 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어 표시된다. 이 판독은 또 다른 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
상술한 바와 같이 메모리(952) 및 메모리(953)는 화상 데이터의 기록과 화상 데이터의 판독을 교대로 수행함으로써 디스플레이(957)의 표시를 수행한다. 또한, 메모리(952) 및 메모리(953)로서 각각 별개의 메모리를 사용할 필요는 없고 하나의 메모리를 분할하여 사용하여도 좋다. 상술한 실시형태에 기재된 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸쳐 기억 내용이 유지될 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다. 또한, 외부로부터 물, 수소 등의 혼입의 영향을 받기 어려운 신뢰성이 높은 반도체 장치로 할 수 있다.
도 15는 전자 서적의 블록도이다. 도 15에 도시된 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성되어 있다.
여기서는, 도 15에 도시된 메모리 회로(1007)에 상술한 실시형태에 기재된 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어, 사용자가 하이라이트 기능을 사용할 때 메모리 회로(1007)는 사용자가 지정한 개소의 정보를 기억하고 유지한다. 또한, 하이라이트 기능이란, 사용자가 전자 서적을 읽고 있을 때 특정 개소를 마킹, 예를 들어 표시의 색을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등의 마킹을 하여 주위와 구별하는 기능을 말한다. 메모리 회로(1007)는 단기적인 정보 기억에 사용하고, 장기적인 정보 저장에는 플래시 메모리(1004)에 메모리 회로(1007)가 유지한 데이터를 복사하여 저장하여도 좋다. 이러한 경우에도, 상술한 실시형태에 기재된 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸쳐 기억 내용이 유지될 수 있으며, 소비 전력을 충분히 저감시킬 수 있다. 또한, 외부로부터 물, 수소 등의 혼입의 영향을 받기 어려운 신뢰성이 높은 반도체 장치로 할 수 있다.
도 16은 전자 기기의 구체적인 예를 도시한 것이다. 도 16의 (A) 및 (B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 16의 (A)는 펼친 상태를 도시한 것이고 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 여밈부(9033), 조작 스위치(9038)를 갖는다.
상술한 실시형태에 기재된 반도체 장치를 표시부(9631a) 및 표시부(9631b)에 사용함으로써 신뢰성이 높은 태블릿형 단말로 할 수 있다. 또한, 본 실시형태에 기재된 기억 장치를 본 실시형태의 반도체 장치에 적용하여도 좋다.
표시부(9631a)는 그 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 접촉함으로써 데이터를 입력할 수 있다. 또한, 도면에서는 일례로서 표시부(9631a)의 절반 영역이 표시만 하는 기능을 갖고 나머지 절반 영역이 터치 패널 기능을 갖는 구성을 도시하였지만, 이에 한정되지 않는다. 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한 표시부(9631b)도 표시부(9631a)와 마찬가지로 그 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시된 위치를 손가락이나 스타일러스 등으로 접촉함으로써 표시부(9631b)에 키보드 버튼을 표시시킬 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 동시에 터치 입력할 수도 있다.
또한 표시 모드 전환 스위치(9034)로 세로 표시 또는 가로 표시 등 표시의 방향을 전환할 수 있고, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장된 광 센서로 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라 자이로, 가속도 센서 등 기울기를 검출하는 센서 등의 다른 검출 장치를 내장하여도 좋다.
또한, 도 16의 (A)에는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만 특별히 한정되지 않고, 한쪽 표시부의 크기와 다른 쪽 표시부의 크기가 달라도 좋고 표시의 품질이 달라도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세의 표시가 가능한 표시 패널로 하여도 좋다.
도 16의 (B)는 접은 상태를 도시한 것이고 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 16의 (B)에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿형 단말은 반으로 접을 수 있기 때문에 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있어 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
또한, 이 외에도 도 16의 (A) 및 (B)에 도시된 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 터치 입력에 의하여 조작 또는 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 실시예 시료로서 도 7의 (A)에 도시된 트랜지스터(530)와 같은 구성을 갖는 트랜지스터를 제작하고 그 단면 형상을 조사하였다.
우선, 실시예 시료의 제작 방법에 대하여 기재한다.
우선, 실리콘 기판 위에 하지 절연막이 되는 막 두께 300nm의 산화 실리콘막을 형성하였다. 산화 실리콘막은 아르곤과 산소(아르곤:산소=25sccm:25sccm) 혼합 분위기하에서 압력 0.4Pa, 전원 전력(전원 출력) 5.0kW, 실리콘 기판과 타깃 사이의 거리 60mm, 기판 온도 100℃라는 조건으로 스퍼터링법에 의하여 성막하였다.
산화 실리콘막 표면을 연마 처리한 후, 막 두께 20nm의 제 1 산화물막과 막 두께 10nm의 산화물 반도체막을 적층하여 형성하였다. 제 1 산화물막은 아르곤과 산소(아르곤:산소=30sccm:15sccm) 혼합 분위기하에서 압력 0.4Pa, 전원 전력 0.5kW, 타깃과 기판 사이의 거리 60mm, 기판 온도 200℃라는 조건으로, In:Ga:Zn=1:3:2(원자수비)의 산화물 타깃을 사용한 스퍼터링법에 의하여 성막하고, 산화물 반도체막은 아르곤과 산소(아르곤:산소=30sccm:15sccm) 혼합 분위기하에서 압력 0.4Pa, 전원 전력 0.5kW, 타깃과 기판 사이의 거리 60mm, 기판 온도 300℃라는 조건으로, In:Ga:Zn=1:1:1(원자수비)의 산화물 타깃을 사용한 스퍼터링법에 의하여 성막하였다. 또한, 제 1 산화물막 및 산화물 반도체막은 대기에 노출시킴이 없이 연속적으로 성막하였다.
이어서 가열 처리를 수행하였다. 가열 처리는 질소 분위기하에서 450℃로 1시간 동안 수행한 후에 산소 분위기하에서 450℃로 1시간 동안 수행하였다.
이어서, 제 1 산화물막 및 산화물 반도체막을 삼염화 붕소와 염소(BCl3:Cl2=60sccm:20sccm) 혼합 분위기하, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa라는 조건으로 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여 에칭하여, 섬 형상의 제 1 산화물층 및 산화물 반도체층으로 가공하였다.
이어서, 제 1 산화물층 및 산화물 반도체층 위에 소스 전극층 및 드레인 전극층이 되는 텅스텐막을 막 두께 100nm로 성막하였다. 텅스텐막은 아르곤(아르곤 80sccm) 분위기하, 압력 0.8Pa, 전원 전력(전원 출력) 1.0kW, 실리콘 기판과 타깃 사이의 거리 60mm, 기판 온도 230℃라는 조건으로 텅스텐 타깃을 사용한 스퍼터링법에 의하여 성막하였다.
다음에, 텅스텐막 위에 레지스트마스크를 형성하고 제 1 에칭을 수행하였다. 에칭은 염소와 사불화 탄소와 산소(Cl2:CF4:O2=45sccm:55sccm:55sccm) 혼합 분위기하, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67Pa라는 조건으로 ICP 에칭법에 의하여 수행하였다.
제 1 에칭을 수행한 후에 산소 플라즈마를 사용한 애싱(ashing)을 하여 레지스트마스크를 축소시켰다. 레지스트마스크의 축소는 제 1 에칭과 같은 챔버 내에서 산소(O2=100sccm) 분위기하, 전원 전력 2000W, 바이어스 전력 0W, 압력 3.0Pa라는 조건으로 수행하였다.
이 후, 축소된 레지스트마스크를 사용하여, 염소와 사불화 탄소와 산소(Cl2:CF4:O2=45sccm:55sccm:55sccm) 혼합 분위기하, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67Pa라는 조건으로 제 2 에칭을 수행하였다. 레지스트마스크의 축소와 그 전후 두 번의 에칭에 의하여, 주연부가 계단 형상인 소스 전극층 및 드레인 전극층을 형성하였다.
다음에, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 막 두께 10nm의 제 2 산화물막을 성막하였다. In:Ga:Zn=1:3:2(원자수비)의 산화물 타깃을 사용한 스퍼터링법을 채용하고, 성막 조건은 아르곤과 산소(아르곤:산소=30sccm:15sccm) 혼합 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 타깃과 기판 사이의 거리 60mm, 기판 온도 200℃로 하였다.
이어서, CVD법으로 게이트 절연막이 되는 산화 질화 실리콘막을 막 두께 20nm로 성막하였다.
산화 질화 실리콘막 위에, 막 두께 30nm의 질화 탄탈막을 질소(N2=50sccm) 분위기하, 압력 0.2Pa, 전원 전력 12kW, 타깃과 기판 사이의 거리 400mm, 기판 온도 상온이라는 조건으로 질화 탄탈의 타깃을 사용한 스퍼터링법에 의하여 성막하고, 그 위에 막 두께 135nm의 텅스텐막을 아르곤(Ar=100sccm) 분위기하, 압력 2.0Pa, 전원 전력 4kW, 타깃과 기판 사이의 거리 60mm, 기판 온도 230℃이라는 조건으로 적층하여 성막하였다.
다음에, 질화 탄탈막과 텅스텐막의 적층을 ICP 에칭법으로 에칭하였다. 제 1 에칭으로서 염소와 사불화 탄소와 산소(Cl2:CF4:O2=45sccm:55sccm:55sccm) 혼합 분위기하, 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67Pa라는 조건으로 에칭한 후에 삼염화 붕소와 염소(BCl3:Cl2=150sccm:50sccm) 혼합 분위기하, 전원 전력 1000W, 바이어스 전력 50W, 압력 0.67Pa라는 조건으로 제 2 에칭을 수행하여 게이트 전극층을 형성하였다.
다음에, 게이트 전극층을 마스크로서 이용하여 제 2 산화물막과 게이트 절연막의 적층을 ICP 에칭법으로 에칭하였다. 제 1 에칭으로서 삼염화 붕소와 염소(BCl3:Cl2=60sccm:20sccm) 혼합 분위기하, 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa라는 조건으로 에칭한 후에 산소(O2=80sccm) 분위기하, 전원 전력 300W, 바이어스 전력 50W, 압력 4.0Pa라는 조건으로 제 2 에칭을 수행하여 제 2 산화물층 및 게이트 절연층을 형성하였다.
다음에, 게이트 전극층 위에 막 두께 300nm의 산화 질화 실리콘막을 CVD법으로 성막하고, 그 위에 막 두께 50nm의 질화 실리콘막을 CVD법으로 성막하였다.
상술한 방법으로 제작한 실시예 시료의 단면 STEM 사진을 도 17에 나타낸다. 또한, 도 18은 도 17의 점선으로 둘러싸인 부분을 확대한 것이다. 도 18의 (A)는 도 17의 점선으로 둘러싸인 영역 A의 확대도를 나타낸 것이고, 도 18의 (B)는 도 17의 점선으로 둘러싸인 영역 B의 확대도를 나타낸 것이다. 도 18의 (A) 및 (B)에는 도 7의 (A)에 도시된 트랜지스터(530)의 그것과 같은 부호를 사용하였다.
도 18의 (A)에 도시된 바와 같이 제 2 산화물층(404c)이 드레인 전극층(406b) 위에 형성되어 있다. 드레인 전극층(406b)의 주연부가 계단 형상을 가짐으로써 제 2 산화물층(404c)의 피복성이 향상되어 단절 등의 형상 불량이 발생되지 않은 것이 확인되었다.
도 18의 (B)에 도시된 바와 같이 제 2 산화물층(404c) 및 게이트 절연층(408)이 게이트 전극층(410)을 마스크로서 이용한 에칭에 의하여 에칭되어 있다. STEM 사진으로는 게이트 절연층(408)과 산화물 절연층(412)의 계면을 명확히 확인할 수 없지만 게이트 전극층(410)을 마스크로서 이용한 에칭에 의하여 제 2 산화물층(404c) 상단부와 게이트 절연층(408) 하단부가 접하고 게이트 절연층(408) 상단부와 게이트 전극층(410) 하단부가 접하는 것이 확인되었다.
(실시예 2)
본 실시예에서는 실시예 1에서 제작한 실시예 시료의 전기 특성을 평가하였다. 또한, 시료에 포함된 트랜지스터는 채널 길이(L)가 0.43μm, 채널 폭(W)이 1μm이었다.
실시예 시료의 BT 스트레스 시험을 수행하였다. 우선, 트랜지스터의 초기 Vg-Id 특성을 측정한다.
또한, BT 스트레스 시험은 가속 시험의 일종으로 장기간 사용으로 인한 트랜지스터의 특성 변화(즉 시간에 따른 변화)를 짧은 시간에 평가할 수 있다. BT 스트레스 시험 전후의 트랜지스터의 특성 변동량은 신뢰성을 조사하는 데 중요한 지표가 된다.
또한, 게이트 전극에 음의 전압을 인가하는 스트레스 시험을 마이너스 게이트 BT 스트레스 시험(-GBT)이라고 부르고, 양의 전압을 인가하는 스트레스 시험을 플러스 게이트 BT 스트레스 시험(+GBT)이라고 부른다.
여기서는 게이트 BT 스트레스 조건으로서 스트레스 온도를 150℃, 스트레스 시간을 3600초로 하고 게이트 전극에 -3.3V 또는 +3.3V, 소스 전극 및 드레인 전극에 0V를 인가하였다. 이 때 게이트 절연막에 인가하는 전계 강도는 0.66MV/cm로 하였다.
+GBT 스트레스 시험 및 -GBT 스트레스 시험의 결과를 도 21 및 도 22에 나타낸다. 또한, 도면의 점선은 트랜지스터의 초기 Vg-Id 특성, 도면의 실선은 트랜지스터의 스트레스 시험 후에서의 Vg-Id 특성을 나타낸다. 또한, 가로 축은 게이트 전압(Vg:[V]), 세로 축은 드레인 전류(Id:[A])를 나타낸다. 또한, 이것은 각각 드레인 전압 Vd가 0.1V, 3.3V일 때의 Vg-Id 특성이다. 또한, '드레인 전압(Vd:[V])'이란, 소스를 기준으로 한 드레인과 소스 사이의 전위차를 가리키고, '게이트 전압(Vg:[V])'이란, 소스를 기준으로 한 게이트와 소스 사이의 전위차를 가리킨다.
도 21에 나타낸 바와 같이, +GBT 스트레스 시험 전후의 문턱 전압 변동량(ΔVth)은 0.54V, 시프트값의 변동량(ΔShift)은 0.44V이었다. 또한, 도 22에 나타낸 바와 같이, -GBT 스트레스 시험 전후의 문턱 전압 변동량(ΔVth)은 0.26V, 시프트값의 변동량(ΔShift)은 0.25V이었다. 도 21 및 도 22에 나타낸 바와 같이 변동량이 작고 양호한 스위칭 특성이 얻어진 것을 알았다.
또한, 소스 BT 스트레스 시험(SBT) 및 드레인 BT 스트레스 시험(DBT)을 수행하였다. 소스 BT 스트레스 시험 및 드레인 BT 스트레스 시험은 게이트 BT 스트레스 시험과 마찬가지로 가속 시험의 일종으로 장기간 사용으로 인한 트랜지스터의 특성 변화(즉 시간에 따른 변화)를 짧은 시간에 평가할 수 있다.
우선, 트랜지스터의 초기 Vg-Id 특성을 측정한다.
여기서는 소스 BT 스트레스 조건으로서 스트레스 온도를 150℃, 스트레스 시간을 3600초로 하고 드레인 전극에 -3.3V, 소스 전극 및 게이트 전극에 0V를 인가하였다. 이 때 게이트 절연막에 인가하는 전계 강도는 0.66MV/cm로 하였다.
또한, 드레인 BT 스트레스 조건으로서 스트레스 온도를 150℃, 스트레스 시간을 3600초로 하고 드레인 전극에 3.3V, 소스 전극 및 게이트 전극에 0V를 인가하였다. 이 때 게이트 절연막에 인가하는 전계 강도는 0.66MV/cm로 하였다.
SBT 스트레스 시험 및 DBT 스트레스 시험의 결과를 도 23 및 도 24에 나타낸다. 또한, 도면의 점선은 트랜지스터의 초기 Vg-Id 특성, 도면의 실선은 트랜지스터의 스트레스 시험 후에서의 Vg-Id 특성을 나타낸다. 또한, 가로 축은 게이트 전압(Vg:[V]), 세로 축은 드레인 전류(Id:[A])를 나타낸다. 또한, 이것은 각각 드레인 전압 Vd가 0.1V, 3.3V일 때의 Vg-Id 특성이다.
도 23에 나타낸 바와 같이, SBT 스트레스 시험 전후의 문턱 전압 변동량(ΔVth)은 0.54V, 시프트값의 변동량(ΔShift)은 0.47V이었다. 또한, 도 24에 나타낸 바와 같이, DBT 스트레스 시험 전후의 문턱 전압 변동량(ΔVth)은 0.17V, 시프트값의 변동량(ΔShift)은 0.11V이었다. 도 23 및 도 24에 나타낸 바와 같이, 실시예 시료의 트랜지스터에서 변동량이 작고 양호한 스위칭 특성이 얻어진 것을 알았다.
(실시예 3)
본 실시예에서는 실시예 시료로서 섬 형상의 소스 전극이 게이트 전극으로 둘러싸이고, 게이트 전극이 드레인 전극으로 둘러싸이고, 섬 형상의 소스 전극과 드레인 전극 사이에 제 1 산화물층 및 산화물 반도체층이 있는 트랜지스터를 제작하고 그 전기 특성을 평가하였다. 또한, 제 1 산화물층 및 산화물 반도체층의 조성과, 상술한 소스 전극, 드레인 전극, 게이트 전극의 구성 이외에 대해서는 실시예 1을 참작할 수 있다.
본 실시예의 트랜지스터에서는 소스 전극, 드레인 전극, 게이트 전극 각각에 리드(lead) 배선이 전기적으로 접속되어 있다.
제 1 산화물층은 아르곤과 산소(아르곤:산소=30sccm:15sccm) 혼합 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 타깃과 기판 사이의 거리 60mm, 기판 온도 200℃라는 조건으로 In:Ga:Zn=1:3:2(원자수비)의 산화물 타깃을 사용한 스퍼터링법에 의하여 막 두께 20nm로 성막하였다. 또한, 산화물 반도체막은 아르곤과 산소(아르곤:산소=30sccm:15sccm) 혼합 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 타깃과 기판 사이의 거리 60mm, 기판 온도 300℃라는 조건으로 In:Ga:Zn=1:1:1(원자수비)의 산화물 타깃을 사용한 스퍼터링법에 의하여 막 두께 15nm로 성막하였다. 또한, 제 1 산화물막 및 산화물 반도체막은 대기에 노출시킴이 없이 연속적으로 성막하였다.
또한, 트랜지스터는 채널 길이(L)가 1.13μm, 채널 폭(W)이 13.6μm이었다.
다음에, 트랜지스터의 Vg-Id 특성의 초기 특성의 측정 결과를 도 25에 나타낸다. 또한, 도 25는 드레인 전압(Vd:[V])이 0.1V일 때(도면의 점선)와 3.0V일 때(도면의 실선)의 측정 결과를 나타낸 것이며 가로 축은 게이트 전압(Vg:[V]), 세로 축은 드레인 전류(Id:[A])를 나타낸다.
도 25에 나타낸 바와 같이 온 전류는 게이트 전압과 드레인 전압이 3V일 때 38μA, 시프트값은 드레인 전압이 3V일 때 0.1V, S값은 드레인 전압이 0.1V일 때 84.3mV/dec로 우수한 전기 특성을 얻을 수 있었다.
250: 메모리 셀
251: 메모리 셀 어레이
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
253: 주변 회로
254: 용량 소자
260: 트랜지스터
262: 트랜지스터
264: 용량 소자
400: 기판
402: 하지 절연층
404a: 제 1 산화물층
404b: 산화물 반도체층
404c: 제 2 산화물층
405: 산화물막
406a: 소스 전극층
406b: 드레인 전극층
407: 게이트 절연막
408: 게이트 절연층
410: 게이트 전극층
411: 절연막
412: 산화물 절연층
413: 측벽 절연층
414: 절연층
416a: 소스 전극층
416b: 드레인 전극층
418a: 소스 전극층
418b: 드레인 전극층
420: 트랜지스터
430: 트랜지스터
440: 트랜지스터
450: 트랜지스터
460: 트랜지스터
470: 트랜지스터
520: 트랜지스터
530: 트랜지스터
540: 트랜지스터
550: 트랜지스터
560: 트랜지스터
570: 트랜지스터
801: 트랜지스터
802: 트랜지스터
803: 트랜지스터
804: 트랜지스터
812: 트랜지스터
813: 트랜지스터
901: RF 회로
902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로 프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러
4106a: 소스 전극층
9033: 여밈부
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9630: 하우징
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9638: 조작 키
9639: 버튼

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  19. 반도체 장치로서,
    제 1 트랜지스터로서, 상기 제 1 트랜지스터의 채널은 실리콘을 포함하는, 상기 제 1 트랜지스터;
    제 2 트랜지스터로서,
    절연층 위의 소스 전극층 및 드레인 전극층;
    상기 소스 전극층 및 상기 드레인 전극층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극층을 포함하는, 상기 제 2 트랜지스터; 및
    상기 게이트 전극층 위의 산화물 절연층을 포함하고,
    상기 게이트 절연층은 상기 게이트 전극층의 측면을 넘어서 연장하고,
    상기 산화물 절연층은 상기 게이트 절연층의 측면 및 상기 산화물 반도체층의 측면과 접하고,
    상기 제 1 트랜지스터의 게이트 전극층은 상기 제 2 트랜지스터의 상기 소스 전극층 및 상기 드레인 전극층 중 한쪽에 전기적으로 접속되는, 반도체 장치.
  20. 제19항에 있어서,
    상기 제 2 트랜지스터는 상기 절연층과 상기 산화물 반도체층 사이에 제 1 산화물층을 더 포함하고,
    상기 제 1 산화물층은 실리콘을 함유하지 않는, 반도체 장치.
  21. 제19항에 있어서,
    상기 제 2 트랜지스터는 상기 게이트 절연층과 상기 산화물 반도체층 사이에 제 2 산화물층을 더 포함하고,
    상기 제 2 산화물층은 실리콘을 함유하지 않는, 반도체 장치.
  22. 제19항에 있어서,
    상기 산화물 반도체층은 c축 배향된 결정성 산화물 반도체를 포함하는, 반도체 장치.

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