JP2020141143A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020141143A
JP2020141143A JP2020080306A JP2020080306A JP2020141143A JP 2020141143 A JP2020141143 A JP 2020141143A JP 2020080306 A JP2020080306 A JP 2020080306A JP 2020080306 A JP2020080306 A JP 2020080306A JP 2020141143 A JP2020141143 A JP 2020141143A
Authority
JP
Japan
Prior art keywords
layer
oxide
film
oxide semiconductor
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020080306A
Other languages
English (en)
Other versions
JP6898495B2 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
英臣 須澤
Hideomi Suzawa
英臣 須澤
慎也 笹川
Shinya Sasagawa
慎也 笹川
求 倉田
Motomu Kurata
求 倉田
将志 津吹
Masashi Tsubuki
将志 津吹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020141143A publication Critical patent/JP2020141143A/ja
Priority to JP2021097266A priority Critical patent/JP7108748B2/ja
Application granted granted Critical
Publication of JP6898495B2 publication Critical patent/JP6898495B2/ja
Priority to JP2022092244A priority patent/JP7449980B2/ja
Priority to JP2022113744A priority patent/JP2022137239A/ja
Priority to JP2024073383A priority patent/JP2024097837A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】トランジスタのオン特性を向上させ、高速応答、高速駆動を実現できる半導体装
置を提供する。かつ、信頼性が高く、安定した電気特性を示す半導体装置を作製する。
【解決手段】第１の酸化物層と、第１の酸化物層上の酸化物半導体層と、酸化物半導体層
に接するソース電極層及びドレイン電極層と、酸化物半導体層上の第２の酸化物層と、第
２の酸化物層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、を有し、第２の酸
化物層の端部及びゲート絶縁層の端部はソース電極層及びドレイン電極層と重畳するトラ
ンジスタを有する半導体装置である。
【選択図】図１

Description

本発明は半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や、
画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに
適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料
として酸化物を用いた半導体材料が注目されている。
例えば、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）を含む酸化物（酸化物半
導体）を用いたトランジスタが特許文献１に開示されている。
また、酸化物半導体層をチャネル形成領域に用いたトランジスタは、酸化物半導体層から
酸素が脱離することによって生じる酸素欠損（酸素欠陥）によってキャリアが発生する。
そこで、酸素を過剰に含む酸化シリコン膜から放出された酸素を酸化物半導体層に供給し
、酸化物半導体層の酸素欠損を補填することで、電気特性の変動が小さく、信頼性の高い
半導体装置を提供できることが知られている（特許文献２）。
特開２００６−１６５５２８号公報 特開２０１２−１９２０７号公報
酸化物半導体をチャネル形成領域に用いたトランジスタは、酸化物半導体に水素等の不純
物が入り込むことによってもキャリアが発生する。また、シリコン等の不純物が入り込む
ことによって、酸素欠損が生じ、キャリアが発生する。
酸化物半導体にキャリアが生じることによって、トランジスタのオフ電流の増大、しきい
値電圧のばらつきの増大等が起こり、トランジスタの電気特性が変動し、半導体装置の信
頼性が低下する。
また、トランジスタを用いた集積回路の大規模化に伴い、回路の高速駆動、高速応答が求
められている。トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上さ
せることによって、高速駆動、高速応答が可能なより高性能な半導体装置を提供すること
ができる。
上記の問題に鑑み、本発明の一態様はトランジスタのオン特性を向上させ、高速応答、高
速駆動を実現できる半導体装置を提供することを目的の一とする。また、信頼性が高く、
安定した電気特性を示す半導体装置を作製することを目的の一とする。
上記課題を解決するために、本発明の一態様は第１の酸化物層と、第１の酸化物層上の酸
化物半導体層と、酸化物半導体層に接するソース電極層及びドレイン電極層と、酸化物半
導体層上の第２の酸化物層と、第２の酸化物層上のゲート絶縁層と、ゲート絶縁層上のゲ
ート電極層と、を有し、第２の酸化物層の端部及びゲート絶縁層の端部はソース電極層及
びドレイン電極層と重畳する半導体装置である。
なお、第１の酸化物層及び第２の酸化物層は主な構成元素として、酸化物半導体層に不純
物による準位を形成するシリコン等の不純物元素を含まないことが好ましい。特に、第１
の酸化物層及び第２の酸化物層が、酸化物半導体層と同一の元素を主な構成元素とする酸
化物層であると、酸化物半導体層と、第１の酸化物層及び第２の酸化物層との界面におい
て、界面散乱が低減され、電界効果移動度を高めることができる。また、酸化物半導体層
と、第１の酸化物層及び第２の酸化物層に同一の元素を主な構成元素として含む酸化物を
用いることで、界面におけるトラップ準位が少なく、トランジスタの経時変化やストレス
試験によるしきい値電圧の変動量を低減することができる。
このようにすることで、酸化物半導体層がシリコン等の不純物元素を含む層と接すること
なくトランジスタを形成することができるので、酸化物半導体層にシリコン等の不純物元
素が入り込むことを抑制し、信頼性の高い半導体装置とすることができる。
したがって、本発明の一態様は、第１の酸化物層と、第１の酸化物層上の酸化物半導体層
と、酸化物半導体層に接するソース電極層及びドレイン電極層と、酸化物半導体層、ソー
ス電極層及びドレイン電極層上の第２の酸化物層と、第２の酸化物層上のゲート絶縁層と
、ゲート絶縁層上のゲート電極層と、を有し、第２の酸化物層の端部及びゲート絶縁層の
端部はソース電極層及びドレイン電極層と重畳する半導体装置である。
また、第２の酸化物層の上端部はゲート絶縁層の下端部と一致し、ゲート絶縁層の上端部
はゲート電極層の下端部と一致していてもよい。なお、ここでいう一致とは、厳密な一致
を要するわけではなく、ゲート電極層をマスクとして第２の酸化物層及びゲート絶縁層を
エッチングしたことで得られる形状を含みうる。
また、ゲート電極層の側面に接して形成される側壁絶縁層を有していてもよい。また、第
２の酸化物層の上端部はゲート絶縁層の下端部と一致し、ゲート絶縁層の上端部は側壁絶
縁層の下端部と一致していてもよい。ここでの一致も、厳密な一致を要する訳ではなく、
側壁絶縁層及びゲート電極層をマスクとして第２の酸化物層及びゲート絶縁層をエッチン
グしたことで得られる形状を含みうる。
酸化物半導体層、第１の酸化物層及び第２の酸化物層において、酸化物半導体層の伝導帯
（コンダクションバンドとも呼ぶ）の下端が最も低いエネルギー準位である、井戸型構造
（ウェル構造とも呼ぶ）を構成し、酸化物半導体層にチャネルが形成されるような構造と
する。そのためには、酸化物半導体層は、真空準位からの伝導帯までの下端の深さ（電子
親和力とも表現できる）が第１の酸化物層及び第２の酸化物層よりも大きいとよい。具体
的には、酸化物半導体層は、第１の酸化物層及び第２の酸化物層よりも電子親和力が０．
２ｅＶ以上大きいとよい。
なお、電子親和力は、真空準位と価電子帯上端とのエネルギー差（いわゆる、イオン化ポ
テンシャル。）から、伝導帯下端と価電子帯上端とのエネルギー差（いわゆる、バンドギ
ャップ。）を差し引いた値として求めることができる。
なお、電子親和力の導出に用いる酸化物半導体のイオン化ポテンシャルは紫外線光電子分
光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒ
ｏｓｃｏｐｙ）等で測定することができる。代表的なＵＰＳの測定装置としてはＶｅｒｓ
ａＰｒｏｂｅ（ＰＨＩ社製）を用いる。また、バンドギャップ（Ｅｇ）は、全自動分光エ
リプソメーターＵＴ−３００を用いて測定することができる。イオン化ポテンシャルの値
からエネルギーバンドギャップを差し引くことで伝導帯下端のエネルギーを算出すること
ができる。この手法を用いて、本明細書に開示する積層構造において埋め込みチャネルが
形成されていることを確認することができる。
第１の酸化物層、第２の酸化物層及び酸化物半導体層は少なくともインジウムを含み、酸
化物半導体層は、第１の酸化物層及び第２の酸化物層よりも高い原子数比でインジウムを
含有するとよい。または、第１の酸化物層、第２の酸化物層及び酸化物半導体層は少なく
ともインジウム、亜鉛及びガリウムを含んでいてもよい。その場合、酸化物半導体層は、
第１の酸化物層及び第２の酸化物層よりも高い原子数比でインジウムを含有するとよい。
また、第１の酸化物層及び第２の酸化物層は酸化物半導体層よりも高い原子数比でガリウ
ムを含有するとよい。
また、ゲート電極層上に過剰な酸素を含む酸化物絶縁層を設けてもよい。過剰な酸素を含
む酸化物絶縁層は昇温脱離ガス分光法分析にて酸素原子に換算しての酸素の放出量が１．
０×１０１９ａｔｏｍｓ／ｃｍ３以上であるとよい。過剰な酸素を含む酸化物絶縁層は、
化学量論的組成よりも過剰に酸素を含んでいるとよい。
第２の酸化物層及び酸化物半導体層は、表面と略垂直な方向にｃ軸が配向した結晶領域を
有していてもよい。
また、本発明の別の一態様は、第１の酸化物層及び酸化物半導体層を積層して形成し、第
１の酸化物層及び酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ソース
電極層及びドレイン電極層上に酸化物膜及びゲート絶縁膜を積層して成膜し、酸化物膜及
びゲート絶縁膜上にゲート電極層を形成し、ゲート電極層をマスクとしたエッチングによ
って酸化物膜及びゲート絶縁膜を島状に加工し、第２の酸化物層及びゲート絶縁層を形成
し、ソース電極層、ドレイン電極層、第２の酸化物層、ゲート絶縁層及びゲート電極層上
に酸化物絶縁層を形成する半導体装置の作製方法である。
また、第１の酸化物層及び酸化物半導体層を積層して形成し、第１の酸化物層及び酸化物
半導体層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極
層上に酸化物膜及びゲート絶縁膜を積層して成膜し、酸化物膜及びゲート絶縁膜上にゲー
ト電極層を形成し、ゲート絶縁膜及びゲート電極層上に酸化物絶縁層を形成し、酸化物絶
縁層をエッチングして、ゲート電極層の側面に接する側壁絶縁層を形成し、側壁絶縁層及
びゲート電極層をマスクとして、酸化物膜及びゲート絶縁膜をエッチングする半導体装置
の作製方法である。
本発明の一態様によって、高速応答、高速駆動が可能な半導体装置を提供することができ
る。また、信頼性が高く、安定した電気特性を示す半導体装置を提供することができる。
本発明の一態様の半導体装置を説明する断面図及び上面図。 本発明の一態様の半導体装置の作製方法を説明する断面図。 本発明の一態様の半導体装置の作製方法を説明する断面図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置を説明する断面図及び上面図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置の作製方法を説明する断面図。 本発明の一態様の半導体装置の作製方法を説明する断面図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図及び概念図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置を適用することができる電子機器。 実施例試料の断面写真。 実施例試料の断面写真。 本発明の一態様の半導体装置を説明するバンド図。 酸素欠損の拡散について説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用い
る場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対
的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場
合がある。
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であるこ
とを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁
層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様
である。
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機
能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられる
ことがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、
複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて詳細に説明する。
図１に本発明の一態様の半導体装置を示す。図１（Ｂ）は本発明の一態様の半導体装置の
上面図を示し、図１（Ａ）は図１（Ｂ）の一点鎖線Ａ−Ｂにおける断面図を示す。
半導体装置が有するトランジスタ４２０は、基板４００上の下地絶縁層４０２と、下地絶
縁層４０２上の第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂの積層と、第１の酸
化物層４０４ａ及び酸化物半導体層４０４ｂ上のソース電極層４０６ａ及びドレイン電極
層４０６ｂと、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上の第２の酸化物層４
０４ｃと、第２の酸化物層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上の
ゲート電極層４１０と、ソース電極層４０６ａ、ドレイン電極層４０６ｂ、第２の酸化物
層４０４ｃ、ゲート絶縁層４０８及びゲート電極層４１０上の酸化物絶縁層４１２と、酸
化物絶縁層４１２上の絶縁層４１４と、を有する。
酸化物半導体層４０４ｂは、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃよりも
真空準位から伝導帯の下端までの深さが大きい酸化物を用いる。酸化物半導体層４０４ｂ
と第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃとの電子親和力の差は０．２ｅＶ
以上であるとよい。このような構成とすることで、酸化物半導体層４０４ｂは第１の酸化
物層４０４ａ及び第２の酸化物層４０４ｃよりも伝導帯の下端が低いエネルギー準位であ
る、井戸型構造を構成し、酸化物半導体層４０４ｂにチャネルが形成され、いわゆる埋め
込みチャネル構造とすることができる。
チャネルである酸化物半導体層４０４ｂにシリコン等の不純物が入り込まないように、酸
化物半導体層４０４ｂと接する第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは主
な構成元素としてシリコン等の不純物を含まない膜とする。特に、第１の酸化物層４０４
ａ及び第２の酸化物層４０４ｃと、酸化物半導体層４０４ｂの間の界面散乱を抑制し、ト
ラップ準位を低減するため、第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ及び第２
の酸化物層４０４ｃに含まれる元素を同一のものとすることが好ましい。
なお、酸化物半導体層４０４ｂを第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃで
挟むことによって、下地絶縁層４０２やゲート絶縁層４０８の成分が酸化物半導体層４０
４ｂに入り込むことを防ぐことができる。例えば、下地絶縁層４０２及びゲート絶縁層４
０８として酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜または窒化シリコ
ン膜等のシリコンを含む絶縁層（以下、シリコン絶縁層とも呼ぶ）を用いる場合、下地絶
縁層４０２及びゲート絶縁層４０８に含まれるシリコンが、酸化物半導体層４０４ｂに混
入することを防ぐことができる。
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いも
のを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原
子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下の範囲で含まれるも
のをいう。但し、上記範囲は、ラザフォード後方散乱法や、水素前方散乱法（ＨＦＳ：Ｈ
ｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のもの
である。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
酸化物半導体層４０４ｂに不純物元素が入り込むことを防ぐことができる程度に、第１の
酸化物層４０４ａ及び第２の酸化物層４０４ｃは厚膜化されていることが好ましい。本実
施の形態で示すように、酸化物半導体層４０４ｂがソース電極層４０６ａ及びドレイン電
極層４０６ｂと接し、第２の酸化物層４０４ｃがソース電極層４０６ａ及びドレイン電極
層４０６ｂ上に設けられているため、第１の酸化物層４０４ａ及び第２の酸化物層４０４
ｃを厚膜化しても、酸化物半導体層４０４ｂとソース電極層４０６ａ及びドレイン電極層
４０６ｂとの抵抗が増大せずに、オン特性の低下を抑制することができる。
図１９に埋め込みチャネル構造のバンド構造について示す。図１９は、第１の酸化物層４
０４ａ及び第２の酸化物層４０４ｃとして原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の酸
化物半導体層を用い、酸化物半導体層４０４ｂとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝３
：１：２の酸化物半導体層を用いた場合のエネルギーバンド図である。第１の酸化物層４
０４ａ及び第２の酸化物層４０４ｃの電子親和力は４．７ｅＶであり、酸化物半導体層４
０４ｂの電子親和力は４．９ｅＶとなり、第１の酸化物層４０４ａ及び第２の酸化物層４
０４ｃの伝導帯の下端は、酸化物半導体層４０４ｂの伝導帯の下端よりも高くなる。その
ため、この積層構造におけるバンド構造は、図１９に示すように酸化物半導体層４０４ｂ
の伝導帯の下端が最も深い、井戸型構造をとる。このようなバンド構造をとることにより
、キャリア（電子）は酸化物半導体層４０４ｂを走行する、すなわち、トランジスタのチ
ャネル形成領域が実質的に酸化物半導体層４０４ｂに形成されているとみなすことができ
る。上述のように、酸化物半導体層４０４ｂは下地絶縁層４０２とゲート絶縁層４０８か
ら離されており、酸化物半導体層４０４ｂ中の酸素欠損などによる欠陥が低減されている
。そのため、酸化物半導体層４０４ｂを走行するキャリア（電子）は欠陥の影響を受けに
くくなる。
図１９のバンド構造は、トランジスタのチャネル形成領域が酸化物半導体層の内部に埋め
込まれているとみなすことができる。チャネル形成領域となる酸化物半導体層４０４ｂは
下地絶縁層４０２及びゲート絶縁層４０８と接していないため、チャネルを走行するキャ
リア（電子）が界面散乱の影響を受けにくい。また、酸化物半導体層と絶縁層との界面状
態が、経時変化する場合（界面準位が生成される場合）でも、チャネルを走行するキャリ
ア（電子）は、界面の影響を受けにくく、信頼性の高い半導体装置とすることができる。
酸化物絶縁層４１２は、化学量論的組成よりも過剰に酸素を含む膜とするとよい。化学量
論的組成よりも過剰に酸素を含むことで、酸化物半導体層４０４ｂに酸素を供給し、酸素
欠損を低減することができる。例えば、酸化物絶縁層４１２として酸化シリコン膜を用い
る場合には、ＳｉＯ（２＋α）（ただし、α＞０）とする。
酸化物絶縁層４１２を上記のような膜とすることで、加熱処理によって、酸化物絶縁層４
１２中の酸素の一部を放出し、酸化物半導体層４０４ｂに酸素を供給し、酸化物半導体層
４０４ｂ中の酸素欠損を補填することで、トランジスタのしきい値電圧のマイナス方向へ
のシフトを抑制できる。加熱処理により酸素を放出することは、ＴＤＳ（Ｔｈｅｒｍａｌ
Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて確
認できる。酸化物絶縁層４１２はＴＤＳ分析における酸素原子に換算しての酸素の放出量
が、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ
／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい
。
ソース電極層４０６ａ及びドレイン電極層４０６ｂ上に、第２の酸化物層４０４ｃ及びゲ
ート絶縁層４０８の端部が重畳するように設けられており、第２の酸化物層４０４ｃ及び
ゲート絶縁層４０８は側面が酸化物絶縁層４１２と接する。そのため、第２の酸化物層４
０４ｃ、ゲート絶縁層４０８、またはその両方を介して、酸化物絶縁層４１２から酸化物
半導体層４０４ｂに酸素を供給し、酸素欠損を補填することができる。第２の酸化物層４
０４ｃ及びゲート絶縁層４０８は、ゲート電極層４１０とソース電極層４０６ａまたはド
レイン電極層４０６ｂが短絡しないように、ゲート電極層４１０からチャネル長方向に、
０μｍ以上３μｍ以下、より好ましくは０μｍ以上１μｍ以下程度広がっているとよい。
また、水素が酸化物半導体層４０４ｂに含まれてしまうと、ドナーを作りｎ型化すること
がある。そこで、トランジスタ４２０の外部から酸化物半導体層４０４ｂに水素が入り込
むことを防止する保護層として絶縁層４１４を、酸化物半導体層４０４ｂの上方または下
方に設けるとよい。
続いて、トランジスタ４２０の作製方法について説明する。
まず、基板４００上に下地絶縁層４０２を形成する。
使用できる基板に大きな制限はないが、少なくとも後の熱処理に耐えうる程度の耐熱性を
有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガ
ラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることが
できる。
また、基板４００としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基
板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
下地絶縁層４０２は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐ
ｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、パ
ルスレーザ堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、Ａ
ＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができ
る。
下地絶縁層４０２としては、無機絶縁膜を用いればよい。例えば、酸化シリコン膜、酸化
窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸
化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化ア
ルミニウム膜等を用いるとよい。また、これらの化合物を単層構造または２層以上の積層
構造で形成して用いることができる。
下地絶縁層４０２として、プラズマＣＶＤ装置を用いて、真空排気された処理室内を１８
０℃以上４５０℃以下、さらに好ましくは１８０℃以上３５０℃以下に保持し、処理室に
原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、好ましくは
１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に１．４８Ｗ／ｃｍ２以
上２．４６Ｗ／ｃｍ２以下、さらに好ましくは１．４８Ｗ／ｃｍ２以上１．９７Ｗ／ｃｍ
２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を
形成してもよい。
原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。
シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シ
ラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素、乾燥空
気等がある。
成膜条件として、上記圧力の処理室において、上記のように高いパワー密度の高周波電力
を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、
シリコンを含む堆積性気体の酸化が進むため、下地絶縁層４０２中における酸素含有量が
化学量論的組成よりも多くなる。しかしながら、基板温度が上記室内の温度内であると、
シリコンと酸素の結合力が弱くなる。これらの結果、化学量論的組成を満たす酸素よりも
多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁層を形成することができ
る。
なお、下地絶縁層４０２の原料ガスとして、酸化性気体に対するシリコンを含む堆積性気
体の割合を多くし、かつ高周波電力を上記パワー密度とすることで、堆積速度を速くでき
ると共に、下地絶縁層４０２に含まれる酸素含有量を増加させることができる。
なお、基板４００と後に設ける酸化物半導体層４０４ｂとの絶縁性が確保できるようであ
れば、下地絶縁層４０２を設けない構成とすることもできる。
続いて、下地絶縁層４０２上に第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂを形
成する（図２（Ａ）参照）。第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂは酸化
物膜を積層して形成し加熱処理した後、マスクを用いて選択的にエッチングを行うことで
形成できる。
第１の酸化物層４０４ａは、絶縁性を示す酸化物層であってもよいし、半導体特性を示す
酸化物（酸化物半導体）層であってもよい。酸化物半導体層４０４ｂには酸化物半導体を
用いる。ただし、第１の酸化物層４０４ａは、酸化物半導体層４０４ｂよりも電子親和力
が０．２ｅＶ以上小さくなるように、適宜、第１の酸化物層４０４ａの材料及び酸化物半
導体層４０４ｂの材料を選択する。
なお、第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂとして、同一の元素を主な構
成元素として含む酸化物を用いることで、第１の酸化物層４０４ａと酸化物半導体層４０
４ｂの界面における界面散乱を抑制し、移動度に優れたトランジスタを提供することがで
きる。また、第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂとして、同一の元素を
主な構成元素として含む酸化物を用いることで、トラップ準位を低減し、トランジスタの
経時劣化やストレス試験によるしきい値電圧の変動量を低減することができる。
第１の酸化物層４０４ａとして用いることができる酸化物絶縁体は、酸化ハフニウム、酸
化タンタル、酸化ガリウム、酸化アルミニウム、酸化マグネシウム、酸化ジルコニウム等
があげられる。これらのような、シリコンを含まない酸化物絶縁体を用いることで、酸化
物半導体層４０４ｂにシリコン等の不純物が入り込むことを抑制することができる。
第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂとして用いることのできる、酸化物
半導体は少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。ま
たは、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジ
スタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数
を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主な構成元素
として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ
とＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、第１の酸化物層４０４ａよりも酸化物半導体層４０４ｂの電子親和力が大きくな
る、具体的には０．２ｅＶ以上大きくなるように、適宜、第１の酸化物層４０４ａの材料
と酸化物半導体層４０４ｂの材料を選択する。このように材料を選択することで、真空準
位からの第１の酸化物層４０４ａの伝導帯の深さに比べて、真空準位からの酸化物半導体
層４０４ｂの伝導帯の深さが大きくなり、井戸型構造のバンドを形成することができる。
第１の酸化物層４０４ａは、アルミニウム、ガリウム、ゲルマニウム、イットリウム、ス
ズ、ランタン、またはセリウムを酸化物半導体層４０４ｂよりも高い原子数比で含有する
酸化物を用いればよい。具体的には、第１の酸化物層４０４ａとして、酸化物半導体層４
０４ｂよりも前述の元素が１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以
上含有されている酸化物を用いる。前述の元素は酸素と強く結合し、酸素欠損の形成エネ
ルギーが大きく酸素欠損が生じにくい。そのため、前述の元素を高い原子数比で有する第
１の酸化物層４０４ａは、酸化物半導体層４０４ｂよりも酸素欠損が生じにくく、安定し
た特性を備える酸化物層である。したがって、第１の酸化物層４０４ａに含まれる前述の
元素の原子数比を高くすることで、シリコン絶縁層と安定した界面を形成することができ
、信頼性の高い半導体装置とすることができる。
ただし、第１の酸化物層４０４ａが、ＩｎＧａＸＺｎＹＯＺで表記できる材料を含む場合
、Ｘ＝１０を超えないようにすることが好ましい。酸化物半導体層中のガリウムの含有割
合が増えることで、ＲＦスパッタリングにおいて、成膜時に発生する粉状物質（ゴミとも
いう）の量が増え、半導体装置の特性が劣化する場合がある。
なお、酸化物半導体膜の成膜には、スパッタリング用電源に高周波電源を用いるＲＦスパ
ッタリング法の他に、直流電源を用いるＤＣスパッタリング法、交流電源を用いるＡＣス
パッタリング法等を用いることができる。特に、ＤＣスパッタリング法を用いると、成膜
時に発生するゴミを低減でき、かつ膜厚分布も均一とすることができる。
第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂとしてＩｎ−Ｇａ−Ｚｎ酸化物を用
いる場合、Ｉｎ、Ｇａ、Ｚｎの比としては例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ
：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３
：２、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ
：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：２の原子数比の酸化物、またはこれらの組成の近傍の酸化物等を用いればよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
また、酸化物半導体層４０４ｂは第１の酸化物層４０４ａよりもインジウムの含有量を多
くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており
、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａより
も多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して高
い移動度を備える。そのため、酸化物半導体層４０４ｂにインジウムの含有量が多い酸化
物を用いることで、高い移動度を実現することができる。
第１の酸化物層４０４ａをＩｎ：Ｇａ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半
導体層４０４ｂをＩｎ：Ｇａ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ
１がｙ２／ｘ２よりも大きくなるよう、第１の酸化物層４０４ａ及び酸化物半導体層４０
４ｂを形成する。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるよ
う、第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂを形成する。さらに好ましくは
、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるよう、第１の酸化物層４０４ａ及び
酸化物半導体層４０４ｂを形成する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３
倍以上大きくなるよう、第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂを形成する
。
酸化物半導体層は実質的に真性である。なお、実質的に真性とは、キャリア密度が１×１
０１７／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、より好ましくは１×１０１
５／ｃｍ３以下、より好ましくは１×１０１４／ｃｍ３以下、より好ましくは１×１０１
３／ｃｍ３以下であることをいう。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共
に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。
また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。これら
のため、酸化物層の成膜工程において、水素を含む不純物を極めて減らすことにより、酸
化物層の水素濃度を低減することが可能である。このため、水素をできるだけ除去し、高
純度化させた酸化物層をチャネル形成領域とすることにより、しきい値電圧のマイナスシ
フトを抑制することができ、またトランジスタのソース及びドレインにおけるリーク電流
（代表的には、オフ電流等）を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能で
あり、トランジスタの電気特性を向上させることができる。
酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流は、室温（２５℃
程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは
１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−
１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下である。なお、トランジスタがオフ
状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小
さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、好ましくは２
Ｖ以上、より好ましくは３Ｖ以上小さければ、トランジスタはオフ状態となる。
酸化物半導体膜の成膜時には、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガ
ス及び酸素の混合ガス雰囲気を適宜用いる。なお、希ガス及び酸素の混合ガス雰囲気の場
合、希ガスに対して酸素のガス比を高めることが好ましい。酸化物半導体膜の成膜時に用
いるターゲットは、形成する酸化物半導体膜の組成に合わせて適宜選択すればよい。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定
のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１
、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉
末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すれば
よい。
なお、第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃは結
晶性の異なる酸化物としてもよい。すなわち、単結晶酸化物膜、多結晶酸化物膜、非晶質
酸化物膜、等を適宜組み合わせた膜としてもよい。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーシ
ョンが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２０
０℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状の
スパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッ
タリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電す
ることで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング
粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜すること
ができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低
減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−
８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
ＣＡＡＣ−ＯＳ膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃
以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間
は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−
ＯＳ膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理
によりＣＡＡＣ−ＯＳ膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気で
の加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、
ＣＡＡＣ−ＯＳ膜の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ
以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下
では、ＣＡＡＣ−ＯＳ膜の不純物濃度をさらに短時間で低減することができる。
また、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成してもよい。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物
半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５
００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体
積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜と
する。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃
以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または
１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度を
さらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０
ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０
ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する
。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃
以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜
する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長さ
せることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃
以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間
は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化
物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０
００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい
。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができ
る。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することが
できる。
なお、チャネルとなる酸化物半導体層４０４ｂに第１４族元素の一つであるシリコンが含
まれると、酸化物半導体層４０４ｂの結晶性が低下しＣＡＡＣ−ＯＳ膜の成膜が困難とな
ることや、キャリア移動度の低下等といった問題が生じる。そのため、酸化物半導体層４
０４ｂに含まれるシリコンの濃度は低減されていることがよい。酸化物半導体層４０４ｂ
に含まれるシリコンの濃度を２．５×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは、４
．０×１０１９ａｔｏｍｓ／ｃｍ３以下とすることで、酸化物半導体層４０４ｂの結晶性
の低下を抑制することができる。また、シリコンの濃度を１．４×１０２１ａｔｏｍｓ／
ｃｍ３以下とすることで、キャリア移動度の低下を抑制することができる。更に、シリコ
ン濃度を２．０×１０１９ａｔｏｍｓ／ｃｍ３以下とすることで、酸化物半導体層４０４
ｂに含まれる酸素欠損を低減し、信頼性を向上させることができる。
酸化物半導体層４０４ｂにシリコン等の不純物が入り込まないように、酸化物半導体層４
０４ｂと接する第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは主な構成元素とし
てシリコンを含まない膜とする。また、第１の酸化物層４０４ａ及び第２の酸化物層４０
４ｃは、下地絶縁層４０２及びゲート絶縁層４０８からシリコン等の不純物元素が酸化物
半導体層４０４ｂに入り込まないよう、保護膜として機能する。
第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃには、シリコン等の不純物が入り込
み、下地絶縁層４０２と第１の酸化物層４０４ａとの界面及び／又はゲート絶縁層４０８
と第２の酸化物層４０４ｃとの界面において、シリコンの混入領域が形成される場合があ
る。該シリコンの混入領域が酸化物半導体層４０４ｂに影響を与えず、酸化物半導体層４
０４ｂにシリコンが入り込まないように、第１の酸化物層４０４ａ及び第２の酸化物層４
０４ｃは十分に厚膜化されていることが好ましい。
シリコンが混入した領域は、酸化物層中の酸素がシリコンと結合することによって、酸化
物層の結晶性が低下し、酸素欠損が形成されやすい。そのため、酸化物半導体層４０４ｂ
中に含まれる酸素欠損がシリコンの混入領域に拡散し、シリコンの混入領域において捕獲
（ゲッタリング）される場合がある。これを模式的に示したのが図２０である。図２０の
斜線で示した領域は酸化物層にシリコンが混入した領域であり、Ｖｏは酸素欠損である。
なお、ここで酸素欠損が拡散するとは、酸素欠損の付近にある酸素原子が酸素欠損を補填
し、補填した酸素原子が元々存在していた箇所に新たな酸素欠損を形成することで、酸素
欠損が見かけ上移動しているように見えることを指す。
シリコンの混入領域に捕獲された酸素欠損は、下地絶縁層４０２及びゲート絶縁層４０８
から供給された酸素と結合する。そのため、第１の酸化物層４０４ａ及び第２の酸化物層
４０４ｃの酸素欠損が増大するわけではない。
このように、酸化物半導体層４０４ｂ中の酸素欠損が拡散し、シリコンの混入領域に捕獲
されることで、下地絶縁層４０２及びゲート絶縁層４０８から離間された領域に形成され
ている酸化物半導体層４０４ｂの酸素欠損を低減することができる。
本実施の形態では、基板温度を室温とし、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のタ
ーゲットを用いて、非晶質構造である第１の酸化物層４０４ａを成膜する。非晶質構造で
ある第１の酸化物層４０４ａの膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２０ｎｍ以
上４０ｎｍ以下とする。第１の酸化物層４０４ａを厚膜化すると、下地絶縁層４０２の成
分が酸化物半導体層４０４ｂに入り込むことを防ぐことができる。例えば、下地絶縁層４
０２が酸化シリコンである場合には酸化物半導体層４０４ｂにシリコンが入り込むことを
防ぐことができる。
また、酸化物半導体層４０４ｂの成膜には、基板温度を４００℃とし、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：１の原子数比のターゲットを用いる。酸化物半導体層４０４ｂは、表面と略垂
直な方向にｃ軸が配向した結晶を含む膜とし、ＣＡＡＣ−ＯＳ膜とすることが好ましい。
酸化物半導体層４０４ｂの膜厚は、１ｎｍ以上４０ｎｍ以下、好ましくは５ｎｍ以上２０
ｎｍ以下とする。酸化物半導体層４０４ｂの成膜温度は、４００℃以上５５０℃以下、好
ましくは４５０℃以上５００℃以下とする。ただし、既に形成している配線層が耐えられ
る温度範囲で行うこととする。
酸化物層の成膜後の加熱処理は、減圧下で窒素、酸素、または窒素及び酸素雰囲気下で１
５０℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは
３００℃以上４５０℃以下とする。加熱処理によって、酸化物層中の過剰な水素（水や水
酸基を含む）を除去（脱水化、または脱水素化）する。そして、熱処理終了後の加熱温度
を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、または超乾燥
エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定し
た場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、よ
り好ましくは１０ｐｐｂ以下の空気）を導入する。酸素ガスの作用により、脱水化または
脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物を構成する
主な構成元素である酸素を供給する。
酸化物半導体層４０４ｂを形成した後、加熱処理を行うことで、酸化物半導体層４０４ｂ
において、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａ
ｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好
ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気
で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれない
ことが好ましい。処理時間は３分〜２４時間とする。酸化物層の加熱処理は何度行っても
よく、そのタイミングは問わない。
次に、酸化物半導体層４０４ｂ上にソース電極層４０６ａ及びドレイン電極層４０６ｂと
なる導電膜を形成する。導電膜としてはプラズマＣＶＤ法またはスパッタリング法等によ
り、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジ
ム、スカンジウム等の金属材料またはこれらを主な構成元素とする合金材料を用いて形成
することができる。さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物などの導電性材料
を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすること
もできる。
上記の導電膜を形成した後、エッチングすることでソース電極層４０６ａ及びドレイン電
極層４０６ｂを形成することができる（図２（Ｂ）参照）。なお、ソース電極層４０６ａ
及びドレイン電極層４０６ｂを形成する際のエッチングにおいて、ソース電極層４０６ａ
及びドレイン電極層４０６ｂに挟まれた領域の酸化物半導体層４０４ｂも同時にエッチン
グされ、膜厚が減少する場合がある。そのため、酸化物半導体層４０４ｂのソース電極層
及びドレイン電極層と重畳しない領域は、重畳する領域と比較して膜厚が薄い場合がある
。
続いて、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上に第２の酸化物層４０４ｃ
となる酸化物膜４０５及びゲート絶縁層４０８となるゲート絶縁膜４０７を積層して形成
する（図２（Ｃ）参照）。
酸化物膜４０５としては、第１の酸化物層４０４ａと同様の材料、方法を用いて形成する
ことができる。ただし、酸化物膜４０５の膜厚は第１の酸化物層４０４ａよりも薄く、酸
化物半導体層４０４ｂよりも厚くするとよい。なお、酸化物膜４０５は結晶構造を有する
酸化物半導体層４０４ｂと重畳するため、酸化物半導体層４０４ｂが有する結晶を種とし
て結晶成長し、結晶構造を有する膜になりやすい。したがって、第１の酸化物層４０４ａ
と同様の材料、方法を用いて形成しても、その結晶構造が異なり、第２の酸化物層４０４
ｃとしては結晶性の高い膜が形成される場合がある。ただし、第２の酸化物層４０４ｃの
結晶性は酸化物半導体層４０４ｂの結晶性よりも低い。また、第２の酸化物層４０４ｃの
酸化物半導体層４０４ｂと接する領域と接していない領域とで、結晶性が異なる場合があ
る。
また、酸化物半導体層４０４ｂ及び第２の酸化物層４０４ｃとの界面は混合していてもよ
い。界面が混合することで、酸化物半導体層４０４ｂと第２の酸化物層４０４ｃとの界面
散乱が低減される。
また、第２の酸化物層４０４ｃの一部、すなわちソース電極層４０６ａ及びドレイン電極
層４０６ｂと接し、酸化物半導体層４０４ｂと接していない領域は、非晶質構造となりや
すい。また、第２の酸化物層４０４ｃの膜厚は１ｎｍ以上４０ｎｍ以下、好ましくは５ｎ
ｍ以上３０ｎｍ以下とする。第２の酸化物層４０４ｃを厚膜化することで、ゲート絶縁層
４０８の成分が、酸化物半導体層４０４ｂに入り込むことを抑制することができる。特に
、ゲート絶縁層に酸化シリコンを用いた場合、酸化物半導体層４０４ｂにシリコンが入り
込むことを抑制することができる。第２の酸化物層４０４ｃがソース電極層４０６ａ及び
ドレイン電極層４０６ｂ上に設けられていることによって、酸化物半導体層４０４ｂとソ
ース電極層４０６ａ及びドレイン電極層４０６ｂとの抵抗を増大させずに、第２の酸化物
層４０４ｃの厚膜化を図ることができる。
ゲート絶縁層４０８には下地絶縁層４０２と同様の材料、方法を用いて形成することがで
きる。
次に、ゲート絶縁膜４０７上にゲート電極層４１０を形成する（図２（Ｄ）参照）。ゲー
ト電極層４１０は、ソース電極層４０６ａ及びドレイン電極層４０６ｂと同様の材料及び
方法を用いて形成することができる。
ゲート電極層４１０はソース電極層４０６ａ及びドレイン電極層４０６ｂと重畳している
。このような構造にすることによって、ドレイン電極層４０６ｂ近傍の高電界が緩和され
て、トランジスタ４２０のオン特性を向上させることができる。
続いて、酸化物膜４０５及びゲート絶縁膜４０７をマスクを用いて選択的にエッチングし
て第２の酸化物層４０４ｃ及びゲート絶縁層４０８を形成する（図３（Ａ）参照）。
第２の酸化物層４０４ｃ及びゲート絶縁層４０８の端部はソース電極層４０６ａ及びドレ
イン電極層４０６ｂと重畳し、側面が後に形成される酸化物絶縁層４１２と接する。第２
の酸化物層４０４ｃ及びゲート絶縁層４０８の一部がエッチングされ、除去されているこ
とで、酸化物絶縁層４１２から放出される酸素を、第２の酸化物層４０４ｃ、ゲート絶縁
層４０８またはその両方を介して、酸化物半導体層４０４ｂに供給することができる。
なお、第２の酸化物層４０４ｃ及びゲート絶縁層４０８へのエッチングはゲート電極層４
１０の形成前に行ってもよい。また、ここで用いるエッチングマスクとして第１の酸化物
層４０４ａ及び酸化物半導体層４０４ｂをエッチングした際に用いたマスクを転用して用
いてもよい。該マスクを転用することで、マスク枚数を削減することができる。
続いて、ゲート電極層４１０上に酸化物絶縁層４１２を形成する。酸化物絶縁層４１２は
、下地絶縁層４０２と同様の材料、方法を用いて形成することができる。酸化物絶縁層４
１２としては、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化ア
ルミニウム膜、酸化ハフニウム膜、もしくは酸化ガリウム膜等の酸化物絶縁層または窒素
を含む酸化物絶縁層を用いるとよい。酸化物絶縁層４１２は、酸化物半導体層４０４ｂに
対し酸素を供給できるよう過剰に酸素を含む膜となるように形成することが好ましい。
また、酸素を供給できる膜として、下地絶縁層４０２と同様に、プラズマＣＶＤ装置を用
いて、真空排気した条件下で、高パワー密度の高周波電力による成膜を行い、酸素を過剰
に含み、かつ酸素を放出しやすい膜とすることが好ましい。
また、酸化物絶縁層４１２にイオン注入法、イオンドーピング法、プラズマイマージョン
イオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加すること
によって、酸化物絶縁層４１２に酸素を過剰に含ませ、酸化物絶縁層４１２から酸化物半
導体層４０４ｂへ酸素を供給することができる。
酸化物絶縁層４１２を形成後、加熱処理を行う。酸化物半導体層４０４ｂは、酸化物半導
体層４０４ｂの形成後のエッチングやプラズマに曝され、ダメージを受けて形成される酸
素欠損を含む。そのため、ここで加熱処理を行い、酸化物半導体層４０４ｂに酸素を供給
し酸素欠損を低減させることで、酸化物半導体層４０４ｂの成膜後に与えられたダメージ
を回復させる。該熱処理の温度は、代表的には、２００℃以上４５０℃以下とする。当該
加熱処理により、酸化物絶縁層４１２に含まれる酸素を放出させることができる。
加熱処理は、例えば窒素及び酸素の混合雰囲気で、３５０℃、１時間行う。酸化物半導体
層４０４ｂに含まれる水素原子及び酸素原子が、加熱処理により、酸化物半導体層４０４
ｂから脱離する。酸化物半導体層４０４ｂにおいて、酸素原子が脱離した位置は酸素欠損
となるが、酸化物絶縁層に含まれる化学量論的組成を満たす酸素よりも多くの酸素原子が
酸素欠損の位置へ移動し、酸素欠損を補填する。
こうして、酸化物絶縁層４１２形成後の加熱処理によって、酸化物半導体層４０４ｂから
、窒素、水素、または水が脱離することで、膜中の窒素、水素、または水の含有率を約１
０分の一程度まで低減することができる。
酸化物絶縁層４１２上に絶縁層４１４を形成する。絶縁層４１４は窒化シリコン、酸化ア
ルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウ
ム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を含む膜を用いれば
よい。絶縁層４１４によって、酸化物半導体層４０４ｂに半導体装置上部からの不純物が
入り込むことまたは、酸化物半導体層４０４ｂ及び酸化物絶縁層４１２に含まれる酸素が
半導体装置の上部へ脱離することを抑制することができる。
以上の工程で、半導体装置を作製することができる（図３（Ｂ）参照）。
本実施の形態で示した半導体装置は、チャネルとなる酸化物半導体層と、下地絶縁層及び
ゲート絶縁層との間にそれぞれ、第１の酸化物層及び第２の酸化物層が形成されており、
下地絶縁層及びゲート絶縁層から酸化物半導体層に対してシリコン等の不純物元素が入り
込むことが抑制されており、トランジスタの特性の変動が低減され、信頼性の高い半導体
装置を実現することができる。
酸化物半導体層４０４ｂに接してソース電極層４０６ａ及びドレイン電極層４０６ｂが形
成され、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上に第２の酸化物層４０４ｃ
が形成されていることで、酸化物半導体層４０４ｂとソース電極層４０６ａ及びドレイン
電極層４０６ｂとのコンタクト抵抗を低下させずに、第１の酸化物層及び第２の酸化物層
の厚膜化を図ることができる。第１の酸化物層及び第２の酸化物層を厚膜化することで、
酸化物半導体層に不純物が入り込むことを抑制することができ、トランジスタの特性を安
定したものとすることができる。
さらに、酸化物膜４０５とゲート絶縁膜４０７が選択的にエッチングされ第２の酸化物層
４０４ｃ及びゲート絶縁層４０８が形成されることによって、第２の酸化物層４０４ｃ及
びゲート絶縁層４０８上に設けられた酸化物絶縁層４１２から酸化物半導体層４０４ｂへ
酸素を供給することができる。酸化物半導体層４０４ｂへ酸素を供給し、酸素欠損を補填
することで、トランジスタ特性を安定なものとし、信頼性の高い半導体装置を提供するこ
とができる。
なお、本実施の形態に示すトランジスタの構造は上記の構造に限らない。例えば、図４（
Ａ）に示すトランジスタ４３０ように、第１の酸化物層４０４ａと酸化物半導体層４０４
ｂの形状が異なっていてもよい。トランジスタ４３０では、第１の酸化物層４０４ａが、
酸化物半導体層４０４ｂが設けられていない領域においてソース電極層４０６ａ及びドレ
イン電極層４０６ｂと接している。このような構成とすることによって、ソース電極層４
０６ａ及びドレイン電極層４０６ｂの段差被覆性を低下させることなく、第１の酸化物層
４０４ａの厚膜化を図ることができ、酸化物半導体層４０４ｂに対する不純物元素の入り
込みを抑制することができる。
また、図４（Ｂ）に示すトランジスタ４４０のように、ソース電極層４０６ａ及びドレイ
ン電極層４０６ｂのゲート電極層４１０と重畳する周縁部を階段状に形成してもよい。階
段状の周縁部は、複数回のエッチング（レジストマスクの後退（縮小）を伴うエッチング
と後退したレジストマスクを用いたエッチング）を行うことで形成することができる。ソ
ース電極層４０６ａ及びドレイン電極層４０６ｂの周縁部が階段状となることで、第２の
酸化物層４０４ｃの段差被覆性を向上させることができる。
また、図４（Ｃ）に示すトランジスタ４５０のように、ソース電極層及びドレイン電極層
が２層構造からなる構造としてもよい。図４（Ｃ）に示すトランジスタ４５０は、チャネ
ル長を決定する第１のソース電極層４１６ａ及び第１のドレイン電極層４１６ｂと、第１
のソース電極層４１６ａ及び第１のドレイン電極層４１６ｂ上に形成され、ソース電極層
及びドレイン電極層全体の抵抗を低減するための第２のソース電極層４１８ａ及び第２の
ドレイン電極層４１８ｂとを有する。
第１のソース電極層４１６ａ及び第１のドレイン電極層４１６ｂの間がトランジスタ４５
０のチャネル長となる。トランジスタ４５０のチャネル長を５０ｎｍ未満、好ましくは３
０ｎｍ未満程度とする場合には、電子ビームを用いてレジストを露光して現像したマスク
等をエッチングマスクとして用いることが好ましい。このとき、電子ビームの照射が可能
な電子ビーム描画装置において、最小ビーム径を２ｎｍ以下として照射することが好まし
い。
ただし、電子ビームによって形成することができるマスクは薄いため、マスクとなるレジ
ストの被覆性を考慮して、第１のソース電極層４１６ａ及び第１のドレイン電極層４１６
ｂを薄膜化することが好ましい。しかし、第１のソース電極層４１６ａ及び第１のドレイ
ン電極層４１６ｂを薄膜化すると抵抗が高くなる。そこで、抵抗を低減させるために、厚
膜化が可能な第２のソース電極層４１８ａ及び第２のドレイン電極層４１８ｂを形成する
ことが好ましい。
また、図５に示すように第１の酸化物層４０４ａ上に接してソース電極層４０６ａ及びド
レイン電極層４０６ｂを形成し、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上に
接して酸化物半導体層４０４ｂを形成する構成としてもよい。酸化物半導体層４０４ｂ上
には第２の酸化物層４０４ｃ及びゲート絶縁層４０８が積層して形成されている。
図５（Ａ）に示すトランジスタ４６０は、第１の酸化物層４０４ａ上に接してソース電極
層４０６ａ及びドレイン電極層４０６ｂが設けられている。ソース電極層４０６ａ及びド
レイン電極層４０６ｂ上の酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃ及びゲート
絶縁層４０８は、同じマスクを用いてエッチングされている。また、酸化物半導体層４０
４ｂ上に、第２の酸化物層４０４ｃが設けられた状態でエッチングすることによって、酸
化物半導体層４０４ｂの表面がエッチングによるダメージを受けることがなく、安定した
特性の半導体装置とすることができる。
図５（Ｂ）に示すトランジスタ４７０は、図４（Ｂ）に示すトランジスタ４４０と同様に
、ソース電極層４０６ａ及びドレイン電極層４０６ｂが階段状の周縁部を有する。このよ
うな形状とすることによって、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃ及びゲ
ート絶縁層４０８の被覆性が向上する。
本実施の形態に示すトランジスタは、他の実施の形態と適宜組み合わせて適用することが
できる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる半導体装置について説明する。なお、実施の
形態１と同様の箇所については、同様の符号を付し、詳細な説明を省略する。図６に本実
施の形態の半導体装置を示す。図６（Ｂ）は本実施の形態の半導体装置の上面図を示し、
図６（Ａ）は図６（Ｂ）に示す一点鎖線Ｃ−Ｄにおける断面図である。
また、図６（Ａ）に示すトランジスタ５２０は、基板４００上の下地絶縁層４０２と、下
地絶縁層４０２上の第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂと、第１の酸化
物層４０４ａ及び酸化物半導体層４０４ｂ上のソース電極層４０６ａ及びドレイン電極層
４０６ｂと、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上の第２の酸化物層４０
４ｃと、第２の酸化物層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上のゲ
ート電極層４１０と、ソース電極層４０６ａ、ドレイン電極層４０６ｂ、第２の酸化物層
４０４ｃ、ゲート絶縁層４０８及びゲート電極層４１０上の酸化物絶縁層４１２と、酸化
物絶縁層４１２上の絶縁層４１４と、を有する。
第２の酸化物層４０４ｃの上端部はゲート絶縁層４０８の下端部と一致し、ゲート絶縁層
４０８の上端部はゲート電極層４１０の下端部と一致する。このような構成は、ゲート電
極層４１０をマスクとしてゲート絶縁層４０８及び第２の酸化物層４０４ｃをエッチング
することで形成できる。ゲート電極層４１０をマスクとすることによって、マスク枚数を
低減することができる。
なお、ここでいう一致とは厳密な一致を要さず、同一のマスクを用いたエッチングによっ
て得られた形状における一致の程度を包含する。そのため、第２の酸化物層４０４ｃの上
端部がゲート絶縁層４０８の下端部よりも突出しているまたは奥に後退している場合、ゲ
ート絶縁層４０８の上端部がゲート電極層４１０の下端部よりも突出しているまたは奥に
後退している場合もある。
また、本実施の形態に示すトランジスタの構造はこれに限らない。例えば、図７（Ａ）に
示すトランジスタ５３０のように、図４（Ｂ）に示すトランジスタ４４０と同様に、ソー
ス電極層４０６ａ及びドレイン電極層４０６ｂのゲート電極層４１０と重畳する周縁部を
階段状に形成してもよい。
図７（Ｂ）に示すトランジスタ５４０のように、図４（Ｃ）に示すトランジスタ４５０と
同様にソース電極層及びドレイン電極層を２層構造としてもよい。
また、図７（Ｃ）に示すトランジスタ５５０のように、ゲート電極層４１０の側面に接し
て側壁絶縁層４１３が形成されていてもよい。
トランジスタ５５０は、基板４００上の下地絶縁層４０２と、下地絶縁層４０２上の第１
の酸化物層４０４ａ及び酸化物半導体層４０４ｂの積層と、第１の酸化物層４０４ａ及び
酸化物半導体層４０４ｂ上のソース電極層４０６ａ及びドレイン電極層４０６ｂと、ソー
ス電極層４０６ａ及びドレイン電極層４０６ｂ上の第２の酸化物層４０４ｃと、第２の酸
化物層４０４ｃ上のゲート絶縁層４０８と、ゲート絶縁層４０８上のゲート電極層４１０
と、ゲート電極層４１０の側面を覆う側壁絶縁層４１３と、ソース電極層４０６ａ、ドレ
イン電極層４０６ｂ、ゲート電極層４１０及び側壁絶縁層４１３上の酸化物絶縁層４１２
と、酸化物絶縁層４１２上の絶縁層４１４と、を有する。
側壁絶縁層４１３の下端部はゲート絶縁層４０８の上端部と一致し、ゲート絶縁層４０８
の下端部は第２の酸化物層４０４ｃの上端部と一致する。このような構造は、側壁絶縁層
４１３及びゲート電極層４１０をマスクとして、ゲート絶縁層４０８及び第２の酸化物層
４０４ｃをエッチングすることで形成できる。なお、ここでいう一致とは厳密な一致を要
さず、同一のマスクを用いたエッチングによって得られた形状における一致の程度を包含
する。そのため、第２の酸化物層４０４ｃの上端部がゲート絶縁層４０８の下端部よりも
突出しているまたは奥に後退している場合、ゲート絶縁層４０８の上端部が側壁絶縁層４
１３の下端部よりも突出しているまたは奥に後退している場合等もある。
側壁絶縁層４１３が設けられていることによって、ソース電極層４０６ａ及びドレイン電
極層４０６ｂと、ゲート電極層４１０との絶縁性を高めることができる。
ここで、トランジスタ５５０の作製方法について説明する。なお、実施の形態１と同様の
箇所については省略する。
トランジスタ５５０は、ゲート電極層４１０を作製するまでは、実施の形態１に示すトラ
ンジスタ４２０と同様の方法を用いて作製することができる。図８（Ａ）は図２（Ｄ）に
対応している。そのため、図８（Ａ）に示す構造の作製方法については、実施の形態１の
記載を参照すればよい。
図８（Ａ）に示すトランジスタは、基板４００上の下地絶縁層４０２と、下地絶縁層４０
２上の第１の酸化物層４０４ａ及び酸化物半導体層４０４ｂの積層と、酸化物半導体層４
０４ｂ上のソース電極層４０６ａ及びドレイン電極層４０６ｂと、ソース電極層４０６ａ
及びドレイン電極層４０６ｂ上の酸化物膜４０５と、酸化物膜４０５上のゲート絶縁膜４
０７と、ゲート絶縁膜４０７上のゲート電極層４１０と、を有する。
ゲート電極層４１０の上に、側壁絶縁層４１３となる絶縁膜４１１を形成する（図８（Ｂ
）参照）。絶縁膜４１１は、実施の形態１に示す酸化物絶縁層４１２と同様の方法及び材
料を用いて形成すればよい。続いて、絶縁膜４１１を異方性エッチングすることで側壁絶
縁層４１３を形成する（図８（Ｃ）参照）。
次に、側壁絶縁層４１３及びゲート電極層４１０をマスクとして酸化物膜４０５及びゲー
ト絶縁膜４０７を選択的にエッチングし、第２の酸化物層４０４ｃ及びゲート絶縁層４０
８を形成する（図９（Ａ）参照）。
ここで、第２の酸化物層４０４ｃ及びゲート絶縁層４０８を形成する際のエッチングにお
いて、ソース電極層４０６ａ及びドレイン電極層４０６ｂも一緒にエッチングされる場合
がある。また、ソース電極層４０６ａ及びドレイン電極層４０６ｂがエッチングされる際
に、エッチングによってこれらの層から除去された金属が第２の酸化物層４０４ｃ及びゲ
ート絶縁層４０８の側面に付着することがある。第２の酸化物層４０４ｃ及びゲート絶縁
層４０８の側面に付着した金属を介して、ゲート電極層４１０とソース電極層４０６ａま
たはドレイン電極層４０６ｂが導通することがある。
そのため、側壁絶縁層４１３を設けることによって、ソース電極層４０６ａ及びドレイン
電極層４０６ｂがエッチングされて、第２の酸化物層４０４ｃ及びゲート絶縁層４０８の
側面に金属が付着していても、ゲート電極層４１０とソース電極層４０６ａ及びドレイン
電極層４０６ｂの導通を抑制することができる。
続いて、ソース電極層４０６ａ、ドレイン電極層４０６ｂ、第２の酸化物層４０４ｃ、ゲ
ート絶縁層４０８、ゲート電極層４１０及び側壁絶縁層４１３上に酸化物絶縁層４１２及
び絶縁層４１４を積層して形成する（図９（Ｂ）参照）。酸化物絶縁層４１２及び絶縁層
４１４は実施の形態１と同様の方法、材料を用いて形成することができる。
また、本実施の形態に示すトランジスタは上記に限らず、図１０に示すトランジスタのよ
うに、第１の酸化物層４０４ａ上に接してソース電極層４０６ａ及びドレイン電極層４０
６ｂを形成し、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上に接して酸化物半導
体層４０４ｂを形成する構成としてもよい。酸化物半導体層４０４ｂ上には第２の酸化物
層４０４ｃ及びゲート絶縁層４０８が積層して形成されている。
図１０（Ａ）に示すトランジスタ５６０は、図５（Ａ）に示すトランジスタ４６０と同様
に、第１の酸化物層４０４ａがエッチングされずに、ソース電極層４０６ａ及びドレイン
電極層４０６ｂの下に延在しており、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃ
及びゲート絶縁層４０８がゲート電極層４１０をマスクとしてエッチングされている。
図１０（Ｂ）に示すトランジスタ５７０は、図５（Ｂ）に示すトランジスタ４７０のよう
に、ソース電極層４０６ａ及びドレイン電極層４０６ｂのゲート電極層４１０と重畳する
周縁部を階段状に形成しており、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃ及び
ゲート絶縁層４０８がゲート電極層４１０をマスクとしてエッチングされている。
本実施の形態で示した半導体装置は、チャネルとなる酸化物半導体層と、下地絶縁層及び
ゲート絶縁層との間にそれぞれ、第１の酸化物層及び第２の酸化物層が形成されており、
下地絶縁層及びゲート絶縁層から酸化物半導体層に対してシリコン等の不純物元素が入り
込むことが抑制されており、トランジスタの特性が変動することが抑制されている。
酸化物半導体層４０４ｂに接してソース電極層４０６ａ及びドレイン電極層４０６ｂが形
成され、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上に第２の酸化物層４０４ｃ
が形成されていることで、酸化物半導体層４０４ｂとソース電極層４０６ａ及びドレイン
電極層４０６ｂとのコンタクト抵抗を低下させずに、第１の酸化物層及び第２の酸化物層
の厚膜化を図ることができる。第１の酸化物層及び第２の酸化物層を厚膜化することで、
酸化物半導体層に不純物が入り込むことを抑制することができ、トランジスタの特性を安
定したものとすることができる。
さらに、第２の酸化物層４０４ｃ及びゲート絶縁層４０８が選択的にエッチングされ除去
されていることによって、第２の酸化物層４０４ｃ及びゲート絶縁層４０８上に設けられ
た酸化物絶縁層４１２から酸化物半導体層４０４ｂへ酸素を供給することができる。
第２の酸化物層４０４ｃ及びゲート絶縁層４０８のエッチングにおいて、ゲート電極層４
１０及び側壁絶縁層４１３をマスクとして用いることによって、マスク枚数を低減するこ
とができる。
また、ゲート電極層４１０の側面に接して側壁絶縁層４１３が形成されていることによっ
て、ソース電極層４０６ａ及びドレイン電極層４０６ｂとゲート電極層４１０とが導通す
ることを抑制し、トランジスタの信頼性を高めることができる。
本実施の形態に示すトランジスタは、他の実施の形態と適宜組み合わせて適用することが
できる。
（実施の形態３）
半導体装置の一例として、論理回路であるＮＯＲ型回路の回路図の一例を図１１（Ａ）に
示す。図１１（Ｂ）はＮＡＮＤ型回路の回路図である。
図１１（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジス
タ８０１、８０２はチャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、
ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、実施の形態１及び実施
の形態２に示すトランジスタと同様な構造を有する、チャネル形成領域に酸化物半導体膜
を用いたトランジスタを用いる。
なお、図１１（Ａ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化
物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する
導電層を設けてもよい。該導電層の電位を制御し、例えばＧＮＤとすることでトランジス
タ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジス
タとすることができる。
また、図１１（Ｂ）に示すＮＡＮＤ型回路では、ｎチャネル型トランジスタであるトラン
ジスタ８１２、８１３は、実施の形態１及び実施の形態２に示すトランジスタと同様な構
造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図１１（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸
化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を制御す
る導電層を設けてもよい。該導電層の電位を制御し、例えばＧＮＤとすることでトランジ
スタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジ
スタとすることができる。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる
。
また、実施の形態１及び実施の形態２に示すトランジスタを用いることで、高速動作が可
能であり、かつ信頼性が高く、安定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提供
することができる。
本実施の形態の半導体装置は、他の実施の形態に示す半導体装置と適宜組み合わせて用い
ることができる。
（実施の形態４）
本実施の形態では、実施の形態１及び実施の形態２に示すトランジスタを使用し、電力が
供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導
体装置（記憶装置）の一例を、図面を用いて説明する。
図１２（Ａ）は、本実施の形態の半導体装置を示す回路図である。
図１２（Ａ）に示すトランジスタ２６０は、シリコンにチャネルが形成され、高速動作が
容易である。また、トランジスタ２６２には実施の形態１及び実施の形態２に示したトラ
ンジスタを適用することができ、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、本実施の形態に示す半導体装置に用いるトランジスタとしては、ｐチャネル型トラ
ンジスタを用いることもできる。
図１２（Ａ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース
電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０
のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ
）とトランジスタ２６２のソース電極層またはドレイン電極層の一方とは、電気的に接続
され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電
気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２
６２のソース電極層またはドレイン電極層の他方は、容量素子２６４の電極の一方と電気
的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気
的に接続されている。
図１２（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ２
６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより、
第３の配線の電位が、トランジスタ２６０のゲート電極層、及び容量素子２６４に与えら
れる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書
き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈ
ｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電
位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ状態
とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（
保持）。
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば
、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらず
トランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電
位を第５の配線に与えればよい。
図１２（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図１２（Ｂ）は、半導体装置
の回路構成の一例を示し、図１２（Ｃ）は半導体装置の一例を示す概念図である。まず、
図１２（Ｂ）に示す半導体装置について説明を行い、続けて図１２（Ｃ）に示す半導体装
置について、以下説明を行う。
図１２（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電
極またはドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ２６２
のゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極またはドレイン
電極の他方と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。
次に、図１２（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持
を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トラン
ジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２
６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位
（あるいは容量素子に蓄積された電荷）を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×
ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図１２（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて
小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。
次に、図１２（Ｃ）に示す半導体装置について、説明を行う。
図１２（Ｃ）に示す半導体装置は、上部に記憶回路として図１２（Ｂ）に示したメモリセ
ル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、
下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５
１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メ
モリセルアレイ２５１と電気的に接続されている。
図１２（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１
（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができ
るため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高
速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能で
ある。
なお、図１２（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセ
ルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層
するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層す
る構成としても良い。
トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適
用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記
憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、本実施の形態に示す半導体装置として実施の形態１及び実施の形態２に示す、酸化
物半導体層が積層され、チャネル形成領域となる酸化物半導体層が酸化物半導体積層の表
面から遠ざけられているトランジスタを適用することで、信頼性が高く、安定した電気特
性を示す半導体装置とすることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの電子機器に応用した場合の例を図１３乃至図１６を用いて説明する。
図１３に電子機器のブロック図を示す。図１３に示す電子機器はＲＦ回路９０１、アナロ
グベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源
回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレ
イコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、
音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示
部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプ
リケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ
）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されて
おり、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の
書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
された信頼性の高い電子機器を提供することができる。
図１４に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１４に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また
、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２及
びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディ
スプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示
するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示が行われる。この読み出しはさらに次に新たな画像データがメモリ９
５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の混入の
影響を受けにくい信頼性の高い半導体装置とすることができる。
図１５に電子書籍のブロック図を示す。図１５はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
ここでは、図１５のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例え
ば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定
した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読
んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーライン
を引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違い
を示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保
存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピー
してもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力を十分に低減することができる。また、外部からの水、水分等の混入の影響を
受けにくい信頼性の高い半導体装置とすることができる。
図１６に電子機器の具体例を示す。図１６（Ａ）及び図１６（Ｂ）は、２つ折り可能なタ
ブレット型端末である。図１６（Ａ）は、開いた状態であり、タブレット型端末は、筐体
９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４
、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操
作スイッチ９０３８を有する。
先の実施の形態で示した半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いるこ
とが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、先の実
施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタンを表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
また、図１６（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図１６（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１６（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１６（Ａ）及び図１６（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻な
どを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッ
チ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有す
ることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、実施例試料として、図７（Ａ）に示すトランジスタ５３０と同様の構成の
トランジスタについて作製し、断面形状を調べた。
はじめに、実施例試料の作製方法について示す。
まず、シリコン基板上に下地絶縁膜となる膜厚３００ｎｍの酸化シリコン膜を形成した。
酸化シリコン膜は、スパッタリング法によりアルゴン及び酸素（アルゴン：酸素＝２５ｓ
ｃｃｍ：２５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力（電源出力）
５．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度１０
０℃の条件によって成膜した。
酸化シリコン膜表面を研磨処理後、膜厚２０ｎｍの第１の酸化物膜と膜厚１０ｎｍの酸化
物半導体膜を積層して形成した。成膜条件は、第１の酸化物膜はＩｎ：Ｇａ：Ｚｎ＝１：
３：２（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴン及び酸
素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４
Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度
２００℃として成膜し、酸化物半導体膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の
酸化物ターゲットを用いたスパッタリング法によりアルゴン及び酸素（アルゴン：酸素＝
３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５
ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度３００℃として成膜し
た。なお、第１の酸化物膜及び酸化物半導体膜は、大気曝露せずに連続成膜を行った。
続いて、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素
雰囲気下、４５０℃で１時間行った。
続いて、第１の酸化物膜及び酸化物半導体膜を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏ
ｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、三塩化硼素及び
塩素（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）混合雰囲気下、電源電力４５０
Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａにおいてエッチングして島状の第１の酸化物
層及び酸化物半導体層に加工した。
続いて、第１の酸化物層及び酸化物半導体層上に、ソース電極層及びドレイン電極層とな
るタングステン膜を膜厚１００ｎｍ成膜した。成膜条件は、タングステンターゲットを用
いたスパッタリング法によりアルゴン（アルゴン８０ｓｃｃｍ）雰囲気下において、圧力
０．８Ｐａ、電源電力（電源出力）１．０ｋＷを印加し、シリコン基板とターゲットとの
間の距離を６０ｍｍ、基板温度２３０℃の条件によって成膜した。
次に、タングステン膜上にレジストマスクを形成して、第１のエッチングを行った。エッ
チングは、ＩＣＰエッチング法により、塩素、四弗化炭素及び酸素（Ｃｌ２：ＣＦ４：Ｏ
２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、
バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて行った。
第１のエッチングの後に、酸素プラズマによるアッシングを行い、レジストマスクを縮小
した。レジストマスクの縮小は、第１のエッチングと同じチャンバー内にて、酸素（Ｏ２
＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．０Ｐａ
にて行った。
その後、縮小したレジストマスクを用いて、塩素、四弗化炭素及び酸素（Ｃｌ２：ＣＦ４
：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００
Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第２のエッチングを行った。レジ
ストの縮小とその前後における２回のエッチングによって、周縁部が階段状のソース電極
層及びドレイン電極層を形成することができた。
次に、酸化物半導体層、ソース電極層及びドレイン電極層上に膜厚１０ｎｍの第２の酸化
物膜を成膜した。成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ター
ゲットを用いたスパッタリング法によりアルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃ
ｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加
し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃とした。
続いて、ＣＶＤ法によりゲート絶縁膜となる酸化窒化シリコン膜を、２０ｎｍ成膜した。
酸化窒化シリコン膜上に窒化タンタルのターゲットを用いたスパッタリング法により膜厚
３０ｎｍの窒化タンタル膜を、窒素（Ｎ２＝５０ｓｃｃｍ）雰囲気下、圧力０．２Ｐａ、
電源電力１２ｋＷを印加し、ターゲットと基板の間の距離を４００ｍｍ、基板温度常温と
して成膜し、その上に、膜厚１３５ｎｍのタングステン膜をアルゴン（Ａｒ＝１００ｓｃ
ｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷを印加し、ターゲットと基板の間の距
離を６０ｍｍ、基板温度２３０℃として積層して成膜した。
次に、ＩＣＰエッチング法により、窒化タンタル膜及びタングステン膜の積層をエッチン
グした。エッチング条件は、塩素、四弗化炭素及び酸素（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓ
ｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電
力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッチングを行い、第１のエッチングの後
に三塩化硼素及び塩素（ＢＣｌ３：Ｃｌ２＝１５０ｓｃｃｍ：５０ｓｃｃｍ）混合雰囲気
下、電源電力１０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいて第２のエッチ
ングを行いゲート電極層を形成した。
次に、ＩＣＰエッチング法により、ゲート電極層をマスクとして、第２の酸化物膜及び
ゲート絶縁膜の積層をエッチングした。エッチング条件は、三塩化硼素及び塩素（ＢＣｌ
３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）混合雰囲気下、電源電力４５０Ｗ、バイアス
電力１００Ｗ、圧力１．９Ｐａにおいて第１のエッチングを行い、第１のエッチングの後
に酸素（Ｏ２＝８０ｓｃｃｍ）雰囲気下、電源電力３００Ｗ、バイアス電力５０Ｗ、圧力
４．０Ｐａにおいて第２のエッチングを行い第２の酸化物層及びゲート絶縁層を形成した
。
次に、ゲート電極層上に膜厚３００ｎｍの酸化窒化シリコン膜をＣＶＤ法により成膜し、
その上に、膜厚５０ｎｍの窒化シリコン膜をＣＶＤ法により成膜した。
上記の方法により作製した実施例試料の断面ＳＴＥＭ写真を図１７に示す。なお、図１８
に図１７の点線で囲んだ部分の拡大図を示す。図１８（Ａ）には、図１７に示す点線で囲
んだ領域Ａの拡大図を示し、図１８（Ｂ）には、図１７に示す点線で囲んだ領域Ｂの拡大
図を示す。図１８（Ａ）及び図１８（Ｂ）には、図７（Ａ）に示すトランジスタ５３０と
同様の符号を付した。
図１８（Ａ）に示すように、第２の酸化物層４０４ｃがドレイン電極層４０６ｂの上に形
成されている。ドレイン電極層４０６ｂの周縁部が階段状となっていることにより、第２
の酸化物層４０４ｃの被覆性が向上し、段切れ等の形状不良が発生していないことが確認
された。
図１８（Ｂ）に示すように、ゲート電極層４１０をマスクとしたエッチングによって、第
２の酸化物層４０４ｃ及びゲート絶縁層４０８がエッチングされている。ゲート絶縁層４
０８と酸化物絶縁層４１２との界面はＳＴＥＭ写真では明確に確認できないが、ゲート電
極層４１０をマスクとしたエッチングによって、第２の酸化物層４０４ｃの上端部とゲー
ト絶縁層４０８の下端部が接し、ゲート絶縁層４０８の上端部とゲート電極層４１０の下
端部が接していることが確認された。
本実施例では、実施例１で作製した実施例試料について電気特性を評価した。なお試料に
含まれるトランジスタは、チャネル長（Ｌ）が０．４３μｍ、チャネル幅（Ｗ）が１μｍ
であった。
実施例試料において、ＢＴストレス試験を行った。はじめに、トランジスタの初期のＶ
ｇ−Ｉｄ特性を測定する。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジ
スタの特性変化（即ち、経時変化）を短時間で評価することができる。ＢＴストレス試験
前後におけるトランジスタの特性の変動量を調べることは、信頼性を調べるための重要な
指標となる。
なお、ゲート電極に負の電圧を印加するストレス試験をマイナスゲートＢＴストレス試験
（−ＧＢＴ）といい、正の電圧を印加するストレス試験をプラスゲートＢＴストレス試験
（＋ＧＢＴ）という。
ここでは、ゲートＢＴストレス条件として、ストレス温度を１５０℃、ストレス時間を３
６００秒とし、ゲート電極に−３．３Ｖまたは＋３．３Ｖ、ソース電極及びドレイン電極
に０Ｖ印加した。このときの、ゲート絶縁膜に印加する電界強度を０．６６ＭＶ／ｃｍと
した。
＋ＧＢＴストレス試験の結果および−ＧＢＴストレス試験の結果を図２１および図２２に
示す。また、図中の点線は、トランジスタの初期のＶｇ−Ｉｄ特性、図中の実線は、トラ
ンジスタのストレス試験後におけるＶｇ−Ｉｄ特性を示している。また、横軸は、ゲート
電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、それぞれ、
ドレイン電圧Ｖｄが０．１Ｖ、３．３ＶのときのＶｇ−Ｉｄ特性である。なお、「ドレイ
ン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、
「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差であ
る。
図２１に示すように、＋ＧＢＴストレス試験前後のしきい値電圧の変動量（ΔＶｔｈ）
は０．５４Ｖ、シフト値の変動量（ΔＳｈｉｆｔ）は０．４４Ｖであった。また、図２２
に示すように、−ＧＢＴストレス試験前後のしきい値電圧の変動量（ΔＶｔｈ）は０．２
６Ｖ、シフト値の変動量（ΔＳｈｉｆｔ）は０．２５Ｖであった。図２１および図２２に
示すように、変動量が小さく、良好なスイッチング特性が得られていることが分かった。
また、ソースＢＴストレス試験（ＳＢＴ）およびドレインＢＴストレス試験（ＤＢＴ）
を行った。ソースＢＴストレス試験およびドレインＢＴストレス試験は、ゲートＢＴスト
レス試験と同様に加速試験の一種であり、長期間の使用によって起こるトランジスタの特
性変化（即ち、経時変化）を短時間で評価することができる。
はじめにトランジスタの初期のＶｇ−Ｉｄ特性を測定する。
ここでは、ソースＢＴストレス条件としては、ストレス温度を１５０℃、ストレス時間を
３６００秒とし、ドレイン電極に−３．３Ｖ、ソース電極及びゲート電極に０Ｖ印加した
。このときの、ゲート絶縁膜に印加する電界強度を０．６６ＭＶ／ｃｍとした。
また、ドレインＢＴストレス条件としては、ストレス温度を１５０℃、ストレス時間を
３６００秒とし、ドレイン電極に３．３Ｖ、ソース電極及びゲート電極に０Ｖ印加した。
このときの、ゲート絶縁膜に印加する電界強度を０．６６ＭＶ／ｃｍとした。
ＳＢＴストレス試験およびＤＢＴストレス試験の結果を図２３および図２４に示す。また
、図中の点線は、トランジスタの初期のＶｇ−Ｉｄ特性、図中の実線は、トランジスタの
ストレス試験後におけるＶｇ−Ｉｄ特性を示している。また、横軸は、ゲート電圧（Ｖｇ
：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、それぞれ、ドレイン電
圧Ｖｄが０．１Ｖ、３．３ＶのときのＶｇ−Ｉｄ特性である。
図２３に示すように、ＳＢＴストレス試験前後のしきい値電圧の変動量（ΔＶｔｈ）は
０．５４Ｖ、シフト値の変動量（ΔＳｈｉｆｔ）は０．４７Ｖであった。また、図２４に
示すように、ＤＢＴストレス試験前後のしきい値電圧の変動量（ΔＶｔｈ）は０．１７Ｖ
、シフト値の変動量（ΔＳｈｉｆｔ）は０．１１Ｖであった。図２３および図２４に示す
ように、実施例試料のトランジスタは、変動量が小さく、良好なスイッチング特性が得ら
れていることが分かった。
本実施例では、実施例試料として、島状のソース電極がゲート電極で囲まれ、ゲート電極
がドレイン電極に囲まれ、第１の酸化物層および酸化物半導体層が島状のソース電極およ
びドレイン電極の間にあるトランジスタを作製し、電気特性を評価した。なお、第１の酸
化物層および酸化物半導体層の組成と先述したソース電極、ドレイン電極、ゲート電極の
構成以外は実施例１を参酌することができる。
本実施例のトランジスタは、ソース電極、ドレイン電極、ゲート電極にはそれぞれ引き
回し配線が電気的に接続されている。
第１の酸化物層の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物タ
ーゲットを用いたスパッタリング法によりアルゴン及び酸素（アルゴン：酸素＝３０ｓｃ
ｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印
加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃として２０ｎｍ成膜し
た。また、酸化物半導体膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の
酸化物ターゲットを用いたスパッタリング法によりアルゴン及び酸素（アルゴン：酸素＝
３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５
ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度３００℃として１５ｎ
ｍ成膜した。なお、第１の酸化物膜及び酸化物半導体膜は、大気曝露せずに連続成膜を行
った。
なお、トランジスタは、チャネル長（Ｌ）が１．１３μｍ、チャネル幅（Ｗ）が１３．６
μｍであった。
次に、トランジスタの初期のＶｇ−Ｉｄ特性の測定結果を図２５に示す。また、図２５
において、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのとき（図中の点線）と３．０Ｖの
とき（図中の実線）の測定結果を示しており、横軸は、ゲート電圧（Ｖｇ：［Ｖ］）、縦
軸はドレイン電流（Ｉｄ：［Ａ］）を示す。
図２５に示すように、オン電流はゲート電圧とドレイン電圧が３Ｖのときに３８μＡ、
ドレイン電圧３Ｖでのシフト値は０．１Ｖ、ドレイン電圧０．１ＶでのＳ値は８４．３ｍ
Ｖ／ｄｅｃとすぐれた電気特性を得ることができた。
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２６０ トランジスタ
２６２ トランジスタ
２６４ 容量素子
４００ 基板
４０２ 下地絶縁層
４０４ａ 第１の酸化物層
４０４ｂ 酸化物半導体層
４０４ｃ 第２の酸化物層
４０５ 酸化物膜
４０６ａ ソース電極層
４０６ｂ ドレイン電極層
４０７ ゲート絶縁膜
４０８ ゲート絶縁層
４１０ ゲート電極層
４１１ 絶縁膜
４１２ 酸化物絶縁層
４１３ 側壁絶縁層
４１４ 絶縁層
４１６ａ ソース電極層
４１６ｂ ドレイン電極層
４１８ａ ソース電極層
４１８ｂ ドレイン電極層
４２０ トランジスタ
４３０ トランジスタ
４４０ トランジスタ
４５０ トランジスタ
４６０ トランジスタ
４７０ トランジスタ
５２０ トランジスタ
５３０ トランジスタ
５４０ トランジスタ
５５０ トランジスタ
５６０ トランジスタ
５７０ トランジスタ
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (1)

  1. 第１の酸化物半導体層と、
    前記第１の酸化物半導体層上のソース電極またはドレイン電極として機能する第１の導電層と、
    前記第１の導電層上の第２の酸化物半導体層と、
    前記第２の酸化物半導体層上の絶縁層と、
    前記絶縁層上のゲート電極として機能する第２の導電層と、を有し、
    前記第２の酸化物半導体層の上面の端部は、前記絶縁層の下面の端部と一致し、
    前記絶縁層の上面の端部は、前記第２の導電層の下面の端部と一致する、半導体装置。
JP2020080306A 2012-09-14 2020-04-30 半導体装置 Active JP6898495B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021097266A JP7108748B2 (ja) 2012-09-14 2021-06-10 半導体装置の作製方法
JP2022092244A JP7449980B2 (ja) 2012-09-14 2022-06-07 半導体装置
JP2022113744A JP2022137239A (ja) 2012-09-14 2022-07-15 半導体装置の作製方法
JP2024073383A JP2024097837A (ja) 2012-09-14 2024-04-30 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012203385 2012-09-14
JP2012203385 2012-09-14
JP2019019397A JP6700446B2 (ja) 2012-09-14 2019-02-06 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019019397A Division JP6700446B2 (ja) 2012-09-14 2019-02-06 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021097266A Division JP7108748B2 (ja) 2012-09-14 2021-06-10 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2020141143A true JP2020141143A (ja) 2020-09-03
JP6898495B2 JP6898495B2 (ja) 2021-07-07

Family

ID=50181921

Family Applications (8)

Application Number Title Priority Date Filing Date
JP2013186841A Expired - Fee Related JP6245904B2 (ja) 2012-09-14 2013-09-10 半導体装置
JP2017218143A Active JP6479937B2 (ja) 2012-09-14 2017-11-13 半導体装置
JP2019019397A Active JP6700446B2 (ja) 2012-09-14 2019-02-06 半導体装置
JP2020080306A Active JP6898495B2 (ja) 2012-09-14 2020-04-30 半導体装置
JP2021097266A Active JP7108748B2 (ja) 2012-09-14 2021-06-10 半導体装置の作製方法
JP2022092244A Active JP7449980B2 (ja) 2012-09-14 2022-06-07 半導体装置
JP2022113744A Withdrawn JP2022137239A (ja) 2012-09-14 2022-07-15 半導体装置の作製方法
JP2024073383A Pending JP2024097837A (ja) 2012-09-14 2024-04-30 半導体装置

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2013186841A Expired - Fee Related JP6245904B2 (ja) 2012-09-14 2013-09-10 半導体装置
JP2017218143A Active JP6479937B2 (ja) 2012-09-14 2017-11-13 半導体装置
JP2019019397A Active JP6700446B2 (ja) 2012-09-14 2019-02-06 半導体装置

Family Applications After (4)

Application Number Title Priority Date Filing Date
JP2021097266A Active JP7108748B2 (ja) 2012-09-14 2021-06-10 半導体装置の作製方法
JP2022092244A Active JP7449980B2 (ja) 2012-09-14 2022-06-07 半導体装置
JP2022113744A Withdrawn JP2022137239A (ja) 2012-09-14 2022-07-15 半導体装置の作製方法
JP2024073383A Pending JP2024097837A (ja) 2012-09-14 2024-04-30 半導体装置

Country Status (6)

Country Link
US (7) US9601632B2 (ja)
JP (8) JP6245904B2 (ja)
KR (4) KR102211215B1 (ja)
CN (2) CN103681805B (ja)
DE (1) DE102013217808A1 (ja)
TW (6) TWI595659B (ja)

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR102537022B1 (ko) 2013-05-20 2023-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
KR102282108B1 (ko) 2013-06-13 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9312349B2 (en) 2013-07-08 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6018607B2 (ja) 2013-07-12 2016-11-02 株式会社半導体エネルギー研究所 半導体装置
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
TWI735206B (zh) * 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US9780226B2 (en) * 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6537341B2 (ja) * 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
TWI772799B (zh) * 2014-05-09 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6616102B2 (ja) * 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
TWI672804B (zh) * 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR20170013240A (ko) * 2014-05-30 2017-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
US9722090B2 (en) 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
CN104091831A (zh) * 2014-06-27 2014-10-08 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置
US9461179B2 (en) 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
WO2016013554A1 (ja) * 2014-07-22 2016-01-28 株式会社Flosfia 結晶性半導体膜および板状体ならびに半導体装置
TWI563669B (en) * 2014-08-04 2016-12-21 Innolux Corp Thin film transistor and display panel using the same
JP2016076599A (ja) * 2014-10-06 2016-05-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
US9991393B2 (en) 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
CN113793872A (zh) * 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6711642B2 (ja) 2015-02-25 2020-06-17 株式会社半導体エネルギー研究所 半導体装置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9842938B2 (en) 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US10096715B2 (en) * 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102549926B1 (ko) * 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
US9852926B2 (en) * 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
US10121759B2 (en) * 2015-11-04 2018-11-06 Kulicke And Soffa Industries, Inc. On-bonder automatic overhang die optimization tool for wire bonding and related methods
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6968567B2 (ja) * 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20170126398A (ko) * 2016-05-09 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치
CN115799342A (zh) * 2016-07-26 2023-03-14 株式会社半导体能源研究所 半导体装置
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2018211352A1 (en) 2017-05-18 2018-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10840249B2 (en) 2018-08-23 2020-11-17 Micron Technology, Inc. Integrated circuitry constructions
CN116864510A (zh) * 2019-03-19 2023-10-10 群创光电股份有限公司 具有晶体管元件的工作模块
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
CN112259611B (zh) * 2020-10-12 2024-09-24 昆山龙腾光电股份有限公司 氧化物半导体薄膜晶体管及其制作方法
JP2023149086A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2023149085A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2024008440A (ja) 2022-07-08 2024-01-19 株式会社ジャパンディスプレイ 半導体装置
JP2024011504A (ja) 2022-07-14 2024-01-25 株式会社ジャパンディスプレイ 半導体装置
JP2024039361A (ja) 2022-09-09 2024-03-22 株式会社ジャパンディスプレイ 半導体装置
JP2024040960A (ja) 2022-09-13 2024-03-26 株式会社ジャパンディスプレイ 半導体装置
JP2024048269A (ja) 2022-09-27 2024-04-08 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2024051551A (ja) 2022-09-30 2024-04-11 株式会社ジャパンディスプレイ 半導体装置
JP2024053987A (ja) 2022-10-04 2024-04-16 株式会社ジャパンディスプレイ 半導体装置及びその製造方法
JP2024077307A (ja) 2022-11-28 2024-06-07 株式会社ジャパンディスプレイ 半導体装置
JP2024121394A (ja) 2023-02-27 2024-09-06 株式会社ジャパンディスプレイ 半導体装置
JP2024131628A (ja) 2023-03-16 2024-09-30 株式会社ジャパンディスプレイ 半導体装置
JP2024145782A (ja) 2023-03-31 2024-10-15 株式会社ジャパンディスプレイ 半導体装置及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086808A (ja) * 2001-09-10 2003-03-20 Masashi Kawasaki 薄膜トランジスタおよびマトリクス表示装置
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
JP2007073701A (ja) * 2005-09-06 2007-03-22 Canon Inc アモルファス酸化物層を用いた薄膜トランジスタ
JP2010129556A (ja) * 2008-11-25 2010-06-10 Dainippon Printing Co Ltd トランジスタ素子およびその製造方法
JP2012069935A (ja) * 2010-08-25 2012-04-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012134475A (ja) * 2010-12-03 2012-07-12 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置

Family Cites Families (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH086073A (ja) * 1994-06-23 1996-01-12 Hitachi Ltd アクティブマトリクス型液晶表示装置およびその製法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2001154224A (ja) 2000-09-21 2001-06-08 Hitachi Ltd アクティブマトリクス型液晶表示装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7238963B2 (en) 2003-04-28 2007-07-03 Tpo Displays Corp. Self-aligned LDD thin-film transistor and method of fabricating the same
US7145209B2 (en) 2003-05-20 2006-12-05 Tpo Displays Corp. Thin film transistor and fabrication method thereof
TW588464B (en) 2003-05-20 2004-05-21 Toppoly Optoelectronics Corp Thin film transistor and production method thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050074914A1 (en) 2003-10-06 2005-04-07 Toppoly Optoelectronics Corp. Semiconductor device and method of fabrication the same
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20050258488A1 (en) 2004-04-27 2005-11-24 Toppoly Optoelectronics Corp. Serially connected thin film transistors and fabrication methods thereof
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
TWI475667B (zh) 2005-03-28 2015-03-01 Semiconductor Energy Lab 記憶裝置和其製造方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
TWI310227B (en) * 2006-10-05 2009-05-21 Univ Nat Sun Yat Sen Semiconductor device with an oxide block layer and a self-aligned gate and method for making the same
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101453829B1 (ko) 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5521286B2 (ja) * 2008-05-28 2014-06-11 カシオ計算機株式会社 薄膜素子の製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP2010080552A (ja) * 2008-09-24 2010-04-08 Brother Ind Ltd トランジスタの製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010071034A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5642447B2 (ja) 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101952555B1 (ko) 2010-01-22 2019-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102812547B (zh) 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
KR102436902B1 (ko) 2010-04-02 2022-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105810752B (zh) 2010-04-02 2019-11-19 株式会社半导体能源研究所 半导体装置
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
TWI443829B (zh) 2010-04-16 2014-07-01 Ind Tech Res Inst 電晶體及其製造方法
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011155502A1 (en) 2010-06-11 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102959713B (zh) 2010-07-02 2017-05-10 株式会社半导体能源研究所 半导体装置
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012008304A1 (en) 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5671418B2 (ja) 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9129703B2 (en) * 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI509702B (zh) * 2010-09-23 2015-11-21 United Microelectronics Corp 具有金屬閘極之電晶體及其製作方法
JP2013070010A (ja) * 2010-11-26 2013-04-18 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP5803202B2 (ja) 2011-03-28 2015-11-04 富士ゼロックス株式会社 画像形成装置及びプログラム
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102108572B1 (ko) * 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9040981B2 (en) * 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6134598B2 (ja) * 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
IN2015DN01663A (ja) 2012-08-03 2015-07-03 Semiconductor Energy Lab
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086808A (ja) * 2001-09-10 2003-03-20 Masashi Kawasaki 薄膜トランジスタおよびマトリクス表示装置
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
JP2007073701A (ja) * 2005-09-06 2007-03-22 Canon Inc アモルファス酸化物層を用いた薄膜トランジスタ
JP2010129556A (ja) * 2008-11-25 2010-06-10 Dainippon Printing Co Ltd トランジスタ素子およびその製造方法
JP2012069935A (ja) * 2010-08-25 2012-04-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012134475A (ja) * 2010-12-03 2012-07-12 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置

Also Published As

Publication number Publication date
JP6479937B2 (ja) 2019-03-06
JP2022111230A (ja) 2022-07-29
TW201921693A (zh) 2019-06-01
KR102389886B1 (ko) 2022-04-25
TW202422663A (zh) 2024-06-01
KR20220051327A (ko) 2022-04-26
US20190103478A1 (en) 2019-04-04
TWI644437B (zh) 2018-12-11
KR20240056711A (ko) 2024-04-30
US11437500B2 (en) 2022-09-06
CN108962998A (zh) 2018-12-07
TW202326828A (zh) 2023-07-01
US11935944B2 (en) 2024-03-19
US9601632B2 (en) 2017-03-21
TWI595659B (zh) 2017-08-11
TWI831522B (zh) 2024-02-01
TWI799011B (zh) 2023-04-11
TWI761605B (zh) 2022-04-21
US20140077205A1 (en) 2014-03-20
JP7108748B2 (ja) 2022-07-28
US10134879B2 (en) 2018-11-20
JP2019071486A (ja) 2019-05-09
JP2024097837A (ja) 2024-07-19
CN103681805A (zh) 2014-03-26
JP2014075580A (ja) 2014-04-24
JP6700446B2 (ja) 2020-05-27
KR20230084456A (ko) 2023-06-13
KR20140035822A (ko) 2014-03-24
DE102013217808A1 (de) 2014-03-20
TW201417289A (zh) 2014-05-01
US20200066884A1 (en) 2020-02-27
US20210305413A1 (en) 2021-09-30
JP6898495B2 (ja) 2021-07-07
JP6245904B2 (ja) 2017-12-13
JP2021141338A (ja) 2021-09-16
TW202215673A (zh) 2022-04-16
KR20210013266A (ko) 2021-02-03
US10923580B2 (en) 2021-02-16
JP7449980B2 (ja) 2024-03-14
CN103681805B (zh) 2018-11-06
JP2022137239A (ja) 2022-09-21
TW201742255A (zh) 2017-12-01
JP2018050068A (ja) 2018-03-29
US10468506B2 (en) 2019-11-05
KR102211215B1 (ko) 2021-02-02
US20170186858A1 (en) 2017-06-29
US20220416061A1 (en) 2022-12-29
US20240274696A1 (en) 2024-08-15

Similar Documents

Publication Publication Date Title
JP6898495B2 (ja) 半導体装置
JP6966578B2 (ja) 半導体装置
JP6712338B2 (ja) 半導体装置の作製方法
KR102719346B1 (ko) 반도체 장치 및 그 제작 방법
KR20240152812A (ko) 반도체 장치 및 그 제작 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200501

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210512

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210601

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210610

R150 Certificate of patent or registration of utility model

Ref document number: 6898495

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250