JP2020141143A - 半導体装置 - Google Patents

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Abstract

【課題】トランジスタのオン特性を向上させ、高速応答、高速駆動を実現できる半導体装
置を提供する。かつ、信頼性が高く、安定した電気特性を示す半導体装置を作製する。
【解決手段】第1の酸化物層と、第1の酸化物層上の酸化物半導体層と、酸化物半導体層
に接するソース電極層及びドレイン電極層と、酸化物半導体層上の第2の酸化物層と、第
2の酸化物層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、を有し、第2の酸
化物層の端部及びゲート絶縁層の端部はソース電極層及びドレイン電極層と重畳するトラ
ンジスタを有する半導体装置である。
【選択図】図1

Description

本発明は半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジス
タともいう)を構成する技術が注目されている。該トランジスタは集積回路(IC)や、
画像表示装置(表示装置)のような電子デバイスに広く応用されている。トランジスタに
適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料
として酸化物を用いた半導体材料が注目されている。
例えば、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)を含む酸化物(酸化物半
導体)を用いたトランジスタが特許文献1に開示されている。
また、酸化物半導体層をチャネル形成領域に用いたトランジスタは、酸化物半導体層から
酸素が脱離することによって生じる酸素欠損(酸素欠陥)によってキャリアが発生する。
そこで、酸素を過剰に含む酸化シリコン膜から放出された酸素を酸化物半導体層に供給し
、酸化物半導体層の酸素欠損を補填することで、電気特性の変動が小さく、信頼性の高い
半導体装置を提供できることが知られている(特許文献2)。
特開2006−165528号公報 特開2012−19207号公報
酸化物半導体をチャネル形成領域に用いたトランジスタは、酸化物半導体に水素等の不純
物が入り込むことによってもキャリアが発生する。また、シリコン等の不純物が入り込む
ことによって、酸素欠損が生じ、キャリアが発生する。
酸化物半導体にキャリアが生じることによって、トランジスタのオフ電流の増大、しきい
値電圧のばらつきの増大等が起こり、トランジスタの電気特性が変動し、半導体装置の信
頼性が低下する。
また、トランジスタを用いた集積回路の大規模化に伴い、回路の高速駆動、高速応答が求
められている。トランジスタのオン特性(例えば、オン電流や電界効果移動度)を向上さ
せることによって、高速駆動、高速応答が可能なより高性能な半導体装置を提供すること
ができる。
上記の問題に鑑み、本発明の一態様はトランジスタのオン特性を向上させ、高速応答、高
速駆動を実現できる半導体装置を提供することを目的の一とする。また、信頼性が高く、
安定した電気特性を示す半導体装置を作製することを目的の一とする。
上記課題を解決するために、本発明の一態様は第1の酸化物層と、第1の酸化物層上の酸
化物半導体層と、酸化物半導体層に接するソース電極層及びドレイン電極層と、酸化物半
導体層上の第2の酸化物層と、第2の酸化物層上のゲート絶縁層と、ゲート絶縁層上のゲ
ート電極層と、を有し、第2の酸化物層の端部及びゲート絶縁層の端部はソース電極層及
びドレイン電極層と重畳する半導体装置である。
なお、第1の酸化物層及び第2の酸化物層は主な構成元素として、酸化物半導体層に不純
物による準位を形成するシリコン等の不純物元素を含まないことが好ましい。特に、第1
の酸化物層及び第2の酸化物層が、酸化物半導体層と同一の元素を主な構成元素とする酸
化物層であると、酸化物半導体層と、第1の酸化物層及び第2の酸化物層との界面におい
て、界面散乱が低減され、電界効果移動度を高めることができる。また、酸化物半導体層
と、第1の酸化物層及び第2の酸化物層に同一の元素を主な構成元素として含む酸化物を
用いることで、界面におけるトラップ準位が少なく、トランジスタの経時変化やストレス
試験によるしきい値電圧の変動量を低減することができる。
このようにすることで、酸化物半導体層がシリコン等の不純物元素を含む層と接すること
なくトランジスタを形成することができるので、酸化物半導体層にシリコン等の不純物元
素が入り込むことを抑制し、信頼性の高い半導体装置とすることができる。
したがって、本発明の一態様は、第1の酸化物層と、第1の酸化物層上の酸化物半導体層
と、酸化物半導体層に接するソース電極層及びドレイン電極層と、酸化物半導体層、ソー
ス電極層及びドレイン電極層上の第2の酸化物層と、第2の酸化物層上のゲート絶縁層と
、ゲート絶縁層上のゲート電極層と、を有し、第2の酸化物層の端部及びゲート絶縁層の
端部はソース電極層及びドレイン電極層と重畳する半導体装置である。
また、第2の酸化物層の上端部はゲート絶縁層の下端部と一致し、ゲート絶縁層の上端部
はゲート電極層の下端部と一致していてもよい。なお、ここでいう一致とは、厳密な一致
を要するわけではなく、ゲート電極層をマスクとして第2の酸化物層及びゲート絶縁層を
エッチングしたことで得られる形状を含みうる。
また、ゲート電極層の側面に接して形成される側壁絶縁層を有していてもよい。また、第
2の酸化物層の上端部はゲート絶縁層の下端部と一致し、ゲート絶縁層の上端部は側壁絶
縁層の下端部と一致していてもよい。ここでの一致も、厳密な一致を要する訳ではなく、
側壁絶縁層及びゲート電極層をマスクとして第2の酸化物層及びゲート絶縁層をエッチン
グしたことで得られる形状を含みうる。
酸化物半導体層、第1の酸化物層及び第2の酸化物層において、酸化物半導体層の伝導帯
(コンダクションバンドとも呼ぶ)の下端が最も低いエネルギー準位である、井戸型構造
(ウェル構造とも呼ぶ)を構成し、酸化物半導体層にチャネルが形成されるような構造と
する。そのためには、酸化物半導体層は、真空準位からの伝導帯までの下端の深さ(電子
親和力とも表現できる)が第1の酸化物層及び第2の酸化物層よりも大きいとよい。具体
的には、酸化物半導体層は、第1の酸化物層及び第2の酸化物層よりも電子親和力が0.
2eV以上大きいとよい。
なお、電子親和力は、真空準位と価電子帯上端とのエネルギー差(いわゆる、イオン化ポ
テンシャル。)から、伝導帯下端と価電子帯上端とのエネルギー差(いわゆる、バンドギ
ャップ。)を差し引いた値として求めることができる。
なお、電子親和力の導出に用いる酸化物半導体のイオン化ポテンシャルは紫外線光電子分
光分析(UPS:Ultraviolet Photoelectron Spectr
oscopy)等で測定することができる。代表的なUPSの測定装置としてはVers
aProbe(PHI社製)を用いる。また、バンドギャップ(E)は、全自動分光エ
リプソメーターUT−300を用いて測定することができる。イオン化ポテンシャルの値
からエネルギーバンドギャップを差し引くことで伝導帯下端のエネルギーを算出すること
ができる。この手法を用いて、本明細書に開示する積層構造において埋め込みチャネルが
形成されていることを確認することができる。
第1の酸化物層、第2の酸化物層及び酸化物半導体層は少なくともインジウムを含み、酸
化物半導体層は、第1の酸化物層及び第2の酸化物層よりも高い原子数比でインジウムを
含有するとよい。または、第1の酸化物層、第2の酸化物層及び酸化物半導体層は少なく
ともインジウム、亜鉛及びガリウムを含んでいてもよい。その場合、酸化物半導体層は、
第1の酸化物層及び第2の酸化物層よりも高い原子数比でインジウムを含有するとよい。
また、第1の酸化物層及び第2の酸化物層は酸化物半導体層よりも高い原子数比でガリウ
ムを含有するとよい。
また、ゲート電極層上に過剰な酸素を含む酸化物絶縁層を設けてもよい。過剰な酸素を含
む酸化物絶縁層は昇温脱離ガス分光法分析にて酸素原子に換算しての酸素の放出量が1.
0×1019atoms/cm以上であるとよい。過剰な酸素を含む酸化物絶縁層は、
化学量論的組成よりも過剰に酸素を含んでいるとよい。
第2の酸化物層及び酸化物半導体層は、表面と略垂直な方向にc軸が配向した結晶領域を
有していてもよい。
また、本発明の別の一態様は、第1の酸化物層及び酸化物半導体層を積層して形成し、第
1の酸化物層及び酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ソース
電極層及びドレイン電極層上に酸化物膜及びゲート絶縁膜を積層して成膜し、酸化物膜及
びゲート絶縁膜上にゲート電極層を形成し、ゲート電極層をマスクとしたエッチングによ
って酸化物膜及びゲート絶縁膜を島状に加工し、第2の酸化物層及びゲート絶縁層を形成
し、ソース電極層、ドレイン電極層、第2の酸化物層、ゲート絶縁層及びゲート電極層上
に酸化物絶縁層を形成する半導体装置の作製方法である。
また、第1の酸化物層及び酸化物半導体層を積層して形成し、第1の酸化物層及び酸化物
半導体層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極
層上に酸化物膜及びゲート絶縁膜を積層して成膜し、酸化物膜及びゲート絶縁膜上にゲー
ト電極層を形成し、ゲート絶縁膜及びゲート電極層上に酸化物絶縁層を形成し、酸化物絶
縁層をエッチングして、ゲート電極層の側面に接する側壁絶縁層を形成し、側壁絶縁層及
びゲート電極層をマスクとして、酸化物膜及びゲート絶縁膜をエッチングする半導体装置
の作製方法である。
本発明の一態様によって、高速応答、高速駆動が可能な半導体装置を提供することができ
る。また、信頼性が高く、安定した電気特性を示す半導体装置を提供することができる。
本発明の一態様の半導体装置を説明する断面図及び上面図。 本発明の一態様の半導体装置の作製方法を説明する断面図。 本発明の一態様の半導体装置の作製方法を説明する断面図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置を説明する断面図及び上面図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置の作製方法を説明する断面図。 本発明の一態様の半導体装置の作製方法を説明する断面図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図及び概念図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置を適用することができる電子機器。 実施例試料の断面写真。 実施例試料の断面写真。 本発明の一態様の半導体装置を説明するバンド図。 酸素欠損の拡散について説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用い
る場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対
的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場
合がある。
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であるこ
とを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁
層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様
である。
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機
能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられる
ことがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、
複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置さ
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
(実施の形態1)
本実施の形態では、本発明の一態様の半導体装置について図面を用いて詳細に説明する。
図1に本発明の一態様の半導体装置を示す。図1(B)は本発明の一態様の半導体装置の
上面図を示し、図1(A)は図1(B)の一点鎖線A−Bにおける断面図を示す。
半導体装置が有するトランジスタ420は、基板400上の下地絶縁層402と、下地絶
縁層402上の第1の酸化物層404a及び酸化物半導体層404bの積層と、第1の酸
化物層404a及び酸化物半導体層404b上のソース電極層406a及びドレイン電極
層406bと、ソース電極層406a及びドレイン電極層406b上の第2の酸化物層4
04cと、第2の酸化物層404c上のゲート絶縁層408と、ゲート絶縁層408上の
ゲート電極層410と、ソース電極層406a、ドレイン電極層406b、第2の酸化物
層404c、ゲート絶縁層408及びゲート電極層410上の酸化物絶縁層412と、酸
化物絶縁層412上の絶縁層414と、を有する。
酸化物半導体層404bは、第1の酸化物層404a及び第2の酸化物層404cよりも
真空準位から伝導帯の下端までの深さが大きい酸化物を用いる。酸化物半導体層404b
と第1の酸化物層404a及び第2の酸化物層404cとの電子親和力の差は0.2eV
以上であるとよい。このような構成とすることで、酸化物半導体層404bは第1の酸化
物層404a及び第2の酸化物層404cよりも伝導帯の下端が低いエネルギー準位であ
る、井戸型構造を構成し、酸化物半導体層404bにチャネルが形成され、いわゆる埋め
込みチャネル構造とすることができる。
チャネルである酸化物半導体層404bにシリコン等の不純物が入り込まないように、酸
化物半導体層404bと接する第1の酸化物層404a及び第2の酸化物層404cは主
な構成元素としてシリコン等の不純物を含まない膜とする。特に、第1の酸化物層404
a及び第2の酸化物層404cと、酸化物半導体層404bの間の界面散乱を抑制し、ト
ラップ準位を低減するため、第1の酸化物層404a、酸化物半導体層404b及び第2
の酸化物層404cに含まれる元素を同一のものとすることが好ましい。
なお、酸化物半導体層404bを第1の酸化物層404a及び第2の酸化物層404cで
挟むことによって、下地絶縁層402やゲート絶縁層408の成分が酸化物半導体層40
4bに入り込むことを防ぐことができる。例えば、下地絶縁層402及びゲート絶縁層4
08として酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜または窒化シリコ
ン膜等のシリコンを含む絶縁層(以下、シリコン絶縁層とも呼ぶ)を用いる場合、下地絶
縁層402及びゲート絶縁層408に含まれるシリコンが、酸化物半導体層404bに混
入することを防ぐことができる。
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いも
のを示し、例として、少なくとも酸素が50原子%以上70原子%以下、窒素が0.5原
子%以上15原子%以下、シリコンが25原子%以上35原子%以下の範囲で含まれるも
のをいう。但し、上記範囲は、ラザフォード後方散乱法や、水素前方散乱法(HFS:H
ydrogen Forward Scattering)を用いて測定した場合のもの
である。また、構成元素の含有比率は、その合計が100原子%を超えない値をとる。
酸化物半導体層404bに不純物元素が入り込むことを防ぐことができる程度に、第1の
酸化物層404a及び第2の酸化物層404cは厚膜化されていることが好ましい。本実
施の形態で示すように、酸化物半導体層404bがソース電極層406a及びドレイン電
極層406bと接し、第2の酸化物層404cがソース電極層406a及びドレイン電極
層406b上に設けられているため、第1の酸化物層404a及び第2の酸化物層404
cを厚膜化しても、酸化物半導体層404bとソース電極層406a及びドレイン電極層
406bとの抵抗が増大せずに、オン特性の低下を抑制することができる。
図19に埋め込みチャネル構造のバンド構造について示す。図19は、第1の酸化物層4
04a及び第2の酸化物層404cとして原子数比がIn:Ga:Zn=1:1:1の酸
化物半導体層を用い、酸化物半導体層404bとして、原子数比がIn:Ga:Zn=3
:1:2の酸化物半導体層を用いた場合のエネルギーバンド図である。第1の酸化物層4
04a及び第2の酸化物層404cの電子親和力は4.7eVであり、酸化物半導体層4
04bの電子親和力は4.9eVとなり、第1の酸化物層404a及び第2の酸化物層4
04cの伝導帯の下端は、酸化物半導体層404bの伝導帯の下端よりも高くなる。その
ため、この積層構造におけるバンド構造は、図19に示すように酸化物半導体層404b
の伝導帯の下端が最も深い、井戸型構造をとる。このようなバンド構造をとることにより
、キャリア(電子)は酸化物半導体層404bを走行する、すなわち、トランジスタのチ
ャネル形成領域が実質的に酸化物半導体層404bに形成されているとみなすことができ
る。上述のように、酸化物半導体層404bは下地絶縁層402とゲート絶縁層408か
ら離されており、酸化物半導体層404b中の酸素欠損などによる欠陥が低減されている
。そのため、酸化物半導体層404bを走行するキャリア(電子)は欠陥の影響を受けに
くくなる。
図19のバンド構造は、トランジスタのチャネル形成領域が酸化物半導体層の内部に埋め
込まれているとみなすことができる。チャネル形成領域となる酸化物半導体層404bは
下地絶縁層402及びゲート絶縁層408と接していないため、チャネルを走行するキャ
リア(電子)が界面散乱の影響を受けにくい。また、酸化物半導体層と絶縁層との界面状
態が、経時変化する場合(界面準位が生成される場合)でも、チャネルを走行するキャリ
ア(電子)は、界面の影響を受けにくく、信頼性の高い半導体装置とすることができる。
酸化物絶縁層412は、化学量論的組成よりも過剰に酸素を含む膜とするとよい。化学量
論的組成よりも過剰に酸素を含むことで、酸化物半導体層404bに酸素を供給し、酸素
欠損を低減することができる。例えば、酸化物絶縁層412として酸化シリコン膜を用い
る場合には、SiO(2+α)(ただし、α>0)とする。
酸化物絶縁層412を上記のような膜とすることで、加熱処理によって、酸化物絶縁層4
12中の酸素の一部を放出し、酸化物半導体層404bに酸素を供給し、酸化物半導体層
404b中の酸素欠損を補填することで、トランジスタのしきい値電圧のマイナス方向へ
のシフトを抑制できる。加熱処理により酸素を放出することは、TDS(Thermal
Desorption Spectroscopy:昇温脱離ガス分光法)分析にて確
認できる。酸化物絶縁層412はTDS分析における酸素原子に換算しての酸素の放出量
が、1.0×1019atoms/cm以上、好ましくは3.0×1019atoms
/cm以上、さらに好ましくは1.0×1020atoms/cm以上であるとよい
ソース電極層406a及びドレイン電極層406b上に、第2の酸化物層404c及びゲ
ート絶縁層408の端部が重畳するように設けられており、第2の酸化物層404c及び
ゲート絶縁層408は側面が酸化物絶縁層412と接する。そのため、第2の酸化物層4
04c、ゲート絶縁層408、またはその両方を介して、酸化物絶縁層412から酸化物
半導体層404bに酸素を供給し、酸素欠損を補填することができる。第2の酸化物層4
04c及びゲート絶縁層408は、ゲート電極層410とソース電極層406aまたはド
レイン電極層406bが短絡しないように、ゲート電極層410からチャネル長方向に、
0μm以上3μm以下、より好ましくは0μm以上1μm以下程度広がっているとよい。
また、水素が酸化物半導体層404bに含まれてしまうと、ドナーを作りn型化すること
がある。そこで、トランジスタ420の外部から酸化物半導体層404bに水素が入り込
むことを防止する保護層として絶縁層414を、酸化物半導体層404bの上方または下
方に設けるとよい。
続いて、トランジスタ420の作製方法について説明する。
まず、基板400上に下地絶縁層402を形成する。
使用できる基板に大きな制限はないが、少なくとも後の熱処理に耐えうる程度の耐熱性を
有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガ
ラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることが
できる。
また、基板400としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、SOI基
板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
下地絶縁層402は、スパッタリング法、MBE(Molecular Beam Ep
itaxy)法、CVD(Chemical Vapor Deposition)、パ
ルスレーザ堆積法(Pulsed Laser Deposition:PLD法)、A
LD(Atomic Layer Deposition)法等を適宜用いることができ
る。
下地絶縁層402としては、無機絶縁膜を用いればよい。例えば、酸化シリコン膜、酸化
窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸
化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化ア
ルミニウム膜等を用いるとよい。また、これらの化合物を単層構造または2層以上の積層
構造で形成して用いることができる。
下地絶縁層402として、プラズマCVD装置を用いて、真空排気された処理室内を18
0℃以上450℃以下、さらに好ましくは180℃以上350℃以下に保持し、処理室に
原料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、好ましくは
100Pa以上200Pa以下とし、処理室内に設けられる電極に1.48W/cm
上2.46W/cm以下、さらに好ましくは1.48W/cm以上1.97W/cm
以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を
形成してもよい。
原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。
シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シ
ラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素、乾燥空
気等がある。
成膜条件として、上記圧力の処理室において、上記のように高いパワー密度の高周波電力
を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、
シリコンを含む堆積性気体の酸化が進むため、下地絶縁層402中における酸素含有量が
化学量論的組成よりも多くなる。しかしながら、基板温度が上記室内の温度内であると、
シリコンと酸素の結合力が弱くなる。これらの結果、化学量論的組成を満たす酸素よりも
多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁層を形成することができ
る。
なお、下地絶縁層402の原料ガスとして、酸化性気体に対するシリコンを含む堆積性気
体の割合を多くし、かつ高周波電力を上記パワー密度とすることで、堆積速度を速くでき
ると共に、下地絶縁層402に含まれる酸素含有量を増加させることができる。
なお、基板400と後に設ける酸化物半導体層404bとの絶縁性が確保できるようであ
れば、下地絶縁層402を設けない構成とすることもできる。
続いて、下地絶縁層402上に第1の酸化物層404a及び酸化物半導体層404bを形
成する(図2(A)参照)。第1の酸化物層404a及び酸化物半導体層404bは酸化
物膜を積層して形成し加熱処理した後、マスクを用いて選択的にエッチングを行うことで
形成できる。
第1の酸化物層404aは、絶縁性を示す酸化物層であってもよいし、半導体特性を示す
酸化物(酸化物半導体)層であってもよい。酸化物半導体層404bには酸化物半導体を
用いる。ただし、第1の酸化物層404aは、酸化物半導体層404bよりも電子親和力
が0.2eV以上小さくなるように、適宜、第1の酸化物層404aの材料及び酸化物半
導体層404bの材料を選択する。
なお、第1の酸化物層404a及び酸化物半導体層404bとして、同一の元素を主な構
成元素として含む酸化物を用いることで、第1の酸化物層404aと酸化物半導体層40
4bの界面における界面散乱を抑制し、移動度に優れたトランジスタを提供することがで
きる。また、第1の酸化物層404a及び酸化物半導体層404bとして、同一の元素を
主な構成元素として含む酸化物を用いることで、トラップ準位を低減し、トランジスタの
経時劣化やストレス試験によるしきい値電圧の変動量を低減することができる。
第1の酸化物層404aとして用いることができる酸化物絶縁体は、酸化ハフニウム、酸
化タンタル、酸化ガリウム、酸化アルミニウム、酸化マグネシウム、酸化ジルコニウム等
があげられる。これらのような、シリコンを含まない酸化物絶縁体を用いることで、酸化
物半導体層404bにシリコン等の不純物が入り込むことを抑制することができる。
第1の酸化物層404a及び酸化物半導体層404bとして用いることのできる、酸化物
半導体は少なくともインジウム(In)若しくは亜鉛(Zn)を含むことが好ましい。ま
たは、InとZnの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジ
スタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数
を有することが好ましい。
スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、アル
ミニウム(Al)、またはジルコニウム(Zr)等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(P
r)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(
Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウ
ム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)等がある
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、In−Zn酸化物
、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−
Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−Zn酸化物、I
n−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al
−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Ce−Zn酸
化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−Zn酸化物、I
n−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy
−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸
化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化
物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al
−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いる
ことができる。
なお、ここで、例えば、In−Ga−Zn酸化物とは、InとGaとZnを主な構成元素
として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、In
とGaとZn以外の金属元素が入っていてもよい。
また、酸化物半導体として、InMO(ZnO)(m>0、且つ、mは整数でない)
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、InSnO
(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。
ただし、第1の酸化物層404aよりも酸化物半導体層404bの電子親和力が大きくな
る、具体的には0.2eV以上大きくなるように、適宜、第1の酸化物層404aの材料
と酸化物半導体層404bの材料を選択する。このように材料を選択することで、真空準
位からの第1の酸化物層404aの伝導帯の深さに比べて、真空準位からの酸化物半導体
層404bの伝導帯の深さが大きくなり、井戸型構造のバンドを形成することができる。
第1の酸化物層404aは、アルミニウム、ガリウム、ゲルマニウム、イットリウム、ス
ズ、ランタン、またはセリウムを酸化物半導体層404bよりも高い原子数比で含有する
酸化物を用いればよい。具体的には、第1の酸化物層404aとして、酸化物半導体層4
04bよりも前述の元素が1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以
上含有されている酸化物を用いる。前述の元素は酸素と強く結合し、酸素欠損の形成エネ
ルギーが大きく酸素欠損が生じにくい。そのため、前述の元素を高い原子数比で有する第
1の酸化物層404aは、酸化物半導体層404bよりも酸素欠損が生じにくく、安定し
た特性を備える酸化物層である。したがって、第1の酸化物層404aに含まれる前述の
元素の原子数比を高くすることで、シリコン絶縁層と安定した界面を形成することができ
、信頼性の高い半導体装置とすることができる。
ただし、第1の酸化物層404aが、InGaZnで表記できる材料を含む場合
、X=10を超えないようにすることが好ましい。酸化物半導体層中のガリウムの含有割
合が増えることで、RFスパッタリングにおいて、成膜時に発生する粉状物質(ゴミとも
いう)の量が増え、半導体装置の特性が劣化する場合がある。
なお、酸化物半導体膜の成膜には、スパッタリング用電源に高周波電源を用いるRFスパ
ッタリング法の他に、直流電源を用いるDCスパッタリング法、交流電源を用いるACス
パッタリング法等を用いることができる。特に、DCスパッタリング法を用いると、成膜
時に発生するゴミを低減でき、かつ膜厚分布も均一とすることができる。
第1の酸化物層404a及び酸化物半導体層404bとしてIn−Ga−Zn酸化物を用
いる場合、In、Ga、Znの比としては例えば、In:Ga:Zn=1:1:1、In
:Ga:Zn=2:2:1、In:Ga:Zn=3:1:2、In:Ga:Zn=1:3
:2、In:Ga:Zn=1:4:3、In:Ga:Zn=1:5:4、In:Ga:Z
n=1:6:6、In:Ga:Zn=2:1:3、In:Ga:Zn=1:6:4、In
:Ga:Zn=1:9:6、In:Ga:Zn=1:1:4、In:Ga:Zn=1:1
:2の原子数比の酸化物、またはこれらの組成の近傍の酸化物等を用いればよい。
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)+(b−B)
(c−C)≦rを満たすことをいう。rとしては、例えば、0.05とすればよい。
他の酸化物でも同様である。
また、酸化物半導体層404bは第1の酸化物層404aよりもインジウムの含有量を多
くするとよい。酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており
、Inの含有率を多くすることにより、より多くのs軌道が重なるため、InがGaより
も多い組成となる酸化物はInがGaと同等または少ない組成となる酸化物と比較して高
い移動度を備える。そのため、酸化物半導体層404bにインジウムの含有量が多い酸化
物を用いることで、高い移動度を実現することができる。
第1の酸化物層404aをIn:Ga:Zn=x:y:z[原子数比]、酸化物半
導体層404bをIn:Ga:Zn=x:y:z[原子数比]とすると、y/x
がy/xよりも大きくなるよう、第1の酸化物層404a及び酸化物半導体層40
4bを形成する。好ましくは、y/xがy/xよりも1.5倍以上大きくなるよ
う、第1の酸化物層404a及び酸化物半導体層404bを形成する。さらに好ましくは
、y/xがy/xよりも2倍以上大きくなるよう、第1の酸化物層404a及び
酸化物半導体層404bを形成する。より好ましくは、y/xがy/xよりも3
倍以上大きくなるよう、第1の酸化物層404a及び酸化物半導体層404bを形成する
酸化物半導体層は実質的に真性である。なお、実質的に真性とは、キャリア密度が1×1
17/cm以下、好ましくは1×1016/cm以下、より好ましくは1×10
/cm以下、より好ましくは1×1014/cm以下、より好ましくは1×10
/cm以下であることをいう。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共
に、酸素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。
また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。これら
のため、酸化物層の成膜工程において、水素を含む不純物を極めて減らすことにより、酸
化物層の水素濃度を低減することが可能である。このため、水素をできるだけ除去し、高
純度化させた酸化物層をチャネル形成領域とすることにより、しきい値電圧のマイナスシ
フトを抑制することができ、またトランジスタのソース及びドレインにおけるリーク電流
(代表的には、オフ電流等)を数yA/μm〜数zA/μmにまで低減することが可能で
あり、トランジスタの電気特性を向上させることができる。
酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流は、室温(25℃
程度)にて1×10−18A以下、好ましくは1×10−21A以下、さらに好ましくは
1×10−24A以下、または85℃にて1×10−15A以下、好ましくは1×10
18A以下、さらに好ましくは1×10−21A以下である。なお、トランジスタがオフ
状態とは、nチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小
さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも1V以上、好ましくは2
V以上、より好ましくは3V以上小さければ、トランジスタはオフ状態となる。
酸化物半導体膜の成膜時には、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、希ガ
ス及び酸素の混合ガス雰囲気を適宜用いる。なお、希ガス及び酸素の混合ガス雰囲気の場
合、希ガスに対して酸素のガス比を高めることが好ましい。酸化物半導体膜の成膜時に用
いるターゲットは、形成する酸化物半導体膜の組成に合わせて適宜選択すればよい。
ターゲットの一例として、In−Ga−Zn酸化物ターゲットについて以下に示す。
InO粉末、GaO粉末及びZnO粉末を所定のmol数比で混合し、加圧処理後
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定
のmol数比は、例えば、InO粉末、GaO粉末及びZnO粉末が、2:2:1
、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、粉
末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すれば
よい。
なお、第1の酸化物層404a、酸化物半導体層404b、第2の酸化物層404cは結
晶性の異なる酸化物としてもよい。すなわち、単結晶酸化物膜、多結晶酸化物膜、非晶質
酸化物膜、等を適宜組み合わせた膜としてもよい。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う
CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Elect
ron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TE
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有して
いることがわかる。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnOの結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnOの結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnOの結晶の(110)面に帰属される。InGaZnOの単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、InGaZnOの結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CA
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーシ
ョンが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは20
0℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状の
スパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッ
タリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電す
ることで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング
粒子が偏って不均一に重なることがなく、厚さの均一なCAAC−OS膜を成膜すること
ができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素及び窒素など)を低
減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−
80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
CAAC−OS膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、100℃
以上740℃以下、好ましくは200℃以上500℃以下とする。また、加熱処理の時間
は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、CAAC−
OS膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理
によりCAAC−OS膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気で
の加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、
CAAC−OS膜の結晶性をさらに高めることができる。なお、加熱処理は1000Pa
以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよい。減圧下
では、CAAC−OS膜の不純物濃度をさらに短時間で低減することができる。
また、CAAC−OS膜は、以下の方法により形成してもよい。
まず、第1の酸化物半導体膜を1nm以上10nm未満の厚さで成膜する。第1の酸化物
半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を100℃以上5
00℃以下、好ましくは150℃以上450℃以下とし、成膜ガス中の酸素割合を30体
積%以上、好ましくは100体積%として成膜する。
次に、加熱処理を行い、第1の酸化物半導体膜を結晶性の高い第1のCAAC−OS膜と
する。加熱処理の温度は、350℃以上740℃以下、好ましくは450℃以上650℃
以下とする。また、加熱処理の時間は1分以上24時間以下、好ましくは6分以上4時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第1の酸化物半導体膜の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第1の酸化物半導体膜に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は1000Pa以下、100Pa以下、10Pa以下または
1Pa以下の減圧下で行ってもよい。減圧下では、第1の酸化物半導体膜の不純物濃度を
さらに短時間で低減することができる。
第1の酸化物半導体膜は、厚さが1nm以上10nm未満であることにより、厚さが10
nm以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第1の酸化物半導体膜と同じ組成である第2の酸化物半導体膜を10nm以上50
nm以下の厚さで成膜する。第2の酸化物半導体膜はスパッタリング法を用いて成膜する
。具体的には、基板温度を100℃以上500℃以下、好ましくは150℃以上450℃
以下とし、成膜ガス中の酸素割合を30体積%以上、好ましくは100体積%として成膜
する。
次に、加熱処理を行い、第2の酸化物半導体膜を第1のCAAC−OS膜から固相成長さ
せることで、結晶性の高い第2のCAAC−OS膜とする。加熱処理の温度は、350℃
以上740℃以下、好ましくは450℃以上650℃以下とする。また、加熱処理の時間
は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第2の酸化
物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第2の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は10
00Pa以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよい
。減圧下では、第2の酸化物半導体膜の不純物濃度をさらに短時間で低減することができ
る。
以上のようにして、合計の厚さが10nm以上であるCAAC−OS膜を形成することが
できる。
なお、チャネルとなる酸化物半導体層404bに第14族元素の一つであるシリコンが含
まれると、酸化物半導体層404bの結晶性が低下しCAAC−OS膜の成膜が困難とな
ることや、キャリア移動度の低下等といった問題が生じる。そのため、酸化物半導体層4
04bに含まれるシリコンの濃度は低減されていることがよい。酸化物半導体層404b
に含まれるシリコンの濃度を2.5×1021atoms/cm以下、好ましくは、4
.0×1019atoms/cm以下とすることで、酸化物半導体層404bの結晶性
の低下を抑制することができる。また、シリコンの濃度を1.4×1021atoms/
cm以下とすることで、キャリア移動度の低下を抑制することができる。更に、シリコ
ン濃度を2.0×1019atoms/cm以下とすることで、酸化物半導体層404
bに含まれる酸素欠損を低減し、信頼性を向上させることができる。
酸化物半導体層404bにシリコン等の不純物が入り込まないように、酸化物半導体層4
04bと接する第1の酸化物層404a及び第2の酸化物層404cは主な構成元素とし
てシリコンを含まない膜とする。また、第1の酸化物層404a及び第2の酸化物層40
4cは、下地絶縁層402及びゲート絶縁層408からシリコン等の不純物元素が酸化物
半導体層404bに入り込まないよう、保護膜として機能する。
第1の酸化物層404a及び第2の酸化物層404cには、シリコン等の不純物が入り込
み、下地絶縁層402と第1の酸化物層404aとの界面及び/又はゲート絶縁層408
と第2の酸化物層404cとの界面において、シリコンの混入領域が形成される場合があ
る。該シリコンの混入領域が酸化物半導体層404bに影響を与えず、酸化物半導体層4
04bにシリコンが入り込まないように、第1の酸化物層404a及び第2の酸化物層4
04cは十分に厚膜化されていることが好ましい。
シリコンが混入した領域は、酸化物層中の酸素がシリコンと結合することによって、酸化
物層の結晶性が低下し、酸素欠損が形成されやすい。そのため、酸化物半導体層404b
中に含まれる酸素欠損がシリコンの混入領域に拡散し、シリコンの混入領域において捕獲
(ゲッタリング)される場合がある。これを模式的に示したのが図20である。図20の
斜線で示した領域は酸化物層にシリコンが混入した領域であり、Voは酸素欠損である。
なお、ここで酸素欠損が拡散するとは、酸素欠損の付近にある酸素原子が酸素欠損を補填
し、補填した酸素原子が元々存在していた箇所に新たな酸素欠損を形成することで、酸素
欠損が見かけ上移動しているように見えることを指す。
シリコンの混入領域に捕獲された酸素欠損は、下地絶縁層402及びゲート絶縁層408
から供給された酸素と結合する。そのため、第1の酸化物層404a及び第2の酸化物層
404cの酸素欠損が増大するわけではない。
このように、酸化物半導体層404b中の酸素欠損が拡散し、シリコンの混入領域に捕獲
されることで、下地絶縁層402及びゲート絶縁層408から離間された領域に形成され
ている酸化物半導体層404bの酸素欠損を低減することができる。
本実施の形態では、基板温度を室温とし、In:Ga:Zn=1:3:2の原子数比のタ
ーゲットを用いて、非晶質構造である第1の酸化物層404aを成膜する。非晶質構造で
ある第1の酸化物層404aの膜厚は、1nm以上50nm以下、好ましくは20nm以
上40nm以下とする。第1の酸化物層404aを厚膜化すると、下地絶縁層402の成
分が酸化物半導体層404bに入り込むことを防ぐことができる。例えば、下地絶縁層4
02が酸化シリコンである場合には酸化物半導体層404bにシリコンが入り込むことを
防ぐことができる。
また、酸化物半導体層404bの成膜には、基板温度を400℃とし、In:Ga:Zn
=1:1:1の原子数比のターゲットを用いる。酸化物半導体層404bは、表面と略垂
直な方向にc軸が配向した結晶を含む膜とし、CAAC−OS膜とすることが好ましい。
酸化物半導体層404bの膜厚は、1nm以上40nm以下、好ましくは5nm以上20
nm以下とする。酸化物半導体層404bの成膜温度は、400℃以上550℃以下、好
ましくは450℃以上500℃以下とする。ただし、既に形成している配線層が耐えられ
る温度範囲で行うこととする。
酸化物層の成膜後の加熱処理は、減圧下で窒素、酸素、または窒素及び酸素雰囲気下で1
50℃以上基板の歪み点未満、好ましくは250℃以上450℃以下、さらに好ましくは
300℃以上450℃以下とする。加熱処理によって、酸化物層中の過剰な水素(水や水
酸基を含む)を除去(脱水化、または脱水素化)する。そして、熱処理終了後の加熱温度
を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、または超乾燥
エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定し
た場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、よ
り好ましくは10ppb以下の空気)を導入する。酸素ガスの作用により、脱水化または
脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物を構成する
主な構成元素である酸素を供給する。
酸化物半導体層404bを形成した後、加熱処理を行うことで、酸化物半導体層404b
において、水素濃度を5×1018atoms/cm未満、好ましくは1×1018
toms/cm以下、より好ましくは5×1017atoms/cm以下、さらに好
ましくは1×1016atoms/cm以下とすることができる。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気
で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれない
ことが好ましい。処理時間は3分〜24時間とする。酸化物層の加熱処理は何度行っても
よく、そのタイミングは問わない。
次に、酸化物半導体層404b上にソース電極層406a及びドレイン電極層406bと
なる導電膜を形成する。導電膜としてはプラズマCVD法またはスパッタリング法等によ
り、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジ
ム、スカンジウム等の金属材料またはこれらを主な構成元素とする合金材料を用いて形成
することができる。さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物などの導電性材料
を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすること
もできる。
上記の導電膜を形成した後、エッチングすることでソース電極層406a及びドレイン電
極層406bを形成することができる(図2(B)参照)。なお、ソース電極層406a
及びドレイン電極層406bを形成する際のエッチングにおいて、ソース電極層406a
及びドレイン電極層406bに挟まれた領域の酸化物半導体層404bも同時にエッチン
グされ、膜厚が減少する場合がある。そのため、酸化物半導体層404bのソース電極層
及びドレイン電極層と重畳しない領域は、重畳する領域と比較して膜厚が薄い場合がある
続いて、ソース電極層406a及びドレイン電極層406b上に第2の酸化物層404c
となる酸化物膜405及びゲート絶縁層408となるゲート絶縁膜407を積層して形成
する(図2(C)参照)。
酸化物膜405としては、第1の酸化物層404aと同様の材料、方法を用いて形成する
ことができる。ただし、酸化物膜405の膜厚は第1の酸化物層404aよりも薄く、酸
化物半導体層404bよりも厚くするとよい。なお、酸化物膜405は結晶構造を有する
酸化物半導体層404bと重畳するため、酸化物半導体層404bが有する結晶を種とし
て結晶成長し、結晶構造を有する膜になりやすい。したがって、第1の酸化物層404a
と同様の材料、方法を用いて形成しても、その結晶構造が異なり、第2の酸化物層404
cとしては結晶性の高い膜が形成される場合がある。ただし、第2の酸化物層404cの
結晶性は酸化物半導体層404bの結晶性よりも低い。また、第2の酸化物層404cの
酸化物半導体層404bと接する領域と接していない領域とで、結晶性が異なる場合があ
る。
また、酸化物半導体層404b及び第2の酸化物層404cとの界面は混合していてもよ
い。界面が混合することで、酸化物半導体層404bと第2の酸化物層404cとの界面
散乱が低減される。
また、第2の酸化物層404cの一部、すなわちソース電極層406a及びドレイン電極
層406bと接し、酸化物半導体層404bと接していない領域は、非晶質構造となりや
すい。また、第2の酸化物層404cの膜厚は1nm以上40nm以下、好ましくは5n
m以上30nm以下とする。第2の酸化物層404cを厚膜化することで、ゲート絶縁層
408の成分が、酸化物半導体層404bに入り込むことを抑制することができる。特に
、ゲート絶縁層に酸化シリコンを用いた場合、酸化物半導体層404bにシリコンが入り
込むことを抑制することができる。第2の酸化物層404cがソース電極層406a及び
ドレイン電極層406b上に設けられていることによって、酸化物半導体層404bとソ
ース電極層406a及びドレイン電極層406bとの抵抗を増大させずに、第2の酸化物
層404cの厚膜化を図ることができる。
ゲート絶縁層408には下地絶縁層402と同様の材料、方法を用いて形成することがで
きる。
次に、ゲート絶縁膜407上にゲート電極層410を形成する(図2(D)参照)。ゲー
ト電極層410は、ソース電極層406a及びドレイン電極層406bと同様の材料及び
方法を用いて形成することができる。
ゲート電極層410はソース電極層406a及びドレイン電極層406bと重畳している
。このような構造にすることによって、ドレイン電極層406b近傍の高電界が緩和され
て、トランジスタ420のオン特性を向上させることができる。
続いて、酸化物膜405及びゲート絶縁膜407をマスクを用いて選択的にエッチングし
て第2の酸化物層404c及びゲート絶縁層408を形成する(図3(A)参照)。
第2の酸化物層404c及びゲート絶縁層408の端部はソース電極層406a及びドレ
イン電極層406bと重畳し、側面が後に形成される酸化物絶縁層412と接する。第2
の酸化物層404c及びゲート絶縁層408の一部がエッチングされ、除去されているこ
とで、酸化物絶縁層412から放出される酸素を、第2の酸化物層404c、ゲート絶縁
層408またはその両方を介して、酸化物半導体層404bに供給することができる。
なお、第2の酸化物層404c及びゲート絶縁層408へのエッチングはゲート電極層4
10の形成前に行ってもよい。また、ここで用いるエッチングマスクとして第1の酸化物
層404a及び酸化物半導体層404bをエッチングした際に用いたマスクを転用して用
いてもよい。該マスクを転用することで、マスク枚数を削減することができる。
続いて、ゲート電極層410上に酸化物絶縁層412を形成する。酸化物絶縁層412は
、下地絶縁層402と同様の材料、方法を用いて形成することができる。酸化物絶縁層4
12としては、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化ア
ルミニウム膜、酸化ハフニウム膜、もしくは酸化ガリウム膜等の酸化物絶縁層または窒素
を含む酸化物絶縁層を用いるとよい。酸化物絶縁層412は、酸化物半導体層404bに
対し酸素を供給できるよう過剰に酸素を含む膜となるように形成することが好ましい。
また、酸素を供給できる膜として、下地絶縁層402と同様に、プラズマCVD装置を用
いて、真空排気した条件下で、高パワー密度の高周波電力による成膜を行い、酸素を過剰
に含み、かつ酸素を放出しやすい膜とすることが好ましい。
また、酸化物絶縁層412にイオン注入法、イオンドーピング法、プラズマイマージョン
イオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加すること
によって、酸化物絶縁層412に酸素を過剰に含ませ、酸化物絶縁層412から酸化物半
導体層404bへ酸素を供給することができる。
酸化物絶縁層412を形成後、加熱処理を行う。酸化物半導体層404bは、酸化物半導
体層404bの形成後のエッチングやプラズマに曝され、ダメージを受けて形成される酸
素欠損を含む。そのため、ここで加熱処理を行い、酸化物半導体層404bに酸素を供給
し酸素欠損を低減させることで、酸化物半導体層404bの成膜後に与えられたダメージ
を回復させる。該熱処理の温度は、代表的には、200℃以上450℃以下とする。当該
加熱処理により、酸化物絶縁層412に含まれる酸素を放出させることができる。
加熱処理は、例えば窒素及び酸素の混合雰囲気で、350℃、1時間行う。酸化物半導体
層404bに含まれる水素原子及び酸素原子が、加熱処理により、酸化物半導体層404
bから脱離する。酸化物半導体層404bにおいて、酸素原子が脱離した位置は酸素欠損
となるが、酸化物絶縁層に含まれる化学量論的組成を満たす酸素よりも多くの酸素原子が
酸素欠損の位置へ移動し、酸素欠損を補填する。
こうして、酸化物絶縁層412形成後の加熱処理によって、酸化物半導体層404bから
、窒素、水素、または水が脱離することで、膜中の窒素、水素、または水の含有率を約1
0分の一程度まで低減することができる。
酸化物絶縁層412上に絶縁層414を形成する。絶縁層414は窒化シリコン、酸化ア
ルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウ
ム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を含む膜を用いれば
よい。絶縁層414によって、酸化物半導体層404bに半導体装置上部からの不純物が
入り込むことまたは、酸化物半導体層404b及び酸化物絶縁層412に含まれる酸素が
半導体装置の上部へ脱離することを抑制することができる。
以上の工程で、半導体装置を作製することができる(図3(B)参照)。
本実施の形態で示した半導体装置は、チャネルとなる酸化物半導体層と、下地絶縁層及び
ゲート絶縁層との間にそれぞれ、第1の酸化物層及び第2の酸化物層が形成されており、
下地絶縁層及びゲート絶縁層から酸化物半導体層に対してシリコン等の不純物元素が入り
込むことが抑制されており、トランジスタの特性の変動が低減され、信頼性の高い半導体
装置を実現することができる。
酸化物半導体層404bに接してソース電極層406a及びドレイン電極層406bが形
成され、ソース電極層406a及びドレイン電極層406b上に第2の酸化物層404c
が形成されていることで、酸化物半導体層404bとソース電極層406a及びドレイン
電極層406bとのコンタクト抵抗を低下させずに、第1の酸化物層及び第2の酸化物層
の厚膜化を図ることができる。第1の酸化物層及び第2の酸化物層を厚膜化することで、
酸化物半導体層に不純物が入り込むことを抑制することができ、トランジスタの特性を安
定したものとすることができる。
さらに、酸化物膜405とゲート絶縁膜407が選択的にエッチングされ第2の酸化物層
404c及びゲート絶縁層408が形成されることによって、第2の酸化物層404c及
びゲート絶縁層408上に設けられた酸化物絶縁層412から酸化物半導体層404bへ
酸素を供給することができる。酸化物半導体層404bへ酸素を供給し、酸素欠損を補填
することで、トランジスタ特性を安定なものとし、信頼性の高い半導体装置を提供するこ
とができる。
なお、本実施の形態に示すトランジスタの構造は上記の構造に限らない。例えば、図4(
A)に示すトランジスタ430ように、第1の酸化物層404aと酸化物半導体層404
bの形状が異なっていてもよい。トランジスタ430では、第1の酸化物層404aが、
酸化物半導体層404bが設けられていない領域においてソース電極層406a及びドレ
イン電極層406bと接している。このような構成とすることによって、ソース電極層4
06a及びドレイン電極層406bの段差被覆性を低下させることなく、第1の酸化物層
404aの厚膜化を図ることができ、酸化物半導体層404bに対する不純物元素の入り
込みを抑制することができる。
また、図4(B)に示すトランジスタ440のように、ソース電極層406a及びドレイ
ン電極層406bのゲート電極層410と重畳する周縁部を階段状に形成してもよい。階
段状の周縁部は、複数回のエッチング(レジストマスクの後退(縮小)を伴うエッチング
と後退したレジストマスクを用いたエッチング)を行うことで形成することができる。ソ
ース電極層406a及びドレイン電極層406bの周縁部が階段状となることで、第2の
酸化物層404cの段差被覆性を向上させることができる。
また、図4(C)に示すトランジスタ450のように、ソース電極層及びドレイン電極層
が2層構造からなる構造としてもよい。図4(C)に示すトランジスタ450は、チャネ
ル長を決定する第1のソース電極層416a及び第1のドレイン電極層416bと、第1
のソース電極層416a及び第1のドレイン電極層416b上に形成され、ソース電極層
及びドレイン電極層全体の抵抗を低減するための第2のソース電極層418a及び第2の
ドレイン電極層418bとを有する。
第1のソース電極層416a及び第1のドレイン電極層416bの間がトランジスタ45
0のチャネル長となる。トランジスタ450のチャネル長を50nm未満、好ましくは3
0nm未満程度とする場合には、電子ビームを用いてレジストを露光して現像したマスク
等をエッチングマスクとして用いることが好ましい。このとき、電子ビームの照射が可能
な電子ビーム描画装置において、最小ビーム径を2nm以下として照射することが好まし
い。
ただし、電子ビームによって形成することができるマスクは薄いため、マスクとなるレジ
ストの被覆性を考慮して、第1のソース電極層416a及び第1のドレイン電極層416
bを薄膜化することが好ましい。しかし、第1のソース電極層416a及び第1のドレイ
ン電極層416bを薄膜化すると抵抗が高くなる。そこで、抵抗を低減させるために、厚
膜化が可能な第2のソース電極層418a及び第2のドレイン電極層418bを形成する
ことが好ましい。
また、図5に示すように第1の酸化物層404a上に接してソース電極層406a及びド
レイン電極層406bを形成し、ソース電極層406a及びドレイン電極層406b上に
接して酸化物半導体層404bを形成する構成としてもよい。酸化物半導体層404b上
には第2の酸化物層404c及びゲート絶縁層408が積層して形成されている。
図5(A)に示すトランジスタ460は、第1の酸化物層404a上に接してソース電極
層406a及びドレイン電極層406bが設けられている。ソース電極層406a及びド
レイン電極層406b上の酸化物半導体層404b、第2の酸化物層404c及びゲート
絶縁層408は、同じマスクを用いてエッチングされている。また、酸化物半導体層40
4b上に、第2の酸化物層404cが設けられた状態でエッチングすることによって、酸
化物半導体層404bの表面がエッチングによるダメージを受けることがなく、安定した
特性の半導体装置とすることができる。
図5(B)に示すトランジスタ470は、図4(B)に示すトランジスタ440と同様に
、ソース電極層406a及びドレイン電極層406bが階段状の周縁部を有する。このよ
うな形状とすることによって、酸化物半導体層404b、第2の酸化物層404c及びゲ
ート絶縁層408の被覆性が向上する。
本実施の形態に示すトランジスタは、他の実施の形態と適宜組み合わせて適用することが
できる。
(実施の形態2)
本実施の形態では、実施の形態1とは異なる半導体装置について説明する。なお、実施の
形態1と同様の箇所については、同様の符号を付し、詳細な説明を省略する。図6に本実
施の形態の半導体装置を示す。図6(B)は本実施の形態の半導体装置の上面図を示し、
図6(A)は図6(B)に示す一点鎖線C−Dにおける断面図である。
また、図6(A)に示すトランジスタ520は、基板400上の下地絶縁層402と、下
地絶縁層402上の第1の酸化物層404a及び酸化物半導体層404bと、第1の酸化
物層404a及び酸化物半導体層404b上のソース電極層406a及びドレイン電極層
406bと、ソース電極層406a及びドレイン電極層406b上の第2の酸化物層40
4cと、第2の酸化物層404c上のゲート絶縁層408と、ゲート絶縁層408上のゲ
ート電極層410と、ソース電極層406a、ドレイン電極層406b、第2の酸化物層
404c、ゲート絶縁層408及びゲート電極層410上の酸化物絶縁層412と、酸化
物絶縁層412上の絶縁層414と、を有する。
第2の酸化物層404cの上端部はゲート絶縁層408の下端部と一致し、ゲート絶縁層
408の上端部はゲート電極層410の下端部と一致する。このような構成は、ゲート電
極層410をマスクとしてゲート絶縁層408及び第2の酸化物層404cをエッチング
することで形成できる。ゲート電極層410をマスクとすることによって、マスク枚数を
低減することができる。
なお、ここでいう一致とは厳密な一致を要さず、同一のマスクを用いたエッチングによっ
て得られた形状における一致の程度を包含する。そのため、第2の酸化物層404cの上
端部がゲート絶縁層408の下端部よりも突出しているまたは奥に後退している場合、ゲ
ート絶縁層408の上端部がゲート電極層410の下端部よりも突出しているまたは奥に
後退している場合もある。
また、本実施の形態に示すトランジスタの構造はこれに限らない。例えば、図7(A)に
示すトランジスタ530のように、図4(B)に示すトランジスタ440と同様に、ソー
ス電極層406a及びドレイン電極層406bのゲート電極層410と重畳する周縁部を
階段状に形成してもよい。
図7(B)に示すトランジスタ540のように、図4(C)に示すトランジスタ450と
同様にソース電極層及びドレイン電極層を2層構造としてもよい。
また、図7(C)に示すトランジスタ550のように、ゲート電極層410の側面に接し
て側壁絶縁層413が形成されていてもよい。
トランジスタ550は、基板400上の下地絶縁層402と、下地絶縁層402上の第1
の酸化物層404a及び酸化物半導体層404bの積層と、第1の酸化物層404a及び
酸化物半導体層404b上のソース電極層406a及びドレイン電極層406bと、ソー
ス電極層406a及びドレイン電極層406b上の第2の酸化物層404cと、第2の酸
化物層404c上のゲート絶縁層408と、ゲート絶縁層408上のゲート電極層410
と、ゲート電極層410の側面を覆う側壁絶縁層413と、ソース電極層406a、ドレ
イン電極層406b、ゲート電極層410及び側壁絶縁層413上の酸化物絶縁層412
と、酸化物絶縁層412上の絶縁層414と、を有する。
側壁絶縁層413の下端部はゲート絶縁層408の上端部と一致し、ゲート絶縁層408
の下端部は第2の酸化物層404cの上端部と一致する。このような構造は、側壁絶縁層
413及びゲート電極層410をマスクとして、ゲート絶縁層408及び第2の酸化物層
404cをエッチングすることで形成できる。なお、ここでいう一致とは厳密な一致を要
さず、同一のマスクを用いたエッチングによって得られた形状における一致の程度を包含
する。そのため、第2の酸化物層404cの上端部がゲート絶縁層408の下端部よりも
突出しているまたは奥に後退している場合、ゲート絶縁層408の上端部が側壁絶縁層4
13の下端部よりも突出しているまたは奥に後退している場合等もある。
側壁絶縁層413が設けられていることによって、ソース電極層406a及びドレイン電
極層406bと、ゲート電極層410との絶縁性を高めることができる。
ここで、トランジスタ550の作製方法について説明する。なお、実施の形態1と同様の
箇所については省略する。
トランジスタ550は、ゲート電極層410を作製するまでは、実施の形態1に示すトラ
ンジスタ420と同様の方法を用いて作製することができる。図8(A)は図2(D)に
対応している。そのため、図8(A)に示す構造の作製方法については、実施の形態1の
記載を参照すればよい。
図8(A)に示すトランジスタは、基板400上の下地絶縁層402と、下地絶縁層40
2上の第1の酸化物層404a及び酸化物半導体層404bの積層と、酸化物半導体層4
04b上のソース電極層406a及びドレイン電極層406bと、ソース電極層406a
及びドレイン電極層406b上の酸化物膜405と、酸化物膜405上のゲート絶縁膜4
07と、ゲート絶縁膜407上のゲート電極層410と、を有する。
ゲート電極層410の上に、側壁絶縁層413となる絶縁膜411を形成する(図8(B
)参照)。絶縁膜411は、実施の形態1に示す酸化物絶縁層412と同様の方法及び材
料を用いて形成すればよい。続いて、絶縁膜411を異方性エッチングすることで側壁絶
縁層413を形成する(図8(C)参照)。
次に、側壁絶縁層413及びゲート電極層410をマスクとして酸化物膜405及びゲー
ト絶縁膜407を選択的にエッチングし、第2の酸化物層404c及びゲート絶縁層40
8を形成する(図9(A)参照)。
ここで、第2の酸化物層404c及びゲート絶縁層408を形成する際のエッチングにお
いて、ソース電極層406a及びドレイン電極層406bも一緒にエッチングされる場合
がある。また、ソース電極層406a及びドレイン電極層406bがエッチングされる際
に、エッチングによってこれらの層から除去された金属が第2の酸化物層404c及びゲ
ート絶縁層408の側面に付着することがある。第2の酸化物層404c及びゲート絶縁
層408の側面に付着した金属を介して、ゲート電極層410とソース電極層406aま
たはドレイン電極層406bが導通することがある。
そのため、側壁絶縁層413を設けることによって、ソース電極層406a及びドレイン
電極層406bがエッチングされて、第2の酸化物層404c及びゲート絶縁層408の
側面に金属が付着していても、ゲート電極層410とソース電極層406a及びドレイン
電極層406bの導通を抑制することができる。
続いて、ソース電極層406a、ドレイン電極層406b、第2の酸化物層404c、ゲ
ート絶縁層408、ゲート電極層410及び側壁絶縁層413上に酸化物絶縁層412及
び絶縁層414を積層して形成する(図9(B)参照)。酸化物絶縁層412及び絶縁層
414は実施の形態1と同様の方法、材料を用いて形成することができる。
また、本実施の形態に示すトランジスタは上記に限らず、図10に示すトランジスタのよ
うに、第1の酸化物層404a上に接してソース電極層406a及びドレイン電極層40
6bを形成し、ソース電極層406a及びドレイン電極層406b上に接して酸化物半導
体層404bを形成する構成としてもよい。酸化物半導体層404b上には第2の酸化物
層404c及びゲート絶縁層408が積層して形成されている。
図10(A)に示すトランジスタ560は、図5(A)に示すトランジスタ460と同様
に、第1の酸化物層404aがエッチングされずに、ソース電極層406a及びドレイン
電極層406bの下に延在しており、酸化物半導体層404b、第2の酸化物層404c
及びゲート絶縁層408がゲート電極層410をマスクとしてエッチングされている。
図10(B)に示すトランジスタ570は、図5(B)に示すトランジスタ470のよう
に、ソース電極層406a及びドレイン電極層406bのゲート電極層410と重畳する
周縁部を階段状に形成しており、酸化物半導体層404b、第2の酸化物層404c及び
ゲート絶縁層408がゲート電極層410をマスクとしてエッチングされている。
本実施の形態で示した半導体装置は、チャネルとなる酸化物半導体層と、下地絶縁層及び
ゲート絶縁層との間にそれぞれ、第1の酸化物層及び第2の酸化物層が形成されており、
下地絶縁層及びゲート絶縁層から酸化物半導体層に対してシリコン等の不純物元素が入り
込むことが抑制されており、トランジスタの特性が変動することが抑制されている。
酸化物半導体層404bに接してソース電極層406a及びドレイン電極層406bが形
成され、ソース電極層406a及びドレイン電極層406b上に第2の酸化物層404c
が形成されていることで、酸化物半導体層404bとソース電極層406a及びドレイン
電極層406bとのコンタクト抵抗を低下させずに、第1の酸化物層及び第2の酸化物層
の厚膜化を図ることができる。第1の酸化物層及び第2の酸化物層を厚膜化することで、
酸化物半導体層に不純物が入り込むことを抑制することができ、トランジスタの特性を安
定したものとすることができる。
さらに、第2の酸化物層404c及びゲート絶縁層408が選択的にエッチングされ除去
されていることによって、第2の酸化物層404c及びゲート絶縁層408上に設けられ
た酸化物絶縁層412から酸化物半導体層404bへ酸素を供給することができる。
第2の酸化物層404c及びゲート絶縁層408のエッチングにおいて、ゲート電極層4
10及び側壁絶縁層413をマスクとして用いることによって、マスク枚数を低減するこ
とができる。
また、ゲート電極層410の側面に接して側壁絶縁層413が形成されていることによっ
て、ソース電極層406a及びドレイン電極層406bとゲート電極層410とが導通す
ることを抑制し、トランジスタの信頼性を高めることができる。
本実施の形態に示すトランジスタは、他の実施の形態と適宜組み合わせて適用することが
できる。
(実施の形態3)
半導体装置の一例として、論理回路であるNOR型回路の回路図の一例を図11(A)に
示す。図11(B)はNAND型回路の回路図である。
図11(A)に示すNOR型回路において、pチャネル型トランジスタであるトランジス
タ801、802はチャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、
nチャネル型トランジスタであるトランジスタ803、804は、実施の形態1及び実施
の形態2に示すトランジスタと同様な構造を有する、チャネル形成領域に酸化物半導体膜
を用いたトランジスタを用いる。
なお、図11(A)に示すNOR型回路において、トランジスタ803、804は、酸化
物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する
導電層を設けてもよい。該導電層の電位を制御し、例えばGNDとすることでトランジス
タ803、804のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジス
タとすることができる。
また、図11(B)に示すNAND型回路では、nチャネル型トランジスタであるトラン
ジスタ812、813は、実施の形態1及び実施の形態2に示すトランジスタと同様な構
造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図11(B)に示すNAND型回路において、トランジスタ812、813は、酸
化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を制御す
る導電層を設けてもよい。該導電層の電位を制御し、例えばGNDとすることでトランジ
スタ812、813のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジ
スタとすることができる。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる
また、実施の形態1及び実施の形態2に示すトランジスタを用いることで、高速動作が可
能であり、かつ信頼性が高く、安定した特性を示すNOR型回路とNAND型回路を提供
することができる。
本実施の形態の半導体装置は、他の実施の形態に示す半導体装置と適宜組み合わせて用い
ることができる。
(実施の形態4)
本実施の形態では、実施の形態1及び実施の形態2に示すトランジスタを使用し、電力が
供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導
体装置(記憶装置)の一例を、図面を用いて説明する。
図12(A)は、本実施の形態の半導体装置を示す回路図である。
図12(A)に示すトランジスタ260は、シリコンにチャネルが形成され、高速動作が
容易である。また、トランジスタ262には実施の形態1及び実施の形態2に示したトラ
ンジスタを適用することができ、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明す
るが、本実施の形態に示す半導体装置に用いるトランジスタとしては、pチャネル型トラ
ンジスタを用いることもできる。
図12(A)において、第1の配線(1st Line)とトランジスタ260のソース
電極層とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ260
のドレイン電極層とは、電気的に接続されている。また、第3の配線(3rd Line
)とトランジスタ262のソース電極層またはドレイン電極層の一方とは、電気的に接続
され、第4の配線(4th Line)と、トランジスタ262のゲート電極層とは、電
気的に接続されている。そして、トランジスタ260のゲート電極層と、トランジスタ2
62のソース電極層またはドレイン電極層の他方は、容量素子264の電極の一方と電気
的に接続され、第5の配線(5th Line)と、容量素子264の電極の他方は電気
的に接続されている。
図12(A)に示す半導体装置では、トランジスタ260のゲート電極層の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込み及び保持について説明する。まず、第4の配線の電位を、トランジスタ2
62がオン状態となる電位にして、トランジスタ262をオン状態とする。これにより、
第3の配線の電位が、トランジスタ260のゲート電極層、及び容量素子264に与えら
れる。すなわち、トランジスタ260のゲート電極層には、所定の電荷が与えられる(書
き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、H
ighレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電
位を、トランジスタ262がオフ状態となる電位にして、トランジスタ262をオフ状態
とすることにより、トランジスタ260のゲート電極層に与えられた電荷が保持される(
保持)。
トランジスタ262のオフ電流は極めて小さいため、トランジスタ260のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状態
で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ260のゲート
電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ260をnチャネル型とすると、トランジスタ260のゲート電極層にHighレベ
ル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ260のゲ
ート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ260を「オン
状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線
の電位をVth_HとVth_Lの間の電位Vとすることにより、トランジスタ260
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレ
ベル電荷が与えられていた場合には、第5の配線の電位がV(>Vth_H)となれば
、トランジスタ260は「オン状態」となる。Lowレベル電荷が与えられていた場合に
は、第5の配線の電位がV(<Vth_L)となっても、トランジスタ260は「オフ
状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報を
読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ260が「オフ状態」となるような電位、つまり、Vth_H
より小さい電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわらず
トランジスタ260が「オン状態」となるような電位、つまり、Vth_Lより大きい電
位を第5の配線に与えればよい。
図12(B)に異なる記憶装置の構造の一形態の例を示す。図12(B)は、半導体装置
の回路構成の一例を示し、図12(C)は半導体装置の一例を示す概念図である。まず、
図12(B)に示す半導体装置について説明を行い、続けて図12(C)に示す半導体装
置について、以下説明を行う。
図12(B)に示す半導体装置において、ビット線BLとトランジスタ262のソース電
極またはドレイン電極の一方とは電気的に接続され、ワード線WLとトランジスタ262
のゲート電極層とは電気的に接続され、トランジスタ262のソース電極またはドレイン
電極の他方と容量素子254の第1の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ262は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ262をオフ状態とすることで、容量素子254の第1
の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって
保持することが可能である。
次に、図12(B)に示す半導体装置(メモリセル250)に、情報の書き込み及び保持
を行う場合について説明する。
まず、ワード線WLの電位を、トランジスタ262がオン状態となる電位として、トラン
ジスタ262をオン状態とする。これにより、ビット線BLの電位が、容量素子254の
第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ2
62がオフ状態となる電位として、トランジスタ262をオフ状態とすることにより、容
量素子254の第1の端子の電位が保持される(保持)。
トランジスタ262のオフ電流は極めて小さいから、容量素子254の第1の端子の電位
(あるいは容量素子に蓄積された電荷)を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ262がオン状態となると、浮遊
状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の
間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電
位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積され
た電荷)によって、異なる値をとる。
例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線
BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前の
ビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、
(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル250の状態とし
て、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとす
ると、電位V1を保持している場合のビット線BLの電位(=(CB×VB0+C×V1
)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=(CB×
VB0+C×V0)/(CB+C))よりも高くなることがわかる。
そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図12(B)に示す半導体装置は、トランジスタ262のオフ電流が極めて
小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。
次に、図12(C)に示す半導体装置について、説明を行う。
図12(C)に示す半導体装置は、上部に記憶回路として図12(B)に示したメモリセ
ル250を複数有するメモリセルアレイ251a及びメモリセルアレイ251bを有し、
下部に、メモリセルアレイ251(メモリセルアレイ251a及びメモリセルアレイ25
1b)を動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メ
モリセルアレイ251と電気的に接続されている。
図12(C)に示した構成とすることにより、周辺回路253をメモリセルアレイ251
(メモリセルアレイ251a及びメモリセルアレイ251b)の直下に設けることができ
るため半導体装置の小型化を図ることができる。
周辺回路253に設けられるトランジスタは、トランジスタ262とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高
速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能で
ある。
なお、図12(C)に示した半導体装置では、2つのメモリセルアレイ251(メモリセ
ルアレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層
するメモリセルアレイの数はこれに限定されない。3つ以上のメモリセルアレイを積層す
る構成としても良い。
トランジスタ262として、酸化物半導体をチャネル形成領域に用いるトランジスタを適
用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記
憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、本実施の形態に示す半導体装置として実施の形態1及び実施の形態2に示す、酸化
物半導体層が積層され、チャネル形成領域となる酸化物半導体層が酸化物半導体積層の表
面から遠ざけられているトランジスタを適用することで、信頼性が高く、安定した電気特
性を示す半導体装置とすることができる。
(実施の形態5)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの電子機器に応用した場合の例を図13乃至図16を用いて説明する。
図13に電子機器のブロック図を示す。図13に示す電子機器はRF回路901、アナロ
グベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源
回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレ
イコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、
音声回路917、キーボード918などより構成されている。ディスプレイ913は表示
部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプ
リケーションプロセッサ906はCPU907、DSP908、インターフェイス(IF
)909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されて
おり、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の
書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
された信頼性の高い電子機器を提供することができる。
図14に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使
用した例を示す。図14に示すメモリ回路950は、メモリ952、メモリ953、スイ
ッチ954、スイッチ955及びメモリコントローラ951により構成されている。また
、メモリ回路は、信号線から入力された画像データ(入力画像データ)、メモリ952及
びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディ
スプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示
するディスプレイ957が接続されている。
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成され
る(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に
記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイ
ッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ
、表示される。
入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周
期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データA
に変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データ
B)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される
。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出
されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、
ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ95
5、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像デー
タBが送られ、表示が行われる。この読み出しはさらに次に新たな画像データがメモリ9
52に記憶されるまで継続される。
このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ9
52及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に
採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の混入の
影響を受けにくい信頼性の高い半導体装置とすることができる。
図15に電子書籍のブロック図を示す。図15はバッテリー1001、電源回路1002
、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボ
ード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、デ
ィスプレイコントローラ1010によって構成される。
ここでは、図15のメモリ回路1007に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路1007は書籍の内容を一時的に保持する機能を持つ。例え
ば、ユーザーがハイライト機能を使用する場合、メモリ回路1007は、ユーザーが指定
した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読
んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーライン
を引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違い
を示すことである。メモリ回路1007は短期的な情報の記憶に用い、長期的な情報の保
存にはフラッシュメモリ1004に、メモリ回路1007が保持しているデータをコピー
してもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力を十分に低減することができる。また、外部からの水、水分等の混入の影響を
受けにくい信頼性の高い半導体装置とすることができる。
図16に電子機器の具体例を示す。図16(A)及び図16(B)は、2つ折り可能なタ
ブレット型端末である。図16(A)は、開いた状態であり、タブレット型端末は、筐体
9630、表示部9631a、表示部9631b、表示モード切り替えスイッチ9034
、電源スイッチ9035、省電力モード切り替えスイッチ9036、留め具9033、操
作スイッチ9038を有する。
先の実施の形態で示した半導体装置は、表示部9631a、表示部9631bに用いるこ
とが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、先の実
施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
表示部9631aは、一部をタッチパネルの領域9632aとすることができ、表示され
た操作キー9638にふれることでデータ入力をすることができる。なお、表示部963
1aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部96
31aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631bを表示
画面として用いることができる。
また、表示部9631bにおいても表示部9631aと同様に、表示部9631bの一部
をタッチパネルの領域9632bとすることができる。また、タッチパネルのキーボード
表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれることで
表示部9631bにキーボードボタンを表示することができる。
また、タッチパネルの領域9632aとタッチパネルの領域9632bに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ9034は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
また、図16(A)では表示部9631bと表示部9631aの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図16(B)は、閉じた状態であり、タブレット型端末は、筐体9630、太陽電池96
33、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有
する。なお、図16(B)では充放電制御回路9634の一例としてバッテリー9635
、DCDCコンバータ9636を有する構成について示している。
なお、タブレット型端末は2つ折り可能なため、未使用時に筐体9630を閉じた状態に
することができる。従って、表示部9631a、表示部9631bを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図16(A)及び図16(B)に示したタブレット型端末は、様々な情
報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付または時刻な
どを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッ
チ入力機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有す
ることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、実施例試料として、図7(A)に示すトランジスタ530と同様の構成の
トランジスタについて作製し、断面形状を調べた。
はじめに、実施例試料の作製方法について示す。
まず、シリコン基板上に下地絶縁膜となる膜厚300nmの酸化シリコン膜を形成した。
酸化シリコン膜は、スパッタリング法によりアルゴン及び酸素(アルゴン:酸素=25s
ccm:25sccm)混合雰囲気下において、圧力0.4Pa、電源電力(電源出力)
5.0kWを印加し、シリコン基板とターゲットとの間の距離を60mm、基板温度10
0℃の条件によって成膜した。
酸化シリコン膜表面を研磨処理後、膜厚20nmの第1の酸化物膜と膜厚10nmの酸化
物半導体膜を積層して形成した。成膜条件は、第1の酸化物膜はIn:Ga:Zn=1:
3:2(原子数比)の酸化物ターゲットを用いたスパッタリング法によりアルゴン及び酸
素(アルゴン:酸素=30sccm:15sccm)混合雰囲気下において、圧力0.4
Pa、電源電力0.5kWを印加し、ターゲットと基板の間の距離を60mm、基板温度
200℃として成膜し、酸化物半導体膜はIn:Ga:Zn=1:1:1(原子数比)の
酸化物ターゲットを用いたスパッタリング法によりアルゴン及び酸素(アルゴン:酸素=
30sccm:15sccm)混合雰囲気下において、圧力0.4Pa、電源電力0.5
kWを印加し、ターゲットと基板の間の距離を60mm、基板温度300℃として成膜し
た。なお、第1の酸化物膜及び酸化物半導体膜は、大気曝露せずに連続成膜を行った。
続いて、加熱処理を行った。加熱処理は窒素雰囲気下、450℃で1時間行った後、酸素
雰囲気下、450℃で1時間行った。
続いて、第1の酸化物膜及び酸化物半導体膜を、ICP(Inductively Co
upled Plasma:誘導結合型プラズマ)エッチング法により、三塩化硼素及び
塩素(BCl:Cl=60sccm:20sccm)混合雰囲気下、電源電力450
W、バイアス電力100W、圧力1.9Paにおいてエッチングして島状の第1の酸化物
層及び酸化物半導体層に加工した。
続いて、第1の酸化物層及び酸化物半導体層上に、ソース電極層及びドレイン電極層とな
るタングステン膜を膜厚100nm成膜した。成膜条件は、タングステンターゲットを用
いたスパッタリング法によりアルゴン(アルゴン80sccm)雰囲気下において、圧力
0.8Pa、電源電力(電源出力)1.0kWを印加し、シリコン基板とターゲットとの
間の距離を60mm、基板温度230℃の条件によって成膜した。
次に、タングステン膜上にレジストマスクを形成して、第1のエッチングを行った。エッ
チングは、ICPエッチング法により、塩素、四弗化炭素及び酸素(Cl:CF:O
=45sccm:55sccm:55sccm)混合雰囲気下、電源電力3000W、
バイアス電力110W、圧力0.67Paにおいて行った。
第1のエッチングの後に、酸素プラズマによるアッシングを行い、レジストマスクを縮小
した。レジストマスクの縮小は、第1のエッチングと同じチャンバー内にて、酸素(O
=100sccm)雰囲気下、電源電力2000W、バイアス電力0W、圧力3.0Pa
にて行った。
その後、縮小したレジストマスクを用いて、塩素、四弗化炭素及び酸素(Cl:CF
:O=45sccm:55sccm:55sccm)混合雰囲気下、電源電力3000
W、バイアス電力110W、圧力0.67Paにおいて第2のエッチングを行った。レジ
ストの縮小とその前後における2回のエッチングによって、周縁部が階段状のソース電極
層及びドレイン電極層を形成することができた。
次に、酸化物半導体層、ソース電極層及びドレイン電極層上に膜厚10nmの第2の酸化
物膜を成膜した。成膜条件は、In:Ga:Zn=1:3:2(原子数比)の酸化物ター
ゲットを用いたスパッタリング法によりアルゴン及び酸素(アルゴン:酸素=30scc
m:15sccm)混合雰囲気下において、圧力0.4Pa、電源電力0.5kWを印加
し、ターゲットと基板の間の距離を60mm、基板温度200℃とした。
続いて、CVD法によりゲート絶縁膜となる酸化窒化シリコン膜を、20nm成膜した。
酸化窒化シリコン膜上に窒化タンタルのターゲットを用いたスパッタリング法により膜厚
30nmの窒化タンタル膜を、窒素(N=50sccm)雰囲気下、圧力0.2Pa、
電源電力12kWを印加し、ターゲットと基板の間の距離を400mm、基板温度常温と
して成膜し、その上に、膜厚135nmのタングステン膜をアルゴン(Ar=100sc
cm)雰囲気下、圧力2.0Pa、電源電力4kWを印加し、ターゲットと基板の間の距
離を60mm、基板温度230℃として積層して成膜した。
次に、ICPエッチング法により、窒化タンタル膜及びタングステン膜の積層をエッチン
グした。エッチング条件は、塩素、四弗化炭素及び酸素(Cl:CF:O=45s
ccm:55sccm:55sccm)混合雰囲気下、電源電力3000W、バイアス電
力110W、圧力0.67Paにおいて第1のエッチングを行い、第1のエッチングの後
に三塩化硼素及び塩素(BCl:Cl=150sccm:50sccm)混合雰囲気
下、電源電力1000W、バイアス電力50W、圧力0.67Paにおいて第2のエッチ
ングを行いゲート電極層を形成した。
次に、ICPエッチング法により、ゲート電極層をマスクとして、第2の酸化物膜及び
ゲート絶縁膜の積層をエッチングした。エッチング条件は、三塩化硼素及び塩素(BCl
:Cl=60sccm:20sccm)混合雰囲気下、電源電力450W、バイアス
電力100W、圧力1.9Paにおいて第1のエッチングを行い、第1のエッチングの後
に酸素(O=80sccm)雰囲気下、電源電力300W、バイアス電力50W、圧力
4.0Paにおいて第2のエッチングを行い第2の酸化物層及びゲート絶縁層を形成した
次に、ゲート電極層上に膜厚300nmの酸化窒化シリコン膜をCVD法により成膜し、
その上に、膜厚50nmの窒化シリコン膜をCVD法により成膜した。
上記の方法により作製した実施例試料の断面STEM写真を図17に示す。なお、図18
に図17の点線で囲んだ部分の拡大図を示す。図18(A)には、図17に示す点線で囲
んだ領域Aの拡大図を示し、図18(B)には、図17に示す点線で囲んだ領域Bの拡大
図を示す。図18(A)及び図18(B)には、図7(A)に示すトランジスタ530と
同様の符号を付した。
図18(A)に示すように、第2の酸化物層404cがドレイン電極層406bの上に形
成されている。ドレイン電極層406bの周縁部が階段状となっていることにより、第2
の酸化物層404cの被覆性が向上し、段切れ等の形状不良が発生していないことが確認
された。
図18(B)に示すように、ゲート電極層410をマスクとしたエッチングによって、第
2の酸化物層404c及びゲート絶縁層408がエッチングされている。ゲート絶縁層4
08と酸化物絶縁層412との界面はSTEM写真では明確に確認できないが、ゲート電
極層410をマスクとしたエッチングによって、第2の酸化物層404cの上端部とゲー
ト絶縁層408の下端部が接し、ゲート絶縁層408の上端部とゲート電極層410の下
端部が接していることが確認された。
本実施例では、実施例1で作製した実施例試料について電気特性を評価した。なお試料に
含まれるトランジスタは、チャネル長(L)が0.43μm、チャネル幅(W)が1μm
であった。
実施例試料において、BTストレス試験を行った。はじめに、トランジスタの初期のV
g−Id特性を測定する。
なお、BTストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジ
スタの特性変化(即ち、経時変化)を短時間で評価することができる。BTストレス試験
前後におけるトランジスタの特性の変動量を調べることは、信頼性を調べるための重要な
指標となる。
なお、ゲート電極に負の電圧を印加するストレス試験をマイナスゲートBTストレス試験
(−GBT)といい、正の電圧を印加するストレス試験をプラスゲートBTストレス試験
(+GBT)という。
ここでは、ゲートBTストレス条件として、ストレス温度を150℃、ストレス時間を3
600秒とし、ゲート電極に−3.3Vまたは+3.3V、ソース電極及びドレイン電極
に0V印加した。このときの、ゲート絶縁膜に印加する電界強度を0.66MV/cmと
した。
+GBTストレス試験の結果および−GBTストレス試験の結果を図21および図22に
示す。また、図中の点線は、トランジスタの初期のVg−Id特性、図中の実線は、トラ
ンジスタのストレス試験後におけるVg−Id特性を示している。また、横軸は、ゲート
電圧(Vg:[V])、縦軸はドレイン電流(Id:[A])を示す。なお、それぞれ、
ドレイン電圧Vdが0.1V、3.3VのときのVg−Id特性である。なお、「ドレイ
ン電圧(Vd:[V])」とは、ソースを基準としたドレインとソースの電位差であり、
「ゲート電圧(Vg:[V])」とは、ソースを基準としたゲートとソースの電位差であ
る。
図21に示すように、+GBTストレス試験前後のしきい値電圧の変動量(ΔVth)
は0.54V、シフト値の変動量(ΔShift)は0.44Vであった。また、図22
に示すように、−GBTストレス試験前後のしきい値電圧の変動量(ΔVth)は0.2
6V、シフト値の変動量(ΔShift)は0.25Vであった。図21および図22に
示すように、変動量が小さく、良好なスイッチング特性が得られていることが分かった。
また、ソースBTストレス試験(SBT)およびドレインBTストレス試験(DBT)
を行った。ソースBTストレス試験およびドレインBTストレス試験は、ゲートBTスト
レス試験と同様に加速試験の一種であり、長期間の使用によって起こるトランジスタの特
性変化(即ち、経時変化)を短時間で評価することができる。
はじめにトランジスタの初期のVg−Id特性を測定する。
ここでは、ソースBTストレス条件としては、ストレス温度を150℃、ストレス時間を
3600秒とし、ドレイン電極に−3.3V、ソース電極及びゲート電極に0V印加した
。このときの、ゲート絶縁膜に印加する電界強度を0.66MV/cmとした。
また、ドレインBTストレス条件としては、ストレス温度を150℃、ストレス時間を
3600秒とし、ドレイン電極に3.3V、ソース電極及びゲート電極に0V印加した。
このときの、ゲート絶縁膜に印加する電界強度を0.66MV/cmとした。
SBTストレス試験およびDBTストレス試験の結果を図23および図24に示す。また
、図中の点線は、トランジスタの初期のVg−Id特性、図中の実線は、トランジスタの
ストレス試験後におけるVg−Id特性を示している。また、横軸は、ゲート電圧(Vg
:[V])、縦軸はドレイン電流(Id:[A])を示す。なお、それぞれ、ドレイン電
圧Vdが0.1V、3.3VのときのVg−Id特性である。
図23に示すように、SBTストレス試験前後のしきい値電圧の変動量(ΔVth)は
0.54V、シフト値の変動量(ΔShift)は0.47Vであった。また、図24に
示すように、DBTストレス試験前後のしきい値電圧の変動量(ΔVth)は0.17V
、シフト値の変動量(ΔShift)は0.11Vであった。図23および図24に示す
ように、実施例試料のトランジスタは、変動量が小さく、良好なスイッチング特性が得ら
れていることが分かった。
本実施例では、実施例試料として、島状のソース電極がゲート電極で囲まれ、ゲート電極
がドレイン電極に囲まれ、第1の酸化物層および酸化物半導体層が島状のソース電極およ
びドレイン電極の間にあるトランジスタを作製し、電気特性を評価した。なお、第1の酸
化物層および酸化物半導体層の組成と先述したソース電極、ドレイン電極、ゲート電極の
構成以外は実施例1を参酌することができる。
本実施例のトランジスタは、ソース電極、ドレイン電極、ゲート電極にはそれぞれ引き
回し配線が電気的に接続されている。
第1の酸化物層の成膜条件は、In:Ga:Zn=1:3:2(原子数比)の酸化物タ
ーゲットを用いたスパッタリング法によりアルゴン及び酸素(アルゴン:酸素=30sc
cm:15sccm)混合雰囲気下において、圧力0.4Pa、電源電力0.5kWを印
加し、ターゲットと基板の間の距離を60mm、基板温度200℃として20nm成膜し
た。また、酸化物半導体膜の成膜条件は、In:Ga:Zn=1:1:1(原子数比)の
酸化物ターゲットを用いたスパッタリング法によりアルゴン及び酸素(アルゴン:酸素=
30sccm:15sccm)混合雰囲気下において、圧力0.4Pa、電源電力0.5
kWを印加し、ターゲットと基板の間の距離を60mm、基板温度300℃として15n
m成膜した。なお、第1の酸化物膜及び酸化物半導体膜は、大気曝露せずに連続成膜を行
った。
なお、トランジスタは、チャネル長(L)が1.13μm、チャネル幅(W)が13.6
μmであった。
次に、トランジスタの初期のVg−Id特性の測定結果を図25に示す。また、図25
において、ドレイン電圧(Vd:[V])が0.1Vのとき(図中の点線)と3.0Vの
とき(図中の実線)の測定結果を示しており、横軸は、ゲート電圧(Vg:[V])、縦
軸はドレイン電流(Id:[A])を示す。
図25に示すように、オン電流はゲート電圧とドレイン電圧が3Vのときに38μA、
ドレイン電圧3Vでのシフト値は0.1V、ドレイン電圧0.1VでのS値は84.3m
V/decとすぐれた電気特性を得ることができた。
250 メモリセル
251 メモリセルアレイ
251a メモリセルアレイ
251b メモリセルアレイ
253 周辺回路
254 容量素子
260 トランジスタ
262 トランジスタ
264 容量素子
400 基板
402 下地絶縁層
404a 第1の酸化物層
404b 酸化物半導体層
404c 第2の酸化物層
405 酸化物膜
406a ソース電極層
406b ドレイン電極層
407 ゲート絶縁膜
408 ゲート絶縁層
410 ゲート電極層
411 絶縁膜
412 酸化物絶縁層
413 側壁絶縁層
414 絶縁層
416a ソース電極層
416b ドレイン電極層
418a ソース電極層
418b ドレイン電極層
420 トランジスタ
430 トランジスタ
440 トランジスタ
450 トランジスタ
460 トランジスタ
470 トランジスタ
520 トランジスタ
530 トランジスタ
540 トランジスタ
550 トランジスタ
560 トランジスタ
570 トランジスタ
801 トランジスタ
802 トランジスタ
803 トランジスタ
804 トランジスタ
812 トランジスタ
813 トランジスタ
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ
9033 留め具
9034 スイッチ
9035 電源スイッチ
9036 スイッチ
9038 操作スイッチ
9630 筐体
9631a 表示部
9631b 表示部
9632a 領域
9632b 領域
9633 太陽電池
9634 充放電制御回路
9635 バッテリー
9636 DCDCコンバータ
9638 操作キー
9639 ボタン

Claims (1)

  1. 第1の酸化物半導体層と、
    前記第1の酸化物半導体層上のソース電極またはドレイン電極として機能する第1の導電層と、
    前記第1の導電層上の第2の酸化物半導体層と、
    前記第2の酸化物半導体層上の絶縁層と、
    前記絶縁層上のゲート電極として機能する第2の導電層と、を有し、
    前記第2の酸化物半導体層の上面の端部は、前記絶縁層の下面の端部と一致し、
    前記絶縁層の上面の端部は、前記第2の導電層の下面の端部と一致する、半導体装置。
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