JP6124540B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6124540B2
JP6124540B2 JP2012201469A JP2012201469A JP6124540B2 JP 6124540 B2 JP6124540 B2 JP 6124540B2 JP 2012201469 A JP2012201469 A JP 2012201469A JP 2012201469 A JP2012201469 A JP 2012201469A JP 6124540 B2 JP6124540 B2 JP 6124540B2
Authority
JP
Japan
Prior art keywords
layer
oxide semiconductor
region
transistor
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012201469A
Other languages
English (en)
Other versions
JP2013084925A (ja
JP2013084925A5 (ja
Inventor
山崎　舜平
舜平 山崎
磯部　敦生
敦生 磯部
宏充 郷戸
宏充 郷戸
剛久 波多野
剛久 波多野
祐朗 手塚
祐朗 手塚
英 本堂
英 本堂
直人 山出
直人 山出
純一 肥塚
純一 肥塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012201469A priority Critical patent/JP6124540B2/ja
Publication of JP2013084925A publication Critical patent/JP2013084925A/ja
Publication of JP2013084925A5 publication Critical patent/JP2013084925A5/ja
Application granted granted Critical
Publication of JP6124540B2 publication Critical patent/JP6124540B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の一態様は、半導体装置及び該半導体装置の作製方法に関する。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
ところで、酸化物半導体を用いたトランジスタにおいても、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、などを達成するためには、トランジスタの微細化を図ることが重要である。
しかし、その一方で微細化を図ることにより不良が生じる。例えば、トランジスタの微細化を図ると、トランジスタの半導体層と配線層との接触面積が小さくなり、コンタクト抵抗が高くなるといった問題が生じる。コンタクト抵抗が高くなることで、トランジスタのオン電流が小さくなる等の電気特性の悪化といった問題点が生じる。
また、酸化物半導体を用いたトランジスタはばらつきが大きく、熱、バイアス、または光などの影響で電気特性に変動が起こる場合がある。そこで、信頼性が高く、電気特性のばらつきが小さい酸化物半導体を用いた半導体装置が求められている。
したがって、本発明の一態様は良好な電気特性を維持しつつ、微細化を達成した半導体装置を提供することを課題の一とする。また、信頼性の高い半導体装置を提供することを課題の一とする。また、該半導体装置の作製方法を提供することを課題の一とする。
本発明の一態様の半導体装置に含まれる酸化物半導体層は、不純物の導入処理によって設けられた低抵抗領域を含み、低抵抗領域において配線層と接する。そのため、酸化物半導体層と配線層のコンタクト抵抗が低減され、電気特性に優れた半導体装置とすることができる。また、本発明の一態様の半導体装置は、酸化物半導体層と電極層とが重畳する領域において、酸化物半導体層と配線層が接する。そのため、酸化物半導体層と配線層とを電気的に接続させるための開口を形成する際に、開口と重畳する領域の酸化物半導体層の膜厚が減少しても、電極層によって配線層と半導体層との電気的な接続が確保され、信頼性に優れた半導体装置を提供できる。
したがって、本発明の一態様の半導体装置は、第１の電極層及び第２の電極層と、第１の電極層及び第２の電極層上に設けられ、第１の電極層と接する第１の低抵抗領域と、第２の電極層と接する第２の低抵抗領域と、第１の低抵抗領域及び第２の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上のチャネル形成領域と重畳するゲート電極層と、ゲート絶縁層及びゲート電極層上の絶縁層と、絶縁層及びゲート絶縁層に設けられ、第１の電極層と重畳する第１の開口を介して、第１の低抵抗領域と電気的に接続する第１の配線層と、絶縁層及びゲート絶縁層に設けられ、第２の電極層と重畳する第２の開口を介して、第２の低抵抗領域と電気的に接続する第２の配線層と、を有する半導体装置である。
また、本発明の一態様は、第１の電極層及び第２の電極層と、第１の電極層及び第２の電極層上に設けられ、第１の電極層と接する第１の低抵抗領域と、第２の電極層と接する第２の低抵抗領域と、第１の低抵抗領域及び第２の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上のチャネル形成領域と重畳するゲート電極層と、ゲート絶縁層及びゲート電極層上の絶縁層と、絶縁層及びゲート絶縁層に設けられ、第１の電極層と重畳する第１の開口を介して、第１の低抵抗領域と接する第１の配線層と、絶縁層及びゲート絶縁層に設けられ、第２の電極層と重畳する第２の開口を介して、第２の低抵抗領域と接する第２の配線層と、を有する半導体装置である。
酸化物半導体層の第１の配線層と接する領域及び酸化物半導体層の第２の配線層と接する領域の膜厚は、酸化物半導体層のチャネル形成領域の膜厚よりも薄い場合がある。
第１の電極層及び第２の電極層と、第１の電極層及び第２の電極層上に設けられ、第１の電極層と接する第１の低抵抗領域と、第２の電極層と接する第２の低抵抗領域と、第１の低抵抗領域及び第２の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上のチャネル形成領域と重畳するゲート電極層と、ゲート絶縁層及びゲート電極層上の絶縁層と、絶縁層及びゲート絶縁層に設けられた第１の開口を介して、第１の電極層と接する第１の配線層と、絶縁層及びゲート絶縁層に設けられた第２の開口を介して、第２の電極層と接する第２の配線層と、を有する半導体装置である。
第１の電極層及び第２の電極層と、第１の電極層及び第２の電極層上に設けられ、第１の電極層と接する第１の低抵抗領域と、第２の電極層と接する第２の低抵抗領域と、第１の低抵抗領域及び第２の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上のチャネル形成領域と重畳するゲート電極層と、ゲート絶縁層及びゲート電極層上の絶縁層と、絶縁層及びゲート絶縁層に設けられた第１の開口を介して、第１の電極層と接する第１の配線層と、絶縁層及びゲート絶縁層に設けられ、第２の電極層と重畳する第２の開口を介して、第２の低抵抗領域と電気的に接続する第２の配線層と、絶縁層及びゲート絶縁層に設けられ、第１の電極層と重畳する第３の開口を介して、第１の低抵抗領域と接する第３の配線層と、を有する半導体装置である。
第１の電極層及び第２の電極層と、第１の電極層及び第２の電極層上に設けられ、第１の電極層と接する第１の低抵抗領域と、第２の電極層と接する第２の低抵抗領域と、第１の低抵抗領域及び第２の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上のチャネル形成領域と重畳するゲート電極層と、ゲート絶縁層及びゲート電極層上の絶縁層と、絶縁層及びゲート絶縁層に設けられた第１の開口を介して、第１の電極層と接する第１の配線層と、絶縁層及びゲート絶縁層に設けられ、第２の電極層と重畳する第２の開口を介して、第２の低抵抗領域と接する第２の配線層と、絶縁層及びゲート絶縁層に設けられ、第１の電極層と重畳する第３の開口を介して、第１の低抵抗領域と接する第３の配線層と、を有する半導体装置である。
酸化物半導体層の第２の配線層と接する領域及び酸化物半導体層の第３の配線層と接する領域の膜厚は、酸化物半導体層のチャネル形成領域の膜厚よりも薄い場合がある。
第１の電極層及び第２の電極層と、第１の電極層及び第２の電極層上に設けられ、第１の電極層と接する第１の低抵抗領域と、第２の電極層と接する第２の低抵抗領域と、第１の低抵抗領域及び第２の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上のチャネル形成領域と重畳するゲート電極層と、ゲート絶縁層及びゲート電極層上の絶縁層と、絶縁層及びゲート絶縁層に設けられた第１の開口を介して、第１の電極層と接する第１の配線層と、絶縁層及びゲート絶縁層に設けられた第２の開口を介して、第２の電極層と接する第２の配線層と、絶縁層及びゲート絶縁層に設けられ、第１の電極層と重畳する第３の開口を介して、第１の低抵抗領域と接する第３の配線層と、を有する半導体装置である。
なお、第１の配線層及び第２の配線層にはそれぞれ異なる材料が用いられていてもよい。また、第１の配線層乃至第３の配線層はそれぞれ少なくとも２種類の異なる材料が用いられていてもよい。
また、絶縁層は酸化アルミニウム層を含んでいてもよい。酸化アルミニウムは、水素や水などに対するブロッキング性を有するため、絶縁層として用いることで、外部から混入する水素や水などが、酸化物半導体層に混入することを防止できる。また、酸化アルミニウムは、酸素に対するブロッキング性を有するため、酸化物半導体層に含まれる酸素が外部に拡散されてしまうことを抑制することもできる。酸化アルミニウム層によって、水素や水が酸化物半導体層に混入することを防止するとともに、酸化物半導体層に含まれる酸素が外部に放出されることを抑制することができるため、半導体装置の電気特性が変動してしまうことを抑制することができる。
また、酸化物半導体層に、結晶状態における化学量論的組成に対して、酸素が過剰な領域が少なくとも一部含まれていることが好ましい。この場合、酸素の含有量は、酸化物半導体の化学量論比を超える程度とする。あるいは、酸素の含有量は、単結晶の場合の酸素の量を超える程度とする。酸化物半導体の格子間に酸素が存在する場合もある。
また、電極層（第１の電極層及び第２の電極層も含む）は酸化物半導体を含んでいてもよいし、電極層は金属材料または合金材料を含んでいてもよい。
また、本発明の一態様の半導体装置の作製方法は、第１の電極層及び第２の電極層を形成し、第１の電極層及び第２の電極層上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に、第１の電極層及び第２の電極層に挟まれた領域と重畳するようにゲート電極層を形成し、ゲート電極層をマスクとして酸化物半導体層に不純物を導入し自己整合的に低抵抗領域を形成し、ゲート絶縁層及びゲート電極層上に絶縁層を形成し、絶縁層及びゲート絶縁層上に、酸化物半導体層に達し、第１の電極層と重畳する第１の開口及び第２の電極層と重畳する第２の開口を形成し、第１の開口、第２の開口を介して、それぞれ、酸化物半導体層と電気的に接続する第１の配線層及び第２の配線層を形成する。
なお、上記作製方法において、第１の電極層及び第２の電極層となる導電膜に窒素プラズマ処理を行い、その後、導電膜に選択的にエッチングを行って第１の電極層及び第２の電極層を形成することが好ましい。
また、上記作製方法において、不純物の導入方法にはイオンドーピング法、イオンインプラテーション法等を用いることができる。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
本発明の一態様は、良好な電気特性を有し、微細化を達成した半導体装置を提供できる。また、本発明の一態様は信頼性の高い半導体装置を提供できる。また、本発明の一態様は、該半導体装置の作製方法を提供することができる。
本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 実施例トランジスタ１及び比較例トランジスタの電気特性を示す図。 実施例トランジスタ２の電気特性を示す図。 半導体装置の一形態を示す断面図、上面図および回路図。 半導体装置の一形態を示す回路図および斜視図。 半導体装置の一形態を示す断面図および上面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の断面図。 半導体装置の作製方法を説明する図。 半導体装置の一形態を示す断面図、上面図。 半導体装置の一形態を示す断面図、上面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の基本的な構成及び作製方法について図面を用いて説明する。図１に本発明の一態様の半導体装置を示す。図１（Ａ）は本発明の一態様であるトランジスタの上面図を示しており、図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２における断面図である。
図１に示すトランジスタ４２０は、基板４００上の下地絶縁層４３６と、下地絶縁層４３６上の電極層４０５ａ及び電極層４０５ｂと、下地絶縁層４３６、電極層４０５ａ及び電極層４０５ｂ上の酸化物半導体層４０９と、酸化物半導体層４０９を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上のゲート電極層４０１と、ゲート絶縁層４０２及びゲート電極層４０１上の絶縁層４０７と、絶縁層４０７及びゲート絶縁層４０２に形成された開口を介して酸化物半導体層４０９と電気的に接続する配線層４６５ａ及び配線層４６５ｂを有する。
酸化物半導体層４０９は、ゲート電極層４０１と重畳するチャネル形成領域４０３と、不純物が導入されて抵抗が低減された低抵抗領域４０４ａ及び低抵抗領域４０４ｂと、を有する。低抵抗領域４０４ａ及び低抵抗領域４０４ｂはチャネル形成領域４０３を挟み、それぞれ、配線層４６５ａ及び配線層４６５ｂと接している。
配線層４６５ａ及び配線層４６５ｂは、酸化物半導体層４０９が含む低抵抗領域４０４ａ及び低抵抗領域４０４ｂと接するため、酸化物半導体層４０９と配線層４６５ａ及び配線層４６５ｂとのコンタクト抵抗が低減される。
電極層４０５ａ及び電極層４０５ｂは酸化物半導体、金属材料または合金材料を用いて形成することができる。電極層４０５ａ及び電極層４０５ｂに酸化物半導体材料を用いると、酸化物半導体層４０９とのコンタクト抵抗をより低減することができる。
一般的に、配線層４６５ａ及び配線層４６５ｂは、絶縁層４０７及びゲート絶縁層４０２に開口を形成し、該開口に導電性の材料を充填することで作製する。そのため、酸化物半導体層４０９の配線層４６５ａ及び配線層４６５ｂと接する領域は、開口を形成する際のエッチングによって、同時にエッチングされ、膜厚が減少する、または除去されることがある。酸化物半導体層の膜厚が減少すると、配線層との電気的な接続にばらつきが生じる。また、開口の形成の際に酸化物半導体層が除去されると、配線層と電気的に接続できなくなる。よって、半導体装置の信頼性が低下するといった問題が生じる。特に、トランジスタが微細化され、酸化物半導体層の膜厚が薄くなると、この問題が顕著になりうる。
しかし、本発明の一態様の半導体装置であるトランジスタ４２０は、酸化物半導体層４０９と電極層４０５ａ及び電極層４０５ｂが重畳する領域において、酸化物半導体層４０９と、配線層４６５ａ及び配線層４６５ｂが接しているため、酸化物半導体層４０９の膜厚が減少しても、酸化物半導体層４０９と配線層４６５ａ及び配線層４６５ｂとの電気的な接続を確保することができる。したがって、本発明の一態様によって半導体装置の信頼性を向上させることができる。
図２（Ａ）及び図２（Ｂ）に、開口の形成の際に酸化物半導体層の膜厚が減少、または酸化物半導体層が除去されたトランジスタの構成例を示す。
図２（Ａ）に示すトランジスタ４３０は、開口の形成の際に、該開口の周辺の酸化物半導体層４０９が除去されることによって、開口が電極層４０５ａ及び電極層４０５ｂに達している。よって、トランジスタ４３０においては、配線層４６５ａ及び配線層４６５ｂがそれぞれ電極層４０５ａ及び電極層４０５ｂと接している。
また、図２（Ｂ）に示すトランジスタ４４０は、開口の形成の際に、酸化物半導体層４０９の一部がエッチングされ、膜厚が減少している。トランジスタ４４０に含まれる酸化物半導体層４０９において、配線層４６５ａ及び配線層４６５ｂと接する領域の膜厚は、チャネル形成領域４０３の膜厚よりも薄い。
上述したように、トランジスタ４３０及びトランジスタ４４０は、酸化物半導体層４０９と重畳して設けられた電極層４０５ａ及び電極層４０５ｂによって、酸化物半導体層４０９と配線層４６５ａ及び配線層４６５ｂとの電気的な接続を確保することができる。したがって、信頼性が向上した半導体装置を提供することができる。
また、図２（Ｃ）に示すトランジスタ４５０のように、酸化物半導体層４０９が電極層４０５ａ及び電極層４０５ｂの全てを覆わずに、電極層４０５ａ及び電極層４０５ｂの上面の一部及び側面に接して設けられていてもよい。酸化物半導体層４０９を電極層４０５ａ及び電極層４０５ｂの上面の一部と側面に接するように設けることで、酸化物半導体層４０９と電極層４０５ａまたは電極層４０５ｂとの接触面積を調整することができるため、そのコンタクト抵抗を適宜設定することが可能となる。また、電極層、酸化物半導体層、または配線層の配置の自由度を向上させることができる。
また、配線層４６５ａ及び配線層４６５ｂは酸化物半導体層４０９が重畳していない領域で、電極層４０５ａ及び電極層４０５ｂと接していてもよい。なお、電極層４０５ａ及び電極層４０５ｂが酸化物半導体材料によって形成されると、酸化物半導体層を島状に加工する際に、電極層４０５ａ及び電極層４０５ｂの一部がエッチングされることもある。そのため、トランジスタ４５０に示すように、電極層４０５ａ及び電極層４０５ｂの酸化物半導体層４０９と接する領域の膜厚は、配線層４６５ａ及び配線層４６５ｂと接する領域の膜厚よりも厚くなる場合がある。
なお、電極層４０５ａ及び電極層４０５ｂが酸化物半導体によって形成されると、電極層４０５ａ及び電極層４０５ｂと酸化物半導体層４０９の界面は明確でない場合がある。例えば、電極層４０５ａ及び電極層４０５ｂが酸化物半導体層４０９と同じ組成の酸化物半導体材料によって形成されると、界面を明確に決定することは困難である。また、電極層４０５ａ及び電極層４０５ｂと酸化物半導体層４０９が異なる組成の酸化物半導体材料によって形成されていても、電極層４０５ａ及び電極層４０５ｂと酸化物半導体層４０９の界面は一部混合し、界面が不明確になっている場合もある。なお、本明細書中では、界面が明確ではない場合においても、分かりやすく説明するために便宜的に界面と表現する場合がある。
続いて、図１に示すトランジスタ４２０の作製方法の一例について図３乃至図５を用いて説明する。
まず、基板４００上に下地絶縁層４３６を形成する。
使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板、また、これらの基板上に半導体素子が設けられたものなどを用いることができる。
下地絶縁層４３６は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。なお、下地絶縁層４３６をスパッタリング法を用いて形成すると、水素等の不純物を低減することができる。
下地絶縁層４３６としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。積層構造とする際、例えば、基板と接する下地絶縁層にＣＶＤ法によって形成した酸化シリコン膜を用い、酸化物半導体層４０９と接する下地絶縁層にスパッタリング法によって形成した酸化シリコン膜を用いる構成としてもよい。酸化物絶縁層と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体層４０９に水素の拡散を抑制する他に、酸化物半導体層４０９の酸素欠陥に下地絶縁層４３６となる酸化物絶縁層から酸素が供給されるため、トランジスタ４２０の電気特性を良好にすることができる。
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
下地絶縁層４３６は、酸化物半導体層４０９と接するため、層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、下地絶縁層４３６として、酸化シリコン層を用いる場合には、ＳｉＯ（２＋α）（ただし、α＞０）とする。
続いて、下地絶縁層４３６上に電極層４０５ａ及び電極層４０５ｂとなる導電膜４０５を形成する（図３（Ａ）参照）。導電膜４０５は、後の熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜、窒化タンタル膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜とＴｉ、Ｍｏ、Ｗなどの高融点金属膜を積層した構造としてもよい。なお、Ｔｉ、Ｍｏ、Ｗなどの高融点金属膜は、Ａｌ、Ｃｕなどの金属膜の下側、上側、または双方のいずれに設ける構成としてもよい。また、導電膜４０５を酸化物半導体材料で形成してもよい。酸化物半導体としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電膜４０５に酸化物半導体を用いる場合、酸化物半導体層４０９と同じ酸化物半導体材料でも異なる酸化物半導体材料を用いてもよい。特に、導電膜４０５及び酸化物半導体層４０９に同じ酸化物半導体材料を用いると、導電膜４０５と酸化物半導体層４０９とのコンタクト抵抗を下げることができるため、電気特性の良好なトランジスタを作製することができる。例えば、酸化物半導体材料としてＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、導電膜４０５もＩｎ−Ｇａ−Ｚｎ系酸化物を用いるとよい。なお、酸化物半導体については後ほど詳細を説明する。
また、導電膜４０５に金属材料または合金材料を用いる場合、後に設ける配線層４６５ａ及び配線層４６５ｂと同じ材料を用いても異なる材料を用いてもよい。導電膜４０５と配線層４６５ａ及び配線層４６５ｂに同じ材料を用いると、電極層４０５ａと配線層４６５ａとのコンタクト抵抗を下げることができる。
なお、ここで導電膜４０５に窒素プラズマ処理を行ってもよい。窒素プラズマ処理を行うことにより、電極層４０５ａ及び電極層４０５ｂと、後に形成される酸化物半導体層４０９とのコンタクト抵抗を低減することができる。
続いて、フォトリソグラフィ工程により、導電膜４０５上にレジストマスクを形成し、選択的にエッチングを行って、電極層４０５ａ及び電極層４０５ｂを形成した後、レジストマスクを除去する（図３（Ｂ）参照）。
続いて、電極層４０５ａ及び電極層４０５ｂを覆うように酸化物半導体膜を形成する。該酸化物半導体膜上に、レジストマスクを設けて、島状にエッチングした後、レジストマスクを除去して酸化物半導体層４０９を形成する（図３（Ｃ）参照）。酸化物半導体層４０９は電極層４０５ａ及び電極層４０５ｂを全て覆う構成でなくてもよく、図２（Ｂ）、（Ｃ）に示すトランジスタ４４０及びトランジスタ４５０のように、電極層４０５ａ及び電極層４０５ｂは、少なくとも一部が酸化物半導体層と接していれば、両方または片方は全面が酸化物半導体層に覆われない構成としてもよい。
酸化物半導体層４０９に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）、あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。スタビライザーとしては他にも、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドであるランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、ジルコニウム（Ｚｒ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここでは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。酸化物半導体膜の好ましい一態様として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜がある。ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、領域によって結晶性が異なる酸化物半導体層を用いてもよい。例えば、チャネル形成領域４０３は低抵抗領域４０４ａ及び低抵抗領域４０４ｂよりも高い結晶性を有していてもよい。具体的には、チャネル形成領域４０３の酸化物半導体はＣＡＡＣ−ＯＳ膜によって形成され、低抵抗領域４０４ａ及び低抵抗領域４０４ｂの電極層４０５ａ及び電極層４０５ｂと接する領域は非晶質構造とすることもできる。
なお、一例として、酸化物半導体層をＩｎ−Ｚｎ系金属酸化物により形成する場合には、ターゲットの原子数比を、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
また、酸化物半導体層としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
なお、ここで、ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体層を緻密なものとすることができる。
なお、酸化物半導体層に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、さらに好ましくは、３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
酸化物半導体層に含まれる水素は、極力少ないことが好ましい。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。
なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増大させる原因となるからである。
酸化物半導体層４０９は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法、またはＭＢＥ法などを用いて成膜することができる。
酸化物半導体層４０９の厚さは、１ｎｍ以上１００ｎｍ以下とする。トランジスタ４２０は、酸化物半導体層４０９と電極層４０５ａ及び電極層４０５ｂが重畳する領域において、それぞれ配線層４６５ａ及び配線層４６５ｂと接する。したがって、トランジスタの微細化によって酸化物半導体層が薄膜化しても、酸化物半導体層４０９と重畳して設けられた電極層４０５ａ及び電極層４０５ｂによって、酸化物半導体層４０９と配線層４６５ａ及び配線層４６５ｂとの電気的な接続を確保することができる。
酸化物半導体層４０９は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得られる酸化物半導体層４０９の不純物濃度は低くなる。また、酸化物半導体層４０９中の原子配列が整い、高密度化され、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
なお、ＣＡＡＣ−ＯＳ膜を形成する場合、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａｂ面から劈開し、ａｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を９Ｎ（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）、酸素の純度を８Ｎ（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）とすることが好ましい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
Figure 0006124540
ここで指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
また、基準面は、指定面の平均の高さにおける、ｘｙ平面と平行な面である。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
このように、酸化物半導体層が形成される下地絶縁層の平均面粗さを０．３ｎｍ以下とするためには、平坦化処理を行えばよい。平坦化処理は酸化物半導体膜の形成前に行えばよい。
例えば、平坦化処理として、ドライエッチングなどを行えばよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
なお、酸化物半導体層４０９には化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体層４０９の酸素欠損によるキャリアの生成を抑制することができる。酸素を過剰に含ませるためには、成膜時に酸素が多く含まれるような条件で成膜してもよいし、酸化物半導体膜の形成後に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を過剰に含ませてもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプラテーション法、プラズマ処理などを用いることができる。
なお、酸化物半導体層に加熱処理を行うことで、不純物濃度を低減することができる。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体層は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を理想的な電界効果移動度近くまで高めることが可能となる。
なお、下地絶縁層として酸化物絶縁層を用いた場合、酸化物絶縁層上に酸化物半導体層が設けられた状態で加熱することによって、酸化物半導体層に酸素を供給することができ、酸化物半導体層の酸素欠陥を低減し、半導体特性を良好にすることができる。酸化物半導体層及び酸化物絶縁層を少なくとも一部が接した状態で加熱工程を行うことによって、酸化物半導体層への酸素の供給を行ってもよい。なお、加熱処理は酸化物半導体膜を島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。ただし、島状に加工するよりも前に加熱処理を行うことで、下地絶縁層から外部に放出される酸素の量が少ないため、より多くの酸素を酸化物半導体層に供給できるため好ましい。
続いて、酸化物半導体層４０９上にゲート絶縁層４０２を形成する（図３（Ｄ）参照）。
ゲート絶縁層の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、ｙ＞０）、酸化ランタン、などのＨｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としてもよいし、積層構造としてもよい。
ゲート絶縁層４０２の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、ゲート絶縁層４０２は、下地絶縁層４３６と同様に酸化物半導体層と接するため、層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。
次に、ゲート絶縁層４０２を介して酸化物半導体層４０９上であって、電極層４０５ａ及び電極層４０５ｂに挟まれた領域と重畳するゲート電極層４０１を形成する（図４（Ａ）参照）。
ゲート電極層４０１は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化珪素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ、または５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性の閾値電圧をプラスにすることができ、いわゆるノーマリオフのスイッチング素子を実現できる。
続いて、ゲート電極層４０１をマスクとして、酸化物半導体層４０９に不純物元素を導入する。よって、酸化物半導体層４０９のゲート電極層４０１と重畳しない領域に自己整合的に低抵抗領域４０４ａ及び低抵抗領域４０４ｂが形成される（図４（Ｂ）参照）。なお、不純物元素が導入されない領域はチャネル形成領域４０３が形成される。
したがって、酸化物半導体層４０９には、ゲート電極層と重畳するチャネル形成領域４０３と、チャネル形成領域４０３を挟んで、チャネル形成領域４０３よりも抵抗が低い低抵抗領域４０４ａ及び低抵抗領域４０４ｂが形成される。不純物の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプラテーション法などを用いることができる。
導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物元素としてリンを導入する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。
なお、酸化物半導体層４０９に不純物元素を導入する処理は、複数回行っても良い。酸化物半導体層４０９に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体層を有することにより、酸化物半導体層のソース電極及びドレイン電極と電気的に接続する領域の抵抗が小さくなり、トランジスタはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能な電気特性に優れた半導体装置とすることができる。
低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、酸化物半導体層４０９のソース領域またはドレイン領域として機能する。また、電極層４０５ａ及び電極層４０５ｂを酸化物半導体材料によって形成した場合、電極層４０５ａ及び電極層４０５ｂも、酸化物半導体層４０９のソース領域またはドレイン領域として機能する。電極層４０５ａ及び電極層４０５ｂを酸化物半導体材料によって形成することで、ソース領域及びドレイン領域の厚膜化を図ることができ、配線層と酸化物半導体層のコンタクト抵抗を低減することができる。さらに、チャネル形成領域は、電極層とは重畳しないため、その薄膜化を同時に達成することができる。よって、トランジスタの短チャネル効果を抑制することができる。したがって、電気特性に優れた半導体装置を作製することができる。
また、電極層４０５ａ及び電極層４０５ｂが酸化物半導体材料によって形成されている場合、上記の酸化物半導体層４０９への不純物元素の導入時において、電極層４０５ａ及び４０５ｂにも不純物元素を導入し、電極層４０５ａ及び電極層４０５ｂも低抵抗化することができる。電極層４０５ａ及び電極層４０５ｂは低抵抗化された領域において、酸化物半導体層４０９または配線層４６５ａ及び配線層４６５ｂと接するため、コンタクト抵抗が低く、オン特性に優れた半導体装置とすることができる。
次に、ゲート電極層４０１及びゲート絶縁層４０２を覆うように絶縁層４０７を形成する（図４（Ｃ）参照）。絶縁層としては、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁層の単層または積層を用いることができる。
例えば、絶縁層４０７として酸化物絶縁層を用いた場合、水分や水素などの不純物が酸化物半導体層４０９に再混入しないように、これらが外部から侵入することを防ぐ保護絶縁層を設けることが好ましい。保護絶縁層としては無機絶縁層を用い、窒化シリコン膜、酸化アルミニウム膜、酸化窒化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、などの無機絶縁層を用いればよい。特に、水素、水分などの不純物、及び酸素の両方に対して遮断効果（ブロック効果）が高い酸化アルミニウム膜は好適である。
絶縁層４０７として酸化アルミニウムを用いると、水素、水分、水酸基または水素化物（水素化合物ともいう）などの不純物、及び酸素の両方に対して膜を通過させないようにする遮断効果が高いため、作製工程中及び作製工程後において、変動要因となる水素、水分などの不純物が酸化物半導体層へ混入することを防ぐとともに、酸化物半導体層の主成分材料である酸素の放出を防止する保護膜として機能する。
絶縁層の形成後、さらに加熱工程を行ってもよい。例えば、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱を行ってもよい。この加熱工程は一定の加熱温度を保持して加熱してもよいし、室温から１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数繰り返して行ってもよい。
酸化物半導体層を酸化アルミニウム層によって覆った状態で加熱処理を行うと、加熱処理によって酸化物半導体層から酸素が放出されるのを防止することができる。したがって、酸化アルミニウム層を絶縁層に含むと、高純度で、酸素を過剰に含む酸化物半導体層を得ることができる。
次に、電極層４０５ａ及び電極層４０５ｂとそれぞれ重畳する領域において、絶縁層４０７及びゲート絶縁層４０２を貫通し、酸化物半導体層４０９に達する開口４５５ａ及び開口４５５ｂを設ける（図５（Ａ）参照）。開口の形成はマスクなどを用いた選択的なエッチングにより行われる。エッチングはドライエッチングでも、ウェットエッチングでもよく、双方を組み合わせて開口を形成してもよい。また、該開口は酸化物半導体層４０９に達すればよく、形状は特に限定されない。但し、図５に示すようにテーパー状にすることによって、後に形成される配線層を段切れなく形成できるため、好適である。
開口の形成工程において、ゲート絶縁層４０２及び絶縁層４０７をエッチングすることによって酸化物半導体層４０９もエッチングされ、酸化物半導体層４０９の開口と重畳する領域は膜厚が減少する場合がある。本実施の形態のトランジスタは、電極層４０５ａ及び電極層４０５ｂと、酸化物半導体層４０９とが重畳している領域に開口が形成されるため、エッチングによる酸化物半導体層の膜厚の減少が生じても、酸化物半導体層と配線層との電気的な接続を確保することができる。
続いて、開口に導電材料を充填し、配線層４６５ａ、４６５ｂを形成する（図５（Ｂ）参照）。配線層４６５ａ、４６５ｂには上述したゲート電極層４０１に用いた材料と同様の材料を用いることができる。
以上の工程でトランジスタ４２０を作製することができる。
なお、図５（Ｂ）には、配線層がゲート絶縁層４０２と酸化物半導体層４０９との界面において接しているトランジスタを示したが、配線層４６５ａ、配線層４６５ｂは酸化物半導体層または電極層にまで達するように形成してもよい。例えば、図２（Ｂ）に示すトランジスタ４４０のように、酸化物半導体層４０９の層中において、配線層４６５ａ、配線層４６５ｂが酸化物半導体層と接する場合や、図２（Ｃ）に示すトランジスタ４５０のように、配線層４６５ａ、配線層４６５ｂと電極層４０５ａ、電極層４０５ｂがそれぞれ接する構成としてもよい。
また、図示しないが、トランジスタ４２０上に絶縁層を設けてもよい。絶縁層としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、又は窒化酸化アルミニウム膜などの無機絶縁膜の単層又は積層を用いることができる。
絶縁層の形成後、さらに加熱工程を行ってもよい。例えば、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱工程を行ってもよい。この加熱工程は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。
また、トランジスタ４２０起因の表面凹凸を低減するために、平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。また、上記有機材料の他に、低誘電材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
本実施の形態に示す半導体装置は、配線層と酸化物半導体層が低抵抗領域において接するため、酸化物半導体層と配線層とのコンタクト抵抗が低減される。したがって、オン電流が高く、高速応答、高速動作の可能な電気特性に優れた半導体装置を提供することができる。
また、本実施の形態に示す半導体装置は、酸化物半導体層と電極層が重畳する領域において、酸化物半導体層と配線層とが電気的に接続する。電極層が設けられていることによって、酸化物半導体層と配線層が接続する領域において、配線層の形成時に、配線層が設けられる開口と重畳する領域の酸化物半導体層の膜厚が減少しても、配線層と酸化物半導体層との電気的な接続を確保することができる。したがって、信頼性に優れた半導体装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示す半導体装置とは異なる態様の半導体装置について示す。なお、本実施の形態では、実施の形態１と同様の箇所については同様の符号を付し、詳細な説明は省略する。
図１５に本発明の一態様のトランジスタを示す。図１５（Ａ）は本発明の一態様の半導体装置の上面図を示しており、図１５（Ｂ）は図１５（Ａ）の一点鎖線Ａ３−Ａ４における断面図である。
図１５に示すトランジスタ１４２０は、基板４００上の下地絶縁層４３６と、下地絶縁層４３６上の電極層４０５ａ及び電極層４０５ｂと、下地絶縁層４３６、電極層４０５ａ及び電極層４０５ｂ上の酸化物半導体層４０９と、酸化物半導体層４０９を覆うゲート絶縁層４０２と、ゲート絶縁層４０２上のゲート電極層４０１と、ゲート絶縁層４０２及びゲート電極層４０１上の絶縁層４０７と、絶縁層４０７及びゲート絶縁層４０２に形成された開口を介して酸化物半導体層４０９と接する配線層４６５ａ及び配線層４６５ｂと、絶縁層４０７、ゲート絶縁層４０２及び酸化物半導体層４０９に設けられた開口を介して電極層４０５ａと接する配線層４６５ｃを有する。
酸化物半導体層４０９は、ゲート電極層４０１と重畳するチャネル形成領域４０３と、不純物が添加されて抵抗が低減された低抵抗領域４０４ａ及び低抵抗領域４０４ｂと、を有する。低抵抗領域４０４ａ及び低抵抗領域４０４ｂはチャネル形成領域４０３を挟み、低抵抗領域４０４ａは配線層４６５ａと接し、低抵抗領域４０４ｂは配線層４６５ｂと接している。また、低抵抗領域４０４ａは電極層４０５ａを介して配線層４６５ｃと電気的に接続している。
本実施の形態に示すトランジスタ１４２０は、実施の形態１のトランジスタと比較して、電極層４０５ａ側に複数の配線層４６５ａ及び配線層４６５ｃを有する点が異なる。
配線層４６５ａ及び配線層４６５ｃのいずれか一方はトランジスタ１４２０のソース電極またはドレイン電極の一方として機能し、配線層４６５ｂはトランジスタ１４２０のソース電極またはドレイン電極の他方として機能する。配線層４６５ａはソース領域またはドレイン領域として機能する低抵抗領域４０４ａと直接接し、配線層４６５ｃは電極層４０５ａを介して低抵抗領域４０４ａと電気的に接続している。したがって、配線層４６５ａと酸化物半導体層４０９とのコンタクト抵抗と、配線層４６５ｃと酸化物半導体層４０９とのコンタクト抵抗は異なる。
そのため、トランジスタ１４２０は、配線層４６５ａ及び配線層４６５ｃのいずれかをソース電極層またはドレイン電極層として使用するのかを選択的に使い分けることで、用途や目的に合わせて異なる電気的特性を実現することのできる半導体装置として利用することができる。
例えば、配線層４６５ａ及び配線層４６５ｃのいずれをトランジスタ１４２０のソース電極層またはドレイン電極層に用いるかを選択的に使い分ける回路を設け、該回路が必要とされる電流値に応じて、配線層４６５ａ及び配線層４６５ｃのいずれかをソース電極層またはドレイン電極層として用いるかを選択する。いずれの配線層が選択されるかによって、トランジスタ内を流れる電流が異なるため、トランジスタの電流値を選択することができる。トランジスタのオン電流を選択的に変えることができるため、トランジスタ１４２０を用いた半導体回路は設計の自由度を向上させることができる。
配線層４６５ａ及び配線層４６５ｃには同様の材料を用いてもよいし、異なる材料を用いてもよい。酸化物半導体層と電極層とのコンタクト抵抗及び酸化物半導体層と配線層とのコンタクト抵抗は必要とされるオン電流に応じて適宜設定すればよい。
また、図１６（Ｃ）に示すトランジスタ１４５０は、開口の形成の際に、酸化物半導体層４０９の一部がエッチングされ、膜厚が減少している。トランジスタ１４５０に含まれる酸化物半導体層４０９において、配線層４６５ａ及び配線層４６５ｂと接する領域の膜厚は、チャネル形成領域４０３の膜厚よりも薄い。
上述したように、トランジスタ１４３０及びトランジスタ１４５０は、酸化物半導体層４０９と重畳して設けられた電極層４０５ａによって、酸化物半導体層４０９と配線層４６５ｃとの電気的な接続を確保することができる。したがって、信頼性が向上した半導体装置を歩留まり良く提供することができる。
また、配線層４６５ｂも低抵抗領域４０４ｂと直接接してもよいし、電極層４０５ｂを介して低抵抗領域４０４ｂと電気的に接続してもよい。したがって、図１６（Ａ）及び図１６（Ｂ）に示すトランジスタ１４３０及びトランジスタ１４４０のように、配線層４６５ｂが電極層４０５ｂに達していてもよい。なお、トランジスタ１４３０及びトランジスタ１４４０は、配線層４６５ｂが形成される開口と、配線層４６５ｃが形成される開口の作製を同時に行ってもよい。
また、図１６（Ｂ）、図１６（Ｃ）、図１７（Ａ）、図１７（Ｂ）及び図１７（Ｃ）に示すトランジスタ１４４０乃至トランジスタ１４８０のように、酸化物半導体層４０９が電極層４０５ａ及び電極層４０５ｂの全てを覆わずに、電極層４０５ａ及び電極層４０５ｂの上面の一部と側面に接して設けられていてもよい。
酸化物半導体層４０９を電極層４０５ａ及び電極層４０５ｂの上面の一部と側面に接するように設けることで、酸化物半導体層４０９と電極層４０５ａまたは電極層４０５ｂとの接触面積を調整することができ、そのコンタクト抵抗を適宜設定することが可能となる。
さらに、電極層、酸化物半導体層、または配線層のレイアウトの自由度を向上させることができ、トランジスタの設計の自由度が上がるため、トランジスタの微細化を達成することができる。
また、図１６（Ｂ）、図１６（Ｃ）、図１７（Ｂ）及び図１７（Ｃ）に示すトランジスタ１４４０、トランジスタ１４５０及びトランジスタ１４８０のように配線層４６５ｂ及び／または配線層４６５ｃは酸化物半導体層４０９が重畳していない領域で、電極層４０５ａまたは電極層４０５ｂと接していてもよい。
なお、電極層４０５ａ及び電極層４０５ｂが酸化物半導体材料によって形成されると、酸化物半導体層を島状に加工する際に、電極層４０５ａ及び電極層４０５ｂの一部がエッチングされることもある。そのため、図１７（Ａ）に示すトランジスタ１４６０のように、電極層４０５ａ及び電極層４０５ｂの酸化物半導体層４０９と接する領域の膜厚は、酸化物半導体層４０９と重畳しない領域の膜厚よりも厚くなる場合がある。
また、図示していないが、低抵抗領域４０４ｂ側に、さらに配線層を設けてもよい。低抵抗領域４０４ｂ側に設けられる配線層は少なくとも、低抵抗領域４０４ｂと接する配線層と、電極層４０５ｂと接する配線層を含む。低抵抗領域４０４ｂと接する配線層及び電極層４０５ｂと接する配線層のいずれをソース電極層またはドレイン電極層に用いるかによって、ソース電極層またはドレイン電極層と酸化物半導体層との抵抗が異なるため、半導体装置の電流値を制御することができる。
上記のように、本実施の形態の半導体装置は配線層の配置、配線層と酸化物半導体層または電極層との接続関係を自由に選択することができるため、レイアウトの自由度が向上し、半導体装置の微細化を達成することができる。
また、図１６（Ｃ）に示すトランジスタ１４５０は、開口の形成の際に、酸化物半導体層４０９の一部がエッチングされ、膜厚が減少している。トランジスタ１４５０に含まれる酸化物半導体層４０９において、配線層４６５ａ及び配線層４６５ｂと接する領域の膜厚は、チャネル形成領域４０３の膜厚よりも薄い。
上述したように、トランジスタ１４３０及びトランジスタ１４５０は、酸化物半導体層４０９と重畳して設けられた電極層４０５ｂによって、酸化物半導体層４０９と配線層４６５ｂとの電気的な接続を確保することができる。したがって、信頼性が向上した半導体装置を歩留まり良く提供することができる。
なお、配線層４６５ａ及び配線層４６５ｃには同じ材料を用いても、異なる材料を用いてもよい。配線層４６５ａは低抵抗領域４０４ａと接しており、配線層４６５ｃは電極層４０５ａを介して低抵抗領域４０４ａと電気的に接続しているため、配線層４６５ｃと酸化物半導体層４０９のコンタクト抵抗は、配線層４６５ａと酸化物半導体層４０９の抵抗よりも高い。
配線層４６５ｃに配線層４６５ａより導電率の低い材料を用いることで、配線層４６５ａと酸化物半導体層４０９との抵抗と、配線層４６５ｃと酸化物半導体層４０９との抵抗の差が大きくなり、配線層４６５ａ及び配線層４６５ｃのいずれをソース電極層またはドレイン電極層に用いるかによって、トランジスタに流れる電流値の差が大きくなり回路設計の自由度を向上させることができる。
また、電極層４０５ａに用いる材料を適宜変えることによって、配線層４６５ａと電極層４０５ａとのコンタクト抵抗と、配線層４６５ｃと電極層４０５ａとのコンタクト抵抗を変化させてもよい。
続いて、図１５に示すトランジスタ１４２０の作製方法の一例について図１８を用いて説明する。ただし、図１８（Ａ）に示す半導体装置は、実施の形態１に示した図５（Ａ）に示す半導体装置に対応する。したがって、図１８（Ａ）に示す構成の作製方法は、実施の形態１の記載を参照すればよい。
次に、絶縁層４０７、ゲート絶縁層４０２及び酸化物半導体層４０９を貫通し、電極層４０５ａに達する開口４５５ｃを設ける（図１８（Ｂ）参照）。開口の形成はマスクなどを用いた選択的なエッチングにより行われる。エッチングはドライエッチングでもウェットエッチングでもよく、双方を組み合わせて開口を形成してもよい。また、該開口は電極層４０５ａに達すればよく、形状は特に限定されない。但し、図１８（Ｂ）に示すようにテーパー状にすることによって、後に形成される配線層を断切れなく形成できるため、好適である。
開口の作製工程において、ゲート絶縁層４０２及び絶縁層４０７をエッチングすることによって酸化物半導体層４０９もエッチングされ、酸化物半導体層４０９の開口と重畳する領域は膜厚が減少する場合がある。本実施の形態のトランジスタは、電極層４０５ａ及び電極層４０５ｂと、酸化物半導体層４０９とが重畳している領域に開口が形成されるため、エッチングによる酸化物半導体層の膜厚の減少が生じても、酸化物半導体層と配線層との電気的な接続を確保することができる。
続いて、開口に導電材料を充填し、配線層４６５ａ、配線層４６５ｂ及び配線層４６５ｃを形成する（図１８（Ｃ）参照）。配線層４６５ａ、配線層４６５ｂ及び配線層４６５ｃには上述したゲート電極層に用いた材料と同様の材料を用いることができる。また、配線層４６５ａと配線層４６５ｂに用いる材料を異なる材料とすると、配線層４６５ａと配線層４６５ｂのいずれか一方をソース電極層またはドレイン電極層に用いた場合のトランジスタに流れる電流値の差が大きくなるため、回路設計の自由度が向上する。
なお、配線層４６５ａ、配線層４６５ｂ及び配線層４６５ｃを積層構造とし、配線層４６５ａ、配線層４６５ｂ及び配線層４６５ｃがそれぞれ、少なくとも異なる２種類の金属を含んでいてもよい。例えば、開口４５５ａ、開口４５５ｂ及び／または開口４５５ｃの電極層４０５ａと接する面にメッキ法等により金属膜を形成した後、該開口に該金属膜と異なる材料の導電材料を充填して配線層４６５ａ、配線層４６５ｂ及び配線層４６５ｃを形成してもよい。金属膜としては、配線層に用いる金属材料よりも導電率の低い材料を用いることが好ましい。メッキ法によって金属膜を形成することによって、配線層４６５ａ、配線層４６５ｂ及び配線層４６５ｃと酸化物半導体層４０９のコンタクト抵抗を適宜設定することができる。
以上の工程でトランジスタ１４２０を作製することができる。
本実施の形態に示す半導体装置は、配線層と酸化物半導体層が低抵抗領域において接するため、酸化物半導体層と配線層とのコンタクト抵抗が低減される。したがって、オン電流が高く、高速応答、高速動作の可能な電気特性に優れた半導体装置を提供することができる。
また、本実施の形態に示す半導体装置は、酸化物半導体層と電極層が重畳する領域において、酸化物半導体層と配線層とが電気的に接続する。電極層が設けられていることによって、酸化物半導体層と配線層が接続する領域において、配線層の形成時に、配線層が設けられる開口と重畳する領域の酸化物半導体層の膜厚が減少しても、配線層と酸化物半導体層との電気的な接続を確保することができる。したがって、信頼性に優れた半導体装置とすることができる。
また、本実施の形態に示す半導体装置は、電極層と接する第１の配線層と、電極層上の酸化物半導体層と接する第２の配線層と、ゲート電極層とを有し、第１の配線層及び第２の配線層は、ゲート電極層から見て同一の側において、それぞれ電極層及び酸化物半導体層と接するトランジスタである。したがって、電極層と接する配線層と、酸化物半導体層と接する配線層のいずれかをソース電極層またはドレイン電極層として用いるかによって、配線層と酸化物半導体層との抵抗が異なるため、トランジスタの電流値が変わる。
そのため、本実施の形態に示したトランジスタのいずれの配線層をソース電極層またはドレイン電極層として利用するかを選択する回路を設けることで、１つのトランジスタにおいて、選択的に異なるオン電流を流すことができるため、回路設計の自由度が向上した半導体装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１及び実施の形態２で示すトランジスタのいずれの構造も適用することができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図８は、半導体装置の構成の一例である。図８（Ａ）に半導体装置の断面図を、図８（Ｂ）に半導体装置の平面図を、図８（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＢ１−Ｂ２、及びＣ１−Ｃ２における断面に相当する。
図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示した構成と同一の構成とすることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図８（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図８（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
図８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
酸化物半導体層１４４には、不純物を導入する処理が行われており、ゲート電極層１４８ａをマスクとして、酸化物半導体層１４４に不純物を導入する処理を行うことにより酸化物半導体層に自己整合的に低抵抗領域１４４ａ、低抵抗領域１４４ｂ及びチャネル形成領域１４４ｃを形成する。
低抵抗領域１４４ａ及び低抵抗領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによって酸化物半導体層中のキャリア密度が増加し、配線層と酸化物半導体層の間のコンタクト抵抗が低くなるため、配線層と酸化物半導体層の間で良好なオーミックコンタクトをとることができ、オン電流や移動度が向上し、高速応答が可能となる。また、低抵抗化された領域において、オーミックコンタクトをとることができるため、ショットキー接合と比較して熱的にも安定な動作が可能となる。
トランジスタ１６２上には、絶縁層１５０が単層または積層で設けられている。また、酸化物半導体層１４４及びゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１４８ｂが設けられており、電極層１４２ａと、酸化物半導体層１４４と、ゲート絶縁層１４６と、導電層１４８ｂとによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
トランジスタ１６２及び容量素子１６４の上には、絶縁層１５０及び絶縁層１５２が設けられている。そして、絶縁層１５２上には、低抵抗領域１４４ａ及び低抵抗領域１４４ｂとそれぞれ接続する配線層１５６ａ及び配線層１５６ｂが設けられている。配線層１５６ａは、絶縁層１５０、絶縁層１５２及びゲート絶縁層１４６に形成された開口１５７ａを介して低抵抗領域１４４ａ及び電極層１４２ａと電気的に接続される。また、配線層１５６ｂは、絶縁層１５０、絶縁層１５２及びゲート絶縁層１４６に形成された開口１５７ｂを介して低抵抗領域１４４ｂ及び電極層１４２ｂと電気的に接続される。
また、電極層及び低抵抗領域に重畳する配線層は、低抵抗領域を突き抜けても低抵抗領域の下で接する電極層で電気的接続が補償されるため、開口を形成する際に精密なアライメントを必要とせず、信頼性の高いトランジスタを形成することができる。また、ゲート電極層１４８ａから見て低抵抗領域１４４ａ側に配線層が複数ある構造にすることによって、レイアウトの自由度が高くなり、半導体装置の高精細化を図ることができる。
図８（Ａ）及び図８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
図１９に、トランジスタ１６２として実施の形態２に示すトランジスタを用いた例を示す。図１９（Ａ）に半導体装置の断面図を、図１９（Ｂ）に半導体装置の平面図をそれぞれ示す。ここで、図１９（Ａ）は、図１９（Ｂ）のＢ３−Ｂ４、及びＣ３−Ｃ４における断面に相当する。なお、図１９に示す半導体装置において、図８に示す半導体装置と同様の箇所については、同様の符号を付し、詳細な説明は省略する。
図１９（Ａ）に示すトランジスタ１６２は、図８に示すトランジスタ１６２と比較して、電極層１４２ａと電気的に接続する配線層１５６ｃが設けられている点が異なる。配線層１５６ｃ及び配線層１５６ａは、絶縁層１５０、絶縁層１５２、ゲート絶縁層１４６及び酸化物半導体層１４４などに形成された開口１５７ｃ及び開口１５７ａを介してそれぞれ電極層１４２ａ及び低抵抗領域１４４ａと電気的に接続される。また、配線層１５６ｂは、絶縁層１５０、絶縁層１５２、及びゲート絶縁層１４６などに形成された開口１５７ｂを介して低抵抗領域１４４ｂと電気的に接続される。
トランジスタ１６２は配線層１５６ａ及び配線層１５６ｃと、酸化物半導体層１４４との抵抗がそれぞれ異なるため、配線層１５６ａ及び配線層１５６ｃのどちらをソース電極層またはドレイン電極層として利用するかによって、トランジスタ１６２の電流を制御することができる。
次に、図８（Ａ）、図８（Ｂ）、図１９（Ａ）及び図１９（Ｂ）に対応する回路構成の一例を図８（Ｃ）に示す。
図８（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、及び容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態で示すトランジスタ１６２は、本明細書に開示する、電極層を酸化物半導体層の下部に接して形成し、ゲート電極層をマスクとして酸化物半導体層に不純物を導入する処理を行うことで、トランジスタ１６２の良好な電気的特性を維持し、オフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上のように、上記のようなトランジスタは、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１及び実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図９及び図１０を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１及び実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１及び実施の形態２で示すトランジスタのいずれの構造も適用することができる。
図９（Ａ）は、半導体装置の回路構成の一例を示し、図９（Ｂ）は半導体装置の一例を示す概念図である。まず、図９（Ａ）に示す半導体装置について説明を行い、続けて図９（Ｂ）に示す半導体装置について、以下説明を行う。
図９（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図９（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図９（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図９（Ｂ）に示す半導体装置について、説明を行う。
図９（Ｂ）に示す半導体装置は、上部に記憶回路として図９（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
図９（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図９（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
次に、図９（Ａ）に示したメモリセル２５０の具体的な構成について図１０及び図２０を用いて説明を行う。
図１０は、メモリセル２５０の構成の一例である。図１０（Ａ）に、メモリセル２５０の平面図を、図１０（Ｂ）に図１０（Ａ）の線分Ｄ１−Ｄ２における断面図をそれぞれ示す。
図１０（Ａ）及び図１０（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一の構成とすることができる。
図１０（Ｂ）に示す、電極５０２は、図９（Ａ）におけるビット線ＢＬとして機能する配線であり、トランジスタ１６２の低抵抗領域と接して設けられている。また、電極５０４は、図９（Ａ）における容量素子２５４の一方の電極として機能し、トランジスタ１６２の低抵抗領域と接して設けられている。トランジスタ１６２上において、電極５０４と重畳する領域に設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
また、図１０（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と電気的に接続する。ゲート絶縁層１４６を介して酸化物半導体層１４４上に設けられたゲート電極層１４８ａは、ワード線５０９と電気的に接続する。
続いて、図２０にメモリセル２５０の他の構成を示す。図２０（Ａ）に、メモリセル２５０の平面図を、図２０（Ｂ）に図２０（Ａ）の線分Ｄ３−Ｄ４における断面図をそれぞれ示す。
図２０（Ａ）及び図２０（Ｂ）に示すトランジスタ１６２は、実施の形態２で示した構成と同一の構成とすることができる。
図２０（Ｂ）に示す、電極５０２は、図９（Ａ）におけるビット線ＢＬとして機能する配線であり、トランジスタ１６２の低抵抗領域と接して設けられている。また、電極５０４は、図９（Ａ）における容量素子２５４の一方の電極として機能し、トランジスタ１６２の低抵抗領域と接して設けられている。トランジスタ１６２上において、電極５０４と重畳する領域に設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
また、図２０（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と電気的に接続する。ゲート絶縁層１４６を介して酸化物半導体層１４４上に設けられたゲート電極層１４８ａは、ワード線５０９と電気的に接続する。
図２０（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
また、図２０に示す半導体装置は、配線層を選択することによって電流を制御できるトランジスタを用いているため、書き込み時間の短縮や記憶容量の向上を図ることができる。
図１０（Ｃ）に、メモリセルアレイ２５１と、周辺回路との接続部における断面図を示す。周辺回路は、例えばｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料（シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。
図１０（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子２５４は、図１０（Ｂ）及び図２０（Ｂ）で示すように電極５０４、酸化物半導体層１４４及びゲート絶縁層１４６、電極５０６が積層されることによって形成される。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１１乃至図１４を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図１１（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図１１（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力を低減することができる。
図１２に携帯機器のブロック図を示す。図１２に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯機器を提供することができる。
図１３に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１３に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、信号線から入力された画像データ（入力画像データ）、メモリ９５２及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１４に電子書籍のブロック図を示す。図１４に示す電子書籍はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１４のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、実施の形態１に示す、酸化物半導体層の下部に電極層を設けるトランジスタを作製し、電気特性の評価を行った。
実施例トランジスタとして、図１に示すトランジスタ４２０の構造の実施例トランジスタ１と、実施例トランジスタと同様の構成で、電極層４０５ａ、電極層４０５ｂを設けない比較例トランジスタと、を作製した。以下に実施例トランジスタ１と比較例トランジスタの作製方法を示す。
まず、実施例トランジスタの作製方法を示す。
ガラス基板上に下地絶縁層４３６としてスパッタリング法を用いて、膜厚３００ｎｍの酸化シリコン膜を形成した（成膜条件：酸素（酸素５０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（電源出力）１．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃）。
続いて、酸化シリコン膜表面に化学的機械研磨法により研磨処理（研磨圧０．００１ＭＰａ、研磨時間０．５分）を行い、酸化シリコン膜表面における平均面粗さ（Ｒａ）を約０．１５ｎｍとした。
続いて、電極層４０５ａ、電極層４０５ｂとなる第１の酸化物半導体膜を形成した。酸化シリコン膜表面を研磨処理後、第１の酸化物半導体膜としてＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度３００℃とした。
第１の酸化物半導体膜をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、）して島状に加工し、電極層４０５ａ、電極層４０５ｂを形成した。
次に、電極層４０５ａ、電極層４０５ｂ上に第２の酸化物半導体膜を成膜した。なお、第２の酸化物半導体膜として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
第２の酸化物半導体膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、）して島状に加工し、酸化物半導体層４０９を形成した。
次にＣＶＤ法により酸化窒化シリコン膜を２０ｎｍ成膜し、ゲート絶縁層４０２を形成した。
続いてゲート絶縁層４０２上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜（成膜条件：アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷ）及び膜厚１３５ｎｍのタングステン膜（成膜条件：アルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷ）の積層を成膜し、エッチング法により、エッチング（（第１エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝６０ｓｃｃｍ：５０ｓｃｃｍ：４５ｓｃｃｍ）、電源電力３ｋＷ、バイアス電力５０Ｗ、圧力０．６７Ｐａ）（第２エッチング条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ）、電源電力２ｋＷ、バイアス電力５０Ｗ）（第３エッチング条件：エッチングガス（ＮＦ３：Ｎ２＝２０ｓｃｃｍ：８０ｓｃｃｍ）、電源電力２ｋＷ））してゲート電極層４０１を形成した。
ゲート電極層４０１をマスクとしてイオン注入法により酸化物半導体層４０９に、リン（Ｐ）イオンを注入した。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とした。
絶縁層４０７として、ＣＶＤ法により酸化窒化シリコン膜を３００ｎｍ成膜した。
ゲート絶縁層４０２及び絶縁層４０７をＩＣＰエッチング法により、エッチング（（第１エッチング条件：エッチングガス（ＣＨＦ３：Ｈｅ＝５０ｓｃｃｍ：１００ｓｃｃｍ）、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａ）、（第２エッチング条件：エッチングガス（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａ）、（第３エッチング条件：エッチングガス（ＣＨＦ３：Ｈｅ＝５０ｓｃｃｍ：１００ｓｃｃｍ）、電源電力４７５Ｗ、バイアス電力１５０Ｗ、圧力５．５Ｐａ）、（第４エッチング条件：エッチングガス（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）、電源電力４７５Ｗ、バイアス電力１５０Ｗ、圧力５．５Ｐａ））して開口４５５ａ及び開口４５５ｂを形成した。
該開口にスパッタリング法により膜厚３００ｎｍのモリブデン膜（成膜条件：アルゴン（Ａｒ＝５０ｓｃｃｍ）雰囲気下、圧力０．３Ｐａ、電源電力２ｋＷ）を成膜し、エッチング（エッチング条件：エッチングガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３ｋＷ、バイアス電力１４０Ｗ、圧力０．６７Ｐａ）して、配線層４６５ａ及び配線層４６５ｂを形成した。
次に、絶縁層４０７、配線層４６５ａ及び配線層４６５ｂ上にポリイミドを１．５μｍ塗布し、温度３００℃、大気雰囲気下１時間の熱処理を行った。
以上の工程で実施例トランジスタ１を作製した。
次に、比較例トランジスタの作製方法について示す。
比較例トランジスタは、第１の酸化物半導体膜を設けるまでは実施例トランジスタ１と同様の工程で作製した。その後、第１の酸化物半導体膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、）し、第１の酸化物半導体膜をすべて除去した。
続いて、実施例トランジスタ１と同様に第２の酸化物半導体膜を形成し、その後も実施例トランジスタ１と同様の工程で比較例トランジスタを作製した。
なお、実施例トランジスタ１及び比較例トランジスタはチャネル長（Ｌ）を０．９μｍ、チャネル幅（Ｗ）を１０μｍ、ゲート電極層４０１と電極層４０５ａ及び電極層４０５ｂとの間の距離を０．２μｍとした。
続いて、実施例トランジスタ１及び比較例トランジスタの電気特性の評価を行った。
図６（Ａ）に、実施例トランジスタ１のドレイン電圧（Ｖｄ）が１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性（図６（Ａ）中点線）及びドレイン電圧（Ｖｄ）が０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性（図６（Ａ）中実線）を示す。
図６（Ａ）に示すように実施例トランジスタ１はスイッチング素子としての電気特性を示し、ドレイン電圧１Ｖ、ゲート電圧３Ｖにおけるオン電流の平均値は５．８μＡとなった。
一方、図６（Ｂ）に、比較例トランジスタのドレイン電圧（Ｖｄ）が１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性（図６（Ｂ）中点線）、及びドレイン電圧（Ｖｄ）が０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性（図６（Ｂ）中実線）を示す。
図６（Ｂ）に示すように比較例トランジスタはスイッチング素子としての電気特性を示し、ドレイン電圧１Ｖ、ゲート電圧３Ｖにおけるオン電流が１．５μＡとなった。
以上より、実施例トランジスタ１は、比較例トランジスタと比べて、ドレイン電圧１Ｖ、ゲート電圧が３Ｖにおいて４倍近いオン電流特性を示した。したがって、本実施例で作製した、酸化物半導体層の下部に電極層を設けた実施例トランジスタはオン特性の優れたトランジスタであることが確認された。
本実施例では、酸化物半導体層に酸素を注入し、酸化物半導体層上に酸化アルミニウム層を含む絶縁層を設ける構成のトランジスタを作製し、電気特性の評価を行った。
トランジスタとして、図１に示すトランジスタ４２０の構造の実施例トランジスタ２を作製した。以下に実施例トランジスタ２の作製方法を示す。
本実施例では、半導体基板としてシリコン基板を用いた。まず、半導体基板をＨＣｌ雰囲気下で熱酸化し、基板表面に１００ｎｍの厚さの熱酸化膜を形成した。熱酸化の条件は、９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、シリコン基板上に下地絶縁層４３６としてスパッタリング法を用いて、膜厚３００ｎｍの酸化シリコン膜を形成した（成膜条件：酸素（酸素５０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（電源出力）１．５ｋＷ、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃）。
次に酸化シリコン膜表面に化学的機械研磨法により研磨処理（研磨圧０．００１ＭＰａ、研磨時間０．５分）を行い、酸化シリコン膜表面における平均面粗さ（Ｒａ）を約０．１５ｎｍとした。
続いて、電極層４０５ａ、４０５ｂとなる第１の酸化物半導体膜を形成した。酸化シリコン膜表面を研磨処理後、第１の酸化物半導体膜としてＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度３００℃とした。
第１の酸化物半導体膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、）し、電極層４０５ａ、４０５ｂを形成した。
次に、電極層４０５ａ、４０５ｂ上に第２の酸化物半導体膜を成膜した。なお、第２の酸化物半導体として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
第２の酸化物半導体膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、）して島状に加工し、酸化物半導体層４０９を形成した。
続いて、イオン注入法により酸化物半導体層４０９に、酸素イオンを注入した。なお、酸素イオンの注入条件は加速電圧５ｋＶ、ドーズ量を５．０×１０１５ｉｏｎｓ／ｃｍ２とした。
次にＣＶＤ法により酸化窒化シリコン膜を２０ｎｍ成膜し、ゲート絶縁層４０２を形成した。
ゲート絶縁層４０２上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜（成膜条件：アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷ）及び膜厚１３５ｎｍのタングステン膜（成膜条件：アルゴン（１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷ）の積層を成膜し、エッチング法により、エッチング（（第１エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ）（第２エッチング条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ）、電源電力２ｋＷ、バイアス電力５０Ｗ）（第３エッチング条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ）、電源電力１ｋＷ、バイアス電力２５Ｗ））してゲート電極層４０１を形成した。
ゲート電極層４０１をマスクとしてイオン注入法により酸化物半導体層４０９に、リン（Ｐ）イオンを注入した。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とした。
絶縁層４０７としてゲート電極層４０１上に、スパッタリング法により酸化アルミニウム層（成膜条件：アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度２５０℃）を５０ｎｍ成膜し、ＣＶＤ法により酸化窒化シリコン膜を３００ｎｍ積層した。
ゲート絶縁層４０２及び絶縁層４０７に酸化物半導体層４０９に達する開口４５５ａ及び開口４５５ｂを形成し、該開口にスパッタリング法により膜厚３００ｎｍのモリブデン膜（成膜条件：アルゴン（Ａｒ＝５０ｓｃｃｍ）雰囲気下、圧力０．３Ｐａ、電源電力２ｋＷ）を成膜し、エッチング（エッチング条件：エッチングガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３ｋＷ、バイアス電力１４０Ｗ、圧力０．６７Ｐａ）して、配線層４６５ａ及び配線層４６５ｂを形成した。
次に、絶縁層４０７、配線層４６５ａ及び配線層４６５ｂ上にポリイミドを１．５μｍ塗布し、温度３００℃、大気雰囲気下１時間の熱処理を行った。
以上の工程で実施例トランジスタ２を作製した。
なお、実施例トランジスタ２はチャネル長（Ｌ）を０．２５μｍ、チャネル幅（Ｗ）を１０μｍ、ゲート電極層４０１と電極層４０５ａ及び電極層４０５ｂとの間の距離を０．２μｍとした。
続いて、実施例トランジスタ２の電気特性の評価を行った。
実施例トランジスタ２のドレイン電圧（Ｖｄ）が１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性（図７中太線）、及びドレイン電圧（Ｖｄ）が０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性（図７中細線）及び電界効果移動度（図７中点線）を図７に示す。
図７に示すように実施例トランジスタ２はスイッチング素子としての電気特性を示し、ドレイン電圧（Ｖｄ）が０．１Ｖにおいて、５．８ｃｍ２／Ｖｓの電界効果移動度が得られた。
以上より、本実施例のトランジスタは、チャネル長０．２５μｍという微細な構造であっても、スイッチング素子としての十分な電気特性を示し、高い移動度を示すことが確認できた。
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１３０ 絶縁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４４ａ 低抵抗領域
１４４ｂ 低抵抗領域
１４４ｃ チャネル形成領域
１４６ ゲート絶縁層
１４８ａ ゲート電極層
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５６ａ 配線層
１５６ｂ 配線層
１５６ｃ 配線層
１５７ａ 開口
１５７ｂ 開口
１５７ｃ 開口
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ チャネル形成領域
４０４ａ 低抵抗領域
４０４ｂ 低抵抗領域
４０５ 導電膜
４０５ａ 電極層
４０５ｂ 電極層
４０７ 絶縁層
４０９ 酸化物半導体層
４２０ トランジスタ
４３０ トランジスタ
４３６ 下地絶縁層
４４０ トランジスタ
４５０ トランジスタ
４５５ａ 開口
４５５ｂ 開口
４５５ｃ 開口
４６５ａ 配線層
４６５ｂ 配線層
４６５ｃ 配線層
５０２ 電極
５０４ 電極
５０６ 電極
５０８ 容量線
５０９ ワード線
５１０ ｎチャネル型トランジスタ
５１２ ｐチャネル型トランジスタ
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
１４２０ トランジスタ
１４３０ トランジスタ
１４４０ トランジスタ
１４５０ トランジスタ
１４６０ トランジスタ
１４８０ トランジスタ

Claims (9)

  1. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層上及び前記第２の導電層上に設けられ、前記第１の導電層と接する領域を有する第１の低抵抗領域と、前記第２の導電層と接する領域を有する第２の低抵抗領域と、前記第１の低抵抗領域及び前記第２の低抵抗領域に挟まれるチャネル形成領域と、
    を含む酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層上の前記チャネル形成領域と重畳する領域を有するゲート電極層と、
    前記ゲート絶縁層上及び前記ゲート電極層上の絶縁層と、
    前記絶縁層及び前記ゲート絶縁層に設けられた第１の開口を介して、前記第１の導電層と接する領域を有する第１の配線層と、
    前記絶縁層及び前記ゲート絶縁層に設けられ、前記第２の導電層と重畳する第２の開口を介して、前記第２の低抵抗領域と電気的に接続する第２の配線層と、
    前記絶縁層及び前記ゲート絶縁層に設けられ、前記第１の導電層と重畳する第３の開口を介して、前記第１の低抵抗領域と接する領域を有する第３の配線層と、を有する半導体装置。
  2. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層上及び前記第２の導電層上に設けられ、前記第１の導電層と接する領域を有する第１の低抵抗領域と、前記第２の導電層と接する領域を有する第２の低抵抗領域と、前記第１の低抵抗領域及び前記第２の低抵抗領域に挟まれるチャネル形成領域と、
    を含む酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層上の前記チャネル形成領域と重畳する領域を有するゲート電極層と、
    前記ゲート絶縁層上及び前記ゲート電極層上の絶縁層と、
    前記絶縁層及び前記ゲート絶縁層に設けられた第１の開口を介して、前記第１の導電層と接する領域を有する第１の配線層と、
    前記絶縁層及び前記ゲート絶縁層に設けられ、前記第２の導電層と重畳する第２の開口を介して、前記第２の低抵抗領域と接する領域を有する第２の配線層と、
    前記絶縁層及び前記ゲート絶縁層に設けられ、前記第１の導電層と重畳する第３の開口を介して、前記第１の低抵抗領域と接する領域を有する第３の配線層と、を有する半導体装置。
  3. 請求項２において、
    前記酸化物半導体層の前記第２の配線層と接する領域と、前記酸化物半導体層の前記第３の配線層と接する領域の膜厚とは、前記酸化物半導体層のチャネル形成領域の膜厚よりも薄い半導体装置。
  4. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層及び前記第２の導電層上に設けられ、前記第１の導電層と接する領域を有する第１の低抵抗領域と、前記第２の導電層と接する領域を有する第２の低抵抗領域と、前記第１の低抵抗領域及び前記第２の低抵抗領域に挟まれるチャネル形成領域と、を含む酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層上の前記チャネル形成領域と重畳するゲート電極層と、
    前記ゲート絶縁層上及び前記ゲート電極層上の絶縁層と、
    前記絶縁層及び前記ゲート絶縁層に設けられた第１の開口を介して、前記第１の導電層と接する領域を有する第１の配線層と、
    前記絶縁層及び前記ゲート絶縁層に設けられた第２の開口を介して、前記第２の導電層と接する領域を有する第２の配線層と、
    前記絶縁層及び前記ゲート絶縁層に設けられ、前記第１の導電層と重畳する第３の開口を介して、前記第１の低抵抗領域と接する領域を有する第３の配線層と、を有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記絶縁層は酸化アルミニウム層を含む半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記第１の導電層及び前記第２の導電層は、酸化物半導体を含む半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、前記第１の導電層及び前記第２の導電層は金属材料または合金材料を含む半導体装置。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記第１の配線層乃至前記第３の配線層には、少なくとも２種類の異なる材料が用いられる半導体装置。
  9. 請求項１乃至請求項８のいずれか一項において、
    前記酸化物半導体層は、結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が少なくとも一部含まれている半導体装置。
JP2012201469A 2011-09-16 2012-09-13 半導体装置 Expired - Fee Related JP6124540B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012201469A JP6124540B2 (ja) 2011-09-16 2012-09-13 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011203649 2011-09-16
JP2011203649 2011-09-16
JP2011216445 2011-09-30
JP2011216445 2011-09-30
JP2012201469A JP6124540B2 (ja) 2011-09-16 2012-09-13 半導体装置

Publications (3)

Publication Number Publication Date
JP2013084925A JP2013084925A (ja) 2013-05-09
JP2013084925A5 JP2013084925A5 (ja) 2015-10-29
JP6124540B2 true JP6124540B2 (ja) 2017-05-10

Family

ID=47879795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012201469A Expired - Fee Related JP6124540B2 (ja) 2011-09-16 2012-09-13 半導体装置

Country Status (4)

Country Link
US (1) US8952379B2 (ja)
JP (1) JP6124540B2 (ja)
KR (1) KR102124296B1 (ja)
TW (1) TWI557911B (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US10026847B2 (en) 2011-11-18 2018-07-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, method for manufacturing semiconductor element, and semiconductor device including semiconductor element
KR101300791B1 (ko) * 2011-12-15 2013-08-29 한국생산기술연구원 전자빔 조사를 이용한 몰리브덴 박막의 전도도 향상 방법
US9305939B2 (en) 2012-06-08 2016-04-05 Sharp Kabushiki Kaisha Semiconductor device with oxide layer as transparent electrode
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6440457B2 (ja) 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
US9275986B2 (en) * 2013-11-14 2016-03-01 Infineon Technologies Ag Transistor and tunable inductance
JP2016027597A (ja) 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
KR20220046701A (ko) 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP6488124B2 (ja) * 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102320576B1 (ko) * 2013-12-27 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9318618B2 (en) * 2013-12-27 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP6585354B2 (ja) 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
CN104241299B (zh) * 2014-09-02 2017-02-15 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及结构
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6851166B2 (ja) 2015-10-12 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
KR102384624B1 (ko) * 2016-10-21 2022-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10658395B2 (en) * 2017-03-24 2020-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
US20190267402A1 (en) * 2018-02-26 2019-08-29 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and manufacturing method for the same
US20220199657A1 (en) * 2019-04-17 2022-06-23 Sharp Kabushiki Kaisha Display device
WO2020217477A1 (ja) * 2019-04-26 2020-10-29 シャープ株式会社 表示装置
US11996486B2 (en) 2019-04-26 2024-05-28 Sharp Kabushiki Kaisha Display device
WO2020217478A1 (ja) * 2019-04-26 2020-10-29 シャープ株式会社 表示装置
CN110224031A (zh) * 2019-05-22 2019-09-10 深圳市华星光电半导体显示技术有限公司 改善金属氧化物tft特性的结构与其制作方法
GB2590427B (en) * 2019-12-17 2024-08-28 Flexenable Tech Limited Semiconductor devices
KR20210130899A (ko) * 2020-04-22 2021-11-02 삼성디스플레이 주식회사 디스플레이 장치
CN113138487B (zh) * 2021-04-13 2022-08-05 深圳市华星光电半导体显示技术有限公司 显示面板及显示装置
KR20230060581A (ko) * 2021-10-27 2023-05-08 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法
WO2024057380A1 (ja) * 2022-09-13 2024-03-21 シャープディスプレイテクノロジー株式会社 表示装置、及び、表示装置の製造方法

Family Cites Families (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862237A (en) 1983-01-10 1989-08-29 Seiko Epson Corporation Solid state image sensor
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0442579A (ja) 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ及び製造方法
JP3024661B2 (ja) 1990-11-09 2000-03-21 セイコーエプソン株式会社 アクティブマトリクス基板及びその製造方法
SG63578A1 (en) 1990-11-16 1999-03-30 Seiko Epson Corp Thin film semiconductor device process for fabricating the same and silicon film
JP3277548B2 (ja) 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003258259A (ja) * 2002-02-28 2003-09-12 Advanced Lcd Technologies Development Center Co Ltd 電極構造、薄膜トランジスタおよびそれらの製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4356309B2 (ja) * 2002-12-03 2009-11-04 セイコーエプソン株式会社 トランジスタ、集積回路、電気光学装置、電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870404B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
CN101356652B (zh) * 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008205333A (ja) * 2007-02-22 2008-09-04 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタ及びその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8334537B2 (en) 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009224396A (ja) * 2008-03-13 2009-10-01 Mitsubishi Electric Corp 薄膜トランジスタ基板、およびその製造方法、並びに表示装置
TWI500160B (zh) * 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
KR101201891B1 (ko) * 2009-03-26 2012-11-16 한국전자통신연구원 투명 비휘발성 메모리 박막 트랜지스터 및 그의 제조 방법
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120121931A (ko) 2010-02-19 2012-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI511236B (zh) 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置
US9437454B2 (en) * 2010-06-29 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
TWI535014B (zh) 2010-11-11 2016-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2013084925A (ja) 2013-05-09
KR102124296B1 (ko) 2020-06-18
US20130069055A1 (en) 2013-03-21
US8952379B2 (en) 2015-02-10
TW201318173A (zh) 2013-05-01
TWI557911B (zh) 2016-11-11
KR20130030214A (ko) 2013-03-26

Similar Documents

Publication Publication Date Title
JP6124540B2 (ja) 半導体装置
JP7368513B2 (ja) 半導体装置
JP6097037B2 (ja) 半導体装置
JP6140551B2 (ja) 半導体装置
JP6087548B2 (ja) 半導体装置
JP6137797B2 (ja) 半導体装置
JP6381730B2 (ja) 半導体装置の作製方法
JP5806905B2 (ja) 半導体装置
JP2013102140A (ja) 半導体装置及び半導体装置の作製方法
JP2013093573A (ja) 半導体装置及び半導体装置の作製方法
JP2013219345A (ja) 半導体装置
JP6063117B2 (ja) 半導体装置
KR20240153532A (ko) 반도체 장치

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150908

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150908

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170404

R150 Certificate of patent or registration of utility model

Ref document number: 6124540

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees