JP4435057B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置およびその製造方法に関する。
近年、バルクウエハ上に直接形成された従来の半導体装置（バルク型の半導体装置）に比べ、寄生容量を大幅に低減でき、低閾値電圧による低動作電圧化が可能であるＳＯＩ構造の半導体装置が注目されている。なお、ここでいうＳＯＩ構造の半導体装置とは、絶縁層上に設けられた半導体層に絶縁ゲート型電界効果トランジスタなどの素子を有する半導体装置のことをいう。このような半導体装置では、素子が形成される薄膜の半導体層の下に絶縁層が設けられているため、バルクウエハに直接形成された場合と比して、素子が絶縁層に囲まれる面積が大きくなる。半導体層がシリコン層で、絶縁層が酸化シリコン層である場合、酸化シリコン層は、シリコン層と比して熱伝導率が２桁ほど低い。そのため、ＳＯＩ構造の半導体装置では、バルクウエハ上のデバイスと比して放熱されにくく、自己比熱効果の影響を受けやすいこととなる。
自己比熱効果を抑制する技術の１つとして、特開平８−３１６３３５号公報に記載された技術を挙げることができる。特開平８−３１６３３５号公報には、半導体層の下に位置する絶縁層の一部に穴を開け、電界効果型トランジスタと、絶縁層の下にあるシリコン基板とを接続することで放熱を高める技術が記載されている。
特開平８−３１６３３５号公報
しかし、上述のように、半導体層下の絶縁層に穴を開けることは、本来ＳＯＩ構造が有する効果を減殺することになる。そのため、ＳＯＩ構造特有の効果を有し、放熱性が向上した半導体装置の開発が望まれている。
本発明の目的は、ＳＯＩ構造の特有の利点を有しかつ、放熱性が向上した半導体装置およびその製造方法を提供することにある。
１．半導体装置
１．１．第１の半導体装置
本発明の第１の半導体装置は、
絶縁層上に設けられ、素子形成領域である半導体層部と、
前記半導体層部の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記半導体層部には、凹部と、該凹部に絶縁物が埋め込まれてなる分離絶縁層とが設けられている。
本発明の半導体装置によれば、素子形成領域が連続した一の半導体層からなる半導体装置と比して、半導体層部に凹部が設けられていることで、その表面積を増加させることができる。さらに、この凹部には、分離絶縁層が設けられているため、半導体と絶縁物との接触面積を増加させることができることとなる。そのため、放熱性の向上した半導体装置を提供することができる。これは、たとえば、酸化シリコン層などの絶縁層は、シリコン層と比して熱伝導率が低い材質ではあるが、放熱は行われる。よって、接触面積を増加させることで、その分放熱量を増やすことができるためである。その結果、放熱を促進することができ、自己発熱による電流駆動能力の低下などが抑制され、また、ＳＯＩ構造の利点を有する半導体装置を提供することができる。
なお、本発明において、特定の「Ａ層」の上方に設けられた特定の「Ｂ層」とは、Ａ層の上に直接Ｂ層が設けられている場合と、Ａ層の上に他の層を介してＢ層が設けられている場合とを含む意味である。
また、本発明の第１の半導体装置において、前記絶縁層は、凸部を有していることができる。
この態様によれば、半導体層の下に位置する絶縁層の凸部の大きさに応じて前記半導体層と前記絶縁層との接触面積を増加させることができ、放熱性をより向上させることができる。
１．２．第２の半導体装置
本発明の第２の半導体装置は、絶縁層上に設けられ、素子形成領域である半導体層部と、
前記半導体層部の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記絶縁層は、前記半導体層部と接する面に凸部を有している。
本発明の半導体装置によれば、前記絶縁層に設けられた凸部に応じて半導体層部と絶縁層の接触面積を増加させることができる。その結果、第１の半導体装置と同様の作用効果を有する半導体装置を提供することができる。なお、本発明において、凸部とは、絶縁層を基準にして半導体層部が設けられている方向に形成された凸形状をいう。
また、本発明の半導体装置において、前記絶縁層は、所与の基体の上に設けられ、
前記絶縁層は、前記基体と接する面に凹凸を有していることができる。
１．３．第３の半導体装置
本発明の第３の半導体装置は、
所与の基体と、
前記基体の上方に設けられた絶縁層と、
前記絶縁層上に設けられ、素子形成領域である半導体層部と、
前記半導体層部の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記絶縁層は、前記基体と接する面に凸部を有している。
本発明の第３の半導体装置によれば、絶縁層は基体と接する面に凸部を有している。ここで、凸部とは、絶縁層を基準にして基体が設けられている方向に形成された凸形状をいう。そのため、絶縁層と基体との境界で、これらの接触面積を大きくすることができる。その結果、半導体層から伝達された熱を基体に拡散させる際に、接触面積が大きいことにより、熱拡散を促進できることとなり、第１の半導体装置と同様の利点を有する半導体装置を提供することができる。
１．４．第４の半導体装置
本発明の第４の半導体装置は、
絶縁層上に設けられた第１半導体層部と、
前記第１半導体層部に設けられた第１絶縁ゲート型電界効果トランジスタと、
少なくとも前記第１絶縁ゲート型電界効果トランジスタの上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた第２半導体層部と、
前記第２半導体層部の上方に設けられた第２絶縁ゲート型電界効果トランジスタと、
前記第２絶縁ゲート型電界効果トランジスタの上方に設けられた第２層間絶縁層と、を含み、
前記第１半導体層部および前記第２半導体層部の表面積の和は、
連続した一の半導体層からなる素子形成領域に絶縁ゲート型電界効果トランジスタを有する他の半導体装置における該半導体層の表面積と比して大きい。
本発明にかかる半導体装置によれば、第１半導体層部および第２半導体層部の表面積の和が大きくなるように、素子形成領域である半導体層部がレベルの異なる複数層に形成されている。そのため、第１半導体層部や第２半導体層部などの半導体と、絶縁層第１層間絶縁層および第２層間絶縁層などの絶縁体との接触面積を増加させることができる。その結果、第１の半導体装置と同様の作用効果を有する半導体装置を提供することができる。
また、本発明の第４の半導体装置において、前記第１半導体層部および前記第２半導体層部の少なくともいずれか一方には、凹部と、該凹部に絶縁物が埋め込まれてなる分離絶縁層とが設けられていることができる。
また、本発明の第４の半導体装置において、前記絶縁層は、凸部を有していることができる。
これらの態様によれば、さらに、表面積を増加させることができ、放熱性をより向上させることができる。
本発明の第１〜第４の半導体装置は、さらに、下記の態様を取ることができる。
（Ａ）本発明の第１〜第４の半導体装置において、前記凹部は、ライン状に設けられ、前記ゲート電極の長手方向と交差していることができる。また、この場合に、本発明の半導体装置において、前記凹部は、前記絶縁層に到達する深さを有することができる。
この態様によれば、素子形成領域は、分離絶縁層により分離された複数の半導体層からなることとなる。そのため、半導体層部と、絶縁層や分離絶縁層などの絶縁体との接触面積を増加させるとともに、半導体層の膜厚を均一にすることができる。その結果、放熱を促進するとともに、ゲート絶縁層の下方（チャネルが生じる領域）に設けられることとなる半導体層の膜厚は均一であることにより、安定した動作をすることができる半導体装置を提供することができる。
（Ｂ）本発明の半導体装置において、前記凹部は、ライン状に設けられており、前記ゲート電極の長手方向と交差しないことができる。
（Ｃ）本発明の半導体装置において、前記凹部は、格子状に設けられていることができる。
（Ｄ）本発明の半導体装置において、前記凸部は、ライン状に設けられ、前記ゲート電極の長手方向と交差していることができる。
（Ｅ）本発明の半導体装置において、前記凸部は、ライン状に設けられ、前記ゲート電極の長手方向と交わらないことができる。
（Ｆ）本発明の半導体装置において、前記凸部は、格子状に設けられていることができる。
２．半導体装置の製造方法
２．１．第１の半導体装置の製造方法
本発明の第１の半導体装置の製造方法は、
（ａ）絶縁層上に設けられた素子形成領域である半導体層部に凹部を形成すること、
（ｂ）前記凹部に分離絶縁層を形成すること、
（ｃ）少なくとも前記半導体層部の上方にゲート絶縁層を形成すること、
（ｄ）前記ゲート絶縁層の上方にゲート電極を形成すること、
（ｅ）前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域を形成すること、を含む。
本発明の半導体装置の製造方法によれば、素子形成領域中に分離絶縁層を形成することができ、その結果、半導体層と、絶縁層との接触面積が大きい半導体装置を製造することができる。
第１の半導体装置の製造方法は、さらに、下記の態様をとることができる。
本発明にかかる第１の半導体装置の製造方法において、前記（ａ）は、
前記絶縁層上に半導体層が設けられた基板を準備すること、
前記半導体層において、素子分離領域となる開口部を形成すること、
を含み、
前記開口部と、前記凹部の形成とは、同一の工程で行われることができる。
この態様によれば、工程数を増加させることなく、開口部と凹部の形成を行うことができる。
本発明の第１の半導体装置の製造方法において、前記絶縁層が露出するまで、前記凹部の形成を行うことができる。
２．２．第２の半導体装置の製造方法
本発明の第２の半導体装置の製造方法は、
（ａ）凹部を有する半導体層を準備すること、
（ｂ）前記凹部を埋め込み、かつ、前記半導体層の上に絶縁層を形成すること、
（ｃ）前記絶縁層の上に所与の基体を設け、前記半導体層のうち前記凹部が設けられた面と対向する面が素子を形成する面となるＳＯＩ基板を形成すること、
（ｄ）前記半導体層に素子分離領域を設け、素子形成領域である半導体層部を形成すること、
（ｅ）前記半導体層部の上方にゲート絶縁層を形成すること、
（ｆ）前記ゲート絶縁層の上方にゲート電極を形成すること、
（ｇ）前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域を形成すること、を含む。
本発明の形態の半導体装置の製造方法によれば、凹凸を有する絶縁層上に半導体層部を設けることができる。そのため、半導体層部のおいて絶縁層と接する側の面は、絶縁層の凹凸に応じた凸凹を有することとなり、その表面積を増加させることができる。よって、絶縁層と半導体層部の接触面積が増加した半導体装置を製造することができる。
以下、本発明の実施の形態の一例について説明する。
１．第１の実施の形態
１．１．半導体装置
まず、第１の実施の形態にかかる半導体装置について、図１を参照しつつ説明する。図１（Ａ）は、第１の実施の形態にかかる半導体装置の半導体層部とゲート電極との位置関係を模式的に示す平面図であり、図１（Ｂ）は、図１（Ａ）のＩ−Ｉ線に沿った断面図であり、図１（Ｃ）は、図１（Ａ）のＩＩ−ＩＩ線に沿った断面図である。
図１（Ａ）〜（Ｃ）に示すように、本実施の形態にかかる半導体装置１００は、まず、支持基板６上に、絶縁層（酸化シリコン層）８および、素子形成領域１４が画定された半導体層部１０を有する。半導体層部１０としては、単結晶シリコン層、アモルファスシリコン層、多結晶シリコン層およびシリコンゲルマニウム層などを例示することができる。なお、以下の説明では、半導体層１０として、シリコン層を用い、絶縁層８として、酸化シリコン層を用いた場合を例として説明する。
素子形成領域１４は、分離絶縁層１２と、この分離絶縁層１２により島状に分離された複数の半導体層１０ｂからなる半導体層部１０とからなる。つまり、半導体層部１０中には、分離絶縁層１２が設けられている。この分離絶縁層１２は、絶縁層８に到達する深さを有する凹部１２ａに絶縁物が埋め込まれて形成されている。図１には、分離絶縁層１２が、ライン状で、ゲート電極２４の長手方向と交差するように設けられている場合を例示する。また、分離絶縁層１２の材質としては、たとえば、酸化シリコン層を用いる。
素子形成領域１４では、島状の半導体層１０ｂのそれぞれに絶縁ゲート型電界効果トランジスタ（以下、「トランジスタ」ともいう）２０ａが設けられている。トランジスタ２０ａは、それぞれ、少なくとも半導体層１０ｂの上に設けられたゲート絶縁層２２と、ゲート絶縁層２２の上に設けられたゲート電極２４と、ゲート電極２４の側面に設けられたサイドウォール絶縁層２６と、半導体層１０ｂに設けられた不純物領域２８とを含んで構成される。ゲート電極２４は、複数のトランジスタ２０ａを１つのトランジスタ２０として機能させるために、連続した一の導電層をパターニングして形成されている。不純物領域２８は、ソース領域またはドレイン領域となる。ゲート絶縁層２２についてもゲート電極２４と同様であり、図１（Ｂ）および図１（Ｃ）に示すように、半導体層１０ｂと分離絶縁層１２の上に連続して設けられている。
本実施の形態の半導体装置１００によれば、半導体層部１０に分離絶縁層１２が設けられていることにより、半導体層部１０と絶縁物の接触面積を増加させることができる。この接触面積の増加について、図２５を参照しつつ、さらに説明する。
図２５（Ａ）は、従来例にかかる半導体装置１０００において図１（Ａ）に対応する平面を模式的に示す図であり、図２５（Ｂ）は、図２５（Ａ）のＩ−Ｉ線に沿った断面図である。半導体装置１０００のトランジスタ５００の構成は、トランジスタ２０と同様である。そして、半導体装置１０００において、チャネルが生じる半導体層部１０の表面積（その上方にゲート絶縁層を有する半導体層部５１０の表面積）と、半導体装置１００において、チャネルが生じる領域の表面積の和がほぼ同一である。しかし、図１（Ｂ）と図２５（Ｂ）とを比較すると分かるように、半導体層部５１０に比べて、半導体層部１０は、凹部１２ａが設けられている分だけ、表面積が大きくなり、ひいては絶縁物との接触面積を増加させることができることとなる。つまり、ここでいう接触面積の増加とは、チャネルが生じる領域の半導体層の表面積、半導体層においてゲート絶縁層と接触している面積、が同一である半導体装置を比較したときに、絶縁体との接触面積を増加させることができるという意味である（後述の他の実施の形態の説明においても同様である）。
酸化シリコン層は、シリコン層と比してその熱伝導率が低い材質であるが、放熱は行われるため、その接触面積を増加させることで、放熱性を向上させることができるのである。その結果、放熱を促進することができ、自己発熱による電流駆動能力の低下などが抑制され、また、ＳＯＩ構造の利点を有する半導体装置を提供することができる。
１．２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図２〜５を参照しつつ説明する。図２〜５は、本実施の形態にかかる製造方法の一工程を示す図であり、図２は、図１（Ｃ）に対応する断面を示し、図３〜５の（Ａ）〜（Ｃ）は、それぞれ、図１（Ａ）〜（Ｃ）に対応した断面を示す。
（１）本実施の形態にかかる製造方法では、まず、ＳＯＩ基板を準備する。本実施の形態では、図２に示すように、ＳＯＩ基板として、支持基板６の上に絶縁層８が設けられ、絶縁層８の上に半導体層１０ａが設けられている場合を例として示す。半導体層１０ａとしては、上述の１．１．の項で述べた材質を用いることができる。
（２）次に、図３に示すように、素子形成領域１４の画定と、後述の工程で形成する分離絶縁層１２のための凹部１２ａの形成を行う。素子形成領域１４の画定は、所定の領域の半導体層１０ａを絶縁層８が露出するまで除去して開口部１４ａを形成することで行われる。また、凹部１２ａは、凹部１２ａが形成されない領域を覆うようにマスク層（図示せず）を形成した後、半導体層１０ａの除去を行うことで形成される。本実施の形態にかかる半導体装置では、開口部１４ａおよび凹部１２ａの深さは同一であるため、これらを同一の工程で行うことができる。つまり、開口部１４ａと凹部１２ａとを形成した領域の上方に開口を有するマスク層（図示せず）を用いて、半導体層１０ａの除去を行えばよい。半導体層１０ａの除去は、その材質に応じて、公知のウエットエッチングやドライエッチングなどの技術を用いて行えばよい。
これにより、素子形成領域１４が画定され、かつ、分離絶縁層１２を形成するための凹部１２ａが形成される。つまり、複数の島状の半導体層１０ｂからなる半導体層部１０が形成される。本実施の形態では、絶縁層８に到達する深さを有したライン状の凹部１２ａを形成する例を示す。
（３）次に、図４に示すように、凹部１２ａに分離絶縁層１２を形成する。分離絶縁層１２は、たとえば、凹部１２ａを含む半導体層１０を覆うように絶縁体（図示せず）を形成し、この絶縁層を半導体層１０の表面が露出するまで除去することで形成される。絶縁層体としては、たとえば、酸化シリコン層を挙げることができる。
（４）次に、図５に示すように、半導体層部１０の上に、ゲート絶縁層２２を形成する。ゲート絶縁層２２の形成は、たとえば、熱酸化法により形成することができる。ついで、ゲート絶縁層２２の上に、ゲート電極２４を形成する。ゲート電極２４の形成は、たとえば、導電層を全面に形成し、これをパターニングすることで行われる。
（５）ついで、図１に参照されるように、ゲート電極２４の側面にサイドウォール絶縁層２６を形成する。その後、半導体層１０に所定の導電型の不純物を導入し、ソース領域またはドレイン領域となる不純物領域２８を形成することができる。不純物の導入は、たとえば、イオン注入法により行うことができる。
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
本実施の形態の半導体装置の製造方法によれば、素子形成領域１４中に分離絶縁層１２を形成することができる。そのため、分離絶縁層１２が設けられた分だけ、素子形成領域１４中で半導体層部１０と、絶縁層８および分離絶縁層１２などの絶縁体との接触面積を増加させることができる。その結果、１．１．の項で述べた作用効果を有する半導体装置を提供することができる。
なお、本実施の形態では、半導体層部１０は、複数の島状の半導体層１０ｂからなる場合を例示したが、これに限定されない。たとえば、分離絶縁層１２の底面が絶縁層８に到達しない態様をとることもできる。
１．３．変形例
１．３．１．第１変形例
次に、本実施の形態にかかる半導体装置の変形例について説明する。なお、以下の説明では、上述の実施の形態にかかる半導体装置と異なる点について説明する。
１．３．１．１．半導体装置
図６は、第１変形例にかかる半導体装置を示し、図６（Ａ）〜図６（Ｃ）は、それぞれ、図１（Ａ）〜図１（Ｃ）に対応する平面または断面を示す図である。第１変形例にかかる半導体装置１１０は、上述の実施の形態にかかる半導体装置１００とは分離絶縁層１２の配置が異なる例である。
半導体装置１１０では、図６（Ｂ）、（Ｃ）に示すように、素子形成領域１４である半導体層部１０にトランジスタ２０が設けられている。半導体層部１０は、支持基板６上の絶縁層８の上に設けられている。半導体層部１０には、ゲート電極２４の長手方向と平行な方向に延びたライン状の分離絶縁層１２が設けられている。すなわち、半導体層部１０は、分離絶縁層１２の設けられている箇所と設けられていない箇所とで、その膜厚が異なる、すなわち、半導体層部１０の上面は、凹凸を有することとなる。このように、ゲート電極２４の長手方向と平行に分離絶縁層１２を設ける場合には、チャネル領域となる半導体層部１０（ゲート絶縁層２２の下方）には分離絶縁層１２が設けられないように配置する必要がある。また、分離絶縁層１２の底面が絶縁層８に到達してしまう場合には、ソース領域またはドレイン領域となる不純物領域２８が分断されてしまい、抵抗が高くなるおそれがあるため、その底面が絶縁層８に到達しないような分離絶縁層１２を設ける必要がある。
１．３．１．２．半導体装置の製造方法
次に、図６に示す半導体装置１１０の製造方法について図７を参照しつつ説明する。まず、上述の実施の形態の工程（１）と同様にして、ＳＯＩ基板を準備する。ついで、素子形成領域１４を画定する。具体的には、少なくとも素子形成領域１４の上方を覆うマスク層（図示せず）を形成した後に半導体層１０ａをエッチングすることで行われる。このとき、半導体層１０ａの除去は、絶縁層８が露出するまで行われる。その後、マスク層を除去する。
ついで、図７に示すように、分離絶縁層１２が形成される領域に凹部１２ａを形成する。凹部１２ａは、半導体層部１０の上に凹部１２ａを形成する領域に開口を有するマスク層（図示せず）を形成し、半導体層部１０を除去することにより行われる。凹部１２ａは、その底面が絶縁層８に到達しないようにする。その後、実施の形態の工程（４）と同様にして、凹部１２ａに分離絶縁層１２を形成する。
ついで、実施の形態の工程（５）、（６）と同様にして、トランジスタ２０を形成して、半導体装置１１０を形成することができる。
第１変形例にかかる半導体装置１１０によれば、分離絶縁層１２が設けられている分だけ、素子形成領域１４において、半導体層部１０の表面と、絶縁層８および分離絶縁層１２などの絶縁体との接触面積を増加させることができる。そのため、半導体装置１００と同様の作用効果を有する半導体装置を提供することができる。
なお、本変形例では、素子形成領域１４を画定した後に、凹部１２ａの形成を行う例を示したが、これに限定されず、凹部１２ａを形成した後に素子形成領域１４の画定を行ってもよい。また、素子形成領域１４の画定の際に、絶縁層８が露出するまで半導体層１０ａを除去する必要がない場合には、凹部１２ａの形成と同一の工程で行うことができる。
１．３．２．第２変形例
次に、第２変形例にかかる半導体装置について説明する。
１．３．２．１．半導体装置
図８は、第２変形例にかかる半導体装置１２０を示し、図８（Ａ）〜図８（Ｃ）は、それぞれ、図１（Ａ）〜図１（Ｃ）に対応する平面または断面を示す図である。第２変形例にかかる半導体装置１２０は、上述の実施の形態にかかる半導体装置１００とは分離絶縁層１２の配置が異なる例である。
半導体装置１２０は、図８（Ｂ）、（Ｃ）に示すように、素子形成領域１４である半導体層部１０に、トランジスタ２０が設けられている。半導体層部１０には、島状の分離絶縁層１２が格子状に設けられているまた、本実施の形態では、格子状に分離絶縁層１２が配置している場合を示したが、ランダムに配置されていてもよい。
１．３．２．２．半導体装置の製造方法
次に、図８に示す半導体装置１２０の製造方法について図９を参照しつつ説明する。まず、上述の実施の形態の工程（１）と同様にして、ＳＯＩ基板を準備する。ついで、図９に示すように、素子形成領域１４の画定と、分離絶縁層１２を形成するための凹部１２ａの形成とを行う。具体的には、素子形成領域１４の上方であり、かつ、分離絶縁層１２が形成されない領域の上方をマスク層（図示せず）を形成した後に半導体層１０ａをエッチングすることで行われる。このとき、半導体層１０ａの除去は、絶縁層８が露出するまで行われる。その後、マスク層を除去する。これにより、素子形成領域１４が画定されると共に凹部１２ａが形成される。
ついで、上述の実施の形態の工程（４）と同様にして、凹部１２ａに分離絶縁層１２を形成する。その後、実施の形態の工程（５）、（６）と同様にして、トランジスタ２０を形成して、半導体装置１２０を形成することができる。
第２変形例の半導体装置１２０によれば、分離絶縁層１２が設けられていることで、半導体層部１０の表面が絶縁物と接触する面積を増加させることができる。その結果、放熱性が向上した半導体装置を提供することができる。
なお、第２変形例では、分離絶縁層１２が絶縁層８に到達している場合を示したが、これに限定されることはなく、第１変形例のように、絶縁層８に到達していなくともよい。この場合には、素子形成領域１４の画定と、凹部１２ａの形成をそれぞれ異なる工程で行えばよい。
２．第２の実施の形態
次に、第２の実施の形態について説明する。
２．１．半導体装置
まず、第２の実施の形態にかかる半導体装置について、図１０を参照しつつ説明する。図１０は、第２の実施の形態にかかる半導体装置２００を模式的に示す断面図である。半導体装置２００は、第１の実施の形態の半導体装置と比して、絶縁層８および半導体層１０の形状が異なる例である。
図１０に示すように、本実施の形態にかかる半導体装置２００は、ＳＯＩ層である半導体層部１０にトランジスタ２０が設けられている。半導体層部１０は、支持基板６上に、絶縁層（酸化シリコン層）８の上に設けられている。また、その材質としては、１．１．の項で述べた材質と同様にすることができる。
半導体装置２００では、絶縁層８は、その上面の高さが均一にはなっておらず、凸部８ａを有している。一方、絶縁層８の上に設けられている半導体層部１０の上面の位置（高さ）は、ほぼ同一である。そのため、凸部８ａの上に位置する半導体層部１０の膜厚は、絶縁層８の上に位置する半導体層部１０の膜厚と比して小さいこととなる。つまり、半導体層部１０において、絶縁層８と接触する面は、絶縁層８の凹凸形状に応じて凸凹形状を有していることとなる。凸部８ａは、素子形成領域１４において、ライン状または格子状になっていてもよい。
トランジスタ２０は、少なくとも半導体層部１０の上に設けられたゲート絶縁層２２と、ゲート絶縁層２２の上に設けられたゲート電極２４と、ゲート電極２４の側面に設けられたサイドウォール絶縁層２６と、半導体層部１０に設けられた不純物領域２８とを含んで構成される。不純物領域２８は、ソース領域またはドレイン領域となる。
第２の実施の形態の半導体装置２００によれば、凸部８ａが設けられていることで、絶縁層８と接する側の半導体層部１０の表面は凹凸形状を有することとなり、その表面積を増加させることができる。このことは、半導体層部１０と、絶縁物との接触面積を増加させることとなる。そのため、本実施の形態の半導体装置２００によれば、第１の実施の形態の半導体装置１００と同様に、放熱性が向上した半導体装置２００を提供することができる。
２．２．半導体装置の製造方法
次に、図１０に示した半導体装置の製造方法について、図１１〜１４を参照しつつ説明する。図１１〜１４は、図１０に示す半導体装置の製造工程を模式的に示す断面図である。
（１）まず、図１１に示すように、その表面の高さが不均一である半導体層１０ｂを準備する。具体的には、半導体層１０ｂは、凹部１６を有することで、その表面の高さが不均一になっている。この半導体層１０ｂは、後の工程を経て半導体層部１０（図 参照）の一部となる。
（２）次に、図１２に示すように、半導体層１０ｂの凹部１６を埋め込み、さらに、半導体層１０ｂの上を覆うように絶縁層８を形成する。必要に応じて、絶縁層８の表面の高さが均一となるよう、平坦化を行う。これにより、凹部１６に応じてその膜厚が異なる絶縁層８を形成することができる。
（３）次に、図１３に示すように、絶縁層８の上に、支持基板となる基体６を設ける。基体６としては、たとえば、シリコン基板を用いることができる。絶縁層８の上に基体６を重ね、貼り合わせ界面で化学結合を起こさせるために熱処理をすることで、接着することができる。ついで、半導体層１０ｂの絶縁層８と接する面と対向する面を上向きとし、この半導体層１０ｂの膜厚を薄膜化し、所望の膜厚の半導体層１０ａを形成する。具体的には、半導体層１０ｂをポリッシュやエッチング、あるいは、水素イオン注入を利用した薄膜化により半導体層１０ｂの膜厚を調整することができる。
（４）次に、図１４に示すように、半導体層１０ａの所望の領域を除去して、素子形成領域１４である半導体層部１０を形成する。
（５）ついで、半導体層部１０にトランジスタ２０（図１０参照）を形成する。トランジスタ２０の形成は、第１の実施の形態の工程（５）、（６）と同様に行うことができる。
第２の実施の形態の製造方法によれば、半導体層部１０において、絶縁層８と接する面の表面に凹凸を設けることができる。そのため、半導体層部１０の表面積を増加させることができ、これにより、半導体層部１０と絶縁物（絶縁層８）との接触面積を増加させることができるのである。
２．３．変形例
２．３．１．半導体装置
次に、第２の実施の形態に変形例について、図１５を参照しつつ説明する。図１５は、本変形例にかかる半導体装置を模式的に示す断面図である。本変形例では、絶縁層８において、半導体層１０と接する面および支持基板６と接する面に凹凸が設けられている点が上述の実施の形態と異なる点である。なお、以下の説明では、上述の実施の形態と異なる点について説明する。
図１５に示すように、本変形例にかかる半導体装置２１０は、ＳＯＩ層である半導体層部１０にトランジスタ２０が設けられている。半導体層部１０は、支持基板６の上に設けられた絶縁層（酸化シリコン層）８上に設けられている。
半導体装置２１０では、絶縁層８は、その上面（半導体層部１０と接する面）および下面（支持基板６と接する面）の面内の高さが均一ではない。絶縁層８は、半導体層部１０に対して凸部８ａを有し、支持基板６に対しては凸部８ｂを有している。つまり、半導体層部１０において、絶縁層８と接触する面は、絶縁層８の凹凸形状に応じて凸凹形状を有していることとなる。同様に、支持基板６において、絶縁層８と接する面では、凸部８ｂの形状に応じて凸凹を有していることとなる。凸部８ａおよび凸部８ｂは、素子形成領域１４において、ライン状または格子状になっていてもよい。
本変形例にかかる半導体装置２１０によれば、凸部８ａが設けられていることで、絶縁層８と接する側の半導体層部１０の表面は凹凸形状を有することとなり、その表面積を増加させることができる。さらに、凸部８ｂが設けられていることで、支持基板６が絶縁層８と接する面積を増加させることができる。そのため、チャネル領域で発生した熱が、絶縁層８から支持基板６に拡散する際に、その熱拡散を促進することができる。その結果、本変形例にかかる半導体装置によれば、放熱性が向上した半導体装置２１０を提供することができる。
２．３．２．半導体装置の製造方法
次に、本変形例にかかる半導体装置の製造方法について、図１６ないし図１９を参照しつつ説明する。図１６ないし図１９は、本変形例にかかる半導体装置の製造方法を模式的に示す断面図である。
（１）まず、図１６に示すように、その表面の高さが不均一である半導体層１０ｂを形成する。具体的には、シリコン基板などの半導体層（図示せず）を準備し、この半導体層の上に、所定のパターンを有するマスク層（図示せず）を形成する。その後、マスク層に覆われてない半導体層をエッチングする。これにより、図１１に示すように、凹部１６を有する半導体層１０ｂを形成することができる。ついで、上述した実施の形態の工程（２）と同様にして、半導体層１０ｂの上に絶縁層９ａを形成する。
（２）次に、図１７に示すように、表面の高さが不均一である支持基板６を形成する。支持基板６としては、シリコン基板を用いることができる。そして、工程（１）と同様にして、凹部１８を形成することで、表面の高さが不均一な支持基板６を形成することができる。ついで、上述した実施の形態の工程（２）と同様にして、支持基板６の上に絶縁層９ｂを形成する。絶縁層９ｂのうち、凹部１８に埋め込まれた部分が支持基板６に対しての凸部８ｂとなる。
（３）次に、図１８（Ａ）に示すように、半導体層１０ｂおよび支持基板６を、絶縁層９ａと絶縁層９ｂとが対向する向きに貼り合わせる。この貼り合わせは、たとえば、これらの２つの基板を圧着（Ｂｏｎｄ）することにより行うことができる。これにより、図１８（Ｂ）のように、支持基板６と、絶縁層９ａおよび絶縁層９ｂとが積層された絶縁層８と、半導体層１０ｂとからなる基板を形成することができる。
（４）次に、上述の実施の形態の工程（３）と同様にして、半導体層１０ｂを薄膜化して、図１９に示すように、所望の膜厚の半導体層１０ａを形成する。ついで、素子形成領域１４およびトランジスタ２０の形成は、上述した方法と同様に行う。以上の工程により、本変形例にかかる半導体装置を製造することができる。
３．第３の実施の形態
３．１．半導体装置
次に、第３の実施の形態にかかる半導体装置について、図２０を参照しつつ説明する。図２０は、第３の実施の形態にかかる半導体装置３００を模式的に示す断面図である。
第３の実施の形態にかかる半導体装置３００は、第１トランジスタ２０と、第２トランジスタ４０が積層されている例である。
図２０に示すように、本実施の形態にかかる半導体装置３００は、ＳＯＩ層である第１半導体層部１０に第１トランジスタ２０が設けられている。半導体層部１０は、支持基板６上の絶縁層（酸化シリコン層）８の上に設けられている。半導体層部１０としては、上述の実施の形態と同様の材質を用いることができる。
第１トランジスタ２０は、第１半導体層部１０に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート電極２４と、ゲート電極２４の側面に設けられたサイドウォール絶縁層２６と、第１半導体層部１０に設けられ、ソース領域またはドレイン領域となる不純物領域２８と、を含み構成される。
第１トランジスタ２０を覆うように、第１半導体層部１０および露出している絶縁層８の上方に第１層間絶縁層３０が設けられ、この第１層間絶縁層３０の上に、第２半導体層部３４が設けられている。第２半導体層部３４の上には、第２トランジスタ４０が設けられている。第２トランジスタ４０は、ゲート絶縁層４２と、ゲート絶縁層４２上に設けられたゲート電極４４と、ゲート電極４４の側面に設けられたサイドウォール絶縁層４６と、第２半導体層部３４に設けられた不純物領域４８と、を含んで構成される。不純物領域４８は、ソース領域またはドレイン領域となる。さらに、第２トランジスタ４０の上方には、第２層間絶縁層５０が設けられている。
第１層間絶縁層３０には、第１トランジスタ２０の不純物領域２８と、第２トランジスタ４０の不純物領域４８とを接続するために、コンタクト層３２が設けられている。同様に、第２層間絶縁層５０には、不純物領域４８と、配線層６０とを接続するためのコンタクト層５２が設けられている。
本実施の形態の半導体装置３００によれば、図２５（Ａ）、図２５（Ｂ）に示す従来例にかかる半導体装置１０００と比して、半導体と絶縁体との接触面積を増加させることができる。これは、半導体装置３００のゲート絶縁層２２および第１半導体層部１０の重なり面積と、ゲート絶縁層４２および第２半導体層部３４の重なり面積との和が、半導体装置１０００において、半導体層部５１０とゲート絶縁層５０２の重なり面積とほぼ同一であるときに、半導体装置３００では、複数の半導体層部１０、３４に分離されている分、その表面積を増加させることができるためである。そのため、絶縁物との接触面積を増加させることができ、上述の実施の形態と同様に、放熱性の向上させることができる。その結果、第１の実施の形態にかかる半導体装置１００と同様の作用効果を有する半導体装置を提供することができる。
さらに、本実施の形態では、複数の半導体層部１０、３４を層間絶縁層３０を挟んで積層しており、その素子面積を小さくすることができるという利点を有する。
３．２．半導体装置の製造方法
次に、図２０に示す半導体装置の製造方法について、図２１〜図２４を参照しつつ説明する。図２１〜図２４は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。なお、第１の実施の形態にかかる半導体装置の製造方法と同様の工程で行うことができる工程については、その詳細な説明を省略する。
（１）まず、図２１に示めすように、支持基板６上に設けられた絶縁層８の上に素子形成領域１４が画定された第１半導体層部１０を形成する。ついで、第１の実施の形態の工程（５）、（６）と同様にして、第１トランジスタ２０を形成することができる。
（２）次に、図２２に示すように、この第１トランジスタ２０を覆うように、第１半導体層部１０および露出している絶縁層８の上に第１層間絶縁層３０を形成する。第１層間絶縁層３０としては、たとえば、酸化シリコン膜などを形成することができる。ついで、第１層間絶縁層３０に、公知の技術によりコンタクトホール３２ａを形成し、このコンタクトホール３２ａに導電層を埋込むことにより、コンタクト層３２を形成する。このコンタクト層３２は、第１トランジスタ２０と、後の工程で形成される第２トランジスタ４０とを電気的に接続する。
（３）次に、図２３に示すように、第１層間絶縁層３０の上に、半導体層（図示せず）を形成する。半導体層としては、多結晶シリコン層や単結晶シリコン層などを形成することができる。多結晶シリコン層は、公知の技術により形成することができる。必要に応じて、半導体層をパターニングすることにより素子形成領域３６である第２半導体層部３４が形成される。また、半導体層の形成の一例として、まず、第１層間絶縁層３０の所定の領域に凹部（図示せず）を設け、その凹部を含む、第１層間絶縁層３０の上にアモルファスシリコン層を形成し、レーザーを照射する方法により、単結晶シリコン層を形成する方法（マイクロチョコラルスキー法）がある。この方法によれば、所望の領域にのみ単結晶シリコン層を形成することができるという利点があり、素子形成領域３６を画定するためのパターニング工程を行う必要がない場合がある。
（４）次に、図２４に示すように、第２半導体層部３４の上に、上述の実施の形態の工程（５）、（６）と同様にして、ゲート絶縁層４２、ゲート電極４４、サイドウォール絶縁層４６および不純物領域４８を形成して第２トランジスタ４０を形成する。
（５）次に、図２０に参照されるように、第２トランジスタ４０を覆うように、第２層間絶縁層５０を形成する。第２層間絶縁層５０としては、第１層間絶縁層３０と同様の材質を用いることができる。ついで、第２層間絶縁層５０に、コンタクト層５２を設け、このコンタクト層５２の上方に所望のパターンを有する配線層６０を形成することで、本実施の形態にかかる半導体装置３００を製造することができる。
次に、本実施の形態の半導体装置について、実験例を参照しつつ、その作用効果を説明する。
（実施例にかかる半導体装置）
。本実施例では、図２６（Ａ）、図２６（Ｂ）に示す構造を有する半導体装置１００を作成した。図２６（Ａ）は、本実施例にかかる半導体装置１００において、半導体層部１０とゲート電極２４の位置関係を示す図である。図２６（Ｂ）は、図２６（Ａ）のＩ−Ｉ線に沿った断面図である。本実施例では、図２６（Ａ）に示すように、ゲート電極２４は、主軸部２４ａと、主軸部２４ａの長手方向と直交するように分岐した分岐部２４ｂとを有する形状とした。
素子形成領域１４中に、酸化シリコン層の分離絶縁層１２を形成したため、素子形成領域１４は、島状に分離された複数のＰ型のシリコン層１０ｂと分離絶縁層１２とが交互に配置された構成となった。分離絶縁層１２は、ゲート電極２４の主軸部２４ａの長手方向と交差する方向（分岐部２４ｂと平行な方向）にライン状に設けた。各シリコン層１０ｂに、Ｎチャネル型のトランジスタ２０ａを形成した。トランジスタ２０ａは、熱酸化膜で、膜厚が７ｎｍであるゲート絶縁層２２と、材質がポリシリコンであり、分岐部２４ｂであるゲート電極と、ソース領域またはドレイン領域となるＮ型の不純物領域２８とで、構成した。各トランジスタ２０ａのゲート電極２４ｂは、実施例にかかる半導体装置としては、１つのゲート電極２４からなり、複数のトランジスタ２０ａが１つのトランジスタ２０として機能していることになる。
本実施例では、ゲート長が１μｍで、トランジスタ２０ａのゲート幅が４０、６０、８０、１００、１２０μｍである５つの半導体装置を形成した。
（比較例にかかる半導体装置）
次に、比較例にかかる半導体装置として、図２７（Ａ）、図２７（Ｂ）に示す構成の半導体装置を作成した。図２７（Ａ）は、比較例にかかる半導体装置において、ゲート電極５０４と、半導体層部１０の位置関係を模式的に示す平面図であり、図２７（Ｂ）は、図２７（Ａ）のＩ−Ｉ線に沿った断面図である。図２７から明らかなように、比較例の半導体装置では、分離絶縁層１２が設けられていない点のみが、実施例と異なる。比較例では、トランジスタ５００は、分岐部５１２ｂをゲート電極とした複数のトランジスタ５００ａからなる。実施例と同様に、ゲート長は、１μｍで、トランジスタ５００ａのゲート幅が、４０、６０、８０、１００、１２０μｍである５つの半導体装置を形成した。
（測定および評価）
実施例および比較例にかかる半導体装置に、ゲート電圧（Ｖｇｓ）が２Ｖ、ドレイン電圧（Ｖｄｓ）が２．５Ｖ、ソース電圧（Ｖｓ）が０Ｖにおけるドレイン電流（Ｉｄｓ）を測定した。
その測定結果を図２８に示めす。図２８において、横軸はゲート幅を示し、縦軸はドレイン電流［Ａ］を示す。図２８からわかるように、実施例にかかる半導体装置のドレイン電流が比較例と比して大きくなっていることが分かった。これは、シリコン層と酸化シリコン層の接触面積を増加させたことで、放熱性が向上し、自己発熱による電流駆動能力の低下を抑制できたためと考えられる。また、実施例と比較例とでのドレイン電流の差は、ゲート幅が大きくなるにつれて、大きくなることが分かった。これは、ゲート幅が大きくなるにつれ、接触面積増加により素子の放熱性は高まるが、それを上回るだけの電流増加による自己発熱が起きるためと考えられる。
以上の実施例より、本実施の形態の半導体装置の作用効果を確認することができた。
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で適宜変更が可能である。また、第１の実施の形態から第３の実施の形態の少なくとも２つ以上の態様を組み合わせてもよい。たとえば、第１の実施の形態では、半導体層部１０に分離絶縁層１２が設けられている場合を説明したが、この半導体装置１００において、絶縁層８の形状を凸部８ａを有する絶縁層８とすることができる。
また、上述の実施の形態では、半導体層部１０に凹部１２ａを形成し、この凹部１２ａに絶縁物を埋め込んで形成された分離絶縁層１２を示したが、これに限定されない。たとえば、分離絶縁層１２がＬＯＣＯＳ法により形成された層であってもよい。この場合、分離絶縁層１２は、半導体層部１０の表面が酸化されて形成され、表面が酸化されることの結果として、半導体層部１０の表面は、凹部形状を有することになる。この凹部形状が、本願発明の凹部１２ａに該当することとなる。
第１の実施の形態にかかる半導体装置を模式的に示す図。 図１に示す半導体装置の製造方向の一工程を模式的に示す図。 図１に示す半導体装置の製造方向の一工程を模式的に示す図。 図１に示す半導体装置の製造方向の一工程を模式的に示す図。 図１に示す半導体装置の製造方向の一工程を模式的に示す図。 第１変形例にかかる半導体装置を模式的に示す図。 図６に示す半導体装置の製造方向の一工程を模式的に示す図。 第２変形例にかかる半導体装置を模式的に示す図。 図７に示す半導体装置の製造方向の一工程を模式的に示す図。 第２の実施の形態にかかる半導体装置を模式的に示す図。 図１０に示す半導体装置の製造方向の一工程を模式的に示す図。 図１０に示す半導体装置の製造方向の一工程を模式的に示す図。 図１０に示す半導体装置の製造方向の一工程を模式的に示す図。 図１０に示す半導体装置の製造方向の一工程を模式的に示す図。 第２の実施の形態の変形例にかかる半導体装置を模式的に示す図。 図１５に示す半導体装置の製造方向の一工程を模式的に示す図。 図１５に示す半導体装置の製造方向の一工程を模式的に示す図。 図１５に示す半導体装置の製造方向の一工程を模式的に示す図。 図１５に示す半導体装置の製造方向の一工程を模式的に示す図。 第３の実施の形態にかかる半導体装置を模式的に示す図。 図２０に示す半導体装置の製造方向の一工程を模式的に示す図。 図２０に示す半導体装置の製造方向の一工程を模式的に示す図。 図２０に示す半導体装置の製造方向の一工程を模式的に示す図。 図２０に示す半導体装置の製造方向の一工程を模式的に示す図。 従来例にかかる半導体装置を模式的に示す図。 実施例にかかる半導体装置を模式的に示す図。 比較例にかかる半導体装置を模式的に示す図。 実施例および比較例の結果を示す図。
符号の説明
６…支持基板（基体） ８…絶縁層、 ８ａ…凸部、 １０、３４…半導体層部、 １０ａ、ｂ…半導体層 １２…分離絶縁層、 １２ａ…凹部 １４、３６…素子形成領域、 １４ａ…開口部 １６…凹部、 ２０、２０ａ、４０…トランジスタ、 ２２、４２…ゲート絶縁層、 ２４、４４…ゲート電極 ２６、３６…サイドウォール絶縁層、 ２８、４８…不純物領域、 ３０…第１層間絶縁層、 ３２、５２…コンタクト層、 ３２ａ…コンタクトホール ５０…第２層間絶縁層、 ５２ａ…コンタクトホール ６０、配線層、 １００、１１０、１２０、２００、２１０、３００…半導体装置

Claims (11)

  1. 絶縁層上に設けられ、素子形成領域である半導体層部と、
    前記半導体層部の上方に設けられたゲート絶縁層と、
    前記ゲート絶縁層の上方に設けられたゲート電極と、
    前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
    前記半導体層部には、凹部と、該凹部に絶縁物が埋め込まれてなる分離絶縁層とが設けられ、
    前記凹部は、格子状に設けられている、半導体装置。
  2. 請求項１において、
    前記絶縁層は、凸部を有している、半導体装置。
  3. 絶縁層上に設けられ、素子形成領域である半導体層部と、
    前記半導体層部の上方に設けられたゲート絶縁層と、
    前記ゲート絶縁層の上方に設けられたゲート電極と、
    前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
    前記絶縁層は、前記半導体層部と接する面に凸部を有し、
    前記凸部は、格子状に設けられている、半導体装置。
  4. 請求項３において、
    前記絶縁層は、所与の基体の上に設けられ、
    前記絶縁層は、前記基体と接する面に凸部を有している、半導体装置。
  5. 所与の基体と、
    前記基体の上方に設けられた絶縁層と、
    前記絶縁層上に設けられ、素子形成領域である半導体層部と、
    前記半導体層部の上方に設けられたゲート絶縁層と、
    前記ゲート絶縁層の上方に設けられたゲート電極と、
    前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
    前記絶縁層は、前記基体と接する面に凸部を有し、
    前記凸部は、格子状に設けられている、半導体装置。
  6. 絶縁層上に設けられた第１半導体層部と、
    前記第１半導体層部に設けられた第１絶縁ゲート型電界効果トランジスタと、
    少なくとも前記第１絶縁ゲート型電界効果トランジスタの上方に設けられた第１層間絶縁層と、
    前記第１層間絶縁層の上方に設けられた第２半導体層部と、
    前記第２半導体層部の上方に設けられた第２絶縁ゲート型電界効果トランジスタと、
    前記第２絶縁ゲート型電界効果トランジスタの上方に設けられた第２層間絶縁層と、を含み、
    前記第１半導体層部および前記第２半導体層部の表面積の和は、
    連続した一の半導体層からなる素子形成領域に絶縁ゲート型電界効果トランジスタ絶縁ゲート型電界効果トランジスタを有する他の半導体装置における該半導体層の表面積と比して大きく、
    前記第１半導体層部および前記第２半導体層部の少なくともいずれか一方には、凹部と、該凹部に絶縁体が埋め込まれてなる分離絶縁層とが設けられ、
    前記凹部は、格子状に設けられている、半導体装置。
  7. 請求項６において、
    前記絶縁層は、前記半導体層部と接する面に凸部を有している、半導体装置。
  8. （ａ）絶縁層上に設けられた素子形成領域である半導体層部に凹部を格子状に形成すること、
    （ｂ）前記凹部に分離絶縁層を形成すること、
    （ｃ）少なくとも前記半導体層部の上方にゲート絶縁層を形成すること、
    （ｄ）前記ゲート絶縁層の上方にゲート電極を形成すること、
    （ｅ）前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域を形成すること、
    を含む、半導体装置の製造方法。
  9. 請求項８において、
    前記（ａ）は、
    前記絶縁層上に半導体層が設けられた基板を準備すること、
    前記半導体層において、素子分離領域となる開口部を形成すること、
    を含み、
    前記開口部の形成と、前記凹部の形成とは、同一の工程で行われる、半導体装置の製造方法。
  10. 請求項８または９において、
    前記絶縁層が露出するまで、前記凹部の形成を行う、半導体装置の製造方法。
  11. （ａ）格子状に設けられた凹部を有する半導体層を準備すること、
    （ｂ）前記凹部を埋め込み、かつ、前記半導体層の上に絶縁層を形成すること、
    （ｃ）前記絶縁層の上に所与の基体を設け、前記半導体層のうち前記凹部が設けられた面と対向する面が素子を形成する面となるＳＯＩ基板を形成すること、
    （ｄ）前記半導体層に素子分離領域を設け、素子形成領域である半導体層部を形成すること、
    （ｅ）前記半導体層部の上方にゲート絶縁層を形成すること、
    （ｆ）前記ゲート絶縁層の上方にゲート電極を形成すること、
    （ｇ）前記半導体層部に設けられ、ソース領域またはドレイン領域となる不純物領域を形成すること、
    を含む、半導体装置の製造方法。
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