WO2013118449A1 - 不揮発性半導体装置を駆動する方法 - Google Patents

不揮発性半導体装置を駆動する方法 Download PDF

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Definitions

  • the present disclosure relates to a method for driving a nonvolatile semiconductor device.
  • FIG. 8A and 8B show a top view and a cross-sectional view of the nonvolatile semiconductor device disclosed in Patent Document 1, respectively.
  • the nonvolatile semiconductor device 920 includes a substrate 911, a control electrode film 912, a ferroelectric film 913, and a semiconductor film 914. On the semiconductor film 914, a source electrode 915, a drain electrode 916, and first to fourth input electrodes 917a to 917d are formed.
  • the present disclosure provides a novel method for driving a nonvolatile semiconductor device.
  • a method for driving a non-volatile semiconductor device comprising the following steps: Step (a) of preparing a nonvolatile semiconductor device, where
  • the nonvolatile semiconductor device includes a lower gate electrode film 12, a ferroelectric film 13, a semiconductor film 14, a source electrode 15, a drain electrode 16, a first upper gate electrode 17a, and a second upper gate electrode 17b.
  • the lower gate electrode film 12, the ferroelectric film 13, and the semiconductor film 14 are laminated in this order,
  • the source electrode 15, the drain electrode 16, the first upper gate electrode 17a, and the second upper gate electrode 17b are formed on the semiconductor film 14,
  • the Z direction represents the stacking direction of the lower gate electrode film 12, the ferroelectric film 13, and the semiconductor film 14,
  • the source electrode 15 and the drain electrode 16 face each other along the X direction
  • the first upper gate electrode 17a and the second upper gate electrode 17b face each other along the Y direction
  • X direction and Y direction are orthogonal to each other
  • the X direction and the Y direction are both orthogonal to the Z direction
  • the low resistance region 32, the first high resistance region 31a, and the second high resistance region 31b are formed in the semiconductor film 14,
  • the low resistance region 32 has a width WRL along the Y direction
  • the first high resistance region 31a has a width WRH1 along the Y direction
  • the second high resistance region 31b has a width
  • pulse voltages V1 and V2 are applied to the first upper gate electrode 17a and the second upper part for a period T1, which is shorter than the period necessary for inverting all the polarizations included in the ferroelectric film 13, respectively.
  • the pulse voltage V1 is a voltage smaller than a voltage necessary for inverting all the polarizations included in the ferroelectric film 13
  • the pulse voltage V2 is a voltage smaller than a voltage necessary for inverting all the polarizations included in the ferroelectric film 13
  • the voltage Vs, voltage Vd, voltage V3, pulse voltage V1, and pulse voltage V2 satisfy the following relationship (I): Vs, Vd, V3 ⁇ V1, V2 (I) Step (c) in which step (b) is repeated n times (n represents an integer of 2 or more) until the resistance value between the source electrode 15 and the drain electrode 16 becomes equal to or greater than a predetermined resistance value.
  • the ferroelectric film 13 may be in contact with the semiconductor film 14.
  • V1 V2> V3 (III)
  • N may be 3 or more.
  • N may be 5 or more.
  • N may be 10 or more.
  • the values of the width WRH1 and the width WRH2 may both be zero.
  • the value of the width WRL may be 0.
  • a method for driving a non-volatile semiconductor device comprising the following steps: Step (a) of preparing a nonvolatile semiconductor device, where
  • the nonvolatile semiconductor device includes a lower gate electrode film 12, a ferroelectric film 13, a semiconductor film 14, a source electrode 15, a drain electrode 16, a first upper gate electrode 17a, and a second upper gate electrode 17b.
  • the lower gate electrode film 12, the ferroelectric film 13, and the semiconductor film 14 are laminated in this order,
  • the source electrode 15, the drain electrode 16, the first upper gate electrode 17a, and the second upper gate electrode 17b are formed on the semiconductor film 14,
  • the Z direction represents the stacking direction of the lower gate electrode film 12, the ferroelectric film 13, and the semiconductor film 14,
  • the source electrode 15 and the drain electrode 16 face each other along the X direction
  • the first upper gate electrode 17a and the second upper gate electrode 17b face each other along the Y direction
  • X direction and Y direction are orthogonal to each other
  • the X direction and the Y direction are both orthogonal to the Z direction
  • the low resistance region 32, the first high resistance region 31a, and the second high resistance region 31b are formed in the semiconductor film 14,
  • the low resistance region 32 has a width WRL along the Y direction
  • the first high resistance region 31a has a width WRH1 along the Y direction
  • the second high resistance region 31b has a width
  • pulse voltages V1 and V2 are applied to the first upper gate electrode 17a and the second upper part for a period T1, which is shorter than the period necessary for inverting all the polarizations included in the ferroelectric film 13, respectively.
  • the pulse voltage V1 is a voltage smaller than a voltage necessary for inverting all the polarizations included in the ferroelectric film 13
  • the pulse voltage V2 is a voltage smaller than a voltage necessary for inverting all the polarizations included in the ferroelectric film 13
  • the voltage Vs, voltage Vd, voltage V3, pulse voltage V1, and pulse voltage V2 satisfy the following relationship (I): Vs, Vd, V3 ⁇ V1, V2 (I)
  • the voltage Vs, the voltage Vd, and the voltage V3 are respectively set to the source electrode 15 and the drain electrode so that the values of the width WRH1 and the width WRH2 are further increased and the value of the width WRL is further decreased. 16 and the step
  • the ferroelectric film 13 may be in contact with the semiconductor film 14.
  • V1 V2> V3 (III)
  • N may be 3 or more.
  • N may be 5 or more.
  • N may be 10 or more.
  • the values of the width WRH1 and the width WRH2 may both be zero.
  • the value of the width WRL may be 0.
  • the present disclosure provides a novel method for driving a nonvolatile semiconductor device.
  • the top view of the non-volatile semiconductor device by embodiment is shown.
  • a sectional view of a nonvolatile semiconductor device by an embodiment is shown.
  • the top view of the non-volatile semiconductor device by embodiment is shown.
  • the top view of the non-volatile semiconductor device by embodiment is shown.
  • the top view of the non-volatile semiconductor device by embodiment is shown.
  • the top view of the non-volatile semiconductor device by embodiment is shown.
  • 1 is a plan view of a nonvolatile semiconductor device according to Example 1.
  • FIG. In Example 1 it is a graph which shows the relationship between the electric current which flows through the semiconductor film 14, and the frequency
  • the pulse voltage V1 applied to the non-volatile semiconductor device by embodiment is shown.
  • a top view of a nonvolatile semiconductor device 920 disclosed in Patent Document 1 is shown.
  • a cross-sectional view of a nonvolatile semiconductor device 920 disclosed in Patent Document 1 is shown.
  • FIG. 1A is a plan view of the nonvolatile semiconductor device 20 according to the first embodiment.
  • FIG. 1B is a cross-sectional view taken along line AA ′ included in FIG. 1A.
  • the nonvolatile semiconductor device 20 includes a lower gate electrode film 12, a ferroelectric film 13, a semiconductor film 14, a source electrode 15, and a drain electrode 16.
  • the lower gate electrode film 12, the ferroelectric film 13, and the semiconductor film 14 are laminated on the substrate 11 (for example, a silicon substrate) in this order.
  • the ferroelectric film 13 is in contact with the semiconductor film 14.
  • another film such as an insulating film having a very thin thickness can be sandwiched between the ferroelectric film 13 and the semiconductor film 14.
  • An example of the lower gate electrode film 12 is a laminate composed of a SrRuO 3 film, a platinum film, and a titanium film.
  • Examples of the material of the ferroelectric film 13 are Pb (Zr, Ti) O 3 , SrBi 2 Ta 2 O 9 , or Bi 4 Ti 3 O 12 .
  • An example of the material of the semiconductor film 14 is ZnO, GaN, or InGaZnO x .
  • An example of the source electrode 15 is a laminated film composed of a platinum film and a titanium film.
  • the example of the drain electrode 16 is also a laminated film composed of a platinum film and a titanium film.
  • the source electrode 15 and the drain electrode 16 are formed on the semiconductor film 14. Further, a first upper gate electrode 17 a and a second upper gate electrode 17 b are formed on the semiconductor film 14.
  • An example of the first upper gate electrode 17a is a laminated film composed of a gold film, a platinum film, and a titanium film.
  • the example of the second upper gate electrode 17b is also a laminated film composed of a gold film, a platinum film, and a titanium film.
  • the Z direction represents the stacking direction of the lower gate electrode film 12, the ferroelectric film 13, and the semiconductor film.
  • the X direction is parallel to the direction in which the source electrode 15 and the drain electrode 16 face each other. In other words, as shown in FIGS. 1A and 1B, the source electrode 15 and the drain electrode 16 face each other along the X direction.
  • the Y direction is parallel to the direction in which the first upper gate electrode 17a and the second upper gate electrode 17b face each other.
  • the first upper gate electrode 17a and the second upper gate electrode 17b face each other along the Y direction.
  • the X direction and the Y direction are orthogonal to each other. Both the X direction and the Y direction are orthogonal to the Z direction.
  • the low resistance region 32, the first high resistance region 31a, and the second high resistance region 31b are formed in the semiconductor film 14.
  • the low resistance region 32 has a width WRL along the Y direction.
  • the value of WRL is 0 or more.
  • the first high resistance region 31a has a width WRH1 along the Y direction.
  • the value of the width WRH1 is 0 or more.
  • the second high resistance region 31b has a width WRH2 along the Y direction.
  • the value of the width WRH2 is 0 or more.
  • the low resistance region 32, the first high resistance region 31a, and the second high resistance region 31b are located between the first upper gate electrode 17a and the second upper gate electrode 17b along the Y direction. It is sandwiched between.
  • the first high resistance region 31 a is sandwiched between the first upper gate electrode 17 a and the low resistance region 32.
  • the second high resistance region 31 b is sandwiched between the second upper gate electrode 17 b and the low resistance region 32.
  • the low resistance region 32 is sandwiched between the first high resistance region 31a and the second high resistance region 31b.
  • FIG. 2B shows an initial state after a reset operation described later.
  • the reset operation decreases the resistance value of the semiconductor film 14. Therefore, the entire region of the semiconductor film 14 can be the low resistance region 32.
  • the width WRH1 and the width WRH2 are both zero. For this reason, both the first high resistance region 31 a and the second high resistance region 31 b are not formed in the semiconductor film 14.
  • the current flowing through the semiconductor film 14 is controlled according to the direction of polarization contained in the ferroelectric film 13. Specifically, when the polarization of the ferroelectric film 13 is set upward, electrons induced in the semiconductor film 14 reduce the resistance value of the semiconductor film 14. Conversely, when the polarization of the ferroelectric film 13 is set downward, electrons are discharged from the semiconductor film 14 and the resistance value of the semiconductor film 14 increases.
  • a voltage V3 of 15 volts is applied to the lower gate electrode film 12 while a voltage of 0 volts is applied to the first upper gate electrode 17a, the second upper gate electrode 17b, the source electrode 15, and the drain electrode 16. Applied. In this way, all the polarization directions of the ferroelectric film 13 are set upward, and the resistance value of the entire semiconductor film 14 is lowered. At this time, it is beneficial if the state shown in FIG. 2B is configured in the nonvolatile semiconductor device 20.
  • the pulse voltages V1 and V2 are respectively changed during the period T1.
  • the voltage is applied to the first upper gate electrode 17a and the second upper gate electrode 17b.
  • the pulse voltages V1 and V2 are smaller than voltages necessary for inverting all the polarizations included in the ferroelectric film 13.
  • the period T1 is shorter than the period required to invert all the polarizations included in the ferroelectric film 13.
  • V1 V2> V3 (III)
  • the direction of polarization contained in the ferroelectric film 13 is set downward by applying the pulse voltages V1 and V2.
  • both of the pulse voltages V1 and V2 are smaller than the voltage required for inverting all the polarizations included in the ferroelectric film 13, and the pulse voltages V1 and V2 are the ferroelectrics. It is applied for a period T1, which is shorter than the period required to invert all the polarizations contained in the film 13. For this reason, only the polarization contained in a part of the ferroelectric film 13 is set downward. Not all polarizations included in the ferroelectric film 13 are set downward.
  • the state of the nonvolatile semiconductor device 20 changes from the state shown in FIG. 2A to the state shown in FIG.
  • the state of the nonvolatile semiconductor device 20 changes from the state shown in FIG. 2B to the state shown in FIG.
  • the width WRL shown in FIG. 3 is smaller than the width WRL shown in FIG. 2A.
  • the width WRH1 shown in FIG. 3 is larger than the width WRH1 shown in FIG. 2A.
  • the width WRH2 shown in FIG. 3 is larger than the width WRH2 shown in FIG. 2A.
  • FIG. 7 shows a timing chart of the pulse voltage V1.
  • the pulse voltage V1 has a voltage V1 and an application period T1.
  • the period between two adjacent pulse voltages V1 is defined as T2. Needless to say, the period T2 is longer than the period T1.
  • the pulse voltage V1 is a rectangular wave or a triangular wave. It is more beneficial if the pulse voltage V1 is a rectangular wave.
  • the pulse voltage V2 is, for example, the same as the pulse voltage V1.
  • the pulse voltage V2 is applied simultaneously with the pulse voltage V1.
  • n is an integer of 2 or more. Accordingly, the application of the pulse voltages V1 and V2 is repeated twice or more. In this way, the state of the nonvolatile semiconductor device 20 changes from the state shown in FIG. 3 to the state shown in FIG. 4A.
  • the width WRL shown in FIG. 4A is smaller than the width WRL shown in FIG.
  • the width WRH1 shown in FIG. 4A is larger than the width WRH1 shown in FIG.
  • the width WRH2 shown in FIG. 4A is larger than the width WRH2 shown in FIG.
  • pulse voltages V1 and V2 are repeated until the resistance value between the source electrode 15 and the drain electrode 16 becomes equal to or higher than a predetermined resistance value.
  • the state of the nonvolatile semiconductor device 20 can be changed to the state shown in FIG. 4B.
  • the value of the width WRL is zero. In other words, the low resistance region 32 disappears.
  • the resistance value between the source electrode 15 and the drain electrode 16 can be measured as follows.
  • the “resistance value” refers to the resistance value between the source electrode 15 and the drain electrode 16.
  • a voltage of 0 volt is applied to the lower gate electrode film 12 while the first upper gate electrode 17a and the second upper gate electrode 17b are maintained in a floating state. Further, a potential difference is applied between the source electrode 15 and the drain electrode 16. In this way, the current flowing through the semiconductor film 14 is measured.
  • the voltage applied between the source electrode 15 and the drain electrode 16 is 1/5 or less of the pulse voltage V1.
  • the potential difference between the source electrode 15 and the drain electrode 16 is 0.1 volts.
  • the resistance value is obtained from the measured current.
  • Example 1 A nonvolatile semiconductor device 20 according to Example 1 was manufactured by a method similar to the method disclosed in Patent Document 1. More specifically, the nonvolatile semiconductor device 20 according to Example 1 was manufactured as follows.
  • a silicon substrate 11 having a surface covered with a silicon oxide film was prepared.
  • a lower gate electrode film 12 was obtained by forming a titanium film and a platinum film on the silicon substrate 11.
  • the titanium film had a thickness of 5 nanometers.
  • the platinum film had a thickness of 30 nanometers.
  • SRO SrRuO 3
  • the silicon substrate 11 was heated to 700 ° C., and a Pb (Zr, Ti) O 3 film was formed on the lower gate electrode film 12 by a pulse laser deposition method to obtain a ferroelectric film 13.
  • the Pb (Zr, Ti) O 3 film had a thickness of 675 nanometers.
  • the silicon substrate 11 was heated to 400 ° C., and a ZnO film was formed on the Pb (Zr, Ti) O 3 film to obtain a semiconductor film 14.
  • the ZnO film had a thickness of 30 nanometers.
  • a resist pattern was formed on the semiconductor film 14 by photolithography. Thereafter, a portion of the semiconductor film 14 not covered with the resist was removed by etching using nitric acid.
  • a resist pattern is formed again on the semiconductor film 14 by photolithography, and a titanium film having a thickness of 5 nm and a platinum film having a thickness of 30 nm are formed on the pattern by an electron beam evaporation method. did.
  • the resist was removed to form a source electrode 15, a drain electrode 16, a first upper gate electrode 17a, and a second upper gate electrode 17b. In this way, the nonvolatile semiconductor device 20 according to Example 1 was obtained.
  • the length Lx, the length Ly, the length LL, and the length IL were 80 micrometers, 80 micrometers, 50 micrometers, and 60 micrometers, respectively.
  • pulse voltages V 1 and V 2 were applied to the obtained nonvolatile semiconductor device 20.
  • the pulse voltage V2 was the same as the pulse voltage V1.
  • V1 15 volts
  • T1 100 nanoseconds
  • FIG. 6 shows the relationship between the number of applied pulses and the current flowing through the semiconductor film 14.
  • the method of the present disclosure can be used for multi-value memories and variable resistance elements.
  • Substrate 12 Lower gate electrode film 13: Ferroelectric film 14: Semiconductor film 15: Source electrode 16: Drain electrode 17a: First upper gate electrode 17b: Second upper gate electrode 20: Nonvolatile semiconductor device 31a: First 1 high resistance region 31b: second high resistance region 32: low resistance region WRH1: width of first high resistance region 31a WRH2: width of second high resistance region 31b WRL: width of low resistance region 32

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Abstract

　幅ＷＲＨ１および幅ＷＲＨ２が大きくなり、幅ＷＲＬが小さくなるように、電圧Ｖｓ、Ｖｄ、およびＶ３が、それぞれ、ソース電極（１５）、ドレイン電極（１６）、および下部ゲート電極膜（１２）に印加されながら、強誘電体膜（１３）に含まれる全ての分極を反転させるのに必要な期間よりも短い期間の間、パルス電圧Ｖ１およびＶ２が、それぞれ、第１上部ゲート電極（１７ａ）および第２上部ゲート電極（１７ｂ）に印加される。パルス電圧Ｖ１およびＶ２は、強誘電体膜（１３）に含まれる全ての分極を反転させるために必要な電圧よりも小さい。電圧Ｖｓ、ＶｄおよびＶ３ならびにパルス電圧Ｖ１およびＶ２は、Ｖｓ，Ｖｄ，Ｖ３＜Ｖ１，Ｖ２の関係を充足する。

Description

不揮発性半導体装置を駆動する方法
　本開示は、不揮発性半導体装置を駆動する方法に関する。
　図８Ａおよび図８Ｂは、それぞれ、特許文献１に開示された不揮発性半導体装置の上面図および断面図を示す。
　図８Ａおよび図８Ｂに示されるように、この不揮発性半導体装置９２０は、基板９１１、制御電極膜９１２、強誘電体膜９１３、および半導体膜９１４を具備する。半導体膜９１４上には、ソース電極９１５、ドレイン電極９１６、および第１～第４の入力電極９１７ａ～９１７ｄが形成されている。
国際公開第２０１１／１１１３０５号
　本開示は、不揮発性半導体装置を駆動する新規な方法を提供する。
　本開示によれば、以下の工程を具備する、不揮発性半導体装置を駆動する方法が提供される：
　不揮発性半導体装置を用意する工程（ａ）、ここで、
　不揮発性半導体装置は、下部ゲート電極膜１２、強誘電体膜１３、半導体膜１４、ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂを具備し、
　下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４は、この順に積層されており、
　ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂは、半導体膜１４上に形成されており、
　Ｚ方向は、下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４の積層方向を表し、
　平面視において、ソース電極１５およびドレイン電極１６はＸ方向に沿って互いに対向しており、
　平面視において、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂはＹ方向に沿って互いに対向しており、
　Ｘ方向およびＹ方向は互いに直交し、
　Ｘ方向およびＹ方向は、いずれも、Ｚ方向に直交し、
　低抵抗領域３２、第１高抵抗領域３１ａ、および第２高抵抗領域３１ｂが半導体膜１４内に形成されており、
　平面視において、低抵抗領域３２はＹ方向に沿って幅ＷＲＬを有し、
　平面視において、第１高抵抗領域３１ａはＹ方向に沿って幅ＷＲＨ１を有し、
　平面視において、第２高抵抗領域３１ｂはＹ方向に沿って幅ＷＲＨ２を有し、
　幅ＷＲＬの値は０以上であり、
　幅ＷＲＨ１の値は０以上であり、
　幅ＷＲＨ２の値は０以上であり、
　平面視において、低抵抗領域３２、第１高抵抗領域３１ａ、および第２高抵抗領域３１ｂは、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂの間に挟まれており、
　平面視において、第１高抵抗領域３１ａは、第１上部ゲート電極１７ａおよび低抵抗領域３２の間に挟まれており、
　平面視において、第２高抵抗領域３１ｂは、第２上部ゲート電極１７ｂおよび低抵抗領域３２の間に挟まれており、
　平面視において、低抵抗領域３２は、第１高抵抗領域３１ａおよび第２高抵抗領域３１ｂの間に挟まれており、
　幅ＷＲＨ１および幅ＷＲＨ２の値が大きくなり、かつ幅ＷＲＬの値が小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３を、それぞれ、ソース電極１５、ドレイン電極１６、および下部ゲート電極膜１２に印加しながら、強誘電体膜１３に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、パルス電圧Ｖ１およびＶ２を、それぞれ、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂに印加する工程（ｂ）、ここで、
　パルス電圧Ｖ１は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧よりも小さい電圧であり、
　パルス電圧Ｖ２は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧よりも小さい電圧であり、
　電圧Ｖｓ、電圧Ｖｄ、電圧Ｖ３、パルス電圧Ｖ１、およびパルス電圧Ｖ２は、以下の関係（Ｉ）を充足し、
　　Ｖｓ，Ｖｄ，Ｖ３＜Ｖ１，Ｖ２　　（Ｉ）
　ソース電極１５およびドレイン電極１６の間の抵抗値が予め定められた抵抗値以上になるまで、工程（ｂ）をｎ回（ｎは２以上の整数を表す）繰り返す工程（ｃ）。
　強誘電体膜１３は、半導体膜１４に接していてもよい。
　以下の関係（ＩＩ）および（ＩＩＩ）が充足されてもよい。
　　Ｖｓ＝Ｖｄ＝Ｖ３　　（ＩＩ）
　　Ｖ１＝Ｖ２＞Ｖ３　　（ＩＩＩ）
　ｎが３以上であってもよい。
　ｎが５以上であってもよい。
　ｎが１０以上であってもよい。
　工程（ｂ）が行われる前において、幅ＷＲＨ１および幅ＷＲＨ２の値が、いずれも０であってもよい。
　工程（ｃ）が行われた後において、幅ＷＲＬの値が０であってもよい。
　本開示によれば、以下の工程を具備する、不揮発性半導体装置を駆動する方法が提供される：
　不揮発性半導体装置を用意する工程（ａ）、ここで、
　不揮発性半導体装置は、下部ゲート電極膜１２、強誘電体膜１３、半導体膜１４、ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂを具備し、
　下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４は、この順に積層されており、
　ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂは、半導体膜１４上に形成されており、
　Ｚ方向は、下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４の積層方向を表し、
　平面視において、ソース電極１５およびドレイン電極１６はＸ方向に沿って互いに対向しており、
　平面視において、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂはＹ方向に沿って互いに対向しており、
　Ｘ方向およびＹ方向は互いに直交し、
　Ｘ方向およびＹ方向は、いずれも、Ｚ方向に直交し、
　低抵抗領域３２、第１高抵抗領域３１ａ、および第２高抵抗領域３１ｂが半導体膜１４内に形成されており、
　平面視において、低抵抗領域３２はＹ方向に沿って幅ＷＲＬを有し、
　平面視において、第１高抵抗領域３１ａはＹ方向に沿って幅ＷＲＨ１を有し、
　平面視において、第２高抵抗領域３１ｂはＹ方向に沿って幅ＷＲＨ２を有し、
　幅ＷＲＬの値は０以上であり、
　幅ＷＲＨ１の値は０以上であり、
　幅ＷＲＨ２の値は０以上であり、
　平面視において、低抵抗領域３２、第１高抵抗領域３１ａ、および第２高抵抗領域３１ｂは、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂの間に挟まれており、
　平面視において、第１高抵抗領域３１ａは、第１上部ゲート電極１７ａおよび低抵抗領域３２の間に挟まれており、
　平面視において、第２高抵抗領域３１ｂは、第２上部ゲート電極１７ｂおよび低抵抗領域３２の間に挟まれており、
　平面視において、低抵抗領域３２は、第１高抵抗領域３１ａおよび第２高抵抗領域３１ｂの間に挟まれており、
　幅ＷＲＨ１および幅ＷＲＨ２の値が大きくなり、かつ幅ＷＲＬの値が小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３を、それぞれ、ソース電極１５、ドレイン電極１６、および下部ゲート電極膜１２に印加しながら、強誘電体膜１３に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、パルス電圧Ｖ１およびＶ２を、それぞれ、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂに印加する工程（ｂ）、ここで、
　パルス電圧Ｖ１は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧よりも小さい電圧であり、
　パルス電圧Ｖ２は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧よりも小さい電圧であり、
　電圧Ｖｓ、電圧Ｖｄ、電圧Ｖ３、パルス電圧Ｖ１、およびパルス電圧Ｖ２は、以下の関係（Ｉ）を充足し、
　　Ｖｓ，Ｖｄ，Ｖ３＜Ｖ１，Ｖ２　　（Ｉ）
　工程（ｂ）の後、幅ＷＲＨ１および幅ＷＲＨ２の値がさらに大きくなり、かつ幅ＷＲＬの値がさらに小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３を、それぞれ、ソース電極１５、ドレイン電極１６、および下部ゲート電極膜１２に印加しながら、期間Ｔ１の間、パルス電圧Ｖ１およびＶ２を、それぞれ、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂにもう一度印加する工程（ｃ）。
　強誘電体膜１３は、半導体膜１４に接していてもよい。
　以下の関係（ＩＩ）および（ＩＩＩ）が充足されてもよい。
　　Ｖｓ＝Ｖｄ＝Ｖ３　　（ＩＩ）
　　Ｖ１＝Ｖ２＞Ｖ３　　（ＩＩＩ）
　ｎが３以上であってもよい。
　ｎが５以上であってもよい。
　ｎが１０以上であってもよい。
　工程（ｂ）が行われる前において、幅ＷＲＨ１および幅ＷＲＨ２の値が、いずれも０であってもよい。
　工程（ｃ）が行われた後において、幅ＷＲＬの値が０であってもよい。
　本開示は、不揮発性半導体装置を駆動する新規な方法を提供する。
実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の断面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施形態による不揮発性半導体装置の平面図を示す。 実施例１による不揮発性半導体装置の平面図を示す。 実施例１において、半導体膜１４を流れる電流および印加されたパルスの回数の間の関係を示すグラフである。 実施形態による不揮発性半導体装置に印加されるパルス電圧Ｖ１を示す。 特許文献１に開示された不揮発性半導体装置９２０の上面図を示す。 特許文献１に開示された不揮発性半導体装置９２０の断面図を示す。
　以下、図面を参照しながら、本開示の実施形態を説明する。
　（実施形態１）
　図１Ａは、実施形態１による不揮発性半導体装置２０の平面図を示す。図１Ｂは、図１Ａに含まれるＡ－Ａ’線の断面図を示す。
　図１Ｂに示されるように、不揮発性半導体装置２０は、下部ゲート電極膜１２、強誘電体膜１３、半導体膜１４、ソース電極１５、およびドレイン電極１６を具備する。下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４は、この順に基板１１（例えばシリコン基板）上に積層されている。例えば、強誘電体膜１３は、半導体膜１４に接している。しかし、極めて薄い厚みを有する絶縁膜のような他の膜が、強誘電体膜１３および半導体膜１４の間に挟まれ得る。
　下部ゲート電極膜１２の例は、ＳｒＲｕＯ3膜、白金膜、およびチタン膜から構成される積層体である。
　強誘電体膜１３の材料の例は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9、またはＢｉ4Ｔｉ3Ｏ12である。
　半導体膜１４の材料の例は、ＺｎＯ、ＧａＮ、またはＩｎＧａＺｎＯxである。
　ソース電極１５の例は、白金膜およびチタン膜から構成される積層膜である。ドレイン電極１６の例もまた、白金膜およびチタン膜から構成される積層膜である。
　図１Ａに示されるように、ソース電極１５およびドレイン電極１６が、半導体膜１４上に形成されている。さらに、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂが半導体膜１４上に形成されている。
　第１上部ゲート電極１７ａの例は、金膜、白金膜、およびチタン膜から構成される積層膜である。第２上部ゲート電極１７ｂの例もまた、金膜、白金膜、およびチタン膜から構成される積層膜である。
　ここで、本明細書において用いられる３つの方向、すなわち、Ｘ方向、Ｙ方向、およびＺ方向が説明される。これらのＸ方向、Ｙ方向、およびＺ方向は、図１Ａ～図５にも示されている。
　図１Ａおよび図１Ｂに示されるように、Ｚ方向は、下部ゲート電極膜１２、強誘電体膜１３、および半導体膜１４の積層方向を表す。
　Ｘ方向は、ソース電極１５およびドレイン電極１６が互いに対向する方向に平行である。言い換えれば、図１Ａおよび図１Ｂに示されるように、ソース電極１５およびドレイン電極１６は、Ｘ方向に沿って互いに対向している。
　Ｙ方向は、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂが互いに対向する方向に平行である。言い換えれば、図１Ａに示されるように、平面視において、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂは、Ｙ方向に沿って互いに対向している。
　言うまでもないが、Ｘ方向およびＹ方向は互いに直交する。Ｘ方向およびＹ方向は、いずれも、Ｚ方向に直交する。
　図２Ａに示されるように、低抵抗領域３２、第１高抵抗領域３１ａ、および第２高抵抗領域３１ｂが、半導体膜１４内に形成されている。
　低抵抗領域３２は、Ｙ方向に沿って、幅ＷＲＬを有する。ＷＲＬの値は０以上である。
　第１高抵抗領域３１ａは、Ｙ方向に沿って、幅ＷＲＨ１を有する。幅ＷＲＨ１の値は、０以上である。同様に、第２高抵抗領域３１ｂは、Ｙ方向に沿って、幅ＷＲＨ２を有する。幅ＷＲＨ２の値は、０以上である。
　図２Ａに示されるように、低抵抗領域３２、第１高抵抗領域３１ａ、および第２高抵抗領域３１ｂは、Ｙ方向に沿って、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂの間に挟まれている。
　第１高抵抗領域３１ａは、第１上部ゲート電極１７ａおよび低抵抗領域３２の間に挟まれている。同様に、第２高抵抗領域３１ｂは、第２上部ゲート電極１７ｂおよび低抵抗領域３２の間に挟まれている。低抵抗領域３２は、第１高抵抗領域３１ａおよび第２高抵抗領域３１ｂの間に挟まれている。
　図２Ｂは、後述するリセット動作の後での初期状態を示す。リセット動作は、半導体膜１４の抵抗値を下げる。そのため、半導体膜１４の全域を低抵抗領域３２とすることができる。図２Ｂでは、幅ＷＲＨ１および幅ＷＲＨ２は共に０である。このため、第１高抵抗領域３１ａおよび第２高抵抗領域３１ｂは、両方とも、半導体膜１４内に形成されていない。
　次に、不揮発性半導体装置２０を駆動する方法を説明する。
　不揮発性半導体装置２０においては、半導体膜１４を流れる電流が、強誘電体膜１３に含まれる分極の向きに応じて制御される。詳細には、強誘電体膜１３の分極が上向きに設定された場合、半導体膜１４中に誘起された電子が半導体膜１４の抵抗値を低下させる。逆に、強誘電体膜１３の分極が下向きに設定された場合、半導体膜１４中から電子が排出され、半導体膜１４の抵抗値が上昇する。
　初めに、リセット動作が行なわれると有益である。リセット動作では、Ｖ１＝Ｖ２＝Ｖｓ＝Ｖｄの関係を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄが、それぞれ、第１上部ゲート電極１７ａ、第２上部ゲート電極１７ｂ、ソース電極１５、およびドレイン電極１６に印加されながら、Ｖ１＜Ｖ３の関係を充足する電圧Ｖ３が、下部ゲート電極膜１２に印加される。
　より詳細には、例えば、第１上部ゲート電極１７ａ、第２上部ゲート電極１７ｂ、ソース電極１５、ドレイン電極１６に０ボルトの電圧が印加されながら、下部ゲート電極膜１２に１５ボルトの電圧Ｖ３が印加される。このようにして、強誘電体膜１３のすべての分極の方向が上向きに設定され、半導体膜１４全体の抵抗値が下がる。このとき、図２Ｂに示される状態が不揮発性半導体装置２０に構成されると有益である。
　次に、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３が、それぞれ、ソース電極１５、ドレイン電極１６、および下部ゲート電極膜１２に印加されながら、パルス電圧Ｖ１およびＶ２が、期間Ｔ１の間、それぞれ、第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂに印加される。パルス電圧Ｖ１およびＶ２は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧よりも小さい。期間Ｔ１は、強誘電体膜１３に含まれる全ての分極を反転させるために必要とされる期間よりも短い。
　電圧Ｖｓ、電圧Ｖｄ、電圧Ｖ３、パルス電圧Ｖ１、およびパルス電圧Ｖ２は、以下の関係（Ｉ）を充足する。
　　Ｖｓ，Ｖｄ，Ｖ３＜Ｖ１，Ｖ２　　（Ｉ）
　電圧Ｖｓ、電圧Ｖｄ、電圧Ｖ３、パルス電圧Ｖ１、およびパルス電圧Ｖ２は、例えば、以下の関係（ＩＩ）および（ＩＩＩ）を充足する。
　　Ｖｓ＝Ｖｄ＝Ｖ３　　（ＩＩ）
　　Ｖ１＝Ｖ２＞Ｖ３　　（ＩＩＩ）
　パルス電圧Ｖ１およびＶ２の印加により、強誘電体膜１３に含まれる分極の方向が下向きに設定される。しかし、上述したように、パルス電圧Ｖ１およびＶ２の両者は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧よりも小さく、かつパルス電圧Ｖ１およびＶ２は、強誘電体膜１３に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、印加される。このため、強誘電体膜１３のうちの一部に含まれる分極のみが下向きに設定される。強誘電体膜１３に含まれる全ての分極が下向きに設定されるわけではない。
　このようにして、不揮発性半導体装置２０の状態は、図２Ａに示される状態から図３に示される状態に変化する。あるいは、不揮発性半導体装置２０の状態は、図２Ｂに示される状態から図３に示される状態に変化する。
　図２Ａおよび図３より明らかなように、図３に示される幅ＷＲＬは図２Ａに示される幅ＷＲＬよりも小さい。図３に示される幅ＷＲＨ１は、図２Ａに示される幅ＷＲＨ１よりも大きい。図３に示される幅ＷＲＨ２は、図２Ａに示される幅ＷＲＨ２よりも大きい。
　図７は、パルス電圧Ｖ１のタイミングチャートを示す。図７に示されるように、パルス電圧Ｖ１は、電圧Ｖ１および印加期間Ｔ１を有する。隣接する２つのパルス電圧Ｖ１の間の期間はＴ２として定義される。言うまでもないが、期間Ｔ２は期間Ｔ１よりも長い。
　電圧Ｖ１が、強誘電体膜１３に含まれる全ての分極を反転させるために必要な電圧より大きい場合には、パルス電圧Ｖ１およびＶ２の印加は繰り返えされ得ない。同様に、印加期間Ｔ１が強誘電体膜１３に含まれる全ての分極を反転させるために必要な時間より長い場合にも、パルス電圧Ｖ１およびＶ２の印加は繰り返えされ得ない。
　ｎ＝１である場合は、本発明から除外される。すなわち、パルス電圧Ｖ１およびＶ２の印加が繰り返されない場合は、本発明から除外される。ｎ＝１である場合、図２Ａ、図２Ｂ、図３、および図４Ａに示される状態から、図４Ｂに示される状態に直ちに変化する。なぜなら、強誘電体膜１３に含まれる全ての分極が直ちに下向きに設定されるからである。
　パルス電圧Ｖ１の具体的な電圧Ｖ１、波形、期間Ｔ１、および期間Ｔ２は、本明細書、特にその実施例を読んだ当業者にとって自明であろう。パルス電圧Ｖ１は矩形波または三角波であることが有益である。パルス電圧Ｖ１が矩形波であるとより有益である。
　パルス電圧Ｖ２は、例えば、パルス電圧Ｖ１と同一とされる。パルス電圧Ｖ２が、パルス電圧Ｖ１と同時に印加されることが有益である。
　上記の通り、パルス電圧Ｖ１およびＶ２の印加の繰り返しが求められる。言い換えれば、パルス電圧Ｖ１およびＶ２の印加は、ｎ回、繰り返される。ここで、ｎは２以上の整数である。従って、パルス電圧Ｖ１およびＶ２の印加は、２回以上繰り返される。このようにして、不揮発性半導体装置２０の状態は、図３に示される状態から、図４Ａに示される状態に変化する。
　図３および図４Ａより明らかなように、図４Ａに示される幅ＷＲＬは図３に示される幅ＷＲＬよりも小さい。図４Ａに示される幅ＷＲＨ１は、図３に示される幅ＷＲＨ１よりも大きい。図４Ａに示される幅ＷＲＨ２は、図３に示される幅ＷＲＨ２よりも大きい。
　ソース電極１５およびドレイン電極１６の間の抵抗値が予め定められた抵抗値以上になるまで、パルス電圧Ｖ１およびＶ２の印加が繰り返される。パルス電圧Ｖ１およびＶ２の印加により、不揮発性半導体装置２０の状態は、図４Ｂに示される状態に変化され得る。図４Ｂでは、幅ＷＲＬの値は０である。言い換えれば、低抵抗領域３２が消失している。
　ソース電極１５およびドレイン電極１６の間の抵抗値は、以下のように測定され得る。以下では、「抵抗値」は、ソース電極１５およびドレイン電極１６の間の抵抗値を指す。
　第１上部ゲート電極１７ａおよび第２上部ゲート電極１７ｂがフローティング状態に維持されながら、下部ゲート電極膜１２に０ボルトの電圧が印加される。さらに、ソース電極１５およびドレイン電極１６の間に電位差が与えられる。このようにして、半導体膜１４を流れる電流が測定される。
　ソース電極１５およびドレイン電極１６の間に印加される電圧は、パルス電圧Ｖ１の１／５以下とすることが有益である。一例として、ソース電極１５およびドレイン電極１６の間の電位差は、０．１ボルトである。測定された電流により、抵抗値が求められる。
　以下、図２Ａ、図３、および図４Ａに示される半導体膜１４の抵抗値を、それぞれ、第１抵抗値、第２抵抗値、および第３抵抗値と呼ぶ。上記の説明から明らかなように、以下の関係（ＩＶ）が充足される。
　　第１抵抗値＜第２抵抗値＜第３抵抗値　　（ＩＶ）
　（実施例）
　以下の実施例により、本開示をより詳細に説明する。
　（実施例１）
　特許文献１に開示された方法に類似する方法により、実施例１による不揮発性半導体装置２０を作製した。より詳細には、以下のようにして、実施例１による不揮発性半導体装置２０を作製した。
　まず、シリコン酸化膜によって被覆された表面を有するシリコン基板１１を用意した。
　チタン膜および白金膜をシリコン基板１１上に形成することにより、下部ゲート電極膜１２を得た。チタン膜は、５ナノメートルの厚みを有していた。白金膜は３０ナノメートルの厚みを有していた。
　次に、パルスレーザー堆積法により、ＳｒＲｕＯ3（以下、「ＳＲＯ」という）膜を下部ゲート電極膜１２上に形成した。ＳＲＯ膜は、１０ナノメートルの厚みを有していた。
　シリコン基板１１を７００℃に加熱し、パルスレーザー堆積法によりＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜を下部ゲート電極膜１２上に形成して、強誘電体膜１３を得た。Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜は、６７５ナノメートルの厚みを有していた。
　次に、シリコン基板１１を４００℃に加熱し、ＺｎＯ膜をＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜の上に形成して、半導体膜１４を得た。ＺｎＯ膜は、３０ナノメートルの厚みを有していた。
　フォトリソグラフィによって、半導体膜１４上にレジストのパターンを形成した。その後、半導体膜１４のうち、レジストに被覆されていない部分を、硝酸を用いたエッチングにより除去した。
　続けて、フォトリソグラフィにより、半導体膜１４上に再度レジストのパターンを形成し、電子線蒸着法により、５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜をパターン上に形成した。
　レジストを除去し、ソース電極１５、ドレイン電極１６、第１上部ゲート電極１７ａ、および第２上部ゲート電極１７ｂを形成した。このようにして、実施例１による不揮発性半導体装置２０が得られた。
　長さＬｘ、長さＬｙ、長さＬＬ、および長さＩＬ（図５参照）は、それぞれ、８０マイクロメートル、８０マイクロメートル、５０マイクロメートル、および６０マイクロメートルであった。
　まず、リセット動作を行った。Ｖ１＝Ｖ２＝Ｖｓ＝Ｖｄ＝０ボルトの関係を充足する電圧Ｖ１、Ｖ２、Ｖｓ、およびＶｄを、それぞれ、第１上部ゲート電極１７ａ、第２上部ゲート電極１７ｂ、ソース電極１５、ドレイン電極１６に印加しながら、１５ボルトの電圧Ｖ３を下部ゲート電極膜１２に印加した。Ｖ３を印加した時間は１０マイクロ秒であった。
　次に、得られた不揮発性半導体装置２０に対して、パルス電圧Ｖ１およびＶ２を印加した。パルス電圧Ｖ２は、パルス電圧Ｖ１と同一とした。
　パルス電圧Ｖ１の詳細を以下に示す。
　Ｖ１：１５ボルト
　Ｔ１：１００ナノ秒
　（図７参照）
　パルス電圧Ｖ１およびＶ２の印加後、ソース電極１５およびドレイン電極１６の間に０．１ボルトの電位差を与えて、半導体膜１４に流れる電流を測定した。測定された電流値は、およそ２．５×１０-7アンペアであった。
　２マイクロ秒（期間Ｔ２）が経過した後、再度、パルス電圧Ｖ１およびＶ２を得られた不揮発性半導体装置２０に印加した。その後、同様に、半導体膜１４を流れる電流を測定した。これを９回繰り返した。パルスの印加の回数および半導体膜１４を流れる電流の間の関係を図６に示す。
　図６から明らかなように、パルスの印加の回数の増加に伴い、電流値が徐々に減少した。
　本開示の方法は、多値メモリや可変抵抗素子に用いられ得る。
　１１：基板
　１２：下部ゲート電極膜
　１３：強誘電体膜
　１４：半導体膜
　１５：ソース電極
　１６：ドレイン電極
　１７ａ：第１上部ゲート電極
　１７ｂ：第２上部ゲート電極
　２０：不揮発性半導体装置
　３１ａ：第１高抵抗領域
　３１ｂ：第２高抵抗領域
　３２：低抵抗領域
　ＷＲＨ１：第１高抵抗領域３１ａの幅
　ＷＲＨ２：第２高抵抗領域３１ｂの幅
　ＷＲＬ：低抵抗領域３２の幅

Claims (16)

  1. 　不揮発性半導体装置を駆動する方法であって、以下の工程を具備する：
    　前記不揮発性半導体装置を用意する工程（ａ）、ここで、
    　前記不揮発性半導体装置は、下部ゲート電極膜、強誘電体膜、半導体膜、ソース電極、ドレイン電極、第１上部ゲート電極、および第２上部ゲート電極を具備し、
    　前記下部ゲート電極膜、前記強誘電体膜、および前記半導体膜は、この順に積層されており、
    　前記ソース電極、前記ドレイン電極、前記第１上部ゲート電極、および前記第２上部ゲート電極は、前記半導体膜上に形成されており、
    　Ｚ方向は、前記下部ゲート電極膜、前記強誘電体膜、および前記半導体膜の積層方向を表し、
    　平面視において、前記ソース電極および前記ドレイン電極はＸ方向に沿って互いに対向しており、
    　平面視において、前記第１上部ゲート電極および前記第２上部ゲート電極はＹ方向に沿って互いに対向しており、
    　前記Ｘ方向および前記Ｙ方向は互いに直交し、
    　前記Ｘ方向および前記Ｙ方向は、いずれも、前記Ｚ方向に直交し、
    　低抵抗領域、第１高抵抗領域、および第２高抵抗領域が前記半導体膜内に形成されており、
    　平面視において、前記低抵抗領域は前記Ｙ方向に沿って幅ＷＲＬを有し、
    　平面視において、前記第１高抵抗領域は前記Ｙ方向に沿って幅ＷＲＨ１を有し、
    　平面視において、前記第２高抵抗領域は前記Ｙ方向に沿って幅ＷＲＨ２を有し、
    　前記幅ＷＲＬの値は０以上であり、
    　前記幅ＷＲＨ１の値は０以上であり、
    　前記幅ＷＲＨ２の値は０以上であり、
    　平面視において、前記低抵抗領域、前記第１高抵抗領域、および前記第２高抵抗領域は、前記第１上部ゲート電極および前記第２上部ゲート電極の間に挟まれており、
    　平面視において、前記第１高抵抗領域は、前記第１上部ゲート電極および前記低抵抗領域の間に挟まれており、
    　平面視において、前記第２高抵抗領域は、前記第２上部ゲート電極および前記低抵抗領域の間に挟まれており、
    　平面視において、前記低抵抗領域は、前記第１高抵抗領域および前記第２高抵抗領域の間に挟まれており、
    　前記幅ＷＲＨ１および前記幅ＷＲＨ２の値が大きくなり、かつ前記幅ＷＲＬの値が小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３を、それぞれ、前記ソース電極、前記ドレイン電極、および前記下部ゲート電極膜に印加しながら、前記強誘電体膜に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、パルス電圧Ｖ１およびＶ２を、それぞれ、前記第１上部ゲート電極および前記第２上部ゲート電極に印加する工程（ｂ）、ここで、
    　前記パルス電圧Ｖ１は、前記強誘電体膜に含まれる全ての分極を反転させるために必要な電圧よりも小さい電圧であり、
    　前記パルス電圧Ｖ２は、前記強誘電体膜に含まれる全ての分極を反転させるために必要な電圧よりも小さい電圧であり、
    　前記電圧Ｖｓ、前記電圧Ｖｄ、前記電圧Ｖ３、前記パルス電圧Ｖ１、および前記パルス電圧Ｖ２は、以下の関係（Ｉ）を充足し、
    　　Ｖｓ，Ｖｄ，Ｖ３＜Ｖ１，Ｖ２　　（Ｉ）
    　前記ソース電極および前記ドレイン電極の間の抵抗値が予め定められた抵抗値以上になるまで、前記工程（ｂ）をｎ回（ｎは２以上の整数を表す）繰り返す工程（ｃ）。
  2. 　請求項１に記載の方法であって、
    　前記強誘電体膜は、前記半導体膜に接している。
  3. 　請求項１に記載の方法であって、以下の関係（ＩＩ）および（ＩＩＩ）が充足される：
    　　Ｖｓ＝Ｖｄ＝Ｖ３　　（ＩＩ）
    　　Ｖ１＝Ｖ２＞Ｖ３　　（ＩＩＩ）
  4. 　請求項１に記載の方法であって、
    　ｎが３以上である。
  5. 　請求項１に記載の方法であって、
    　ｎが５以上である。
  6. 　請求項１に記載の方法であって、
    　ｎが１０以上である。
  7. 　請求項１に記載の方法であって、
    　前記工程（ｂ）が行われる前において、前記幅ＷＲＨ１および前記幅ＷＲＨ２の値が、いずれも０である。
  8. 　請求項１に記載の方法であって、
    　前記工程（ｃ）が行われた後において、前記幅ＷＲＬの値が０である。
  9. 　不揮発性半導体装置を駆動する方法であって、以下の工程を具備する：
    　前記不揮発性半導体装置を用意する工程（ａ）、ここで、
    　　前記不揮発性半導体装置は、下部ゲート電極膜、強誘電体膜、半導体膜、ソース電極、ドレイン電極、第１上部ゲート電極、および第２上部ゲート電極を具備し、
    　前記下部ゲート電極膜、前記強誘電体膜、および前記半導体膜は、この順に積層されており、
    　前記ソース電極、前記ドレイン電極、前記第１上部ゲート電極、および前記第２上部ゲート電極は、前記半導体膜上に形成されており、
    　Ｚ方向は、前記下部ゲート電極膜、前記強誘電体膜、および前記半導体膜の積層方向を表し、
    　平面視において、前記ソース電極および前記ドレイン電極はＸ方向に沿って互いに対向しており、
    　平面視において、前記第１上部ゲート電極および前記第２上部ゲート電極はＹ方向に沿って互いに対向しており、
    　前記Ｘ方向および前記Ｙ方向は互いに直交し、
    　前記Ｘ方向および前記Ｙ方向は、いずれも、前記Ｚ方向に直交し、
    　低抵抗領域、第１高抵抗領域、および第２高抵抗領域が前記半導体膜内に形成されており、
    　平面視において、前記低抵抗領域は前記Ｙ方向に沿って幅ＷＲＬを有し、
    　平面視において、前記第１高抵抗領域は前記Ｙ方向に沿って幅ＷＲＨ１を有し、
    　平面視において、前記第２高抵抗領域は前記Ｙ方向に沿って幅ＷＲＨ２を有し、
    　前記幅ＷＲＬの値は０以上であり、
    　前記幅ＷＲＨ１の値は０以上であり、
    　前記幅ＷＲＨ２の値は０以上であり、
    　平面視において、前記低抵抗領域、前記第１高抵抗領域、および前記第２高抵抗領域は、前記第１上部ゲート電極および前記第２上部ゲート電極の間に挟まれており、
    　平面視において、前記第１高抵抗領域は、前記第１上部ゲート電極および前記低抵抗領域の間に挟まれており、
    　平面視において、前記第２高抵抗領域は、前記第２上部ゲート電極および前記低抵抗領域の間に挟まれており、
    　平面視において、前記低抵抗領域は、前記第１高抵抗領域および前記第２高抵抗領域の間に挟まれており、
    　前記幅ＷＲＨ１および前記幅ＷＲＨ２の値が大きくなり、かつ前記幅ＷＲＬの値が小さくなるように、電圧Ｖｓ、電圧Ｖｄ、および電圧Ｖ３を、それぞれ、前記ソース電極、前記ドレイン電極、および前記下部ゲート電極膜に印加しながら、前記強誘電体膜に含まれる全ての分極を反転させるために必要な期間よりも短い期間Ｔ１の間、パルス電圧Ｖ１およびＶ２を、それぞれ、前記第１上部ゲート電極および前記第２上部ゲート電極に印加する工程（ｂ）、ここで、
    　前記パルス電圧Ｖ１は、前記強誘電体膜に含まれる全ての分極を反転させるために必要な電圧よりも小さい電圧であり、
    　前記パルス電圧Ｖ２は、前記強誘電体膜に含まれる全ての分極を反転させるために必要な電圧よりも小さい電圧であり、
    　前記電圧Ｖｓ、前記電圧Ｖｄ、前記電圧Ｖ３、前記パルス電圧Ｖ１、および前記パルス電圧Ｖ２は、以下の関係（Ｉ）を充足し、
    　　Ｖｓ，Ｖｄ，Ｖ３＜Ｖ１，Ｖ２　　（Ｉ）
    　前記工程（ｂ）の後、前記幅ＷＲＨ１および前記幅ＷＲＨ２の値がさらに大きくなり、かつ前記幅ＷＲＬの値がさらに小さくなるように、前記電圧Ｖｓ、前記電圧Ｖｄ、および前記電圧Ｖ３を、それぞれ、前記ソース電極、前記ドレイン電極、および前記下部ゲート電極膜に印加しながら、前記期間Ｔ１の間、前記パルス電圧Ｖ１およびＶ２を、それぞれ、前記第１上部ゲート電極１７ａおよび前記第２上部ゲート電極１７ｂにもう一度印加する工程（ｃ）。
  10. 　請求項９に記載の方法であって、
    　前記強誘電体膜は、前記半導体膜に接している。
  11. 　請求項９に記載の方法であって、以下の関係（ＩＩ）および（ＩＩＩ）が充足される：
    　　Ｖｓ＝Ｖｄ＝Ｖ３　　（ＩＩ）
    　　Ｖ１＝Ｖ２＞Ｖ３　　（ＩＩＩ）
  12. 　請求項９に記載の方法であって、
    　ｎが３以上である。
  13. 　請求項９に記載の方法であって、
    　ｎが５以上である。
  14. 　請求項９に記載の方法であって、
    　ｎが１０以上である。
  15. 　請求項９に記載の方法であって、
    　前記工程（ｂ）が行われる前において、前記幅ＷＲＨ１および前記幅ＷＲＨ２の値が、いずれも０である。
  16. 　請求項９に記載の方法であって、
    　前記工程（ｃ）が行われた後において、前記幅ＷＲＬの値が０である。
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