KR100266032B1 - 에스 램 회로 및 장치 - Google Patents

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Abstract

본 발명은 에스 램 회로 및 장치에 관한 것으로서 워드라인에 인가되는 신호의 레벨에 따라 스위칭 되어 비트라인에 인가되는 신호의 레벨을 내부 회로의 제 1 노드로 전송하거나 상기 제 1 노드의 레벨을 상기 비트라인으로 전송하는 억세스트랜지스터와, 상기 제 1 노드의 레벨에 따라 스위칭되어 제 2 노드의 레벨을 제어하는 제 1 구동트렌지스터와, 상기 제 2 노드의 레벨에 따라 스위칭되어 제 1 노드의 레벨을 상기 비트라인으로부터 전송된 상태로 유지시키는 제 2 구동트렌지스터와, 상기 제 2 노드로 일정 전류를 흘려주는 저항을 포함한다. 따라서, 트랜지스터의 개수를 감소시킬 수 있을 뿐만 아니라 이 트랜지스터의 개수를 감소시켜 집적도를 향상시킬 수 있다.

Description

에스 램 회로 및 장치
본 발명은 스태틱 램(Static RAM : 이하, 에스 램이라 칭함) 회로 및 장치에 관한 것으로서, 특히, 트랜지스터의 개수를 감소시켜 집적도를 향상시킬 수 있는 에스 램 회로 및 장치에 관한 것이다.
일반적으로 에스 램 장치는 2개의 구동 트랜지스터, 2개의 부하 저항 소자 및 2개의 억세스(access) 트랜지스터로 구성된다.
부하 저항 소자로 MOS트랜지스터나 고저항 소자를 사용되고 있다. 그러나, 부하저항으로 MOS트랜지스터를 사용하면 6개의 트랜지스터가 필요할 뿐만 아니라 구동 트랜지스터와 동일한 반도체기판 상에 형성되므로 집적도가 저하된다. 또한, 고저항 소자를 사용하면 동작시 인가되는 전압에 의해 전류가 일정하게 흐르므로 전류의 제어가 불가능하며 대기시에도 미세 전류가 흐르게 되어 전력의 소모가 큰 문제점이 있다.
그러므로, 박막트랜지스터를 S램 소자의 부하 저항으로 사용되고 있다. S램 소자의 부하 저항으로 박막트랜지스터를 사용하면 동작시 많은 전류를 흐르게 할 수 있을 뿐만 아니라 전류의 양을 조절할 수 있다. 또한, 대기시에 미세 전류의 양을 감소시키므로 전력의 소모를 감소시킨다.
그러나, 부하 저항 소자를 고저항 소자나 또는 박막트랜지스터로 형성하여도 4개의 트랜지스터가 필요하므로 셀의 크기가 증가되어 집적도를 향상시키기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 트랜지스터의 개수를 감소시킬 수 있는 에스 램 회로를 제공함에 있다.
본 발명의 다른 목적은 트랜지스터의 개수를 감소시켜 집적도를 향상시킬 수 있는 에스 램 장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 에스 램 회로는 워드라인에 인가되는 신호의 레벨에 따라 스위칭 되어 비트라인에 인가되는 신호의 레벨을 내부 회로의 제 1 노드로 전송하거나 상기 제 1 노드의 레벨을 상기 비트라인으로 전송하는 억세스트랜지스터와, 상기 제 1 노드의 레벨에 따라 스위칭되어 제 2 노드의 레벨을 제어하는 제 1 구동트렌지스터와, 상기 제 2 노드의 레벨에 따라 스위칭되어 제 1 노드의 레벨을 상기 비트라인으로부터 전송된 상태로 유지시키는 제 2 구동트렌지스터와, 상기 제 2 노드로 일정 전류를 흘려주는 저항을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 에스 램 장치는 제 1 도전형의 반도체기판의 소정 부분 상에 게이트산화막을 개재시켜 형성되어 워드라인으로 이용되는 제 1 게이트와, 상기 반도체기판의 상기 제 1 게이트 양측에 형성된 제 2 도전형의 제 1 소오스 및 드레인영역을 포함하되 상기 제 1 드레인영역이 비트라인과 접촉되어 전기적으로 연결되는 억세스트랜지스터와; 상기 반도체기판 상의 소정 부분에 의해 게이트산화막을 개재시켜 형성되며 상기 제 1 소오스영역과 접촉되어 제 1 노드를 이루는 제 2 게이트와, 상기 제 2 게이트 양측에 형성된 제 2 도전형의 제 2 소오스 및 드레인영역을 포함하는 제 1 구동트랜지스터와; 상기 억세스트랜지스터와 제 1 구동트랜지스터 상에 절연막을 개재시켜 소정 부분에 형성되며 상기 제 2 드레인영역과 접촉되어 전기적으로 연결된 제 3 게이트와, 상기 제 3 게이트의 표면에 형성된 게이트산화막과, 상기 절연막과 게이트산화막 상에 제 1 도전형의 제 3 소오스 및 드레인영역과 제 2 도전형의 채널영역을 갖도록 형성되되 상기 제 3 드레인영역이 상기 제 1 소오스영역과 접촉되어 전기적으로 연결되는 제 2 구동트랜지스터와, 상기 제 3 게이트와 접촉되어 제 2 노드를 이루는 저항을 포함한다.
도 1는 본 발명에 따른 에스 램의 회로도
도 2는 본 발명에 따른 에스 램장치의 평면도
도 3a 및 도 3b는 제 2 도를 a-a 선과 b-b 선으로 자른 단면도
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.
도 1은 본 발명에 따른 에스 램의 회로도이다.
본 발명에 따른 에스 램 회로는 1개의 N형의 억세스트랜지스터(T1), 2개의 N형 및 P형의 제 1 및 제 2 구동트랜지스터(T2)(T3) 및 부하저항(R)으로 이루어진다.
상기에서 억세스트랜지스터(T1)는 드레인이 비트라인(B/L)에 연결되고, 게이트는 워드라인(W/L)에 연결되며, 소오스는 제 1 노드(N1)에 의해 제 1 구동트랜지스터(T2)의 게이트 및 제 2 구동트랜지스터(T3)의 드레인과 공통으로 연결된다.
제 1 구동트랜지스터(T2)는 드레인이 제 2 노드(N2)에 의해 제 2 구동트랜지스터(T3)의 게이트와 저항(R)의 일단에 공통으로 연결되고 소오스는 접지된다. 또한, 저항(R)의 타단과 제 2 구동트랜지스터(TR3)의 소오스는 전원전압단(Vdd)과 연결된다. 그러므로, 저항(R)은 제 2 노드(N2)로 일정 전류를 흘려준다.
상술한 구성의 에스 램 회로의 동작을 설명한다.
먼저, 에스 램에 데이터를 기입하는 라이트(write) 동작은 비트라인(B/L)을 라이트하고자 하는 상태가 되도록 한다. 그리고, 워드라인(W/L)에 '하이(high)' 상태의 신호를 인가하여 억세스트랜지스터(T1)를 '턴-온(turn-on)' 시켜 비트라인(B/L)의 신호를 제 1 노드(N1)로 전송한 후 워드라인(W/L)을 '로우(low)' 상태로 변환시켜 억세스트랜지스터(T1)를 '턴-오프(turn-off)' 시킨다.
상기에서 에스 램에 '하이' 상태의 신호를 라이트할 때에는 비트라인(B/L)을 '하이' 상태로 만든 후 워드라인(W/L)에 '하이' 신호를 인가하여 억세스트랜지스터(T1)를 '턴-온' 시킨다. 이 때, 비트라인(B/L)의 '하이' 상태의 신호가 억세스트랜지스터(T1)를 통해 제 1 노드(N1)로 전송된다. 그리고, 워드라인(W/L)을 '로우' 상태로 변환시켜 억세스트랜지스터(T1)를 '턴-오프' 시킨다. 상기에서 제 1 노드(N1)가 '하이' 상태이므로 N형의 제 1 구동트랜지스터(T2)를 '턴-온' 시켜 제 2 노드(N2)를 '로우' 상태가 되도록 한다. 그러므로, P형의 제 2 구동트랜지스터(T3)는 '턴-온' 되므로 전원 전압단(Vdd)의 전압에 의해 제 1 노드(N1)는 '하이' 상태를 유지하여 '하이' 신호가 라이트된다.
상기 에스 램에 '로우' 상태의 신호를 라이트할 때에는 비트라인(B/L)을 '로우' 상태로 만든 후 워드라인(W/L)을 '하이' 상태의 신호를 인가하여 억세스트랜지스터(T1)를 '턴-온' 시킨다. 비트라인(B/L)의 '로우' 상태의 신호가 억세스트랜지스터(T1)를 통해 제 1 노드(N1)로 전송된 후 워드라인(W/L)을 '로우' 상태로 변환시켜 억세스트랜지스터(T1)를 '턴-오프' 시킨다. 상기에서 제 1 노드(N1)가 '로우' 상태이므로 N형의 제 1 구동트랜지스터(T2)는 '턴-오프' 되어 제 2 노드(N2)를 '하이' 상태가 되도록 한다. 이에, P형의 제 2 구동트랜지스터(T3)는 '턴-오프' 되므로 제 1 노드(N1)는 '로우' 상태를 유지하여 '로우' 신호가 라이트된다.
그리고, 에스 램에 저장된 데이터를 리드(read)하는 동작은, 먼저, 비트라인(B/L)을 프리차지(precharge) 시킨다. 그리고, 워드라인(W/L)에 '하이' 신호를 인가하여 억세스트랜지스터(T1)를 '턴-온(turn-on)' 시키므로 제 1 노드(N1)에 저장된 '하이' 또는 '로우' 상태의 신호가 비트라인(B/L)에 전송되어 감지하므로써 리드 동작이 완료된다.
상술한 바와 같이 본 발명은 트랜지스터의 개수를 줄여 1개의 N형의 억세스트랜지스터(T1), 2개의 N형 및 P형의 제 1 및 제 2 구동트랜지스터(T2)(T3) 및 부하저항(R)으로 이루어져도 에스 램으로 동작이 가능하다.
도 2는 본 발명에 따른 에스 램 장치의 평면도이고, 도 3a 및 도 3b는 제 2 도를 a-a 선과 b-b 선으로 자른 단면도이다.
본 발명에 따른 에스 램 장치는 P형의 반도체기판(11) 상에 1개의 N형의 억세스트랜지스터(T1), 2개의 N형 및 P형의 제 1 및 제 2 구동트랜지스터(T2)(T3)와 부하저항(R)을 포함한다.
N형의 억세스트랜지스터(T1)는 제 1 게이트(17)와 제 1 소오스 및 드레인영역(20s1)(20d1)으로 이루어진다. 상기에서 제 1 게이트(17)는 반도체기판(11) 상의 필드산화막(13)에 의해 한정된 소정의 활성영역 상에 게이트산화막(15)을 개재시켜 다결정실리콘으로 형성되어 워드라인으로 이용된다. 그리고, 제 1 소오스 및 드레인영역(20s1)(20d1)은 반도체기판(11)의 제 1 게이트(17)의 양측에 N형의 불순물이 고농도로 도핑되어 형성된다.
N형의 제 1 구동트랜지스터(T2)는 제 2 게이트(18)와 제 2 소오스 및 드레인영역(20s2)(20d2)으로 이루어진다. 상기에서 제 2 게이트(18)는 반도체기판(11) 상에 의해 게이트산화막(15)을 개재시켜 다결정실리콘으로 형성되며, 제 2 소오스 및 드레인영역(20s2)(20d2)은 반도체기판(11)의 제 2 게이트(18)의 양측에 N형의 불순물이 고농도로 도핑되어 형성된다. 제 2 소오스 및 드레인영역(20s2)(20d2)은 제 1 소오스 및 드레인영역(20s1)(20d1)과 동일한 N형의 불순물로 형성되므로 동일한 이온 주입 공정에 의해 형성된다. 또한, 제 2 게이트(18)는 제 1 게이트(17)와 수직되게 형성되며 억세스트랜지스터(TR1)의 제 1 소오스영역(20s1)과 접촉되어 제 1 노드(N1)을 이룬다. 그리고, 제 2 소오스영역(20s2) 상에 접지전극(21)이 형성된다. 상기에서 접지전극(21)은 제 2 게이트(18)와 접촉되지 않도록 제 1 및 제 2 게이트(17)(18)을 덮도록 증착된 제 1 층간절연막(19)에 형성된 접촉홀(41)을 통해 제 2 소오스 및 드레인영역(20s2)과 접촉되게 형성된다.
P형의 제 2 구동트랜지스터(T3)는 제 1 층간절연막(19) 상에 접지전극(21)을 덮도록 형성된 제 2 층간절연막(23) 상에 형성된 박막트랜지스터로 이루어진다. 박막트랜지스터로 이루어진 제 2 구동트랜지스터(T3)는 제 3 게이트(25)와 제 3 소오스 및 드레인영역(33s)(33d)과 채널영역(31c)으로 이루어진다. 상기에서 제 3 게이트(25)는 다결정실리콘으로 제 2 게이트(18)와 수직되게 형성되며 접촉홀(43)을 통해 제 1 구동트랜지스터(TR2)의 제 2 드레인영역(20d2)과 접촉된다. 제 3 게이트(25)의 표면에 박막트랜지스터의 게이트산화막(27)이 형성되며, 이 게이트산화막(27) 및 제 2 층간절연막(23) 상의 소정 부분에 제 3 소오스 및 드레인영역(33s)(33d)과 채널영역(31c)이 형성을 갖는 활성층이 형성된다.
상기에서 제 3 소오스 및 드레인영역(33s)(33d)은 게이트산화막(27) 및 제 2 층간절연막(23) 상의 소정 부분에 형성된 N형의 불순물이 도핑된 다결정실리콘에 제 3 게이트(25)와 대응하는 부분을 제외한 양측 부분에 P형 불순물이 도핑되어 형성되어 형성된다. 제 3 드레인영역(33d)은 접촉홀(29)을 통해 제 1 소오스영역(20s1)과 접촉되어 전기적으로 연결되며 제 3 소오스영역(33s)는 전원전압단(도시되지 않음)과 연결된다. 상기에서 다결정실리콘의 제 3 소오스 및 드레인영역(33s)(33d)이 형성되지 않고 제 3 게이트(25)와 대응하는 부분은 N형의 불순물이 유지된 상태로 채널영역(31c)이 된다.
저항(31r)은 다결정실리콘으로 제 2 구동트랜지스터의 채널영역(31c)과 동시에 형성되며 일단이 게이트산화막(27)의 소정 부분이 제거되어 노출된 제 3 게이트(25)과 접촉되어 제 2 노드(N2)를 이룬다. 또한, 저항(31r)의 타단은 전원전압단(도시되지 않음)과 연결된다.
그리고, 제 2 층간절연막(23) 상에 제 3 층간절연막(35)이 제 3 소오스 및 드레인영역(33s3)(33d3), 채널영역(31c) 및 저항(31r)을 덮도록 형성되며, 이 제 3 층간절연막(35) 상의 소정 부분에 비트라인(39)이 접촉구(37)를 통해 제 1 드레인영역(20d1)과 접촉되도록 형성된다.
상술한 구조의 에스 램장치의 동작을 설명한다.
먼저, 에스 램에 데이터를 기입하는 라이트(write) 동작은 비트라인(39)을 선택하여 라이트하고자 하는 상태, 즉, '하이' 또는 '로우' 상태가 되도록 한다. 그리고, 워드라인으로 이용되는 억세스트랜지스터(T1)의 제 1 게이트(17)에 '하이' 상태의 신호를 인가한다. 이 때, 억세스트랜지스터(T1)는 '턴-온' 되어 비트라인(39)의 신호가 제 1 드레인영역(20d1)과 채널을 통해 제 1 소오스영역(20s1)으로 전송된다. 그리고, 억세스트랜지스터(T1)의 제 1 게이트(17)에 '로우' 상태의 신호를 인가하여 이 억세스트랜지스터(T1)를 '턴-오프' 시키므로 제 1 소오스영역(20s1)의 상태를 유지시켜 라이트 동작을 완료한다.
즉, 상기에서 에스 램에 '하이' 신호를 라이트하기 위해 비트라인(39)에 '하이' 상태의 신호를 인가하면 제 1 소오스영역(20s1)은 '하이' 상태가 된다. 제 1 소오스영역(20s1)의 '하이' 상태는 접촉되어 제 1 노드(N1)을 이루는 제 2 게이트(18)에 전송되어 제 1 구동트랜지스터(T2)를 '턴-온' 시킨다. 이에 의해, 저항(31r)을 통해 전원전압에 의해 전류가 흘러 일정 레벨을 갖는 제 2 구동트랜지스터(TR3)의 게이트(25)를 제 1 구동트랜지스터(TR2)의 제 2 소오스 및 제 2 드레인영역(20s2)(20d2)을 통해 접지전극(41)과 전기적으로 연결시켜 '로우' 상태가 되도록 한다. 그러므로, 제 2 구동트랜지스터(TR3)를 '턴-온' 시켜 제 1 소오스영역(20s1)가 '하이' 상태로 유지되도록한다. 따라서, 제 1 노드(N1)에 '하이' 상태의 신호가 라이트된다.
또한, 에스 램에 '로우' 상태의 신호를 라이트할 때에는 비트라인(39)에 '로우' 상태로 만든 후 '턴-온' 상태의 억세스트랜지스터(T1)에 의해 제 1 소오스영역(20s1)은 '로우' 상태가 된다. 상기에서 제 1 소오스영역(20s1)의 '로우' 상태는 접촉되어 제 1 노드(N1)을 이루는 제 2 게이트(18)에 전송되어 제 1 구동트랜지스터(T2)를 '턴-오프' 시키므로 제 2 구동트랜지스터(TR3)도 '턴-오프' 되므로 제 1 소오스영역(20s1)가 '로우' 상태로 유지된다. 따라서, 제 1 노드(N1)에 '로우' 상태의 신호가 라이트된다.
또한, 에스 램에 저장된 데이터를 리드하는 동작은, 먼저, 비트라인(39)을 프리차지시킨다. 그리고, 제 1 게이트(17)에 '하이' 신호를 인가하여 억세스트랜지스터(T1)를 '턴-온(turn-on)' 시키므로 제 1 노드(N1)에 저장된 '하이' 또는 '로우' 상태의 신호가 비트라인(B/L)에 전송되어 감지하므로써 리드 동작이 완료된다.
상술한 바와 같이 본 발명에 따른 에스 램은 트랜지스터의 개수를 줄여 1개의 N형의 억세스트랜지스터, 2개의 N형 및 P형의 제 1 및 제 2 구동트랜지스터 및 부하저항으로 이루어지되, 억세스트랜지스터와 제 1 구동트랜지스터가 동일한 반도체기판에 형성되고 제 2 구동트랜지스터가 억세스트랜지스터와 제 1 구동트랜지스터 상에 박막트랜지스터로 형성된다.
따라서, 본 발명은 트랜지스터의 개수를 감소시킬 수 있을 뿐만 아니라 이 트랜지스터의 개수를 감소시켜 집적도를 향상시킬 수 있는 잇점이 있다.

Claims (4)

  1. 워드라인에 인가되는 신호의 레벨에 따라 스위칭 되어 비트라인에 인가되는 신호의 레벨을 내부 회로의 제 1 노드로 전송하거나 상기 제 1 노드의 레벨을 상기 비트라인으로 전송하는 억세스트랜지스터와,
    상기 제 1 노드의 레벨에 따라 스위칭되어 제 2 노드의 레벨을 제어하는 제 1 구동트렌지스터와,
    상기 제 2 노드의 레벨에 따라 스위칭되어 제 1 노드의 레벨을 상기 비트라인으로부터 전송된 상태로 유지시키는 제 2 구동트렌지스터와,
    상기 제 2 노드로 일정 전류를 흘려주는 저항을 포함하는 에스 램 회로.
  2. 청구항 1에 있어서 상기 억세스트랜지스터는 드레인이 상기 비트라인과, 게이트는 상기 워드라인과, 소오스는 상기 제 1 노드에 각각 연결된 N형 모스트랜지스터로 이루어지고, 상기 제 1 구동트랜지스터는 게이트가 제 1 노드에, 드레인이 상기 제 2 노드에, 소오스가 접지된 N형 모스트랜지스터로 이루어지며, 상기 제 2 구동트랜지스터는 게이트가 제 2 노드에, 소오스가 전원전압단에, 드레인은 제 1 노드에 각각 연결된 P형 박막트랜지스터로 형성되고, 상기 저항은 상기 전원전압단과 상기 제 1 노드 사이에 연결된 에스 램 회로.
  3. 제 1 도전형의 반도체기판의 소정 부분 상에 게이트산화막을 개재시켜 형성되어 워드라인으로 이용되는 제 1 게이트와, 상기 반도체기판의 상기 제 1 게이트 양측에 형성된 제 2 도전형의 제 1 소오스 및 드레인영역을 포함하되 상기 제 1 드레인영역이 비트라인과 접촉되어 전기적으로 연결되는 억세스트랜지스터와;
    상기 반도체기판 상의 소정 부분에 의해 게이트산화막을 개재시켜 형성되며 상기 제 1 소오스영역과 접촉되어 제 1 노드를 이루는 제 2 게이트와, 상기 제 2 게이트 양측에 형성된 제 2 도전형의 제 2 소오스 및 드레인영역을 포함하는 제 1 구동트랜지스터와;
    상기 억세스트랜지스터와 제 1 구동트랜지스터 상에 절연막을 개재시켜 소정 부분에 형성되며 상기 제 2 드레인영역과 접촉되어 전기적으로 연결된 제 3 게이트와, 상기 제 3 게이트의 표면에 형성된 게이트산화막과, 상기 절연막과 게이트산화막 상에 제 1 도전형의 제 3 소오스 및 드레인영역과 제 2 도전형의 채널영역을 갖도록 형성되되 상기 제 3 드레인영역이 상기 제 1 소오스영역과 접촉되어 전기적으로 연결되는 제 2 구동트랜지스터와,
    상기 제 3 게이트와 접촉되어 제 2 노드를 이루는 저항을 포함하는 에스 램 장치.
  4. 청구항 3에 있어서 상기 억세스트랜지스터와 상기 제 1 구동트랜지스터가 N형 모스트랜지스터이고, 제 2 구동트랜지스터가 P형 박막트랜지스터로 이루어진 에스 램 장치.
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