KR20050066606A - 비휘발성 ｓｒａｍ - Google Patents

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Abstract

본 발명은 소환특성이 개선된 비휘발성 SRAM을 제공하는 것이다.
본 발명에 따른 비휘발성 SRAM은 어레이 형태로 배열되고 SRAM 및 비휘발성회로를 포함하는 복수의 단위 메모리셀을 포함하는 비휘발성 SRAM이다. 여기서 SRAM은 크로스 결합형으로 연결된 제1트랜지스터 및 제2트랜지스터를 포함하고, 제1트랜지스터의 제어전극과 제2트랜지스터의 드레인전극이 접속된 진수데이터노드 및 제2트랜지스터의 제어전극과 제1트랜지스터의 드레인전극이 접속된 보수데이터노드를 포함한다. 비휘발성회로는 기억트랜지스터, 이 기억트랜지스터에 연결되는 SONOS트랜지스터 및 SONOS 트랜지스터에 연결되는 소환트랜지스터를 포함한다. 여기서 소환 트랜지스터의 게이트산화막의 두께는 기억트랜지스터의 게이트산화막의 두께보다 얇다.
본 발명에 따른 NVSRAM은 기억트랜지스터의 DWI특성을 좋게 유지하면서, 소환트랜지스터의 소환특성을 개선시켜 소환동작을 안정적으로 수행 할 수 있으며 소환동작의 여유를 충분히 확보 할 수 있다.

Description

비휘발성 ＳＲＡＭ{Non-volatile static Random Access Memory}
본 발명은 비휘발성 SRAM에 관한 것으로, 특히 소환특성이 개선된 비휘발성 SRAM에 관한 것이다.
지난 수년동안, 전력이 차단되었을 때 데이터가 상실되지 않는 비휘발성 정적 랜덤액세스메모리(Non-Volatile Static Random Access Memory, 이하 NVSRAM이라고 명명함)가 유용하게 사용되고 있다. NVSRAM 셀에는, 비휘발성 데이터를 유지하기 위한 비휘발성 기억소자(non-volatile memory element)인 비휘발성 회로 및 휘발성 데이터의 독출 및 기록 동작을 위한 휘발성 기억소자(volatile memory element)인 SRAM을 포함한다.
도 1은 비휘발성 SRAM의 단위 메모리셀의 등가회로도를 개략적으로 보여주는 도면이다.
셀(10)은, 크로스 결합형으로 연결된 한 쌍의 트랜지스터(16 및 18)로 형성된 SRAM(12) 및 한 쌍의 비휘발성 회로(14)를 포함한다.
SRAM(12)의 트랜지스터(16 및 18)의 드레인은 SRAM(12)으로부터 나오는 서로 반대(진수와 보수)되는 데이터레벨의 출력신호가 존재하는 데이터진수노드(20), 및 데이터보수노드(22)에 연결되어 있다.
설명을 용이하게 하기 위해 노드(20 및 22)에서의 데이터레벨을 각각 진수데이터(data true; DT)레벨 및 보수데이터(data complement; DC)레벨라고 한다. 부하저항(24 및 26)은 각각 데이터노드(20 및 22)와 신호선(28)에 인가되는 SRAM(12)용 내부전원(Vstore) 사이에 연결되어 있다.
데이터노드(20 및 22)에 대한 억세스는 각각 엑세스 트랜지스터(access transistor, 30 및 32)를 통해 행해진다. 억세스 트랜지스터(30 및 32)의 채널은 각각 데이터 노드(20 및 22)와 신호선(BT 및 BC)사이에 연결된다. 신호선(BT)은 DT신호를 위한 비트라인이고, 신호선(BC)은 DC신호를 위한 비트라인이다.
비트라인(BT 및 BC)은 어레이에 있는 단일의 수직칼럼에서 겹쳐진 모든 셀에 까지 연장되어 있다. 셀의 각 수직칼럼은 공통된 한쌍의 비트라인을 갖는다. 억세스 트랜지스터(30 및 32)의 전도율에 관한 제어는 신호선(WL)에 인가된 신호에 의해 행해진다. 이 신호선(WL)은 어레이에 있는 단 하나의 로우 내에 겹쳐져 있는 모든 셀의 모든 다른 억세스 트랜지스터의 모든 게이트와 억세스 트랜지스터(30 및 32)의 게이트단자에 공통으로 연결되는 워드라인이다.
비휘발성 회로(14)는 각각의 데이터노드(20 및 22)에 연결되어서 전원이 차단될 때 데이터노드(20 및 22)에 있는 데이터가 휘발되지 않게 한다. 비휘발성회로(14)는 신호선(39)에 의해 전원(VCC)을 데이터노드(20) 또는 데이터노드(22)에 인가한다.
비휘발성회로(14)는 두개의 스위칭 수단인 소환 NMOS 트랜지스터(40a 및 42a)와 저장 NMOS 트랜지스터(40c 및 42c) 사이에 연결된 프로그램이 가능한 SONOS 트랜지스터(40b 또는 42b)로 구성되고, 세 개의 트랜지스터(40a, 40b 및 40c 또는 42a, 42b 및 42c)가 직렬로 연결된 트라이게이트(Tri-gate)를 형성한다. 여기서 게이트전극이 폴리실리콘으로 형성된 SONOS 트랜지스터 대신에 게이트가 금속으로 형성된 MONOS 트랜지스터가 사용될 수 있다.
신호선(44)에 의해 신호(Vrecall)가 소환트랜지스터(40a 및 42a)의 게이트에 인가되고, 신호선(46)에 의해 신호(Vsonos)가 SONOS 트랜지스터(40b 및 42b)의 게이트에 인가되며, 신호선(28)에 의해 신호(Vstore)가 기억트랜지스터(40c 및 42c)의 게이트에 인가되어, 각각의 신호선들에 의해 각각의 트랜지스터들이 제어된다.
이와 같이, 비휘발성 회로(14)에 있는 트랜지스터의 게이트를 별도의 신호선에 연결시켜서 제어하는 것은, 기억동작(store operation) 중에 SONOS 트랜지스터(40b 및 42b)를 소거 또는 프로그램시키고, 소환동작(recall operation) 중에 트랜지스터(40b 및 42b)로부터 SRAM(12)으로 데이터를 다시 소환하는데 신뢰성을 향상시키기 위한 것이다. 여기서, 외부전원이 오프(OFF)될 경우 SRAM(12)에 저장되어 있는 데이터를 비휘발성회로(14)로 신속히 이동하여 저장하는 동작을 기억동작(store operation)이라고 하고, 외부전원이 다시 온(on)되면, 비휘발성회로(14)에 저장된 데이터를 SRAM(12)로 신속히 소환하는 동작을 소환동작(recall operation)이라고 한다.
기억동작에 대하여 보다 상세하게 설명하면, DT 또는 DC가 하이레벨인지 또는 로우레벨인지에 따라 선택적으로 진행되는 동적 기록 금지(Dynamic Write Inhibition, DWI) 방법이 사용된다.
예컨대 DC가 로우레벨인 경우, Vstore에 의해 트랜지스터(42c)가 온 상태가 되어, SONOS 트랜지스터(42b)의 소스(42bc) 전위도 로우레벨이 된다. 이 때, Vsonos에 의해 SONOS 트랜지스터(42b)의 게이트에 프로그램전압이 인가되면 게이트와 소스 및 전위우물(source and well)의 전위차에 의해 터널링(Electron tunneling)이 일어나 SONOS 트랜지스터(42b)의 문턱전압이 높고 이에 의해 쉽게 SONOS 트랜지스터는 프로그램된다.
DC가 로우레벨이면, DT는 하이레벨이 된다. 그러면, Vstore에 의해 트랜지스터(40c)가 온 상태가 되어, SONOS 트랜지스터(40b)의 소스(40bc) 전위도 하이레벨이 된다. 이 때, Vsonos에 의해 SONOS 트랜지스터(40b)의 게이트에 프로그램전압이 인가되면 게이트와 소스 및 전위우물(source and well)의 전위차가 발생하지 않기 때문에 SONOS 트랜지스터(40b)는 프로그램되지 않는다.
이와 같은 DWI특성을 개선시키려는 시도의 일환으로 기억트랜지스터(40c 및 42c)와 소환 트랜지스터(40a 및 40c)의 문턱전압을 높이게 되었다. 문턱전압을 높이기 위한 간단한 방법 중 하나가 추가 제조공정단계 없이 기억트랜지스터(40c 및 42c)와 소환 트랜지스터(40a 및 40c)의 게이트산화막의 두께를 증가시키는 방법이었다.
그러나 기억트랜지스터(40c 및 42c)와 소환 트랜지스터(40a 및 40c)의 게이트산화막의 두께를 동시에 증가시킴으로써, 소거동작의 여유(margin) 및 안정성에 나빠진다는 문제가 대두되었다.
본 발명이 이루고자 하는 기술적 과제는, 소환특성이 개선된 비휘발성 SRAM을 제공하는 것이다.
본 발명의 첫째 특성에 따른 비휘발성 SRAM은, 어레이 형태로 배열된 복수의 단위 메모리셀을 포함하는 비휘발성 SRAM으로서,
상기 메모리셀은,
크로스 결합형으로 연결된 제1트랜지스터 및 제2트랜지스터를 포함하고, 제1트랜지스터의 제어전극과 제2트랜지스터의 드레인전극이 접속된 진수데이터노드 및 제2트랜지스터의 제어전극과 제1트랜지스터의 드레인전극이 접속된 보수데이터노드를 포함하는 SRAM부; 및
상기 진수데이터노드 및 보수데이터노드에 각각 연결되어 상기 SRAM의 전원공급여부에 응답하여 스위칭되는 제1 및 제2기억트랜지스터; 상기 제1 및 제2기억트랜지스터에 각각 연결되고 상기 SRAM의 전원공급여부에 응답하여 상기 진수 및 보수데이터노드의 데이터를 각각 저장하는 제1 및 제2데이터저장소자; 및, 상기 제1 및 제2데이터저장소자에 연결되어 상기 SRAM의 전원공급여부에 응답하여 상기 제1 및 제2데이터저장소자에 저장된 데이터를 소환화도록 스위칭되는 제1 및 제2소환트랜지스터를 포함하는 불휘발성회로부
를 포함하고,
상기 제1 및 제2소환트랜지스터의 게이트절연막의 두께는 상기 제1 및 제2기억트랜지스터의 게이트절연막의 두께보다 얇다.
상기 제1 및 제2소환트랜지스터의 게이트절연막의 두께는 상기 SRAM부의 제1 및 제2트랜지스터의 게이트절연막의 두께와 동일할 수 있다.
상기 게이트절연막은 게이트산화막일 수 있다.
상기 제1 및 제2데이터저장소자는 SONOS 트랜지스터거나 또는 MONOS 트랜지스터일 수 있다.
상기 제1 및 제2기억트랜지스터 및 제1 및 제2소환트랜지스터는 N형 MOS트랜지스터일 수 있다.
본 발명의 둘째 특징에 따른 비휘발성 저장회로는, 메모리셀에 저장된 데이터를 비휘발성 데이터로서 기억시키는 비휘발성 저장회로로서,
상기 메모리셀의 데이터노드에 각각 연결되고 제1제어어신호에 응답하여 상기 데이터노드의 데이터를 기억하도록 동작하는 기억트랜지스터;
상기 기억트랜지스터에 각각 연결되고 제2제어신호에 응답하여 상기 데이터노드의 데이터를 저장하는 데이터저장소자; 및
상기 데이터저장소자에 연결되며 제3제어신호에 응답하여 상기 데이터저장소자에 저장된 데이터가 상기 메모리셀로 소환되도록 동작하는 소환트랜지스터를 포함하고,
상기 기억트랜지스터의 게이트절연막의 두께는 상기 소환트랜지스터의 게이트절연막의 두께보다 두껍다.
상기 데이터저장소자는 제1산화막, 질화막 및 제2산화막이 순차적으로 형성된 게이트절연막을 포함할 수 있다.
상기 소환트랜지스터의 게이트절연막은 산화막이며, 두께가 상기 제1산화막과 동일할 수 있다.
상기 메모리셀의 데이터를 저장하는 경우, 상기 제1제어신호 및 상기 제2제어신호는 온신호를 상기 기억트랜지스터와, 데이터저장소자에 각각 인가할 수 있다.
상기 데이터저장소자에 저장된 데이터를 상기 메모리셀로 소환하는 경우, 상기 제1제어신호, 상기 제2제어신호 및 상기 제3제어신호는 온신호를 상기 기억트랜지스터, 데이터저장소자 및 소환트랜지스터에 각각 인가할 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 도 1을 참조하여 NVSRAM의 소환동작에 대하여 보다 상세하게 설명한다.
소환동작은. 양쪽의 비휘발성회로(14)로부터 나오는 전류가 SRAM(12)의 데이터노드(20, 22)에 동시에 인가되는 동작이다. 여기서, SONOS 트랜지스터(40b)는 프로그램되지 않았으며, SONOS 트랜지스터(42b)는 프로그램된 경우를 예로써 설명한다.
신호들(Vrecall, Vsonos, Vstore)에 의해 세 개의 트랜지스터들(40a, 40b, 40c)이 모두 온되면, SONOS 트랜지스터(40b)가 프로그램되지 않은 상태이므로, 전류는 세 개의 트랜지스터를 통하여 흘러 전원(VCC)이 데이터노드(20)에 인가되어 DT는 하이레벨이 된다.
한편, 신호들(Vrecall, Vsonos, Vstore)에 의해 온 신호가 세 개의 트랜지스터들(42a, 42b, 42c)의 게이트에 인가되더라도, SONOS 트랜지스터(42b)는 프로그램된 상태이므로, SONOS 트랜지스터(40b)는 오프된 상태와 같이 전류가 흐르지 않는다. 따라서 데이터노드(22)에는 전압이 인가되지 않아 DC는 로우레벨이 된다.
이렇게 하여 외부 전원이 오프된 후에 다시 온 되면, 오프되기 전의 데이터가 비휘발성회로(14)로부터 SRAM(12)으로 소환된다.
이와 같은 소환동작에서는, 비휘발성소자(14)에 저장되었던 데이터를 SRAM(12)으로 신속히 불러오기 위해서는 세 개의 트랜지스터들을 통해 데이터노드(20, 22)로 흐르는 전류의 공급을 신속히 하여 데이터노드(20, 22)를 재빨리 충전시키는 것이 중요하다. 이를 위해서, 트랜지스터들을 통과하는 전류를 높이는 것이 효과적이다.
한편, 저장동작 시의 DWI특성을 향상시키기 위하여 기억트랜지스터(40c, 42c) 및 소환 트랜지스터(40a, 42a)의 게이트산화막을 두껍게 형성한다. 그러나, 실제적으로 저장동작에 관여하는 트랜지스터는 기억트랜지스터(40c, 42c) 및 SONOS 트랜지스터(40b, 42b)이고, 소환트랜지스터는 저장동작 시 오프되므로 저장동작에 관여하지 않는다. 따라서 소환 트랜지스터(40a, 42a)의 문턱전압을 낮추고 도전율(Conductivity)을 높여 소환특성을 개선시키기 위하여 소환 트랜지스터(40a, 42a)의 게이트산화막을 얇게 형성하더라도 DWI특성을 유지시킬 수 있다.
도 2는 본 발명에 따른 세 개의 트랜지스터들(40a, 40b, 40c)의 적층구조를 보여주는 단면도이다.
도 2에서와 같이, 기억트랜지스터(40c,42c) 및 소환 트랜지스터(40a, 42a)는 게이트산화막(100, 200) 상에 각각 게이트전극이 형성된다. SONOS 트랜지스터(40b, 42b)는 기판상에 저면산화막(310), 질화막(320) 및 상면산화막(330)이 순차적으로 형성되고, 상면산화막(330)에 게이트전극이 형성된다.
여기소, 소환 트랜지스터(40a, 42a)의 게이트산화막(100)의 두께는 기억트랜지스터(40c,42c)의 게이트산화막(200)보다 얇다. 이 때문에, 소환 트랜지스터(40a, 42a)의 문턱전압은 낮아지고 도전율(Conductivity)이 향상되어, 소환 트랜지스터(40a, 42a)의 소환특성이 개선될 수 있다.
또한, 소환 트랜지스터(40a, 42a)의 게이트산화막(100)은 통상 NMOS 트랜지스터의 게이트산화막의 두께와 동일한 것으로, SRAM의 NMOS 트랜지스터(16, 18, 30, 32)와 동시에 형성될 수 있다. 따라서, 기억트랜지스터(40c, 42c)와 소환 트랜지스터(40a, 42a)의 게이트산화막 두께를 다르게 하더라도, NVSRAM의 제조공정에 있어서 추가공정을 필요로 하지 않는다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
본 발명에 따른 NVSRAM은 소환 트랜지스터의 게이트산화막의 두께는 얇게 형성하고, 기억트랜지스터의 게이트산화막의 두께는 두껍게 형성하여, 기억트랜지스터의 DWI특성을 좋게 유지하면서, 소환 트랜지스터의 소환특성을 개선시켜 소환동작을 안정적으로 수행 할 수 있으며 소환동작의 여유를 충분히 확보 할 수 있다.
또한, 소환 트랜지스터와 기억트랜지스터의 게이트산화막의 두께를 다르게 형성하더라도, 소환 트랜지스터를 SRAM의 통상 NMOS트랜지스터와 동일하게 형성함으로써 추가 제조공정을 필요하지 않는다.
도 1은 비휘발성 SRAM의 단위 메모리셀의 등가회로도를 개략적으로 보여주는 도면이다.
도 2는 본 발명에 따른 세 개의 트랜지스터들(40a, 40b, 40c)의 적층구조를 보여주는 단면도이다.

Claims (11)

  1. 어레이 형태로 배열된 복수의 단위 메모리셀을 포함하는 비휘발성 SRAM에 있어서,
    상기 메모리셀은,
    크로스 결합형으로 연결된 제1트랜지스터 및 제2트랜지스터를 포함하고, 제1트랜지스터의 제어전극과 제2트랜지스터의 드레인전극이 접속된 진수데이터노드 및 제2트랜지스터의 제어전극과 제1트랜지스터의 드레인전극이 접속된 보수데이터노드를 포함하는 SRAM부; 및
    상기 진수데이터노드 및 보수데이터노드에 각각 연결되어 상기 SRAM의 전원공급여부에 응답하여 스위칭되는 제1 및 제2기억트랜지스터; 상기 제1 및 제2기억트랜지스터에 각각 연결되고 상기 SRAM의 전원공급여부에 응답하여 상기 진수 및 보수데이터노드의 데이터를 각각 저장하는 제1 및 제2데이터저장소자; 및, 상기 제1 및 제2데이터저장소자에 연결되어 상기 SRAM의 전원공급여부에 응답하여 상기 제1 및 제2데이터저장소자에 저장된 데이터를 소환화도록 스위칭되는 제1 및 제2소환트랜지스터를 포함하는 불휘발성회로부
    를 포함하고,
    상기 제1 및 제2소환트랜지스터의 게이트절연막의 두께는 상기 제1 및 제2기억트랜지스터의 게이트절연막의 두께보다 얇은 비휘발성 SRAM.
  2. 제1항에 있어서,
    상기 제1 및 제2소환트랜지스터의 게이트절연막의 두께는 상기 SRAM부의 제1 및 제2트랜지스터의 게이트절연막의 두께와 동일한 비휘발성 SRAM.
  3. 제1항에 있어서,
    상기 게이트절연막은 게이트산화막인 비휘발성 SRAM.
  4. 제1항에 있어서,
    상기 제1 및 제2데이터저장소자는 SONOS 트랜지스터인 비휘발성 SRAM.
  5. 제1항에 있어서,
    상기 제1 및 제2데이터저장소자는 MONOS 트랜지스터인 비휘발성 SRAM.
  6. 제1항에 있어서,
    상기 제1 및 제2기억트랜지스터 및 제1 및 제2소환트랜지스터는 N형 MOS트랜지스터인 비휘발성 SRAM.
  7. 메모리셀에 저장된 데이터를 비휘발성 데이터로서 기억시키는 비휘발성 저장장치에 있어서,
    상기 메모리셀의 데이터노드에 연결되고 제1제어어신호에 응답하여 상기 데이터노드의 데이터를 기억하도록 동작하는 기억트랜지스터;
    상기 기억트랜지스터에 연결되고 제2제어신호에 응답하여 상기 데이터노드의 데이터를 저장하는 데이터저장소자; 및
    상기 데이터저장소자에 연결되며 제3제어신호에 응답하여 상기 데이터저장소자에 저장된 데이터가 상기 메모리셀로 소환되도록 동작하는 소환트랜지스터를 포함하고,
    상기 기억트랜지스터의 게이트절연막의 두께는 상기 소환트랜지스터의 게이트절연막의 두께보다 두꺼운 비휘발성 저장장치.
  8. 제7항에 있어서,
    상기 데이터저장소자는 제1산화막, 질화막 및 제2산화막이 순차적으로 형성된 게이트절연막을 포함하는 트랜지스터인 비휘발성 저장장치.
  9. 제8항에 있어서,
    상기 소환트랜지스터의 게이트절연막은 산화막이며, 두께가 상기 제1산화막과 동일한 비휘발성 저장장치.
  10. 제7항에 있어서,
    상기 메모리셀의 데이터를 저장하는 경우, 상기 제1제어신호 및 상기 제2제어신호는 온신호를 상기 기억트랜지스터와, 데이터저장소자에 각각 인가하는 비휘발성 저장장치.
  11. 제7항에 있어서,
    상기 데이터저장소자에 저장된 데이터를 상기 메모리셀로 소환하는 경우, 상기 제1제어신호, 상기 제2제어신호 및 상기 제3제어신호는 온신호를 상기 기억트랜지스터, 데이터저장소자 및 소환트랜지스터에 각각 인가하는 비휘발성 저장장치.
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