KR100599106B1 - 비 휘발성 메모리 장치 및 그 구동방법 - Google Patents

비 휘발성 메모리 장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 비 휘발성 메모리 장치 및 그 구동방법에 관한 것으로, 본 발명에서는 전자기기가 기존 비 휘발성 메모리 장치에 구비되어 있던 특정 트랜지스터, 예컨대, 리콜 트랜지스터를 제거한 상태에서도 정상적으로 운영될 수 있는 일련의 전압 바이어스 조건을 상세하게 제시하고, 이를 통해, 비 휘발성 메모리 장치가 리콜 트랜지스터를 갖추지 않고서도, 전자기기에 소속된 로직 회로의 관리 하에, 자신에게 주어진 역할을 정상적으로 수행할 수 있는 여건을 조성함으로써, 최종 완성되는 비 휘발성 메모리 장치의 집적도를 대폭 향상시킬 수 있다.
물론, 이러한 리콜 트랜지스터의 제거를 통해, 비 휘발성 메모리 장치의 집적도가 향상되는 경우, 전자기기는 자신의 메모리 운영 부담을 그만큼 손쉽게 덜 수 있게 된다.

Description

비 휘발성 메모리 장치 및 그 구동방법{Non-volatile memory device and method for fabricating the same}
도 1은 종래의 기술에 따른 비 휘발성 메모리 장치를 도시한 예시도.
도 2는 본 발명에 따른 비 휘발성 메모리 장치를 도시한 예시도.
도 3은 본 발명에 따른 비 휘발성 메모리 장치의 구동방법을 개념적으로 도시한 예시도.
본 발명은 비 휘발성 메모리 장치에 관한 것으로, 전자기기가 기존 비 휘발성 메모리 장치에 구비되어 있던 특정 트랜지스터, 예컨대, 리콜 트랜지스터를 제거한 상태에서도 정상적으로 운영될 수 있는 일련의 전압 바이어스 조건을 상세하게 제시하고, 이를 통해, 비 휘발성 메모리 장치가 리콜 트랜지스터를 갖추지 않고서도, 전자기기에 소속된 로직 회로의 관리 하에, 자신에게 주어진 역할을 정상적으로 수행할 수 있는 여건을 조성함으로써, 최종 완성되는 셀의 집적도를 대폭 향상시킬 수 있도록 하는 비 휘발성 메모리 장치에 관한 것이다. 또한, 본 발명은 이러한 비 휘발성 메모리 장치를 구동하는 방법에 관한 것이다.
도 1에 도시된 바와 같이, 종래의 비 휘발성 메모리 장치, 예컨대, nvSRAM(non-volatile Static Random Access Memory)은 4개의 트랜지스터(51,52)로 구성된 SRAM 래치(50:Latch)와, SRAM 래치(50)에서 형성되는 하이(High), 로우(Low) 상태를 읽고 쓰기 위한 패스 게이트(40,41:Pass gate)와, 전원이 오프될 때, SRAM 래치(50)에 저장되어 있는 하이, 로우 상태를 저장하기 위한 소노스 트랜지스터(20:SONOS transistor; Silicon-Oxide-Nitride-Oxide-Nitride transistor)와, 이 소노스 트랜지스터(20)의 읽기 동작, 프로그램 동작, 소거 동작 등을 컨트롤하기 위한 패스 트랜지스터(30:Pass transistor), 리콜트랜지스터(20:Recall transistor) 등이 조합된 구성을 취하게 된다.
이러한 종래의 비 휘발성 메모리 장치는 기본적으로 다수의 트랜지스터를 포함하고 있기 때문에, 종래의 체제 하에서, 별도의 조치가 취해지지 않는 한, 비 휘발성 메모리 장치의 집적도는 크게 떨어질 수밖에 없으며, 그 여파로, 이 비 휘발성 메모리 장치를 구비하는 전자기기 역시 전체적인 운영 절차에 있어, 큰 부담을 느낄 수밖에 없게 된다.
따라서, 본 발명의 목적은 전자기기가 기존 비 휘발성 메모리 장치에 구비되어 있던 특정 트랜지스터, 예컨대, 리콜 트랜지스터를 제거한 상태에서도 정상적으로 운영될 수 있는 일련의 전압 바이어스 조건을 상세하게 제시하고, 이를 통해, 비 휘발성 메모리 장치가 리콜 트랜지스터를 갖추지 않고서도, 전자기기에 소속된 로직 회로의 관리 하에, 자신에게 주어진 역할을 정상적으로 수행할 수 있는 여건 을 조성함으로써, 최종 완성되는 비 휘발성 메모리 장치의 집적도를 대폭 향상시키는데 있다.
본 발명의 다른 목적은 리콜 트랜지스터의 제거를 통해, 비 휘발성 메모리 장치의 집적도 향상을 유도하고, 이를 통해, 전자 기기의 메모리 운영 부담을 대폭 감소시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 로직 회로를 갖춘 전자기기 내부에 배치되며, 앞의 로직회로에 의해 제어되는 SRAM 래치, 전자기기의 Vcc 노드에 전기적으로 연결된 상태에서, 전원의 온/오프 상황에 따라, SRAM 래치에 저장되어 있는 하이, 로우 상태를 저장하는 소노스 트랜지스터, 소노스 트랜지스터의 읽기 동작, 프로그램 동작, 소거 동작을 단독 컨트롤하는 패스 트랜지스터가 조합된 비 휘발성 메모리 장치를 개시한다.
또한, 본 발명의 다른 측면에서는 전자기기의 전원이 오프되는 경우, 전자기기의 Vcc 노드를 플로팅(Floating)시킨 상태로, 소노스 트랜지스터에 음 전압, 패스 트랜지스터에 제 1 전압, 바람직하게, 접지전압을 인가하여 소노스 트랜지스터에 저장되어 있던 전자들을 소거하는 단계, Vcc 노드를 플로팅시킨 상태로, 소노스 트랜지스터에 양 전압, 패스 트랜지스터에 양 전압을 인가하여, SRAM 래치에 저장되어 있는 하이, 로우 상태를 선택적으로 저장하는 단계가 조합된 비 휘발성 메모 리 장치의 구동방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 비 휘발성 메모리 장치를 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명의 비 휘발성 메모리 장치, 예컨대, nvSRAM은 로직 회로를 갖춘 전자기기 내부에 배치되며, 4개의 트랜지스터(51,52)를 구비한 상태로 로직회로에 의해 제어되는 SRAM 래치(50)와, SRAM 래치(50)에서 형성되는 하이, 로우 상태를 읽고 쓰기 위한 패스 게이트(40,41), 전자기기의 Vcc 노드(101)에 전기적으로 연결된 상태에서, 전원의 온/오프 상황에 따라, SRAM 래치(50)에 저장되어 있는 하이, 로우 상태를 저장하는 소노스 트랜지스터(60), 소노스 트랜지스터(60)의 읽기 동작, 프로그램 동작, 소거 동작을 단독 컨트롤하는 패스 트랜지스터(30) 등이 조합된 구성을 취하게 된다.
즉, 본 발명의 체제 하에서, 소노스 트랜지스터(60)의 읽기 동작, 프로그램 동작, 소거 동작을 컨트롤하는 역할은 리콜 트랜지스터 없이, 패스 트랜지스터(30)가 단독으로 수행하는 것이다.
물론, 이 경우, 비 휘발성 메모리 장치의 집적도는 리콜 트랜지스터가 없어진 만큼 자연스럽게 높아질 수 있게 되며, 그 결과, 전자기기는 자신의 메모리 운영 부담을 그만큼 손쉽게 덜 수 있게 된다.
이러한 본 발명에 따른 비 휘발성 메모리 장치의 배치 상황에서, 전자기기가 자신에게 주어진 일련의 동작을 수행 중인 경우, 해당 전자기기에 소속된 로직 회로 측에서는 도 3에 도시된 바와 같이, Vcc 노드(101)를 플로팅 시킨 상태로, 소노 스 트랜지스터(60) 및 패스 트랜지스터(30)의 게이트 전극에 제 1 전압, 바람직하게, 접지전압(0V)을 인가하는 조치를 취한다.
이러한 바이어스 조건 하에서, 접지전압이 가해진 소노스 트랜지스터(60) 및 패스 트랜지스터(30)는 모두 오프 상태에 머물게 되며, 그 결과, 소노스 트랜지스터(60)는 SRAM 래치(50)로부터 자연스럽게 격리되어, SRAM 래치(50)의 상태 변화에 아무런 영향을 미치지 않게 된다.
한편, 이러한 전자기기의 동작 상황에서, 일련의 전원 차단에 의해 해당 전자기기의 동작이 오프되는 경우, 로직 회로 측에서는 Vcc 노드(101)를 플로팅 시킨 상태로, 소노스 트랜지스터(60)에 예컨대, -10V~-15V 정도의 음 전압, 패스 트랜지스터(30)에 접지전압을 인가하는 조치를 약 10초 내외의 범위에서 실행한다.
이 경우, 소노스 트랜지스터(60)에 가해지는 음 전압은 예컨대, 소노스 트랜지스터(60)의 소거 속도, 소노스 트랜지스터(60)의 소거 시간, 소노스 트랜지스터(60)의 ONO 층 구조(62:Oxide-Nitride-Oxide layer structure) 등에 따라, 다양한 변화를 이룰 수 있다.
이러한 바이어스 조건 하에서, 접지전압이 가해진 패스 트랜지스터(30)는 오프 상태에 머물게 되고, 음 전압이 가해진 소노스 트랜지스터(60)는 정공 축적모드(Accumulation mode)로 변환되게 되며, 결국, 소노스 트랜지스터(60)의 게이트 전극에 인가된 전압에 의한 전계는 대부분 소노스 트랜지스터의 ONO 층(62)에 집중될 수 있게 된다.
물론, 이 상황에서 소노스 트랜지스터(60)의 ONO 층(62) 내에 트랩핑 되어 있던 전자들은 터널 산화막을 터널링 하여, 소노스 트랜지스터(60)의 기판(61) 측으로 빠져나가게 되며, 결국, 소노스 트랜지스터(60)는 낮은 문턱전압을 유지하게 된다(즉, 소거 상태).
앞의 절차를 통해, 소노스 트랜지스터(60)의 문턱전압이 낮아지게 되면, 로직 회로 측에서는 Vcc 노드(101)를 플로팅 시킨 상태로, 소노스 트랜지스터(60)에 예컨대, +10V~+15V 정도의 양 전압, 패스 트랜지스터(30)에 양 전압을 인가하는 조치를 약 10초 내외의 범위에서 실행한다. 이 경우, 패스 트랜지스터(30)에 인가되는 양 전압은 로직 회로 측에서 하이 상태로 설정한 전압, 예컨대, 2.5V 정도의 전압을 의미한다.
물론, 이 경우에도, 소노스 트랜지스터(60)에 가해지는 양 전압은 예컨대, 소노스 트랜지스터(60)의 프로그램 속도, 소노스 트랜지스터(60)의 프로그램 시간, 소노스 트랜지스터(60)의 ONO 층(62) 구조 등에 따라, 다양한 변화를 이룰 수 있다.
이러한 바이어스 조건 하에서, 만약, SRAM 래치(50)의 왼쪽 편에 배치된 트랜지스터들(51)이 하이 상태에 놓여있다고 가정하면, 이 트랜지스터들(51)과 전기적으로 연결된 왼쪽 편 패스 트랜지스터들(30)은 자신의 게이트 및 소오스의 전압차가 거의 0V가 되는 상황에 직면하여, 오프 상태에 머물게 되며, 결국, 왼쪽 편 소노스 트랜지스터(60)의 기판(61)은 소노스 트랜지스터(60)에 가해진 양 전압에 의해 깊은 공핍 상태에 놓이게 된다.
물론, 이러한 기판(61)의 공핍 상태에서, 왼쪽 편 소노스 트랜지스터(60)에 인가된 양 전압에 의해 생성된 전계는 대부분 기판(61)의 공핍 영역에 걸리게 되어, 왼쪽 편 소노스 트랜지스터(60)의 ONO 층(62)에는 전계의 영향력이 거의 미치지 않게 되며, 결국, 해당 ONO 층(62)에는 기판(61)의 공핍 상태가 해소될 때까지의 일정 시간, 예컨대, 1msec~100msec 동안 전자가 트랩핑되지 않게 된다.
요컨대, SRAM 래치(50)의 하이 영역과 연결된 소노스 트랜지스터(60)는 기판(61)에 형성된 공핍 영역에 의해 전자 트랩핑 동작이 억제됨으로써, 낮은 문턱전압 상태(즉, 소거 상태)를 유지하게 된다.
이와 비교하여, 상술한 바이어스 조건 하에서, 만약, SRAM 래치(50)의 오른쪽 편에 배치된 트랜지스터들(52)이 하이 상태에 놓여있다고 가정하면, 이 트랜지스터들(52)과 전기적으로 연결된 오른쪽 편 패스 트랜지스터들(30)은 자신의 게이트 및 소오스의 전압차가 하이 상태가 되는 상황에 직면하여, 턴-온 상태로 변환되게 되며, 결국, 오른쪽 편 소노스 트랜지스터(60)에 인가된 양 전압에 의해 생성된 전계는 대부분 오른쪽 편 소노스 트랜지스터(60)의 ONO 층(62)에 걸리게 되고, 그 결과, 해당 소노스 트랜지스터(60)의 기판(61)에 모인 전자들은 터널 산화막을 터널링 하여, ONO 층(62)에 빠르게 트랩핑 될 수 있게 된다.
요컨대, SRAM 래치(50)의 로우 영역과 연결된 소노스 트랜지스터(60)는 별다른 장애 없이, 기판(61)에 모인 전자들을 신속하게 트랩핑 할 수 있게 됨으로써, 높은 문턱전압 상태(즉, 프로그램 상태)를 유지할 수 있게 된다.
결국, 앞의 절차가 모두 마무리되면, 소노스 트랜지스터(60)는 SRAM 래치에 저장되어 있는 하이, 로우 상태를 안정적으로 저장할 수 있게 된다.
한편, 이러한 전자기기의 오프 상황에서, 일련의 전원 공급에 의해 해당 전자기기의 동작이 다시 개시되는 경우, 로직 회로 측에서는 소노스 트랜지스터(60)에 접지전압, 패스 트랜지스터(30)에 양 전압, Vcc 노드(101)에 양 전압을 인가하는 조치를 취한다. 물론, 이 경우에도, 패스 트랜지스터(30) 및 Vcc 노드(1021) 측에 인가되는 양 전압은 로직 회로 측에서 하이 상태로 설정한 전압, 예컨대, 2.5V 정도의 전압을 의미한다.
이러한 바이어스 조건 하에서, 인가된 양 전압에 의해 왼쪽 편 패스 트랜지스터(30) 및 오른쪽 편 패스 트랜지스터(30)가 모두 턴-온 되었을 때, 왼쪽 편 소노스 트랜지스터(60)는 소거 상태에 놓여 있었기 때문에(즉, 낮은 문턱전압을 유지하고 있었기 때문에), Vcc 노드(101) 측에 가해진 전류를 패스 트랜지스터(30) 측으로 흘릴 수 있게 되며, 오른쪽 편 소노스 트랜지스터(60)는 프로그램 상태에 놓여 있었기 때문에(즉, 높은 문턱전압을 유지하고 있었기 때문에), Vcc 노드(101) 측에 가해진 전류를 패스 트랜지스터(30) 측으로 흘릴 수 없게 된다.
결국, 상술한 소노스 트랜지스터(60)의 동작에 따라, 패스 트랜지스터(30)와 전기적으로 연결된 SRAM 래치(50)는 자신의 왼쪽 편이 하이 상태를 이루고, 자신의 오른쪽 편이 로우 상태를 이루는 상황에 자연스럽게 놓이게 되며, 결국, 전자기기가 전원 오프 상태를 거친 후 임에도 불구하고, 자신이 원래 저장하고 있던 데이터를 안정적으로 회복(Recall)할 수 있게 된다.
요컨대, 본 발명이 구현되는 경우, 비 휘발성 메모리 장치는 기존의 리콜 트랜지스터가 없는 상황임에도 불구하고, 자신에게 주어진 일련의 데이터 저장기능을 정상적으로 수행할 수 있게 되는 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 전자기기가 기존 비 휘발성 메모리 장치에 구비되어 있던 특정 트랜지스터, 예컨대, 리콜 트랜지스터를 제거한 상태에서도 정상적으로 운영될 수 있는 일련의 전압 바이어스 조건을 상세하게 제시하고, 이를 통해, 비 휘발성 메모리 장치가 리콜 트랜지스터를 갖추지 않고서도, 전자기기에 소속된 로직 회로의 관리 하에, 자신에게 주어진 역할을 정상적으로 수행할 수 있는 여건을 조성함으로써, 최종 완성되는 비 휘발성 메모리 장치의 집적도를 대폭 향상시킬 수 있다.
물론, 이러한 리콜 트랜지스터의 제거를 통해, 비 휘발성 메모리 장치의 집적도가 향상되는 경우, 전자기기는 자신의 메모리 운영 부담을 그만큼 손쉽게 덜 수 있게 된다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.

Claims (5)

  1. 로직 회로를 갖춘 전자기기 내부에 배치되며, 상기 로직회로에 의해 제어되는 SRAM 래치(Latch);
    상기 전자기기의 Vcc 노드에 전기적으로 연결된 상태에서, ONO층을 포함하고, 전원의 온/오프 상황에 따라, 상기 SRAM 래치에 저장되어 있는 하이, 로우 상태를 저장하는 소노스 트랜지스터(Silicon-Oxide-Nitride-Oxide-Nitride transistor);
    상기 소노스 트랜지스터의 읽기 동작, 프로그램 동작, 소거 동작을 단독 컨트롤하는 패스 트랜지스터(Pass transistor)로 구성된 비 휘발성 메모리 장치.
  2. 로직 회로를 갖춘 전자기기 내부에 상기 로직회로에 의해 제어되는 SRAM 래치, 상기 전자기기의 Vcc 노드에 전기적으로 연결된 상태에서, 상기 전자기기의 동작 상황에 따라, 상기 SRAM 래치에 저장되어 있는 하이, 로우 상태를 저장하는 소노스 트랜지스터, 상기 소노스 트랜지스터의 읽기 동작, 프로그램 동작, 소거 동작을 단독 컨트롤하는 패스 트랜지스터가 배치된 상황에서,
    상기 전자기기의 전원이 오프되는 경우, 상기 Vcc 노드를 플로팅(Floating)시킨 상태로, 상기 소노스 트랜지스터에 음 전압, 상기 패스 트랜지스터에 제 1 전압을 인가하여 상기 소노스 트랜지스터에 저장되어 있던 전자들을 소거하는 단계;
    상기 Vcc 노드를 플로팅시킨 상태로, 상기 소노스 트랜지스터에 양 전압, 상기 패스 트랜지스터에 양 전압을 인가하여, 상기 SRAM 래치에 저장되어 있는 하이, 로우 상태를 선택적으로 저장하는 단계가 진행되는 것을 특징으로 하는 비 휘발성 메모리 장치의 구동방법.
  3. 제 2 항에 있어서, 상기 전자기기가 동작 중인 경우, 상기 Vcc를 플로팅시킨 상태로, 상기 소노스 트랜지스터 및 패스 트랜지스터에 제 1 전압을 인가하여, 상기 소노스 트랜지스터를 상기 SRAM 래치로부터 격리시키는 단계가 더 진행되는 것을 특징으로 하는 비 휘발성 메모리 장치의 구동방법.
  4. 제 2 항에 있어서, 상기 전자기기의 동작이 개시되는 경우, 상기 Vcc 노드에 양 전압, 상기 소노스 트랜지스터에 제 1 전압, 상기 패스 트랜지스터에 양 전압을 인가하여, 상기 소노스 트랜지스터에 저장되어 있는 정보를 상기 SRAM 래치 측으로 리콜(Recall)하는 단계가 더 진행되는 것을 특징으로 하는 비 휘발성 메모리 장치의 구동방법.
  5. 제 2 항 내지 제 4 항 중 적어도 어느 한 항에 있어서, 상기 제 1 전압은 접지전압인 것을 특징으로 하는 비 휘발성 메모리 장치의 구동방법.
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