TW436860B - Memory-arrangement composed of many resistive ferroelectric memory-cells - Google Patents

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經濟部智慧財產局負工消費合作社印製 Α7 ___Β7____ 五、發明說明（） 本發明係關於一種由複數個電阻式鐵電性記憶體單胞所 構成之記憶體配置，各記憶體單胞是由選擇電晶體和記憶 髋電容器所構成，電容器之一個電極是位於一固定之單胞 板電壓處且另一電極是與選擇電晶體之具有第一導電型之 第一區相連接*其中選擇電晶體和記憶體電容器是設置在 第二導電型式（其與第一導電型式相反）之半導脸基體中或 其上。 鐵m性記憶體配置（其中單胞板電壓是固定地處於記憶 體配置之電源電壓之一半處<VCC/2)之特徵是快速之記憶 體操作。當然在此種記憶體配置中此種儲存在記憶體電容 器中之資料可能會有損耗的問題發生：這是因爲只要此選 撣電晶髓是截止（off )時，則記憶體電容器上之單胞節點即 成浮動狀態（floating)，這些單胞節點形成一些至半導體 基體之寄生性pn-接面，必然會產生之漏電流經由此種pn-接面而使單胞節點電壓下降至接地電壓Vs s 。鐵電性記憶 體電容器之另一節點於是保持在固定之單胞板電壓Vcc/2 處。這樣會使鐵電性記憶體電容器之內容由於程式變換而 被破壊》 爲了防止上述之資料損耗，則就像DRAM s中者一樣在記 憶體單胞之內容損壞之前須對記憶體單胞進行更新 (refresh)。此種更新是以下述方式進行：記憶體配置之位 元線預充電至電源電壓之一半Vcc/2處，單胞節點藉由字 線之驅動而同樣亦充電至電溏電壓之一半Vcc/2處，於是 本紙張尺度遶用中國國家標準（CNS)A4規格（210 X 297公釐） 丨！---— II丨1-·--ί丨—訂！---線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 * ' 4 3 6 8 6 0 A7 B7 五、發明說明（） 在記憶體電容器上之電壓降是ον * 此種更新方式是昂貴的且需要額外之操作程序，這應盡 量避免。 本發明之目的是設計一種由許多電阻式鐵電性記憶體單 胞所構成之記憶體配置，其構成方式是：單胞節點上之漏 電流不會使記憶體單胞發生程式變換之現象，記憶體單胞 因此可不必更新· 依據本發明，在許多由本文開頭所述技藝之電阻式嫌電 性記憶體單胞所構成之一種記憶體配置中上述目的是以下 述方式達成：記憶雔電容器之另一m極經由電阻而與一條 施加有上述單胞板電壓之導線相連接。 須設計此種電阻，使其電阻値較選擇電晶體之第一區和 半導體基體之間的pn -捧面之反向電阻値小很多，此外， 讀出過程和寫入過程只會受到此種電阻極爲輕微之影響。 因此可確保：在本發明之記憶體配置中讀出過程和寫入 過程幾乎不會受到電阻所干提，於是此種至半導體基體之 寄生性pn -接面之漏電流可由此電阻所補償且單胞板電壓 幾乎全部施加於此鐵電性記憶體電容器之二側*記憶體電 容器不希望之程式變換因此不會再發生。 因此對本發明而言重要的是：此電阻之遠離此選擇電晶 '體之第一區之端點是與此種施加有單胞板電壓之導線相連 接。此種導線在半導體本體之表面區域中較佳方式可以是 一種第一導電型之高摻雜區》 -4- 本紙張尺度適用+國國家標準<CNS)A4規格（210 X 297公釐) —a n I n n tt I 訂---------線 (請先閱讀背面之注意事項再填寫本頁> 煩請委負明示试 降J;一本.^v-'ffwL·'-.、 月 叫日所提之 :准予疹1-L。 經濟部智慧財產局員工消費合作社印製 ^ 436 8 6 Ο Α7 , __Β7__補见I五、發明說明（） 有各種不同之可能性可製成上述之電阻° 因此，適當之方式是在選擇電晶體之第一區和最好是由 第一導電型式之高摻雜區所構成之此種導線（其施加有單 胞板電壓）之間的區域中之半導體本體中在隔離層（所諝厚 氧化物）下方藉由適當之摻雜而形成電阻*但亦可使用MOS 電晶體來用作電阻，須在此種MOS電晶體之閘極施加一種 參考電壓，使此電阻經由MOS電晶體之通道而以所期望之 特性例如在次臨限（uiider-thresliold)^流面域中調整*除 了 M0S電晶體閛極上之定値之閘極電壓外，可在每一讀出 -和寫入過程之後以及在記憶體配置上施加或切斷電源電 壓時使閘極電壓處於一種値，因此在記憶1§單胞中之記憶 體電容器（所謂電容器節點）之各別之電極快速地被拉升至 單胞板m壓處。在此種設計中有利的是：霣容器節點在各 別之操作後立刻處於單胞板電壓處*可在此記憶體配蜃於 導通或關閉時選取所有之選擇電晶體，但亦可經由此種施 加於MOS電晶髖之閘極上之電屋而以字線-或位元線解碼 器只選取此種靥於各別字線或位元線之選擇電晶體。 在本發明之記憶體配置中，由於至半導體基體之寄生性 pn-接面中之漏電流以及記憶體配置導通或關閉時偶然所 造成之程式變換現象是不可能的。在同樣方式下，在龟源 電壓關閉時亦不會發生一種偶然之程式變換現象。 此外，本發明之記憶體配屋是以非常簡單之方式構成。 特別是可使用一種正規之字線解碼器’字線之電容亦不會 C請先Μ讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4368 6〇 A7 B7 勝日 五、發明說明（） (請先閱請背面之注意事項再填寫本頁) 增大。在電阻（其最好是藉由摻雜層而形成於半導體本體中 之隔離層下方）和記憶體電容器之電極（其上施加一種固定 之單胞板電壓）之間不需插栓，這表示所需之製造步驟較少 以及所需之空間較少，這是因爲對插栓而言其不需特殊之 接觸孔。 即，本發明之記憶體配置之記憶體單胞所需之空間較先 前記悚體單胞之單胞面積還小》 本發明以下將依撺圇式作詳述。圖式簡單說明如下： 第1圚本發明之記憶體配置所構成之記憶體單胞陣列之 電路圖。 第2圖本發明第一實施例之記憶體配置之切面圖》 第3圖依據第2圖之記憶體配置之俯視圖* 第4固本發明第二實施例之記憶體配置之切面圖·》 第5圚依據第4圖之記憶艚配S之俯視圖。 第6圖是第4圖之記憶體配置之變型的一種切面圖。 第7圖是第6圖之記憶體配置之俯視圖· 經濟部智慧財產局員工消費合作社印製 第1圖是一種以折壘式位元線結構所構成之記憶髖單胞 陣列，其具有字線WLO，WL1，WL2和WL3以及一些具有電 容CB之位元線BLO，百丨10，BL1和HIT，其係用於由選擇 電晶體T和嫌竜性記憶髄電容器Cferro所構成之單一電晶 體-單一電容器二（1T1C_)記憶體單胞中。 在記憶體電容器Cferro之一個電極上施加一種固定之 單胞板電壓，依據本發明，電容器Cferro之電極是在電阻 -6- 本紙張尺度適用中國國家標準（CNS)A4規辂（2】0 X 297公釐） A7 •436860 __B7 五、發明說明（） R和導線L上方例如由半導體本體中第一導電型之高摻雜 區所形成。此種高摻雜區可以特別是一種n+ -導電之條形® (請先閱讀背面之注意事項再填寫本頁) 〇 電阻R(其介於記憶體«容器Cferro和導線L之間，導線 L上施加一種單胞板電壓VPLATTE)須設計成使 (a) 電阻R之電阻値較選擇電晶髖之第一區和半導基體 之間的pn -接面之反向電阻之電阻値小很多， (b) 讀出-和寫入過程只會受到此電阻R非常微小之影 響。 若遵守此電阻R之上述條件，則可確保：各記憶體單胞 中之讀出和寫入過程幾乎不會由於此電阻而受到干擾且此 種至半導體基體之寄生性pn-接面之漏電流會由此種流經 電阻R之電流所補償。於是在嫌電性記憶體電容器之二側 (即，在電容器之二個節點）上幾乎可完全施加上述之單 胞板甭屋。記憶«電容器所不期望之程式變換因此不會再 發生β 經濟部智慧財產局員工消費合作社印製 本發明重要的是：電阻R之與鐵電性記憶體電容器 Cferro相面對之端點是與導線L保持在單胞板電壓 VPLATTE處，使得在選擇電晶體T關閉時幾乎是相同之電屋 可施加於鐵電性記憶體電容器Cferro上*這樣即可排除鐵 電性記憶體電容器Cferro之程式變換現象。 有各種不同之可能性來製成上述之電阻R，這在以下將 依據第2至第7圖來詳述。基本上可隣近於選擇電晶體而 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） 軎436860 A7 狄年州/作十> 手 ____B7_ 補无_ 五、發明說明（） 在隔離層下方藉由適當之摻雜來形成電阻R(請比較第2， (請先閲讀背面之注意事項再填寫本頁) 3圖），但亦可設置一種M0S電晶體來當作此種電阻，此MOS 晶體是藉由其閘極電壓VR來進行調整•使此電阻可藉由此 MOS電晶體之通道而以所期望之特性來調整（諝比較第4至 第7圖）。 第2圓顯示一種未詳細顯示之P-導甭性半導體本體之表 面區域中一種n+-導電性汲極區1及n+-導電性源極區2， 其中在汲極區1和源極區2之間的通道區上方設置一條字 線WL。此種字線WL是埋在一種例如由二氧化矽及/或氮化 矽所構成之隔離層中。汲極區1是經由一種例如由多晶矽 所構成之插栓3而與鐵電性記憶體電容器之電極SN相連接 »電容器之介電質以介電方式使電極SN能與共用之電極 PL相隔離，單胞板電懕VPLATTE施加於電極PL上。各別之 電極PL互相連接，如第2圖中之虛線所示。 源極2是經由插栓4而與最好是由鋁所構成之位元線 AL-BL相連接。插栓4在電性上當然是與電極PL相隔離。 經濟部智慧財產局員工消費合作社印製 電阻R藉由適當之摻雜而形成於汲極區1和高摻雜之n+-導電區5之間的隔離層或厚氧化物FOX下方，單胞板電應 VPLATTE經由導電區5而傳送至電阻R之面對汲極區1之終 端- 電阻R所需之適當之摻雜濃度是在基體摻雜度之數量級 範圓中。爲了使此電阻相對於基體電阻而提高，則摻雜濃 度須較基體者還低；爲了降低電阻，則摻雜濃度須較基體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 436860

經濟部智慧財產局員工消費合作社印製 五、發明說明（） 者還高》 第4和第5圖是本發明之第二實施例，而第6和第7圖中 所示者是此實施例之變型。在第4至第7圖中相對應之組 件是使用和第2， 3圖相同之參考符號。 在第4和第5圖之實施例中，電阻R是以M0S電晶體6來 構成，閘極笔壓VR施加於MOS電晶體6之閘極7，須調整 閘極電屋VR，使電阻R經由M0S霓晶髋6之通道而以所期 望之特性來調整。 第6和第7画是第4和第5圖之實施例之變型》此處電阻 R同樣是以M0S電晶體6來製成，適當之閘極電壓VR傳送 至電晶體6，而單胞板電壓VPLATTE是經由n+-導電之高摻 雜區5而施加於此配置•和第4及第5圖不同之處是此處使 用一種所請"擴張性佈局（aggressive layout)"，其允許 此記憶體配置有特別緊密之構造且不需另外之製程步驟》 主要元件之對照表 字線 BM 位元線 電容 選擇電晶體 鐵電性電容器 電阻 導線 區域

WL0 〜WL3. BL0, ΙΓ0,BL1 Cb T C f e r r ο R L 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先M讀背面之注意事項再填寫本頁) .裝 --——訂---------線- 4 3 6 8 6 0 a? sf年f〉丨/⑸：$ π Μ 五、發明說明（） FL , SN 電極 4 插栓 5 n+-導電區 AL-BL 位元線 6 MOS電晶體 7 閘極 --t--------訂----------線' ' (諳先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）

Claims (1)

1. A8 B8 C8 D8 η η ί； η '"Tw5.^^^^ 436860 六、申請專利範圍 第88109986號「由複數個電阻式鐵電性記憶體單胞所構成 之記憶體配置」專利案 （89年12月修正） 六、申請專利範圍： 1. —種由複^數個電阻式鐵電性記憶體單胞所構成之記憶體 配置，其憶體單胞是由選擇電晶體（T)及記憶體電容 器（Cferro)&構成，電容器（Cferro)中之一個電極（PL)是 在一種固定之單胞板電壓處且另一電極（SN)是與選擇電 \ \ 晶體之具有第一導電型之第一區（1)相連接，選擇電晶 體（T)及記憶體電容器（Cferro)是設置在第二導電型式 (其和第一導電型式相反）之半導體基體中或其上，其特 徵爲：記憶體電容器（Cferro)之另一電極（SN)經由電阻（R) 而與一施加有單胞板電(VPLATTE)之導線（5)相連接。 2. 如申請專利範圍第1項之記憶體配置，其中導線（5)是 由第一導電型式之高摻雜區所形成。 3. 如申請專利範圍第1或第2項之記憶體配置，其中電阻 (R)是藉由摻雜層而形成在半導體本體中之隔離層（FOX) 下方。 4. 如申請專利範圍第1或第2項之記憶體配置，其中電阻 (R)是由M0S電晶體（6)所構成，其閘極（7)施加一種可 調整之參考電屋（VR) » 5. 如申請專利範圍第1或第2項之記憶體配置，其中電阻 (R)之電阻値較此種介於選擇電晶體（T)之第一區（I)和半 導體基體之間的pn-接面之反向電阻之電阻値小很多。 6. 如申請專利範圍第3項之記憶體配置，其中電阻（R)之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 六 ο 6 8 6 CT Λ 申請專利範圍 8888 ABCD 勝降/¾修ι£ *** ' """ Ι.·Β«ΒΒ4. 電阻値較此種介於選擇電晶體（Τ)之第一區（1)和半導體 基體之間的ρη-接面之反向電阻之電阻値小很多。 7. 如申請專利範圍第4項之記憶體配置，其中電阻（R)之 電阻値較此種介於選擇電晶體（T)之第一區（1)和半導體 基體之間的ρη-接面之反向電阻之電阻値小很多。 8. 如申請專利範圍第1或第2項之記憶體配置，其中須調 整電阻（R)之電阻値，使由記憶體配置或其中所進行之 讀出-和寫入過程實際上不會受到電阻（R)所影響。 9. 如申請專利範圍第3項之記憶體配置，其中須調整電阻 (R)之電阻値’使由記憶體配置或其中所進行之讀出-和寫入過程賁際上不會受到電阻（R)所影饗。 10. 如申請專利範圍第4項之記憶髖配置，其中須調整電阻 (R)之電阻値，使由記憶體配置或其中所進行之讀出-和寫入過程實際上不會受到電阻（R)所影響。 11·如申請專利範圔第5項之記憶體配置，其中須調整電阻 (R)之電阻値，使由記憶體配置或其中所進行之讀出-和寫入過程實際上不會受到電阻（R)所影響。 經濟部智慧財產局員工消費合作社印製 <請先閱讀背面之注意事項再填寫本頁) ;線· 12·如申請專利範圍第4項之記憶體配置，其中由MOS電 晶體（6)所形成之電阻之電阻値可藉由參考電壓（VR)之 改變來調整。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）