KR101180407B1 - 반도체 장치 및 그의 제조방법 - Google Patents

반도체 장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 셀 플레이트 전압을 안정화시킬 수 있도록 하는 반도체 장치와 그의 제조방법에 관한 것으로, 상기 반도체 장치는 노멀 셀 영역에 형성되며, 하부 전극이 셀 트랜지스터 일단에 연결되는 제1캐패시터 및 더미 셀 영역에 형성되며, 하부 전극이 전원단자에 연결되는 제2캐패시터를 포함한다.

Description

반도체 장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 셀 플레이트 전압을 안정화시킬 수 있도록 하는 반도체 장치 및 그의 제조방법에 관한 것이다.
최근 반도체 장치는 고집적화될수록 셀사이즈(cell size)가 작아지면서 동작전원전압도 점차 낮아지고 있어, 안정한 데이터 유지 동작이 더욱 중요시 되고 있다.
도 1은 종래 반도체 장치의 메모리 셀 구조를 나타내는 회로도이다.
도 1을 참조하면, 종래 반도체 장치의 메모리 셀은 데이터 정보를 저장하기 위한 하나의 캐패시터(C)와 상기 캐패시터(C)에 저장된 데이터 정보의 입출력을 제어하기 위한 액세스 트랜지스터(access transistor, TR)를 포함한다.
이와 같이 구성되는 반도체 장치의 동작을 살펴보면, 우선 쓰기 동작에서 워드라인(WL)이 활성화되면 해당 워드라인(WL)에 연결된 액세스 트랜지스터(TR)가 턴온된다. 이와 같이 액세스 트랜지스터(TR)가 턴온되면 비트라인(BL)의 전압이 액세스 트랜지스터(TR)를 통해 캐패시터(C)의 스토리지 전극(110)에 공급되고, 스토리지 전극(110)과 플레이트 전극(120) 전압(Vp) 사이의 전압차와 캐패시터(C)의 유전율의 곱에 해당하는 만큼의 전하가 캐패시터(C)에 저장된다. 이때, 비트라인(BL)에서 공급되는 전압이 전원전압이면 캐패시터(C)에는 데이터 1이 저장되고, 접지전압이면 데이터 0이 저장된다.
한편, 읽기 동작에서는 워드라인(WL)이 활성화되면 캐패시터(C)에 저장된 전하량은 비트라인(BL)에 공급되어 차지 쉐어링(charge sharing)이 일어나게 된다. 이때 비트라인 센스 앰프(미도시)에 의해 비트라인의 전하량이 감지되고 증폭됨으로써 캐패시터(C)에 저장된 데이터가 읽혀지게 된다.
이와 같은 동작이 이루어지는 종래 반도체 장치에서 캐패시터(C)의 플레이트 전극에 공급되는 전압을 셀 플레이트 전압(VCP)라고 한다. 이러한 셀 플레이트 전압(VCP)는 일반적으로 전원전압의 절반 정도의 전압 레벨을 사용하고 캐패시터(C)에 저장되는 전하량을 결정하는 기준 전압 역할을 하게 된다.
이러한 셀 플레이트 전압(VCP)은 반도체 장치의 고용량화에 따라 플레이트 전극(120)의 면적이 커짐으로써, 플레이트 자체 저항으로 인해 위치에 따른 전압 차이가 발생하게 된다. 특히, 오픈 비트라인 구조에서는 비트라인(BL)과 비트라인바(/BL)가 상부의 플레이트 전극(120)의 전압이 서로 달라 쓰기/읽기 동작 시에 각 플레이트 전극(120)에 영향을 미치는 노이즈나 주변 신호선들의 커플링이 다르게 작용하여 셀 플레이트 전압(VCP) 변화를 유발하게 된다.
이와 같이 셀 플레이트 전압(VCP)이 노이즈 등에 영향을 받게 되면 비트라인 센스 앰프의 센싱 마진을 감소시켜 데이터를 저장하고 읽어내는 기준이 되는 캐패시터(C)의 전하량에 변화를 가져오게 되고, 이는 반도체 장치의 안정적인 동작에 나쁜 영향을 미치게 되는 문제점이 있다.
본 발명이 해결하려는 과제는 더미 셀 영역을 개선하여 셀 플레이트 전압을 안정화시킬 수 있도록 하는 반도체 장치 및 그의 제조방법을 제공하려는 것이다.
본 발명에 따른 반도체 장치는 노멀 셀 영역에 형성되며, 하부 전극이 셀 트랜지스터 일단에 연결되는 제1캐패시터 및 더미 셀 영역에 형성되며, 하부 전극이 전원단자에 연결되는 제2캐패시터를 포함한다.
본 발명에 따른 반도체 장치는 노멀 셀 영역과 더미 셀 영역에 형성되는 하부전극, 상기 하부전극에 연결되는 제1라인, 상기 제1라인과 연결되어 상기 제1라인에 전압을 공급하는 제1콘택, 상기 하부 전극 표면에 형성되는 유전막 및 상기 유전막 상부에 형성되는 상부 전극을 포함한다.
본 발명에 따른 반도체 장치의 제조방법은 제1콘택을 형성하는 단계, 상기 제1콘택 상부에 제1라인을 형성하는 단계, 상기 제1라인과 연결되며, 더미 셀 영역 상부에 하부 전극을 형성하는 단계, 상기 하부 전극의 표면에 유전막을 형성하는 단계 및 상기 유전막 상부에 상부 전극을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 장치 및 그의 제조방법은 더미 셀 영역에 메탈 콘택과 메탈 라인을 형성하고, 상기 메탈 콘택과 메탈 라인을 통해 상기 더미 셀 영역에 형성된 캐패시터의 하부 전극에 전원을 인가함으로써 반도체 장치의 셀 플레이트 전압을 안정화시킬 수 있다.
도 1은 종래 반도체 장치의 메모리 셀 구조를 나타내는 회로도,
도 2는 본 발명의 일실시예에 따른 반도체 장치를 나타내는 단면도,
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 나타내는 공정 단면도,
도 4는 본 발명의 일실시예에 따른 반도체 장치를 나타내는 평면도, 및
도 5는 본 발명의 일실시예에 따른 반도체 장치의 더미 영역에 집적된 메모리 셀을 나타내는 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 장치는 노멀 셀 영역(210)과 더미 셀 영역(220)이 정의된 반도체 기판(200)을 포함한다. 여기서, 반도체 기판(200)이란 셀 어레이가 집적된 것을 말한다. 이때, 도시하지는 않았지만, 반도체 기판(200) 상부에는 트랜지스터를 구성하는 각 전극 및 절연막을 포함하는 하부 레이어를 형성하고, 하부 레이어 상에 비트라인 텅스텐과 비트라인 하드마스크가 적층된 비트라인을 형성하며, 비트라인은 측면에 비트라인 스페이서를 포함한다.
이와 같은 본 발명의 일실시예에 따른 반도체 장치는 노멀 셀 영역(210)과 더미 셀 영역(220)을 포함하는 반도체 기판(200) 상에 제1절연막(211)이 형성된다. 이와 같은 제1절연막(211) 내부에, 예를 들어, 노멀 셀 영역(210)에 해당하는 제1절연막(211) 내부에 복수의 스토리지 노드 콘택(storage node contact, 212)이 형성되고, 더미 셀 영역(220)에 해당하는 제1절연막(211) 내부에 제1메탈 콘택(metal line contact, 221)이 형성된다. 이때, 제1메탈 콘택(221)은 노멀 셀 영역(210)에 근접한 더미 셀 영역(220)에 형성되는 것이 아니라 더미 셀 영역(220) 중 반도체 기판(200)의 최외곽 지역에 형성되는 것이 바람직할 것이다.
이와 같이 형성되는 제1메탈 콘택(221)은 외부의 전원단자, 즉 접지 전압(VSS)과 연결된다.
이러한 제1메탈 콘택(221) 상부에는 제1메탈 라인(222)이 형성된다. 이때 제1메탈 라인(222)은 상기 제1메탈 콘택(221) 상부에만 형성되는 것이 아니라 노멀 셀 영역(210)과 근접한 더미 셀 영역(220)까지 연장되어 형성된다. 이와 같이 제1메탈 라인(222)을 형성하여 상기 제1메탈 콘택(221)을 통해 비트라인으로부터 공급되는 접지 전압(VSS)이 하부전극에 인가됨으로써 상부 전극(215)의 면적이 확대되어 셀 플레이트 전압(VCP)의 노이즈를 개선할 수 있다. 여기서, 제1메탈 콘택(221)이 접지 전압(VSS)과 연결되는 것으로 개시하였으나, 접지 전압(VSS)외에 네거티브(negative) 전압이 연결될 수 있다.
이와 같이 노멀 셀 영역(210)에 형성된 스토리지 노드 콘택(211) 상부와 상기 더미 셀 영역(220)에 형성된 제1메탈라인(222) 상부에는 제2절연막(223)이 형성되고, 노멀 셀 영역(210)과 더미 셀 영역(220)의 제2절연막(213) 내부에는 스토리지 노드 전극(storge node electrode, 214), 즉 하부 전극이 형성된다. 이때, 하부 전극(214)의 표면에는 유전막(213)이 형성된다.
이와 같이 형성된 하부 전극(214) 상부에는 유전막(213)을 사이에 두고, 플레이트 전극, 즉 상부 전극(215)이 형성되어, 노멀 셀 영역(210)과 더미 셀 영역(220)에 각각에 캐패시터(230)가 형성된다.
이와 같이 형성된 캐패시터(230) 상부에 제3절연막(216)이 형성되고, 이렇게 형성된 제3절연막(216) 사이에 제2메탈 콘택(224)과 제2메탈라인(225)이 형성된다. 이때, 제2메탈 콘택(224)과 제2메탈라인(225)은 노멀 셀 영역(210)과 근접한 더미 셀 영역(220)의 상부 전극(215) 상부에 형성된다.
이와 같은 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 살펴보면 다음 도 3a 내지 도 3d와 같다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도 3a를 참조하면, 먼저 노멀 셀 영역(210)과 더미 셀 영역(220)이 정의된 반도체 기판(200) 상에 제1절연막(211)을 증착한다.
이후, 제1절연막(211)에 식각 공정을 수행하여 노멀 셀 영역(210)에 복수의 콘택홀을 형성한 후, 상기 각 콘택홀 내에 도전 물질, 바람직하게는 폴리실리콘을 매립하여 스토리지 노드 콘택(212)을 형성한다. 또한, 제1절연막(211)에 식각 공정을 수행하여 더미 셀 영역(220)에 제1메탈콘택홀을 형성한 후, 제1메탈콘택홀에 도전물질을 매립하여 제1메탈 콘택(221)을 형성한다. 이때, 제1메탈 콘택(221)은 반도체 기판(200) 최외곽 지역에 형성하는 것이 바람직할 것이다.
이후, 도 3b에 도시된 바와 같이, 상기 제1메탈 콘택(221)을 포함하는 더미 셀 영역(220)에 제1메탈라인(222)을 형성한다. 이때, 형성된 제1메탈라인(222)은 후에 비트라인으로부터 공급되는 접지전압(VSS) 또는 네거티브 전압의 연결 부분이 되어 셀 플레이트 전압(VCP)를 안정화시킬 수 있다.
이후, 도 3c에 도시된 바와 같이, 상기와 같은 결과물의 상부에 제2절연막(223)을 증착한다. 이때, 제2절연막(233)은 SN산화막으로 스토리지 노드 홀을 형성하기 위한 절연막이다.
이후, 노멀 셀 영역(210)과 더미 셀 영역(220)의 제2절연막(233) 상에 스토리지 노드 마스크(미도시)를 식각 마스크로, 노멀 셀 영역(210)에서는 스토리지 노드 콘택(212)이 노출될 때까지, 더미 셀 영역(220)에서는 제1메탈라인(232)이 노출될때까지 제2절연막(223)을 식각하여 스토리지 노드 전극, 즉 하부 전극(214)을 형성한다. 이때, 더미 셀 영역(220)에 형성된 하부 전극(214)은 상기 노멀 셀 영역(210)과 근접한 더미 셀 영역(220)의 일부에만 형성된다. 즉, 반도체 기판(200)의 최외곽 지역에는 형성되지 않는다. 이때, 하부 전극(214)의 형태는, 본 실시예에 한정된 것은 아니고, 반도체 효율을 높이기 위한 여러 형태를 가질 수 있다.
이와 같이 형성된 하부 전극(214) 표면에 유전막(213)을 형성한 후, 상기 하부 전극(214) 상부에 상부 전극(215)을 형성하여 캐패시터(230)를 형성한다. 이때, 상부 전극(215)은 노멀 셀 영역(210)과 더미 셀 영역(220)에 공통적으로 형성된다.
이후, 도 3d에 도시된 바와 같이, 상부 전극(215)이 형성된 전면에 제3절연막(216)을 증착한다.
이후, 제3절연막(216)을 콘택 마스크(미도시)를 식각 마스크로 상부 전극(215)이 드러날때까지 식각하여 제2메탈 콘택홀(미도시)을 형성하여 상기 제2메탈 콘택홀에 도전 물질을 매립하여 제2메탈 콘택(224)과 제2메탈라인(225)을 형성한다. 이와 같이 형성된 제2메탈라인(225)을 통해 VDD 전압, 즉 포지티브(Positive) 전압이 인가될 수 있다.
도 4는 본 발명의 일실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 4를 참조하면, 종래에는 노멀 셀 영역(210)과 노멀 셀 영역(210)과 근접한 더미 셀 영역(220a)에는 스토리지 노드층(410)이 형성되고, 노멀 셀 영역(210)과 근접하지 않은 더미 셀 영역, 즉, 더미 셀 영역(220)의 최외곽 지역(220b)에만 메탈 라인층(420)이 형성되었지만 본 발명의 일실시예에 따른 반도체 장치는 노멀 셀 영역(210)과 근접한 더미 셀 영역(220a)에 스토리지 노드층(410)과 메탈 라인층(420)이 모두 형성되게 된다. 이에 따라, 종래 플로팅 되었던 더미 셀 영역(220)의 메모리 셀에도 접지 전압(VSS)이 인가되도록 함으로써 셀 플레이트 전압(VCP)을 보다 안정화시킬 수 있게 된다.
도 5는 본 발명의 일실시예에 따른 반도체 장치의 더미 셀 영역에 집적된 메모리 셀을 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 반도체 장치는 더미 셀 영역(220)에 집적된 메모리 셀의 캐패시터(C)가 종래 플로팅(floating) 상태에서 비트라인으로부터 공급되는 접지 전압(VSS)을 인가받는 것을 알 수 있다. 이에 따라 메모리 셀의 셀 플레이트 전압(VCP)을 안정화시킬 수 있다.
이와 같이, 본 발명의 일실시예에 따른 반도체 장치 및 그의 제조방법은 더미 셀 영역에 메탈 콘택과 메탈 라인을 형성하고, 상기 메탈 콘택과 메탈 라인을 통해 접지전압 또는 네거티브 전압을 공급받을 수 있어 노이즈(noise)의 영향을 감소시켜 셀 플레이트 전압(VCP)을 보다 안정화 시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210: 노멀 셀 영역 220: 더미 셀 영역
211: 제1절연막 212: 스토리지 노드 콘택
213: 유전막 214: 하부 전극
215: 상부 전극 216: 제3절연막
221: 제1메탈콘택 222: 제1메탈라인
223: 제2절연막 224: 제2메탈콘택
225: 제2메탈라인

Claims (11)

  1. 노멀 셀 영역에 형성되며, 하부 전극이 셀 트랜지스터 일단에 연결되는 제1캐패시터; 및
    더미 셀 영역에 형성되며, 하부 전극이 전원단자에 연결되는 제2캐패시터;
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1캐패시터와 상기 제2캐패시터는,
    상기 각각의 하부전극 상부에 상부전극이 각각 형성되고,
    상기 제2캐패시터의 상부전극은,
    상기 제1캐패시터의 상부전극이 연장되어 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제2캐패시터는,
    상기 전원단자와 연결되는 제1콘택;
    상기 제1콘택 상부와 상기 하부전극 사이에 형성되어 상기 제1콘택을 통해 상기 하부전극에 전압을 공급하는 제1라인;
    상기 상부전극 상부에 형성되는 제2콘택; 및
    상기 제2콘택 상부에 형성되어 상기 제2콘택을 통해 상기 상부전극에 전압을 공급하는 제2라인;
    을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 하부전극에는 네거티브(Negative) 또는 접지전압(VSS) 중 어느 하나의 전압이 인가되는 것을 특징으로 하는 반도체 장치.
  5. 노멀 셀 영역과 더미 셀 영역에 형성되는 하부전극;
    상기 하부전극에 연결되는 제1라인;
    상기 제1라인과 연결되어 상기 제1라인에 전압을 공급하는 제1콘택;
    상기 하부 전극 표면에 형성되는 유전막; 및
    상기 유전막 상부에 형성되는 상부 전극;
    을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 더미 셀 영역의 상부 전극 상부에 형성된 제2콘택; 및
    상기 제2콘택 상부에 형성되어 상기 제2콘택을 통해 상기 상부 전극에 전압을 공급하는 제2라인;
    을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 상부 전극은,
    상기 노멀 셀 영역과 상기 더미 셀 영역에 공통적으로 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제1콘택을 형성하는 단계;
    상기 제1콘택 상부에 제1라인을 형성하는 단계;
    상기 제1라인과 연결되며, 더미 셀 영역 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면에 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부 전극을 형성하는 단계;
    을 포함하는 반도체 장치의 제조방법.
  9. 제8항에 있어서,
    상기 더미 셀 영역에 형성된 상기 상부 전극 상부에 제2콘택을 형성하는 단계; 및
    상기 제2콘택 상부에 제2라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제8항에 있어서, 상기 제1콘택을 형성하는 단계는,
    제1절연막을 증착하는 단계;
    상기 제1절연막 사이에 식각 공정을 수행하여 상기 더미 셀 영역에 제1콘택홀을 형성하는 단계; 및
    상기 제1콘택홀에 도전물질을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제8항에 있어서, 상기 하부 전극을 형성하는 단계는,
    제1절연막을 증착하는 단계;
    상기 제1절연막 사이에 식각 공정을 수행하여 노멀 셀 영역에 복수의 스토리지 노드 콘택을 형성하는 단계;
    상기 스토리지 노드 콘택 상부와 상기 더미 셀 영역에 제2절연막을 증착하는 단계; 및
    상기 제2절연막 사이에 식각 공정을 수행하여 상기 노멀 셀 영역과 상기 노멀 셀 영역과 가장 근접한 상기 더미 셀 영역의 일부에 상기 하부 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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