KR100355803B1 - Ferroelectric capacitor circuit structure - Google Patents
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Abstract
Description
본 발명은 강유전체 캐패시터 회로구조에 관한 것으로, 좀 더 상세하게는 캐패시터를 이용한 기록 및 재생시 발생되는 피로현상과 누설전류의 문제점을 해결할수 있는 강유전체 캐패시터 회로구조에 관한 것이다.The present invention relates to a ferroelectric capacitor circuit structure, and more particularly to a ferroelectric capacitor circuit structure that can solve the problems of fatigue and leakage current generated during the recording and playback using the capacitor.
강유전체 물질은 대개의 경우 반복적으로 분극반전을 일으킬 때 분극량이 감소하는 이른바 "피로현상(fatigue)"을 보인다. 만약 이러한 피로현상이 강유전체 소자인 FRAM(Ferroelectric Random Access Memory)에서 발생되면 궁극적으로 그 FRAM의 수명은 단축되게 된다.Ferroelectric materials usually exhibit a so-called "fatigue" in which the amount of polarization decreases when the polarization reversal occurs repeatedly. If the fatigue phenomenon occurs in the ferroelectric random access memory (FRAM), the life of the FRAM is ultimately shortened.
이러한 피로현상에 따른 문제점을 극복하기 위하여 최근 강유전체 캐패시터에 금속전극 대신 세라믹 전극을 갖는 구조가 제안되었다.In order to overcome the problems caused by the fatigue phenomenon, a structure having a ceramic electrode instead of a metal electrode in a ferroelectric capacitor has recently been proposed.
그러나, 이와 같이 강유전체 캐패시터에 금속전극 대신 전도성 세라믹 전극을 사용하게 되면 피로현상이 개선되어 그 수명은 연장되었지만, 누설전류는 금속 전극에 비해 오히려 증가하는 문제점이 있었다.However, when the conductive ceramic electrode is used instead of the metal electrode in the ferroelectric capacitor, the fatigue phenomenon is improved and its life is extended, but the leakage current has a problem of increasing rather than the metal electrode.
따라서, 본 발명의 목적은 상술한 피로현상과 누설전류의 문제점을 동시에 해결할 수 있는 강유전체 캐패시터 회로구조를 제공하는데 있다.Accordingly, an object of the present invention is to provide a ferroelectric capacitor circuit structure that can simultaneously solve the above-described problems of fatigue and leakage current.
상기 목적을 달성하기 위한 본 발명의 강유전체 캐패시터 회로구조는, 전도성 세라믹 하부전극 상에 강유전체가 형성되고 그 위에 전도성 세라믹 상부전극, 삽입층 및 금속 상부전극이 순차적으로 적층된 구조를 구비하며, 상기 전도성 세라믹 하부전극과 전도성 세라믹 상부전극이 기록단자(writing terminal)에 각각 결선되고 상기 전도성 세라믹 하부전극과 금속 상부전극이 해독단자(reading terminal)에 각각 결선되도록 한 구조이다.The ferroelectric capacitor circuit structure of the present invention for achieving the above object has a structure in which a ferroelectric is formed on a conductive ceramic lower electrode and a conductive ceramic upper electrode, an insertion layer, and a metal upper electrode are sequentially stacked thereon, and the conductive The ceramic lower electrode and the conductive ceramic upper electrode are respectively connected to a writing terminal, and the conductive ceramic lower electrode and the metal upper electrode are respectively connected to a reading terminal.
이하, 본 발명의 구성을 첨부된 도면을 참조하여 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the configuration of the present invention with reference to the accompanying drawings in more detail as follows.
FRAM의 기록시에는 통상 분극반전에 의해 발생되는 피로현상이 문제가 되며 FRAM의 재생시에는 누설전류가 통상 문제가 된다. 따라서, 기록시에는 전도성 세라믹 전극을 사용하여 기록을 하고 재생시에는 금속전극을 사용하여 재생시키게 되면 상술한 피로현상과 누설전류의 문제점을 해결할 수 있다는 사실을 알게된 것이다.In the recording of the FRAM, the fatigue phenomenon usually caused by polarization reversal becomes a problem, and in the regeneration of the FRAM, the leakage current usually becomes a problem. Therefore, it has been found that the above-described problems of fatigue and leakage current can be solved by using a conductive ceramic electrode for recording and reproducing with a metal electrode during reproduction.
본 발명자는 이러한 사실을 기초로 하여 연구를 거듭한 결과, FRAM의 기록시에는 전도성 세라믹 전극이 사용되도록 하고 FRAM의 기록시에는 금속 전극이 사용되도록 함으로써 피로현상과 누설전류를 동시에 줄일 수 있는 강유전체 캐패시터의 회로구조를 개발한 것이다.Based on this fact, the present inventors have conducted research on ferroelectric capacitors that can reduce fatigue and leakage current by using conductive ceramic electrodes when writing FRAM and metal electrodes when writing FRAM. Has developed the circuit structure.
간략히 말해, 본 발명의 강유전체 캐패시터 회로구조는 세라믹 하부전극 상에 강유전체가 형성되고 그 위에 전도성 세라믹 상부전극, 삽입층 및 금속 상부전극이 순차적으로 적층된 구조를 구비하며, 상기 전도성 세라믹 하부전극과 전도성 세라믹 상부전극이 기록단자에 각각 결선되고 상기 전도성 세라믹 하부전극과 금속 상부전극이 해독단자에 각각 결선되도록 한 것에 특징이 있다.Briefly, the ferroelectric capacitor circuit structure of the present invention has a structure in which a ferroelectric is formed on a ceramic lower electrode, and a conductive ceramic upper electrode, an insertion layer, and a metal upper electrode are sequentially stacked on the ceramic lower electrode, and the conductive ceramic lower electrode and the conductive The ceramic upper electrode is connected to the recording terminal, respectively, and the conductive ceramic lower electrode and the metal upper electrode are connected to the readout terminal.
본원발명에 사용되는 전도성 세라믹으로는 일반적인 산화물 도전체 중에서 적절하게 선택하여 사용할 수 있고, 바람직하게는 RuOX, IrOX를 사용한다.As the conductive ceramic used in the present invention, it can be appropriately selected and used among common oxide conductors, and preferably RuOX, IrO X is used.
제1도는 본 발명의 강유전체 캐패시터 회로구조의 일실시예의 단면도이고, 제2도는 본 발명의 강유전체 캐패시터 회로구조의 또 다른 실시예의 단면도이며, 제3도는 본 발명의 강유전체 캐패시터 회로구조의 일실시예의 단면도로서, 도면 중 부호 1은 전도성 세라믹 하부전극, 2는 강유전체, 3은 전도성 세라믹 상부전극, 4,6은 삽입층 5는 금속 상부전극, 7은 금속 하부전극이다, 한편, A, B는 플레이트 라인, C는 비트라인, D는 센서이다.1 is a cross-sectional view of one embodiment of the ferroelectric capacitor circuit structure of the present invention, Figure 2 is a cross-sectional view of another embodiment of the ferroelectric capacitor circuit structure of the present invention, Figure 3 is a cross-sectional view of an embodiment of the ferroelectric capacitor circuit structure of the present invention In the drawings, reference numeral 1 is a conductive ceramic lower electrode, 2 is a ferroelectric, 3 is a conductive ceramic upper electrode, 4, 6 is an insertion layer 5 is a metal upper electrode, and 7 is a metal lower electrode, while A and B are plate lines. , C is the bit line and D is the sensor.
제1도에 의하면, 본 발명의 강유전체 캐패시터 회로구조는 전도성 세라믹 하부전극(1) 상에 강유전체(2)가 형성되고 그 위에 전도성 세라믹 상부전극(3), 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 구비하여, 상기 전도성 세라믹 하부전극(1)과 전도성 세라믹 상부전극(3)이 기록단자에 각각 결선되고 상기 전도성 세라믹 하부전극(1)과 금속 상부전극(5)이 해독단자에 각각 결선되도록 한 것에 특징이 있다.Referring to FIG. 1, the ferroelectric capacitor circuit structure of the present invention has a ferroelectric 2 formed on the conductive ceramic lower electrode 1, on which the conductive ceramic upper electrode 3, the insertion layer 4 and the metal upper electrode ( 5) has a structure in which the conductive ceramic lower electrode 1 and the conductive ceramic upper electrode 3 are connected to a recording terminal, respectively, and the conductive ceramic lower electrode 1 and the metal upper electrode 5 are sequentially stacked. It is characterized by being connected to each of these decryption terminals.
좀 더 구체적으로 설명하면, 이러한 회로구조를 갖는 강유전체 캐패시터는 하부로부터 전도성 세라믹 하부전극(1), 강유전체(2), 전도성 세라믹 상부전극(3) 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 가진다. 이러한 적층구조에 있어서, 전도성 세라믹 하부전극(1)과 전도성 세라믹 상부전극(3)은 트랜지스터의 기록단자에 각각 결선된다, 즉, 전도성 세라믹 하부전극(1)의 경우 비트 라인 C에 결선되고, 전도성 세라믹 상부전극의 경우 플레이트 라인 B에 결선되어 있다. 또한, 전도성 세라믹 하부전극(1)과 금속 상부전극(5)은 트랜지스터의 해독단자에 각각 결선되는데, 전도성 세라믹 하부전극(1)의 경우에는 센서 D에 결선되고 금속 상부전극(5)의 경우에는 플레이트 라인 A에 결선된다.In more detail, a ferroelectric capacitor having such a circuit structure includes a conductive ceramic lower electrode 1, a ferroelectric 2, a conductive ceramic upper electrode 3, an insertion layer 4, and a metal upper electrode 5 formed therefrom. It has a laminated structure sequentially. In this stacked structure, the conductive ceramic lower electrode 1 and the conductive ceramic upper electrode 3 are connected to the recording terminal of the transistor, that is, the conductive ceramic lower electrode 1 is connected to the bit line C, and the conductive The ceramic upper electrode is connected to plate line B. In addition, the conductive ceramic lower electrode 1 and the metal upper electrode 5 are respectively connected to the readout terminal of the transistor. In the case of the conductive ceramic lower electrode 1, the conductive ceramic lower electrode 1 and the metal upper electrode 5 are connected to the sensor D. It is connected to plate line A.
따라서, 이러한 회로구조의 강유전체 캐패시터의 경우, 기록시에는 전도성 세라믹 상부전극(3)에서 강유전체(2)를 거쳐 전도성 세라믹 하부전극(1)으로 흐르는 방향으로 기록을 하게 된다. 반면에, 재생시에는 금속 상부전극(5)에서삽입층(4), 전도성 세라믹 상부전극(3), 강유전체(2)를 거쳐 전도성 세라믹 하부전극(1)으로 흐르는 방향으로 재생을 하게 된다.Therefore, in the case of the ferroelectric capacitor having such a circuit structure, recording is performed in a direction flowing from the conductive ceramic upper electrode 3 to the conductive ceramic lower electrode 1 via the ferroelectric 2. On the other hand, in the regeneration, the regeneration is performed in the direction flowing from the metal upper electrode 5 to the insertion layer 4, the conductive ceramic upper electrode 3, and the ferroelectric 2 to the conductive ceramic lower electrode 1.
한편, 금속 전극과 전도성 세라믹 전극의 사이가 지나치게 얇으면 턴넬 등의 효과로 인하여 누설전류가 증가될 우려가 있으므로 금속 전극과 전도성 세라믹 전극사이에 삽입층을 형성시켜 숏트키 장벽(Schottky barrier)이 형성되도록 적절한 두께와 물질을 선정하여야 한다. 바람직한 삽입층 물질로는 상유전체, 고유전체 또는 강유전체가 있지만, 그 외 다른 물질이 또한 선택될 수도 있다. 삽입층은 예로서 통상 약 800Å 이하 두께의 PZT를 사용할 수 있다.On the other hand, if the thickness between the metal electrode and the conductive ceramic electrode is too thin, the leakage current may increase due to the effect of the turnnel, etc., thus forming a Schottky barrier by forming an insertion layer between the metal electrode and the conductive ceramic electrode. An appropriate thickness and material should be selected wherever possible. Preferred interlayer materials include dielectric, high dielectric or ferroelectric, although other materials may also be selected. As the intercalation layer, for example, PZT having a thickness of about 800 kPa or less can be used.
한편, 제2도에 의한 본 발명의 강유전체 캐패시터의 또 다른 회로구조는 제1도 의 회로구조에 부가적으로 상기 전도성 세라믹 하부전극(1) 하부에 금속 하부전극(7)이 형성되어 상기 전도성 세라믹 상부전극(3)과 금속 하부전극(7)이 기록단자에 각각 결선되고 상기 금속 상부전극(5)과 금속 하부전극(7)이 해독단자에 각각 결선되도록 한 것에 특징이 있다.On the other hand, another circuit structure of the ferroelectric capacitor of the present invention according to Figure 2 is a metal lower electrode (7) formed below the conductive ceramic lower electrode (1) in addition to the circuit structure of Figure 1 is the conductive ceramic The upper electrode 3 and the metal lower electrode 7 are connected to the recording terminal, respectively, and the metal upper electrode 5 and the metal lower electrode 7 are connected to the readout terminal, respectively.
좀 더 구체적으로 설명하면, 이러한 회로구조를 갖는 강유전체 캐패시터는 하부로부터 금속 하부전극(7), 전도성 세라믹 하부전극(1), 강유전체(2), 전도성 세라믹 상부전극(3), 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 가진다. 이러한 적층구조에 있어서, 전도성 세라믹 상부전극(3)과 금속 하부전극(7)은 트랜지스터의 기록단자에 각각 결선된다. 즉, 금속 하부전극(7)의 경우 비트 라인 C에 결선되고, 전도성 세라믹 상부전극의 경우 플레이트 라인 B에 결선되어 있다. 또한. 금속 하부전극(7)과 금속 상부전극(5)은 트랜지스터의 해독단자에 각각 결선되는데, 금속 상부전극(7)의 경우에는 센서 D에 결선되고 금속 상부전극(5)의 경우에는 플레이트 라인 A에 결선된다.More specifically, a ferroelectric capacitor having such a circuit structure includes a metal lower electrode 7, a conductive ceramic lower electrode 1, a ferroelectric 2, a conductive ceramic upper electrode 3, and an insertion layer 4 from below. And a structure in which the metal upper electrodes 5 are sequentially stacked. In such a stacked structure, the conductive ceramic upper electrode 3 and the metal lower electrode 7 are connected to the recording terminals of the transistors, respectively. That is, the metal lower electrode 7 is connected to the bit line C, and the conductive ceramic upper electrode is connected to the plate line B. Also. The metal lower electrode 7 and the metal upper electrode 5 are respectively connected to the readout terminal of the transistor. In the case of the metal upper electrode 7, the metal upper electrode 7 is connected to the sensor D and in the case of the metal upper electrode 5 to the plate line A. Will be wired.
따라서, 이러한 회로구조의 강유전체 캐패시터의 경우, 기록시에는 전도성 세라믹 상부전극(3)에서 강유전체(2), 전도성 세라믹 하부전극(1)을 거쳐 금속 하부전극(7)으로 흐르는 방향으로 기록을 하게 된다. 반면에, 재생시에는 금속 상부전극(5)에서 삽입층(4), 세라믹 상부전극(3), 강유전체(2), 전도성 세라믹 하부전극(1)을 거쳐 금속 하부전극(7)으로 흐르는 방향으로 재생을 하게 된다.Therefore, in the case of the ferroelectric capacitor having such a circuit structure, recording is performed in a direction flowing from the conductive ceramic upper electrode 3 to the metal lower electrode 7 via the ferroelectric 2 and the conductive ceramic lower electrode 1. . On the other hand, during regeneration, the regeneration is performed in the direction from the metal upper electrode 5 to the metal lower electrode 7 via the insertion layer 4, the ceramic upper electrode 3, the ferroelectric 2, and the conductive ceramic lower electrode 1. Will be
한편, 제3도에 의한 본 발명의 강유전체 캐패시터 회로구조는 제2도의 회로구조에 부가적으로 상기 전도성 세라믹 하부전극(1)과 금속 하부전극(7) 사이에 삽입층(6)이 형성되어 상기 전도성 세라믹 하부전극(1)과 전도성 세라믹 상부전극(3)이 기록단자에 각각 결선되고 상기 금속 상부전극(5)과 금속 하부전극(7)이 해독단자에 각각 결선되도록 한 것에 특징이 있다.Meanwhile, in the ferroelectric capacitor circuit structure of the present invention according to FIG. 3, an insertion layer 6 is formed between the conductive ceramic lower electrode 1 and the metal lower electrode 7 in addition to the circuit structure of FIG. 2. The conductive ceramic lower electrode 1 and the conductive ceramic upper electrode 3 are connected to the recording terminal, respectively, and the metal upper electrode 5 and the metal lower electrode 7 are connected to the readout terminal, respectively.
좀 더 구체적으로 설명하면, 이러한 회로구조를 갖는 강유전체 캐패시터는 하부로부터 금속 하부전극(7), 삽입층(6), 전도성 세라믹 하부전극(1), 강유전체(2), 전도성 세라믹 상부전극(3), 삽입층(4) 및 금속 상부전극(5)이 순차적으로 적층된 구조를 가진다. 이러한 적층구조에 있어서, 전도성 세라믹 상부전극(3)과 전도성 세라믹 하부전극(1)이 트랜지스터의 기록단자에 각각 결선된다. 즉, 전도성 세라믹 하부전극(1)의 경우 비트 라인 C에 결선되고, 전도성 세라믹 상부전극의 경우 플레이트 라인 B에 결선되어 있다. 또한, 금속 하부전극(7)과 금속 상부전극(5)은 트랜지스터의 해독단자에 각각 결선되는데, 금속 하부전극(7)의 경우에는 센서 D에 결선되고 금속 상부전극(7)의 경우에는 플레이트 라인 A에 결선된다.More specifically, the ferroelectric capacitor having such a circuit structure includes a metal lower electrode 7, an insertion layer 6, a conductive ceramic lower electrode 1, a ferroelectric 2, and a conductive ceramic upper electrode 3 from the bottom. The insertion layer 4 and the metal upper electrode 5 are sequentially stacked. In this stacked structure, the conductive ceramic upper electrode 3 and the conductive ceramic lower electrode 1 are connected to the recording terminals of the transistors, respectively. That is, the conductive ceramic lower electrode 1 is connected to the bit line C, and the conductive ceramic upper electrode is connected to the plate line B. In addition, the metal lower electrode 7 and the metal upper electrode 5 are respectively connected to the readout terminal of the transistor. In the case of the metal lower electrode 7, the metal lower electrode 7 is connected to the sensor D, and in the case of the metal upper electrode 7, the plate line. It is connected to A.
따라서, 이러한 회로구조의 강유전체 캐패시터의 경우, 기록시에는 전도성 세라믹 상부전극(3)에서 강유전체(2)를 거쳐 전도성 세라믹 하부전극(1)으로 흐르는 방향으로 기록을 하게 된다. 반면에, 재생시에는 금속 상부전극(5)에서 삽입층(4), 전도성 세라믹 상부전극(3), 강유전체(2), 전도성 세라믹 하부전극(1), 삽입층(6)을 거쳐금속 하부전극(1)으로 흐르는 방향으로 재생을 하게 된다.Therefore, in the case of the ferroelectric capacitor having such a circuit structure, recording is performed in a direction flowing from the conductive ceramic upper electrode 3 to the conductive ceramic lower electrode 1 via the ferroelectric 2. On the other hand, during regeneration, the metal upper electrode 5 passes through the insertion layer 4, the conductive ceramic upper electrode 3, the ferroelectric 2, the conductive ceramic lower electrode 1, and the insertion layer 6. Regeneration is performed in the direction of 1).
한편, 전도성 세라믹 하부전극(1)과 금속 하부전극(7) 사이에도 누설전류의 증가를 방지할 목적으로 삽입층(4)과 같이 삽입층(6)이 형성되는데, 이 때 바람직한 삽입층 물질로는 상유전체, 고유전체 또는 강유전체가 있지만 그 외 다른 물질이 또한 선택될 수 있다.Meanwhile, an insertion layer 6 is formed between the conductive ceramic lower electrode 1 and the metal lower electrode 7 like the insertion layer 4 in order to prevent an increase in leakage current. Is a dielectric, high dielectric or ferroelectric, but other materials may also be selected.
결과적으로, 본 발명의 강유전체 캐패시터 회로구조는 기록시에는 전도성 세라믹 전극이 사용되도록 한 것이고 재생시에는 금속 전극이 사용되도록 한 구조이다. 즉, 기록할 때는 전도성 세라믹 전극을 사용하기 때문에 피로를 방지할 수 있으며, 재생시에는 금속 전극과 전도성 세라믹 전극을 사용하여 전자가 금속에서 강유전체 쪽으로 흐르는 방향으로 읽게되고 전자가 금속에서 세라믹으로 흐를 때 금속-세라믹 사이에 위치한 삽입층에 의해 형성되는 숏트키 장벽에 의해 누설전류가 낮아지는 것이다.As a result, the ferroelectric capacitor circuit structure of the present invention is such that a conductive ceramic electrode is used for recording and a metal electrode is used for reproduction. In other words, the conductive ceramic electrode is used for recording, and fatigue can be prevented. During reproduction, the metal and the conductive ceramic electrode are used to read electrons in the direction from the metal to the ferroelectric, and when the electron flows from the metal to the ceramic, The leakage current is lowered by the Schottky barrier formed by the insertion layer located between the ceramics.
그러므로, 본 발명의 강유전체 캐패시터 회로구조는 FRAM의 기록시 문제가 되는 피로현상을 방지할 수 있으며 재생시 문제가 되는 누설전류를 효과적으로 줄일 수 있는 이점이 있다.Therefore, the ferroelectric capacitor circuit structure of the present invention can prevent the fatigue phenomenon that is a problem in writing of the FRAM and has the advantage of effectively reducing the leakage current that is a problem during reproduction.
제1도는 본 발명의 강유전체 캐패시터 회로구조의 일실시예의 단면도.1 is a cross-sectional view of one embodiment of a ferroelectric capacitor circuit structure of the present invention.
제2도는 본 발명의 강유전체 캐패시터 회로구조의 또 다른 실시예의 단면도.2 is a cross-sectional view of another embodiment of a ferroelectric capacitor circuit structure of the present invention.
제3도는 본 발명의 강유전체 캐패시터 회로구조의 또 다른 실시예의 단면도.3 is a cross-sectional view of another embodiment of a ferroelectric capacitor circuit structure of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1: 세라믹 하부전극 2: 강유전체1: ceramic lower electrode 2: ferroelectric
3: 세라믹 상부전극 4, 6: 삽입층3: ceramic upper electrode 4, 6: insertion layer
5: 금속 상부전극 7: 금속 하부전극5: metal upper electrode 7: metal lower electrode
A, B: 플레이트 라인 C: 비트 라인A, B: plate line C: bit line
D: 센서D: sensor
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Also Published As
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|---|---|
| US5737180A (en) | 1998-04-07 |
| KR970013297A (en) | 1997-03-29 |
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