JPH10189902A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電極形成時の残渣によるショートパス発生を
防止できる半導体装置の製造方法を提供する。 【解決手段】 スタック構造により容量を形成するＤＲ
ＡＭ装置の製造において、不純物導入により抵抗値の調
整が可能なポリシリコン層１９の必要な領域に、第１不
純物１３を導入して低抵抗とし、ついで１／２Ｖｃｃ電
極（第２電極）パターン形成マスクを利用し、ポリシリ
コン層１９のエッチングされる領域に第２不純物を導入
して高抵抗とし、この後、パターン形成マスクによりエ
ッチングを行って１／２Ｖｃｃ電極（第２電極）を形成
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、とりわけ半導体装置の電極形成時に電極の
周縁部を高抵抗化させることによって電気絶縁性を付与
する製造技術に関するものである。

【０００２】

【従来の技術】半導体によるメモリ装置で、トランジス
タ上に積み重ねて高容量を形成させる構成のスタック構
造ＤＲＡＭ装置がある。このようなスタック構造ＤＲＡ
Ｍ装置では、誘電体から構成されるメモリセルを、この
メモリセルに接して下方に配設されている蓄積ゲート電
極（第１電極）と、このメモリセルに接して上方に配設
されている１／２Ｖｃｃ電極（第２電極）とで挟んで容
量を形成している。そして、このメモリセルの近傍に、
基板面にいたるコンタクトホールが設けられ、ＡＬ析出
等によって導電材が充填されてビットコンタクトが形成
されている。

【０００３】前記蓄積ゲート電極、すなわち第１電極は
通常、ポリシリコン製であり、また１／２Ｖｃｃ電位に
接続されるハーフＶｃｃ電極、すなわち第２電極は、メ
モリセルを覆って析出されたポリシリコン薄膜をエッチ
ングによって電極パターンに形成させるものである。し
たがって第２電極の電位は、Ｖｃｃの二分の一に保たれ
る構成となっている。

【０００４】

【発明が解決しようとする課題】しかしながら、前記の
ような構成のスタック構造ＤＲＡＭ装置の製造時におい
て、エッチングによって１／２Ｖｃｃ電極（第２電極）
を形成させる際に、本来エッチングで除去されなければ
ならない部分、すなわちパターン周縁部が、付着したダ
スト等の影響で除去されずに残るという問題があった。

【０００５】本来、１／２Ｖｃｃ電極（第２電極）はビ
ットコンタクト部に達しない構成とされるが、このよう
な、第２電極の周縁部のはみ出した部分が、近接して設
けられたビットコンタクト部と接触してブリッジされ、
ビット線間でショートパスが生じると、第２電極の電位
がビット線電位の影響を受けて変化し、この結果、該当
領域のデータが壊されるという不具合が生じる。しか
も、このショートパスによって生じる不具合は、動作電
圧によって症状が現われたり、現われなかったりし、リ
ペアで除去することが困難であった。

【０００６】本発明は、前記のような従来技術における
問題点を解決するためなされたもので、電極形成時に生
成された不要部分によるショートパス発生を防止できる
半導体装置の製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】前記課題を解決するため
本発明に係る半導体装置の製造方法は、不純物導入によ
り抵抗値の調整が可能な薄膜のパターン加工に基づき電
極を形成する半導体装置の製造方法であって、前記電極
の周縁部の少なくとも一部分に、第２不純物を導入して
高抵抗値とする工程を有することを特徴とする。とりわ
け、前記薄膜をポリシリコンとする。

【０００８】前記の構成の製造方法によれば、電極の周
縁部に、例えばパターンからはみ出して形成された部分
が残っても、この部分は第２不純物の導入工程によって
高抵抗値になっており、電気絶縁性を有すから、たとえ
パターンからはみ出した部分がコンタクト部と接触して
も、短絡が生じない。

【０００９】あるいは、本発明に係る半導体装置の製造
方法は、スタック構造により容量を形成するＤＲＡＭ装
置の製造方法であって、不純物導入により抵抗値の調整
が可能な薄膜の必要な領域に、第１不純物を導入して低
抵抗とし、ついで１／２Ｖｃｃ電極（第２電極）パター
ン形成マスクを利用し、前記薄膜のエッチングされる領
域に、第２不純物を導入して高抵抗とし、前記工程の後
に、前記１／２Ｖｃｃ電極（第２電極）パターン形成マ
スクによりエッチングを行って１／２Ｖｃｃ電極（第２
電極）を形成させることを特徴とする。

【００１０】前記の構成の製造方法によれば、パターン
からはみ出して形成され、電極の周縁に不要な部分とし
て残った部分が、すでに第２不純物の導入で高抵抗とな
っているから、よってパターンからはみ出した部分がコ
ンタクト部と接触しても、短絡が生じることがない。

【００１１】

【発明の実施の形態】前記のように、本発明に係る半導
体装置の製造方法は、薄膜のパターン加工に基づき電極
を形成する前工程として、電極の周縁部の少なくとも一
部分を第２不純物の導入で高抵抗化させる工程を有する
ものであり、このように電極の周縁部の不要部分の高抵
抗化によって電気絶縁性を付与することを骨子とする。
以下、この発明の実施の一形態を、添付図面に基づいて
説明する。

【００１２】図４は、本発明に係る半導体装置の製造方
法が適用されて、ビット配線の形成までが為された状態
の、スタック構造ＤＲＡＭセルの模式断面図である。同
図で、スタック型ＤＲＡＭ装置１は、表面にＬＯＣＯＳ
膜３が形成され、ＬＯＣＯＳ膜３間に、イオン拡散等の
プロセスによってドレイン拡散域５、ソース拡散域６が
形成されたＳｉ基板２の上に各部が構築されている。

【００１３】ドレイン拡散域５は、ＭＯＳトランジスタ
のドレイン領域を構成するｎ＋の拡散域であり、同時に
メモリのビットラインとしても作用するとともに、後記
するビットコンタクト１１Ａとのオーミック接続部とし
ても作用する。

【００１４】ソース拡散域６は、ＭＯＳトランジスタの
ソース領域を構成するｎ＋の拡散域であり、同時にＳｉ
基板２上に形成された、メモリ部の構成部材である蓄積
ゲート電極（第１電極）７に、直接または間接に接合し
ている。このソース拡散域６は通常、ポリシリコンで形
成される。

【００１５】さらに、ゲート酸化膜を介して前記のドレ
イン拡散域５とソース拡散域６にそれぞれ接合された制
御ゲート４が、Ｓｉ基板２上に形成されている。すなわ
ち、これら制御ゲート４、ドレイン拡散域５、ソース拡
散域６で ＭＯＳトランジスタが形成されている。

【００１６】蓄積ゲート電極（第１電極）７上には、誘
電体膜を有するメモリーセル８と、このメモリーセル８
を包むように上部に析出形成された１／２Ｖｃｃ電極
（第２電極）９が設けられている。この第２電極９は、
ポリシリコンで形成される。

【００１７】第２電極９は、後記のようにエッチングで
パターン形成されるが、パターンからはみ出た部分は高
抵抗の残渣部１９Ｃとなっていて、電気絶縁性を有して
いる。

【００１８】第２電極９と高抵抗の残渣部１９Ｃ上に
は、層間絶縁膜１０が堆積され、さらに層間絶縁膜１０
の上には、導電性のビット配線１１が析出形成されてい
る。ビット配線１１は、ポリシリコンあるいはＡＬで形
成される。このビット配線１１から下方に向かいコンタ
クトホールが、ドレイン拡散域５にいたり形成され、コ
ンタクトホール内はポリシリコンあるいはＡＬの導電材
によって充填され、ビットコンタクト１１Ａを形成して
いる。

【００１９】前記の構成によって、データはビット配線
１１から供給される信号および、ワードラインである制
御ゲート４に基づいてメモリーセル８に容量蓄積され、
あるいは読出されることになる。

【００２０】ここで、層間絶縁膜１０によって１／２Ｖ
ｃｃ電極（第２電極）９とビット配線１１との短絡が阻
止される。また、ビットコンタクト１１Ａと残渣部１９
Ｃとが接触することがあるが、残渣部１９Ｃは高抵抗で
絶縁性を有するから、電気的な導通は無視できる程度に
抑えられる。この結果、１／２Ｖｃｃ電極（第２電極）
９とビットコンタクト１１Ａとの短絡が生じることがな
い。

【００２１】前記のように、１／２Ｖｃｃ電極（第２電
極）９とビットコンタクト１１Ａとの間に高抵抗領域１
９Ｂが介在しても、１／２Ｖｃｃ電極（第２電極）９と
ビットコンタクト１１Ａとの電気的接続はなく、よって
安定した動作が可能になる。

【００２２】つぎに、本発明に係る半導体装置の製造方
法の実施の一形態を、図１〜図３に基づいて説明する。
図１は、本発明を構成する第１不純物導入工程の説明図
であり、スタック構造のＤＲＡＭセルで、後に１／２Ｖ
ｃｃ電極（第２電極）が形成されるポリシリコン層１９
が全面にを形成されている状態を示す。

【００２３】この段階で、ポリシリコン層１９に抵抗値
を下げるための第１不純物１３の導入を行う。導入方法
はイオンインプランテーションや拡散炉での不純物導入
を用いる。この結果、ポリシリコン層１９全面が低抵抗
値となる。

【００２４】ついで、図２に示される第２不純物導入工
程に移り、１／２Ｖｃｃ電極（第２電極）パターンを必
要な領域のみに残してエッチング処理すためのレジスト
パターン１２を形成し、これをエッチング処理前の段階
で利用する。すなわち、前記図１の状態で導入した第１
不純物１３と反対の極性を示す第２不純物２０を、イン
プランテーションを用いて打ち込む。この工程により、
レジストパターン１２でマスクされない領域にのみ第２
不純物２０が打ち込まれ、高抵抗化する。一方、レジス
トパターン１２でマスクされた領域１９Ａは、低抵抗の
ままとなる。

【００２５】この後、図３に示されるパターン形成工程
に移り、前記のレジストパターン１２をそのまま使用し
てＲＩＥを行い、不要部分を除去して１／２Ｖｃｃ電極
（第２電極）９を形成する、このとき、エッチング残り
の残渣部１９Ｃがあっても、高抵抗のため隣接セルへの
影響が無くなる。これ以降の製造工程は、従来における
工程と同様である。

【００２６】

【発明の効果】以上詳述したように、本発明の請求項１
に係る半導体装置の製造方法は、不純物導入により抵抗
値の調整が可能な薄膜のパターン加工に基づき電極を形
成するもので、電極の周縁部の少なくとも一部分に、第
２不純物を導入して高抵抗値とする工程を有するから、
電極の周縁部の、例えばパターンからはみ出した部分を
高抵抗値にできる。したがって、パターンからはみ出し
た部分がコンタクト部と接触しても、短絡が生じること
がなく、これにより歩留まりや信頼性を改善できる。

【００２７】本発明の請求項２に係る半導体装置の製造
方法は、薄膜をポリシリコンで構成するものであり、ポ
リシリコンの不純物打ち込み処理は容易であるから、簡
素化された工程での処理が可能になり、よって処理コス
トを削減できる。

【００２８】本発明の請求項３に係る半導体装置の製造
方法は、スタック構造により容量を形成するＤＲＡＭ装
置の製造に適用され、不純物導入により抵抗値の調整が
可能な薄膜の必要な領域に、第１不純物を導入して低抵
抗とし、ついで１／２Ｖｃｃ電極（第２電極）パターン
形成マスクを利用し、薄膜のエッチングされる領域に第
２不純物を導入して高抵抗とし、この後に、パターン形
成マスクによりエッチングを行って１／２Ｖｃｃ電極
（第２電極）を形成させる構成とするものであるから、
パターンからはみ出して形成され、電極の周縁に不要な
部分として残った部分はすでに第２不純物の導入で高抵
抗となっている。

【００２９】この結果、第２電極とビット線間で、例え
はみ出した部分が接触することがあっても、ショートす
ることがなく、よってリークパスを防止できる。このよ
うに、ビット線間でダストやパターン形成異常で残った
層により生じた配線ショートの影響が、カウンタードー
プの工程を１工程追加するだけで解消でき、歩留まりや
信頼性を改善できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明を構成する、第１不純物導入工程の説明
図である。

【図２】本発明を構成する、第２不純物導入工程の説明
図である。

【図３】本発明を構成する、パターン形成工程の説明図
である。

【図４】本発明により製造されたスタック構造ＤＲＡＭ
セルの模式断面図である。

【符号の説明】

２……Ｓｉ基板、３……ＬＯＣＯＳ膜、４……制御ゲー
ト、５……ドレイン拡散域、６……ソース拡散域、７…
…蓄積ゲート電極（第１電極）、８……メモリーセル、
９……１／２Ｖｃｃ電極（第２電極）、１３……第１不
純物、１９……ポリシリコン層、１９Ａ……低抵抗領
域、１９Ｂ……高抵抗領域、１９Ｃ……残渣部、２０…
…第２不純物

Claims (3)

【特許請求の範囲】
1. 【請求項１】 不純物導入により抵抗値の調整が可能な
   薄膜のパターン加工に基づき電極を形成する半導体装置
   の製造方法であって、 前記電極の周縁部の少なくとも一部分に、第２不純物を
   導入して高抵抗値とする工程を有することを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 前記薄膜がポリシリコンであることを特
   徴とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 スタック構造により容量を形成するＤＲ
   ＡＭ装置の製造方法であって、 不純物導入により抵抗値の調整が可能な薄膜の必要な領
   域に、第１不純物を導入して低抵抗とし、 ついで１／２Ｖｃｃ電極（第２電極）パターン形成マス
   クを利用し、前記薄膜のエッチングされる領域に、第２
   不純物を導入して高抵抗とし、 前記工程の後に、前記１／２Ｖｃｃ電極（第２電極）パ
   ターン形成マスクによりエッチングを行って１／２Ｖｃ
   ｃ電極（第２電極）を形成させることを特徴とする半導
   体装置の製造方法。