KR20000029616A - 저큐리포인트강자성을이용하는강자성기본메모리장치와캡슐화 - Google Patents

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에반스죠셉티쥬니어
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Abstract

본 발명은 정보를 저장하기 위한 메모리 셀(200)에 관한 것이다. 상기 정보는 잔류 분극의 방향을 설정하므로써 강자성 유전체층(213)의 잔류 분극에 저장된다. 강자성 메모리 셀은 제 1 온도 이하에서 정보를 저장하도록 설계된다. 메모리 셀은 제 1 온도 이상이고 400℃ 이하의 큐리 포인트를 갖는 강자성 재료를 포함하는 유전체층(213)을 샌드위치하는 상부 접점과 바닥 접점을 포함한다. 유전체층(213)은 포위층(221)이 산소가 유전체층(213)에 유입되거나 잔존하는 것을 방지하도록 산소 불투과 재료로 포위된다. 접점중 하나는 전형적으로 백금 전극을 포함한다. 다른 접점은 유사한 전극을 가지거나 이격된 전극을 구비한 반도체층을 포함할 수도 있다.

Description

저 큐리 포인트 강자성을 이용하는 강자성 기본 메모리 장치와 캡슐화{FERROELECTRIC BASED MEMORY DEVICES LOW CURIE POINT FERROELECTRICS AND ENCAPSULATION}
컴퓨터 메모리는 동력이 메모리로부터 제거되었을 때 그 저장된 정보가 메모리에 내장되어 있는지의 여부에 따라 분류된다. 종래의 DRAM 이나 SRAM 은 동력이 제거되었을 때 그 내용물이 없어지는 메모리이다. EEPROM 과 플래시 RAM 은 비휘발성 메모리이다. 단위 비트당 비휘발성 메모리의 비용은 너무 높아 다양한 용도로 사용할 수 없다. 또한, 하부 메모리 구조는 단지 휘발성 메모리에 비해 상당히 적은 횟수로 기입될 수 있을 뿐이다. 예를 들어, EEPROM 메모리 셀은 104기입될 수 있다. 또한, 데이터를 EEPROM 에 기입하는데 요하는 시간은 휘발성 메모리를 기입하는데 필요한 시간보다 상당히 길다.
비휘발성 메모리 장치의 한 종류는 장치내에 강자성 유전층의 분극화 방향을 변화시키므로써 정보를 저장할 수 있다. 이러한 장치는 유전층이 강자성 재료로 변환되는 커패시터와 구조적으로 유사하다. 실제로, 한 종류의 장치는 유전층이 강자성층으로 변환되는 커패시터이다. 이러한 장치에 있어서, 강자성 유전체는 2가지 방향중 한가지로 분극화된다. 분극 방향은 정보를 저장하는데 사용되며, "1"은 한쪽 분극 방향에 대응하며, "0" 은 다른쪽 분극 방향에 대응한다. 유전체의 분극은 동력이 시스템에서 제거되어 비휘발성 작동을 제공할 때 유지된다.
분극 방향은 커패시터를 횡단하여 분극을 절환하기에 충분한 포텐셜을 인가하므로써 감지된다. 편의상, 인가된 포텐셜 편차는 유전체를 "1" 에 대응하는 분극 상태로 절환하기 위한 것으로 가정하자. 만일 커패시터가 판독 포텐셜을 인가하기 전에 "1" 을 저장하도록 분극된다면, 분극은 판독 전압에 의해 변화되지 않을 것이다. 그러나, 만일 커패시터가 판독 포텐셜을 인가하기 전에 "0"을 저장하도록 분극된다면, 분극 방향은 절환될 것이다. 이러한 절환은 커패시터의 한쪽 판으로부터 다른쪽 판으로 흐르는 전류를 일으킬 것이다. 감지 증폭기는 커패시터의 상태를 결정하기 위해 포텐셜 판독에 응답하여 흐르는 전류를 측정한다. 일단 커패시터가 판독되면, 데이터는 판독 포텐셜이 커패시터의 상태를 절환시킬 경우에는 커패시터에서 재기입되어야 한다.
강자성 커패시터는 바닥 전극상에 강자성 재료층을 침착하고 이어서 강자성층상에 상부 전극을 침착시키므로써 구성된다. PZT 에 기초한 강자성층은 본 기술분야에 널리 공지되어 있다. 이러한 재료는 필요한 강자성 특성을 갖는 페로프스카이트 구조(perovskite structure)를 제공하기 위해 침착후 상당한 고온으로 가열된다. 어닐링 처리후, 유전체 필름은 다수의 도메인을 포함한다. 각각의 별개의 도메인은 페로프스카이트 재료의 모노 도메인 단결정의 것과 등가인 자발적인 분극을 갖는다. 침착 처리의 말기에, 도메인은 일반적으로 임의의 방향을 취한다.
이러한 형태의 메모리가 본 기술분야에 공지되어 있지만, 그 상용화는 다음과 같은 2가지 문제, 즉 일반적으로 "임프린트(imprint)" 와 "피로(fatigue)" 이다. 임프린트는 저장된 데이터에 따라 그 히스테리시스 곡선이 포지티브 방향이나 네거티브 방향으로 전압 축선을 따른 이동을 나타내려는 강자성 커패시터의 경향을 말한다. 이러한 경향은 2가지 이유 때문에 로직 상태 훼손을 초래한다. 첫째로, 충분한 이동후, 로직 상태는 이를 감지 증폭기로 나타낸다. 둘째로, 강제 전압이 너무 높아서 가용 프로그래밍 전압으로 절환할 수 없다. 이와 같이 상황이 발생했을 경우, 커패시터에 기초한 메모리 셀은 소용없게 된다.
피로(fatigue)는 분극이 변화되는 횟수에 따라 유전체층의 잔류 분극(remnant polarization)의 크기의 감소를 말한다. 커패시터가 절환되었을 때 변환된 전하량이 잔류 분극과 관련되어 있기 때문에, 커패시터는 마지막으로 검출을 위해 변환된 불충분한 전하가 있는 포인트에 도달된다. 이러한 포인트에서, 커패시터에 기초한 메모리 셀은 소용없게 된다.
강자성 FET 에 기초한 메모리 장치는 본 기술분야에 공지되어 있다. 이러한 구조는 침착되어 서로 이격된 2개의 전극을 갖는 반도체층에 의해 상부 전극이 대체되는 커패시터로 관찰된다. 데이터는 강자성 유전체층의 분극 방향으로 다시 한번 저장된다. 분극 상태는 반도체층의 저항성을 변화시키는 전기장을 일으킨다. 즉, 2개의 전극 사이에서 측정된 저항성은 강자성층의 분극 방향에 의존한다. 이러한 종류의 장치는 장치가 판독될 때마다 강자성층이 절환될 필요가 없다는 장점을 갖는다.
종래 강자성 FET 에 기초한 메모리는 이러한 장치의 유용성을 제한하는 지지에 대한 문제를 갖고 있다. 만일 데이터가 주기적으로 기입되지 않는다면, 데이터는 소실되며, 종래 강자성 FET 메모리도 피로 문제를 나타낼 것이다.
설명을 간단하게 하기 위해, 강자성 메모리 셀이라는 용어는 강자성 FET 와 강자성 커패시터를 포함하는 것으로 한정될 것이다. 상술한 바와 같이, 이러한 장치는 커패시터의 상부 전극이 구성되는 방식으로 확산이 관찰된다.
실험실에서는 다소 이상적인 강자성 메모리 셀이 나타날 수 있지만, 이러한 셀을 패키지형 메모리 칩에 연합하려는 노력은 만족스러운 부품을 제공하지 못했다. 일반적으로, 메모리 칩은 종래의 CMOS 제조기법을 이용하는 실리콘 기판상에 구성된 회로를 포함한다. 상기 CMOS 회로는 격리 트랜지스터와, 검출 증폭기와, 판독 및 기입을 위한 특정의 강자성 메모리 셀을 픽업하는데 필요한 디코딩 회로를 제공한다. 강자성 메모리 셀은 전형적으로 CMOS 회로가 CMOS 격리 트랜지스터에 인접한 패드상에 형성된 후에 구성된다. 그러나, 강자성 메모리 셀이 CMOS 격리 트랜지스터 위에 구성되는 메모리도 서술된다. 후자의 경우, 실리콘 이산화물과 같은 격리층이 먼저 CMOS 구조물위에 침착된다.
CMOS 회로에 강자성 메모리 셀이 구성된 후, 메모리를 완성시키기 위해서는 다수의 처리 단계가 요구된다. 이들중 2가지는 모든 형태의 메모리에 공통적이다. 첫째로, 강자성 메모리 셀과 하부의 CMOS 회로 사이의 각종 연결부는 알루미늄과 같은 도전체를 침착하여 제조되어야 한다. 둘째로, 전체 회로는 실리콘 이산화물과 같은 패시베이션층으로 피복된다. 패시베이트된 웨이퍼는 수소/질소 분위기에서 350 내지 400 ℃로 가열되는 형성 가스 어닐링처리를 받게 된다.
이와 같은 2가지 단계의 완료에 따라 만족스러운 장치가 되지만, 단계들중 일부는 장치의 성능을 악화시킨다. 형성 가스 어닐링 처리후, 커패시터 기본 장치는 허용할 수 없는 임프린트(imprint) 문제와 빈약한 히스테리시스 곡선을 나타낸다. 마찬가지로, 강자성 FET 기본 장치도 히스테리시스 곡선과 데이터 지지가 빈약하게 나타난다.
본 발명은 강자성 기본 메모리 장치에 관한 것으로서, 특히 메모리 시스템에 사용하기 위한 강자성 커패시터와 강자성 FET 에 관한 것이다.
도 1 은 강자성 커패시터를 이용하는 메모리 셀을 도시한 도면.
도 2 는 데이터를 저장하기 위해 강자성 FET 를 이용하는 메모리의 워드를 도시한 도면.
도 3 은 강자성 커패시터의 단면도.
도 4 는 강자성 FET 의 단면도.
도 5 내지 도 10 은 제조 처리의 각종 스테이지에서 본 발명에 따른 메모리 셀의 단면도.
본 발명의 목적은 개선된 강자성 메모리 셀을 제공하는 것이다.
본 발명의 다른 목적은 형성 가스 어닐링 처리를 포함한 일련의 처리 단계를 받은 후에도 양호하게 작동되는 강자성 메모리 셀을 제공하는 것이다.
본 발명의 기타 다른 목적과 특징 및 장점은 첨부된 도면을 참조한 하기의 상세한 설명에 의해 보다 명확하게 이해될 것이다.
본 발명은 정보를 저장하기 위한 강자성 메모리 셀에 관한 것이다. 정보는 잔류 분극의 방향을 설정하므로써 강자성 유전체층의 잔류 분극에 저장된다. 강자성 메모리 셀은 제 1 온도 이하의 온도로 정보를 저장하도록 설계되었다. 메모리 셀은 제 1 온도보다 높고 400 ℃ 이하의 큐리점을 갖는 강자성 재료를 포함하는 유전체층을 샌드위치하는 상하 접점을 포함한다. 유전체 층은 캡슐층이 산소가 유전체 층에 유입되는 것을 방지하도록 산소 투과재료로 포위된다. 접점중 하나는 전형적으로 백금 전극을 포함한다. 다른 접점은 이와 유사한 전극이나 이격된 전극을 갖는 반도체층을 포함한다.
대형 메모리에서 1 비트의 메모리 셀은 전형적으로 격리 트랜지스터와 강자성 메모리 셀을 포함한다. 상술한 바와 같이, 강자성 메모리 셀은 커패시터나 강자성 FET 에 기초한다. 도 1 은 강자성 커패시터에 기초한 메모리 시스템에서 메모리 워드를 개략적으로 도시하고 있다. 워드(100)는 전통적으로 셀(105, 125)인 다수의 1 비트 셀을 포함한다. 각각의 1 비트 메모리 셀은 트랜지스터(104)와 조합된 강자성 커패시터(102)를 포함한다. 커패시터의 강자성 재료는 전기적으로 역전인 잔류 분극(remnant polarization)을 갖는다. 역전되었을 때, 대형 보상 전하는 2개의 커패시터 판 사이로 흘러야 한다. 트랜지스터(104)는 전형적으로 커패시터(102)를 비트 라인(106, 126)에 연결하는 스위치로서 작용한다. 이러한 연결은 워드 라인(107)에서 신호에 응답하여 이루어진다. 각각의 비트 라인과 관련된 검출 회로는 커패시터(102)내로의 전하 흐름을 측정한다. 전형적인 검출 회로가 도면부호 109 로 도시되어 있다.
기입을 실행하기 위해, 워드 라인은 트랜지스터(104)를 작동시키며, 비트 라인(106)은 높게 또는 낮게 설정되며, 판 라인(108)은 펄스화된다. 커패시터의 분극 방향은 비트 라인(106)의 상태에 의해 설정된다.
판독을 실행하기 위해, 트랜지스터(104)가 작동되고, 판 라인(108)이 펄스화된다. 커패시터상의 전하는 검출 회로(109)에 의해 측정되는 비트 라인(106)상으로 가압된다. 만일 커패시터 분극이 판독 펄스에 의해 절환된다면, 전류는 비트 라인(106)으로 흐를 것이다. 한편, 만일 커패시터(102)의 분극이 판독 펄스에 의해 제공된 방향을 이미 취하고 있다면, 비트 라인(106)상에는 단지 소량의 전류만이 흐를 것이다. 이러한 두가지 경우에 있어서, 분극은 커패시터(102)의 본래 분극 방향에 관계없이 판독 동작후 판독 펄스에 의해 특정화된 방향을 가르키게 된다. 만일 데이터가 판독 동작에 의해 소멸되었다면, 검출 회로(109)는 판독 동작후 정확한 데이터를 재기입한다.
강자성 FET 에 기초한 메모리는 다수의 상이한 단일 워드 메모리 아키텍쳐가 가능하다는 점에서 다소 복잡하다. 그러나, 이러한 모든 아키텍쳐는 패스 트랜지스터에 연결된 강자성 FET 를 포함한다. 도 2 는 데이터를 저장하기 위해 강자성 FET 를 이용하는 메모리의 워드(1200)를 개략적으로 도시하고 있다. 워드(1200)에서의 각각의 비트는 강자성 FET 를 포함한다. 각각의 비트는 전형적인 1 비트 메모리 셀(1205, 1225)에 저장된다. 각각의 1 비트 메모리 셀은 소스 라인(1221)을 비트 라인에 연결한다. 1 비트 메모리 셀(1205, 1225)을 위한 비트 라인은 1206 및 1226 에 도시되어 있다. 각각의 1 비트 메모리 셀은 강자성 FET(1204)와, 소스 라인(1221)과 대응의 비트 라인 사이에 강자성 FET 를 연결하는 패스 트랜지스터(1202)를 포함한다. 각각 선택된 강자성 FET(1204)의 저항은 검출 회로에 의해 측정된다. 비트 라인(1206, 1226)에 대응하는 검출 회로는 1209 및 1229 에 도시되어 있다. 패스 트랜지스터는 워드 라인(1220)을 통해 제어된다. 데이터가 강자성 FET 에 판독되는 방식은 이용된 특정의 아키텍쳐에 의존한다. 워드 라인(1220)상의 신호와 함께 소스 라인(1221) 및 게이트 라인(1222)에 적절한 신호를 인가하므로써 강자성 유전체의 분극이 절환될 수 있음은 충분히 설명될 수 있다.
전형적인 강자성 커패시터의 단면도가 도 3 에 도면부호 300 으로 도시되어 있다. 커패시터(300)는 바닥 전극(312)과, 강자성 유전체층(314)과, 상부 전극(318)을 포함한다. 전형적인 강자성 FET 의 단면도가 도 4 에 도면부호 400 으로 도시되어 있다. 강자성 FET(400)는 바닥 전극(412)과 강자성 유전체층(414)을 포함한다. 반도체층(416)은 강자성 유전체층(414)상에 침착된다. 그리고 반도체층(416)상에는 2개의 전극(418, 419)이 침착된다. 반도체층(416)은 강자성 유전체층(414)의 분극에 의해 그 저항이 변화되는 가변저항기로서 관찰된다. 반도체층(416)의 저항은 2개의 전극 사이에 포텐셜이 인가될 때 전극(418, 419)사이에 흐르는 전류를 측정하므로써 측정될 수 있다. 바닥 전극(412)은 종래 FET 의 케이트와 유사하며, 전극(418, 419)은 종래 FET 의 소스 및 드레인과 유사하다.
도 1 및 도 2 를 비교하면 두 형태의 메모리가 공통적인 다양한 특성을 갖는 것을 알 수 있다. 메모리의 각각의 워드는 각각의 강자성 메모리 셀이 패스 트랜지스터에 연결되는 다수의 강자성 메모리 셀로 구성된다. 이러한 두가지 경우에 있어서, 각각의 강자성 메모리 셀의 바닥 전극은 공통 라인에 연결되며, 강자성 메모리 셀의 상부에 있는 연결부중 하나는 패스 트랜지스터에 연결된다. 강자성 FET 기초 메모리의 경우에는 강자성 메모리 셀의 상부에 제 2 연결부가 있다.
본 발명이 종래기술에 비해 양호한 장점을 취하는 방식은 제조 단계에서의 각종 상태에 있는 메모리 셀(200)의 단면도인 도 5 내지 도 10 을 참조하면 용이하게 이해될 것이다. 메모리 셀(200)은 강자성 커패시터에 기초한다. 그러나, 본 기술분야의 숙련자라면 본 발명은 강자성 FET 에 기초한 메모리 셀에도 적용될 수 있음을 인식해야 한다.
도 5 에 있어서, 격리 트랜지스터는 이미 실리콘 기판(203)상에 제조되어 있다. 드레인과 게이트와 트랜지스터의 소스는 각각 도면부호 204, 205, 206 으로 도시되었다. 트랜지스터는 바이어스가 에칭되는 SiO2층(207)으로 덮여 있다. 접점(208, 209)은 폴리실리콘으로부터 상기 바이어스에 증식된다. 1500Å의 백금층(210)은 SiO2층(207)의 상부에 침착되어, 접점(208)과 전기접촉된다. 600Å의 오옴 재료층(211)은 백금층(210)상에 침착된다. 양호한 오옴 접점재료는 LSCO(란탐 스트론튬 코발트 산화물)이다. 상기 오옴 접점재료는 "피로" 라는 문제점을 감소시킨다. 그러나, 본 발명의 범주로부터 일탈없이 오옴 접점층이 사용되지 않는 실시예도 구성될 수 있다.
본 발명의 양호한 실시예에서, 백금층이 침착되기 전에 티타늄이나 티타늄 질화물의 얇은 층(201)이 SiO2층에 침착된다. 이러한 층은 백금을 폴리실리콘 및 SiO2에 접합하는 "접착제"로 작용한다. 또한, 이러한 접착층은 폴리실리콘 및 백금층이 상호작용하는 것을 방지한다. 접착제층은 전형적으로 200Å의 두께를 갖는다.
도 6 에 있어서, 상술한 층이 침착된 후에는 오옴 접점 및 백금층이 에칭되어 커패시터(202)의 하부 전극을 형성된다. 이러한 에칭 동작은 ECR 클로린 플라즈마 RIE 로서 양호하게 실행된다. 그후, 600Å의 장벽층(212)이 칩의 표면상에 침착되고 도 7 에 도시된 바와 같이 전극(202)위로 창(window)이 개방된다. 양호한 장벽층은 CCL4또는 CF4플라즈마를 이용하여 에칭되는 TIO2이다. 상기 장벽층은 백금 접점 주위의 SiO2와 강자성층 사이의 상호작용을 방지하는데 필요하다.
그후, 강자성층(213)(1200Å)과, 오옴층(214)(600Å)을 포함하는 상부 전극과 백금층(215)(1000Å)이 도 8 에 도시된 바와 같이 침착된다. 이러한 층은 도 9 에 도시된 커패시터 구조물(216)을 제공하기 위해 ECR 클로린 플라즈마 RIE 를 사용하여 적층에칭(stack etch)된다. 적층에칭은 상부 전극(215) 하부에 놓이지 않은 영역에서 장벽층을 제거한 후 정지되도록 시간이 맞추어져 있음을 인식해야 한다. 적층에칭은 SiO2층(207)의 일부로 연장된다. 에칭의 말단 포인트는 에칭중 제거된 재료를 관찰하므로써 검출되며, 상기 말단 포인트는 제거된 재료에 Ti 가 더 이상 존재하지 않는 포인트를 말한다.
도 10 에 있어서, 상부 전극 구조물과 강자성 유전체층이 적층에칭된 후, 유전체 재료, 양호하기로는 TiO2층(221)(400Å)이 칩상에 침착된다. 그후, 이러한 층은 SiO2층(218)(2000Å)으로 피복되고, 바이어스는 폴리실리콘 접점(209)으로 개방된다. 상기 바이어스는 2 단계로 에칭된다. 먼저, CF4플라즈마 에칭이 사용되어 SiO2를 제거한다. 그후, CCL4에칭이 사용되어 TiO2를 제거한다. 그리고 접점(209)의 폴리실리콘 연장부(219)가 증식되어 알루미늄 비트 라인(220)이 침착된다. 선택적으로, 상기 연장부는 웰을 폴리실리콘 대신에 알루미늄으로 충진하므로써 구성된다. 알루미늄을 침착하기 전에, 웨이퍼는 유전체 층(221)의 침착에 의해 초래된 강자성체의 손상을 복구하기 위해 어닐링된다.
상술한 바와 같이, 회로는 실리콘 이산화물과 같은 패시베이션 층으로 피복된다. 패시베이트된 웨이퍼는 수소/질소 분위기에서 350 내지 400 ℃로 가열되는 성형 가스 어닐링처리를 받는다. 종래 메모리 시스템에 있어서, 이러한 마지막 단계는 강자성 메모리 셀에 손상을 가하여 메모리를 효과적으로 사용할 수 없게 한다.
본 발명은 다수의 관찰에 기초한 것이다. 양호한 강자성 유전체는 PZT 에 기초한다. 양호한 유전체는 +4 이상의 산성 재료로 도핑된 납 지르코늄 티탄산염이다. 유전체는 페로프스카이트 구조를 형성하기 위해 침착된 후 어닐링처리된다. 간단한 페로프스카이트 구조는 입방 유니트 셀이다. 대형 양이온(A)은 입방체의 코너를 점유하고, 소형 양이온(B)은 몸체 중심위치를 점유하며, 산소 이온은 유니트 셀의 표면 중심을 점유한다. 이러한 구조의 일반적인 화학식은 ABO3로 표시된다. PZT 재료에 있어서, A 사이트는 전형적으로 납에 의해 점유되며, B 사이트는 전형적으로 지르코뉴이나 티타늄에 의해 점유된다. 산소 공간의 갯수가 장치 성능에 중요한 것으로 판명되었다. +4 이상의 산성 도핑제 사용은 산소 공간의 효과가 제어되게 한다.
본 발명은 부분적으로는 2개의 요소로부터 성형 가스 어닐링 처리에 의해 초래된 손상의 관찰에 기초하고 있다. 첫째로는, 성형 가스 어닐링중 강자성층이 가열될 때 발생된 강자성 층에서 불균일한 전하 분포의 발생이다. 강자성층이 본래 침착되어 결정화되었을 때, 그 층은 전기적으로 분극화된 영역을 가지며 따라서 국부적인 전기장을 제공하게 된다. 그러나, 존재하고 있는 캐리어는 균일하게 분포된다. 층이 강자성 재료의 큐리 포인트 이하의 온도로 가열되었을 때, 캐리어는 도전 대역으로 상승하여, 이러한 국부적 전기장의 영향하에서 이동된다. 이러한 캐리어는 불균일한 전하 분포를 이끄는 성형가스 어닐링 처리후 장치가 냉각되었을 때 상기 영역의 단부에서 냉각된다.
이러한 불균일한 전하 분포는 강자성체를 큐리 포인트 이상의 온도로 가열하므로써 제거될 수 있다. 큐리 포인트 이상의 온도에서, 상기 영역과 전기장은 사라진다. 그후 축적된 전하는 그 자신의 전기장하에서 이동되어 재분포된다. 상기 장치는 영역이 재형성되었을 때 불균일한 전하 분포의 도입을 방지하기 위해 신속히 냉각된다. 따라서, 원래, 성형 가스 어닐링 처리중 초래된 손상은 강자성 메모리 셀을 강자성 유전체의 큐리 포인트 이상의 온도로 어닐링하므로써 역전될 수 있다. 불행하게도, 종래 장치는 450℃ 이상의 큐리 포인트를 갖는 재료로 구성된 강자성층으로 구성되었다. 따라서, 어닐링은 450℃ 를 초과하는 온도로 실행될 필요가 있다. 이러한 어닐링은 회로에서 긴 도전 통로를 위해 사용된 알루미늄 도체에 손상을 가한다.
성형 가스 어닐링에 의해 초래된 제 2 손상 소스는 강자성층에서 산소 분포의 변화에 기인한다. 강자성 메모리 셀이 수소 분위기에서 가열될 때, 산소는 강자성층으로부터 탈출할 수 있다. 이러한 산소의 손실은 산소 공간의 밀도에 영향을 끼친다. 상술한 바와 같이, 산소 공간의 레벨은 제어되어야 하는 것으로 밝혀졌었다. 따라서, 도체가 손상되는 온도 이하의 큐리 포인트로 강자성층을 사용하는 경우에도, 성형 가스 어닐링중 산소의 손실이 교정될 수 없다.
본 발명은 성형 가스 어닐링중 산소 이동을 방지하는 산소 불투과 장벽과 낮은 큐리 포인트 강자성체의 조합을 이용하므로써 장점을 얻게 된다. 본 발명의 양호한 실시예에 있어서, 강자성층은 성형 가스 어닐링이 실행되는 온도 이하인 큐리 포인트 50℃를 갖는 PZT 복합물로 구성된다. 따라서, 성형 가스 어닐링은 더 이상 불균일한 전하 분포를 초래하지 않을 것이다. 실제로, 성형 가스 어닐링은 층이 결정화된 후 강자성층이 가열되는 제조 단계에 의해 초래된 불균일한 전하 분포를 제거할 것이다. 성형 가스 어닐링은 350-400℃에서 정상적으로 실행되기 때문에, 본 발명은 300℃ 내지 400℃ 사이의 큐리 포인트로 PZT 복합물을 이용한다.
큐리 포인트에는 이용될 수도 있는 하부 경계가 있음을 인식해야 한다. 메모리 장치는 강자성체의 잔류 분극에 정보를 저장한다. 전형적으로, 한쪽 방향으로의 분극은 "0"을 저장하는데 사용되며, 다른쪽 방향으로의 분극은 "1"을 저장하는데 사용된다. 만일 장치의 작동 온도가 큐리 포인트 근처에 너무 가깝다면, 잔류 분극이 큐리 포인트에서 사라지기 때문에 정보는 소실될 것이다. 이에 대해, 대부분의 강자성 복합물에는 통계적 영역 분포가 있음을 인식해야 한다. 따라서, 일부 영역은 온도가 큐리 포인트에 도달하기 전에 소실될 것이다. 따라서, 본 발명은 메모리 작동온도 이상인 150℃의 큐리 포인트로 강자성체를 사용한다. 일반적으로는 450℃에서 15분간 또는 400℃에서 30분간 실행되는 복구 어닐링에 일치하는 최대 큐리 포인트가 양호하다.
표 Ⅰ 은 다수의 상이한 PLZT 복합물과 최종 유전체의 큐리 포인트를 도시하고 있다. x/y/z 복합체는 강자성체는 A 사이트에 x % 를 가지며, 나 A 사이트는 La 로 충진되었음을 의미한다. B 사이트는 y % 의 Zr과 z % 의 Ti 를 갖는다.
표 Ⅰ
복합체 큐리 포인트(℃)
8/20/80 ∼300
8/40/60 240
12/40/60 140
0/65/35 370
2/65/35 320
6/65/35 190
7/65/35 155
8/65/35 110
1/45/55 ∼380
4/30/70 ∼380
상술한 +4 이상의 산성 도핑체는 PZT 의 큐리 포인트를 억압하는 것을 인식해야 한다. 따라서, 이와 같은 도핑제를 갖는 PZT 로 구성된 낮은 큐리 포인트 강자성체는 이중으로 장점을 제공한다. 예를 들어, 1% 내지 4% 범위의 Nb 로 도핑된 PZT 는 300 내지 350℃ 범위의 큐리 포인트를 제공한다. 마찬가지로, 0.5% 내지 2% 범위의 텅스텐으로 도핑된 PZT 가 사용될 수 있다.
상술한 바와 같이, 큐리 포인트 이상의 어닐링 단독 처리는 강자성층과 성형 가스 혼합물 사이의 산소 교환에 의해 초래된 결점을 치유하지 않는다. 본 발명은 산소 불투과 장벽 재료에서 강자성층을 포위하므로써 이러한 문제점을 해소하였다. 본 발명의 양호한 실시예에서, 산소 장벽 재료는 TiO2이다. 이러한 포위층이 도 9 에 도면부호 221 로 도시되었다. 이러한 포위는 산소 교환을 방지하며, 이에 따라 성형 가스 어닐링처리에 의해 초래된 손상을 방지한다.
본 발명은 커패시터의 제조를 도시한 도면을 이용하였지만, 본 발명의 원리는 강자성 FET 에 기초한 강자성 메모리 셀에도 동일하게 적용될 수 있음을 인식해야 한다. 강자성 FET 는 상부 전극을 2개의 전극을 갖는 반도체층으로 대체한다. 따라서, 제 2 연결부가 상부 전극에 형성되어야만 한다. 그러나, 이러한 장치는 성형 가스 어닐링처리에 의해 손상을 받기 때문에, 강자성 FET 기본 장치에서는 낮은 큐리 포인트 강자성체와 함께 포위화를 사용하는 것이 중요하다. 이러한 손상은 강자성층에서의 교환에 의한 것이므로, 상부 전극의 구조는 손상에 거의 영향을 미치지 않는다.
상술한 본 발명의 실시예는 특정 형태의 전극을 이용하였다. 그러나, 본 발명의 장점은 사용된 전극 형태에 관계없음을 인식해야 한다.
강자성 FET 의 경우 "상부 전극"을 위한 양호한 반도체는 그 도전성이 신호 공간의 응축에 의해 결정되는 산화물이다. 산소 불투과 장벽에서의 장치의 포위화는 이러한 반도체층이 반도체층의 침착후 실행된 어닐링 작동중 산소 공간 응축의 변화를 방지한다.
본 발명의 상술한 실시예는 주로 PZT 기초 강자성체를 사용하였지만, 본 기술분야의 숙련자자면 본 발명은 스트로늄 비스무스 탄탈레이트와 같은 다른 강자성 재료에도 적용될 수 있음을 인식해야 한다.
본 발명은 양호한 실시예를 참조로 서술되었기에 이에 한정되지 않으며, 본 기술분야의 숙련자라면 첨부된 청구범위로부터의 일탈없이 본 발명에 다양한 변형과 수정이 가해질 수 있음을 인식해야 한다.

Claims (9)

  1. 정보를 제 1 온도 이하에서 저장하기 위해 작동되는 강자성 메모리 셀(200)에 있어서,
    바닥 접점(202)과,
    상기 제 1 온도 보다 높고 400℃ 이하인 큐리 포인트를 갖는 강자성 재료와,
    상부 접점(214, 215)과,
    산소 불투과 재료를 구비한 포위층(221)을 포함하며,
    상기 강자성 재료는 제 1 온도 아래에서 잔류 분극을 가지며, 상기 정보는 잔류 전극을 변화시켜 저장되며, 상기 유전체층(213)은 바닥 전극과 상부 접점(214, 215) 사이에 샌드위치되며, 상기 포위층(221)은 산소가 상기 유전체층(213)에 유입되거나 잔존하는 것을 방지하는 것을 특징으로 하는 강자성 메모리 셀.
  2. 제 1 항에 있어서, 상기 강자성 재료는 납 지르코늄 타탄산염을 포함하는 것을 특징으로 하는 강자성 메모리 셀.
  3. 제 1 항에 있어서, 상기 바닥 접점(202)은 백금 전극을 포함하는 것을 특징으로 하는 강자성 메모리 셀.
  4. 제 3 항에 있어서, 상기 상부 접점(214, 215)은 백금 전극을 포함하는 것을 특징으로 하는 강자성 메모리 셀.
  5. 제 3 항에 있어서, 상기 상부 접점(214, 215)은 반도체층과 제 1 및 제 2 상부 전극을 포함하며, 상기 제 1 및 제 2 상부 전극은 상기 반도체층에서 서로 이격되는 것을 특징으로 하는 강자성 메모리 셀.
  6. 제 1 항에 있어서, 상기 산소 불투과 재료는 티탄 산화물을 포함하는 것을 특징으로 하는 강자성 메모리 셀.
  7. 제 2 항에 있어서, 상기 강자성 재료는 +4 이상의 산성을 갖는 요소로 도핑되는 것을 특징으로 하는 강자성 메모리 셀.
  8. 제 7 항에 있어서, 상기 도핑 요소는 Nb, Ta, 및 W 로 구성된 집단에서 선택되는 것을 특징으로 하는 강자성 메모리 셀.
  9. 제 7 항에 있어서, 상기 도핑 요소는 1% 내지 8% 의 농도로 제공되는 것을 특징으로 하는 강자성 메모리 셀.
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