JPH0529567A - 半導体メモリの記憶用キヤパシタおよびその製法 - Google Patents
半導体メモリの記憶用キヤパシタおよびその製法Info
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- JPH0529567A JPH0529567A JP3178614A JP17861491A JPH0529567A JP H0529567 A JPH0529567 A JP H0529567A JP 3178614 A JP3178614 A JP 3178614A JP 17861491 A JP17861491 A JP 17861491A JP H0529567 A JPH0529567 A JP H0529567A
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体メモリの記憶用キャパシタ容量を大き
くする。 【構成】 記憶用キャパシタの下部電極の材料として、
酸化物導電体または強誘電体を構成する金属元素の合金
を用いた。
くする。 【構成】 記憶用キャパシタの下部電極の材料として、
酸化物導電体または強誘電体を構成する金属元素の合金
を用いた。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭなどの半導体メ
モリの記憶用キャパシタおよびその製法に関する。
モリの記憶用キャパシタおよびその製法に関する。
【０００２】
【従来の技術】図４はたとえば特開平3-21104号公報に
示された従来のＤＲＡＭのメモリ部を構成するトランジ
スタの断面図である。図中、１はｐ型基板、２はｎ+ 領
域、３は素子分離領域でＳｉＯ2である。４はＳｉＯ2、
５はワード線である。６は多結晶Ｓｉでキャパシタの下
部電極にあたる。７は記憶用キャパシタの誘電体層でＳ
ｉＯ2とＳｉＮからなるＯＮ膜である。８は多結晶Ｓｉ
で記憶用キャパシタの上部電極にあたる。９は層間絶縁
膜でＳｉＯ2からなり、10はビット線である。
示された従来のＤＲＡＭのメモリ部を構成するトランジ
スタの断面図である。図中、１はｐ型基板、２はｎ+ 領
域、３は素子分離領域でＳｉＯ2である。４はＳｉＯ2、
５はワード線である。６は多結晶Ｓｉでキャパシタの下
部電極にあたる。７は記憶用キャパシタの誘電体層でＳ
ｉＯ2とＳｉＮからなるＯＮ膜である。８は多結晶Ｓｉ
で記憶用キャパシタの上部電極にあたる。９は層間絶縁
膜でＳｉＯ2からなり、10はビット線である。
【０００３】つぎに動作について説明する。ワード線５
に信号電圧が印加されるとトランジスタはオン状態とな
り、ビット線10に印加されているデータ信号「１」また
は「０」がトランジスタを介して記憶用キャパシタに書
き込まれる。こののちワード線５に信号電圧が印加され
なくなるとトランジスタはオフ状態となり、データ信号
が記憶用キャパシタに保存される。このようにデータは
記憶用キャパシタに保存されているが、パッケージング
材などからのα線により生じた電子−正孔対が記憶用キ
ャパシタに保存されているデータを変化させることがあ
る。このため記憶用キャパシタ容量をある程度大きくす
る必要がある。
に信号電圧が印加されるとトランジスタはオン状態とな
り、ビット線10に印加されているデータ信号「１」また
は「０」がトランジスタを介して記憶用キャパシタに書
き込まれる。こののちワード線５に信号電圧が印加され
なくなるとトランジスタはオフ状態となり、データ信号
が記憶用キャパシタに保存される。このようにデータは
記憶用キャパシタに保存されているが、パッケージング
材などからのα線により生じた電子−正孔対が記憶用キ
ャパシタに保存されているデータを変化させることがあ
る。このため記憶用キャパシタ容量をある程度大きくす
る必要がある。
【０００４】一方、ＤＲＡＭの高密度化に伴なってメモ
リセル面積は減少してきている。
リセル面積は減少してきている。
【０００５】
【発明が解決しようとする課題】そこで、記憶用キャパ
シタ容量をある程度大きくし、かつメモリセル面積の減
少に対処するために、誘電体材料としてＰＬＺＴ、ＰＺ
Ｔなどの強誘電体やＴａ2Ｏ5などの高い誘電率を有する
材料を用いた記憶用キャパシタが検討されている。
シタ容量をある程度大きくし、かつメモリセル面積の減
少に対処するために、誘電体材料としてＰＬＺＴ、ＰＺ
Ｔなどの強誘電体やＴａ2Ｏ5などの高い誘電率を有する
材料を用いた記憶用キャパシタが検討されている。
【０００６】しかしながら、これらの誘電体材料からな
る膜は、酸素雰囲気下、 600℃以上のきわめて高い温度
で成膜されるため、成膜時に下部電極が酸化されて低誘
電率層が形成され、記憶用キャパシタ容量が低下してし
まうという問題がある。このため、従来から強誘電体を
成膜するばあいには下部電極としてＰｔが主に使われて
いるが、Ｐｔはドライエッチングによる加工が難しく、
微細なパターン形成が簡単にできない。
る膜は、酸素雰囲気下、 600℃以上のきわめて高い温度
で成膜されるため、成膜時に下部電極が酸化されて低誘
電率層が形成され、記憶用キャパシタ容量が低下してし
まうという問題がある。このため、従来から強誘電体を
成膜するばあいには下部電極としてＰｔが主に使われて
いるが、Ｐｔはドライエッチングによる加工が難しく、
微細なパターン形成が簡単にできない。
【０００７】本発明は前記のような問題を解消するため
になされたものであり、容量が大きく、その製造時に誘
電体が 600℃以上で成膜されても、下部電極が酸化され
て下部電極上に低誘電率層が形成されることがなく、し
たがって記憶用キャパシタ容量の低下がなく、さらにド
ライエッチングによる加工が容易な下部電極を有する記
憶用キャパシタをうることを目的とする。
になされたものであり、容量が大きく、その製造時に誘
電体が 600℃以上で成膜されても、下部電極が酸化され
て下部電極上に低誘電率層が形成されることがなく、し
たがって記憶用キャパシタ容量の低下がなく、さらにド
ライエッチングによる加工が容易な下部電極を有する記
憶用キャパシタをうることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、データ書き込
みのためのワード線、ビット線およびデータ保存のため
のキャパシタを有するトランジスタの記憶用キャパシタ
であって、誘電体層と前記誘電体層を挟む下部電極およ
び上部電極とから構成され、前記下部電極の材料として
酸化物導電体が用いられたことを特徴とする半導体メモ
リの記憶用キャパシタ（キャパシタ(1)）、前記下部電
極の材料として強誘電体を構成する金属元素の合金が用
いられたことを特徴とする半導体メモリの記憶用キャパ
シタ（キャパシタ(2)）および下部電極として強誘電体
を構成する金属元素の合金の層を形成し、前記合金の層
の一部を酸化して強誘電体層を形成することを特徴とす
る半導体メモリの記憶用キャパシタの製法に関する。
みのためのワード線、ビット線およびデータ保存のため
のキャパシタを有するトランジスタの記憶用キャパシタ
であって、誘電体層と前記誘電体層を挟む下部電極およ
び上部電極とから構成され、前記下部電極の材料として
酸化物導電体が用いられたことを特徴とする半導体メモ
リの記憶用キャパシタ（キャパシタ(1)）、前記下部電
極の材料として強誘電体を構成する金属元素の合金が用
いられたことを特徴とする半導体メモリの記憶用キャパ
シタ（キャパシタ(2)）および下部電極として強誘電体
を構成する金属元素の合金の層を形成し、前記合金の層
の一部を酸化して強誘電体層を形成することを特徴とす
る半導体メモリの記憶用キャパシタの製法に関する。
【０００９】
【作用】本発明の記憶用キャパシタ(1)における下部電
極材料である酸化物導電体は、減圧下での酸素雰囲気で
は、 600℃以上の温度においても酸化されて誘電体とな
ることはないため、低誘電率層が形成されることがな
い。また、本発明の記憶用キャパシタ(2)における下部
電極材料である強誘電体を構成する金属元素の合金は、
酸化されると強誘電体になるため、記憶用キャパシタ容
量の低下にはほとんど関係しない。
極材料である酸化物導電体は、減圧下での酸素雰囲気で
は、 600℃以上の温度においても酸化されて誘電体とな
ることはないため、低誘電率層が形成されることがな
い。また、本発明の記憶用キャパシタ(2)における下部
電極材料である強誘電体を構成する金属元素の合金は、
酸化されると強誘電体になるため、記憶用キャパシタ容
量の低下にはほとんど関係しない。
【００１０】以上のように、本発明の記憶用キャパシタ
では、製造時に強誘電体が 600℃以上で成膜されても下
部電極が酸化されて低誘電率層が形成されることがな
く、記憶用キャパシタ容量が低下しない。
では、製造時に強誘電体が 600℃以上で成膜されても下
部電極が酸化されて低誘電率層が形成されることがな
く、記憶用キャパシタ容量が低下しない。
【００１１】
【実施例】まず本発明の記憶用キャパシタ(1)の一実施
例を図１を用いて説明する。図１はＤＲＡＭの記憶用キ
ャパシタ部分のみを示している。図中、１はｐ型基板、
２はｎ+ 領域、３はＳｉＯ2などからなる素子分離領
域、４はＳｉＯ2、５はワード線である。11はバリアメ
タルであり、Ｓｉと電極材料間の相互拡散を防ぐための
もので、通常ＴｉＮなどが用いられる。12は金属電極で
あり、下部電極の低抵抗化のために設けられたもので、
通常Ｔｉ、Ｗ、Ｍｏなどが用いられる。13は酸化物導電
体、14は誘電体層、15は上部電極である。
例を図１を用いて説明する。図１はＤＲＡＭの記憶用キ
ャパシタ部分のみを示している。図中、１はｐ型基板、
２はｎ+ 領域、３はＳｉＯ2などからなる素子分離領
域、４はＳｉＯ2、５はワード線である。11はバリアメ
タルであり、Ｓｉと電極材料間の相互拡散を防ぐための
もので、通常ＴｉＮなどが用いられる。12は金属電極で
あり、下部電極の低抵抗化のために設けられたもので、
通常Ｔｉ、Ｗ、Ｍｏなどが用いられる。13は酸化物導電
体、14は誘電体層、15は上部電極である。
【００１２】図１に示す例では、記憶用キャパシタは酸
化物導電体13、バリアメタル11および金属電極12からな
る下部電極と、誘電体層14と、上部電極15とから構成さ
れている。バリアメタル11と金属電極12は設置しないば
あいもある。
化物導電体13、バリアメタル11および金属電極12からな
る下部電極と、誘電体層14と、上部電極15とから構成さ
れている。バリアメタル11と金属電極12は設置しないば
あいもある。
【００１３】前記酸化物導電体13の具体例としては、た
とえばＺｎＯ、ＳｎＯ2、ＳｒＶＯ3、ＲｅＯ3、ＷＯ2、
ＶＯ2、ＣｒＯ2、ＭｏＯ2、ＴｉＯ2などがあげられる。
酸化物導電体13は、たとえばＣＶＤ法、スパッタ法、蒸
着法、ＩＣＢ法、レーザーアブレージョン法、ＭＢＥ法
などにより形成される。
とえばＺｎＯ、ＳｎＯ2、ＳｒＶＯ3、ＲｅＯ3、ＷＯ2、
ＶＯ2、ＣｒＯ2、ＭｏＯ2、ＴｉＯ2などがあげられる。
酸化物導電体13は、たとえばＣＶＤ法、スパッタ法、蒸
着法、ＩＣＢ法、レーザーアブレージョン法、ＭＢＥ法
などにより形成される。
【００１４】前記誘電体層14としては、たとえばＰＬＺ
Ｔ、ＰＺＴなどの強誘電体やＴａ2Ｏ5などの高い誘電率
を有する材料からなるものが用いられる。とくに強誘電
体は誘電率が1000以上と極めて高いので好ましい。
Ｔ、ＰＺＴなどの強誘電体やＴａ2Ｏ5などの高い誘電率
を有する材料からなるものが用いられる。とくに強誘電
体は誘電率が1000以上と極めて高いので好ましい。
【００１５】前記上部電極15は、通常、多結晶Ｓｉ、
Ｗ、Ｔｉ、ＴｉＮ、Ｍｏなどからなる。
Ｗ、Ｔｉ、ＴｉＮ、Ｍｏなどからなる。
【００１６】つぎに下部電極の材料として、強誘電体を
構成する金属の合金を用いた記憶用キャパシタ(2)の一
実施例を、図２のｃを用いて説明する。
構成する金属の合金を用いた記憶用キャパシタ(2)の一
実施例を、図２のｃを用いて説明する。
【００１７】図中、16は強誘電体を構成する金属元素の
合金、17はその合金の一部が酸化されてできた酸化膜で
ある。１〜５、11、12、14および15は図１と同じものを
示す。図２全体は記憶用キャパシタ製造工程のフローを
示しており、ａは強誘電体を構成する金属元素の合金16
の層が形成された段階、ｂは誘電体層14が形成された段
階である。
合金、17はその合金の一部が酸化されてできた酸化膜で
ある。１〜５、11、12、14および15は図１と同じものを
示す。図２全体は記憶用キャパシタ製造工程のフローを
示しており、ａは強誘電体を構成する金属元素の合金16
の層が形成された段階、ｂは誘電体層14が形成された段
階である。
【００１８】図２に示す例では、記憶用キャパシタは強
誘電体を構成する金属元素の合金16、バリアメタル11お
よび金属電極12からなる下部電極と、合金の一部が酸化
されてできた酸化膜（強誘電体）17および誘電体層14か
らなる誘電体層と、上部電極15とから構成されている。
バリアメタル11と金属電極12は図１に示す記憶用キャパ
シタと同様に設置しないばあいもある。
誘電体を構成する金属元素の合金16、バリアメタル11お
よび金属電極12からなる下部電極と、合金の一部が酸化
されてできた酸化膜（強誘電体）17および誘電体層14か
らなる誘電体層と、上部電極15とから構成されている。
バリアメタル11と金属電極12は図１に示す記憶用キャパ
シタと同様に設置しないばあいもある。
【００１９】前記強誘電体を構成する金属元素の合金と
してはＬｉ、Ｃｓ、Ｋ、Ｎａ、Ｒｂ、Ｔｌ、Ｓｒ、Ｃ
ａ、Ｃｄ、Ｐｂ、Ｙ、Ｌａ、Ｂｉのうちの１種以上の元
素と、Ｍｇ、Ｃｄ、Ｃａ、Ｓｃ、Ａｌ、Ｓｂ、Ｃｒ、Ｍ
ｎ、Ｎｉ、Ｆｅ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｎ、Ｎｂ、Ｔ
ａ、Ｗ、Ｍｏのうちの１種以上の元素との組合わせから
なる合金があげられる。その組合わせの具体例として
は、たとえばＢａ-Ｔｉ、Ｓｒ-Ｂａ-Ｔｉ、Ｐｂ-Ｔｉ、
Ｐｂ-Ｚｒ-Ｔｉ、Ｐｂ-Ｌａ-Ｚｒ-Ｔｉ、Ｐｂ-Ｚｒ、Ｂ
ｉ-Ｆｅ、Ｎａ-Ｎｂ、Ｋ-Ｎｂ、Ｎａ-Ｔａ、Ｌｉ-Ｎ
ｂ 、Ｌｉ-Ｔａ、Ｐｂ-Ｎｂ、Ｓｒ-Ｎｂ、Ｌａ-Ｔｉ、
Ｎｄ-Ｔｉ、Ｃａ-Ｎｂ、Ｐｂ-Ｇｅ、Ｂｉ-Ｗ、Ｂｉ-Ｔ
ｉ、Ｇｄ-Ｍｏなどがあげられる。
してはＬｉ、Ｃｓ、Ｋ、Ｎａ、Ｒｂ、Ｔｌ、Ｓｒ、Ｃ
ａ、Ｃｄ、Ｐｂ、Ｙ、Ｌａ、Ｂｉのうちの１種以上の元
素と、Ｍｇ、Ｃｄ、Ｃａ、Ｓｃ、Ａｌ、Ｓｂ、Ｃｒ、Ｍ
ｎ、Ｎｉ、Ｆｅ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｎ、Ｎｂ、Ｔ
ａ、Ｗ、Ｍｏのうちの１種以上の元素との組合わせから
なる合金があげられる。その組合わせの具体例として
は、たとえばＢａ-Ｔｉ、Ｓｒ-Ｂａ-Ｔｉ、Ｐｂ-Ｔｉ、
Ｐｂ-Ｚｒ-Ｔｉ、Ｐｂ-Ｌａ-Ｚｒ-Ｔｉ、Ｐｂ-Ｚｒ、Ｂ
ｉ-Ｆｅ、Ｎａ-Ｎｂ、Ｋ-Ｎｂ、Ｎａ-Ｔａ、Ｌｉ-Ｎ
ｂ 、Ｌｉ-Ｔａ、Ｐｂ-Ｎｂ、Ｓｒ-Ｎｂ、Ｌａ-Ｔｉ、
Ｎｄ-Ｔｉ、Ｃａ-Ｎｂ、Ｐｂ-Ｇｅ、Ｂｉ-Ｗ、Ｂｉ-Ｔ
ｉ、Ｇｄ-Ｍｏなどがあげられる。
【００２０】前記合金の酸化膜17は、誘電体層14を形成
するときに強誘電体を構成する金属元素からなる合金16
の一部が酸化されて生じるものである。酸化膜17の膜厚
は通常 100Ａ以下程度であり、誘電体層14の膜厚の１／
10以下である。なお、誘電体層14の膜厚は記憶用キャパ
シタの容量値を考慮して設定される。
するときに強誘電体を構成する金属元素からなる合金16
の一部が酸化されて生じるものである。酸化膜17の膜厚
は通常 100Ａ以下程度であり、誘電体層14の膜厚の１／
10以下である。なお、誘電体層14の膜厚は記憶用キャパ
シタの容量値を考慮して設定される。
【００２１】前記誘電体層14は図１に示す例と同様に、
たとえばＰＬＺＴ、ＰＺＴなどの強誘電体やＴａ2Ｏ5な
どの高い誘電率を有する材料からなるものが用いられ
る。とくに強誘電体は誘電率が1000以上と極めて高いの
で好ましい。
たとえばＰＬＺＴ、ＰＺＴなどの強誘電体やＴａ2Ｏ5な
どの高い誘電率を有する材料からなるものが用いられ
る。とくに強誘電体は誘電率が1000以上と極めて高いの
で好ましい。
【００２２】また、図３のｃに示すように、下部電極と
なる強誘電体を構成する金属元素の合金16の一部を酸化
してできた酸化膜（強誘電体）17を誘電体層としてもよ
い。このばあい、酸化膜17の膜厚は酸化時間により決ま
り、記憶用キャパシタの容量値を考慮して設定される。
なる強誘電体を構成する金属元素の合金16の一部を酸化
してできた酸化膜（強誘電体）17を誘電体層としてもよ
い。このばあい、酸化膜17の膜厚は酸化時間により決ま
り、記憶用キャパシタの容量値を考慮して設定される。
【００２３】つぎに本発明のキャパシタのうち、強誘電
体を構成する金属元素の合金が用いられた下部電極と、
強誘電体層と、上部電極とから構成されたキャパシタの
製法の一例を、図３を用いて説明する。
体を構成する金属元素の合金が用いられた下部電極と、
強誘電体層と、上部電極とから構成されたキャパシタの
製法の一例を、図３を用いて説明する。
【００２４】まず、図３のａに示すように、強誘電体を
構成する金属元素の合金16の層をＣＶＤ法、スパッタ
法、蒸着法、ＩＣＢ法、ＭＢＥ法などにより形成する。
構成する金属元素の合金16の層をＣＶＤ法、スパッタ
法、蒸着法、ＩＣＢ法、ＭＢＥ法などにより形成する。
【００２５】つぎに図３のｂに示すように、前記合金16
の層の一部を酸化して酸化膜17（強誘電体層）を形成す
る。
の層の一部を酸化して酸化膜17（強誘電体層）を形成す
る。
【００２６】前記酸化法としては、合金16の層を、 800
℃以上の高温で酸化雰囲気（たとえばウェットＯ2 ）な
どにさらす方法、酸素プラズマにさらして酸素イオンを
打込む方法、酸素雰囲気中で紫外線（たとえば 200nm以
下）を照射する方法、電解液中で電圧を印加して陽極酸
化する方法などがあげられる。
℃以上の高温で酸化雰囲気（たとえばウェットＯ2 ）な
どにさらす方法、酸素プラズマにさらして酸素イオンを
打込む方法、酸素雰囲気中で紫外線（たとえば 200nm以
下）を照射する方法、電解液中で電圧を印加して陽極酸
化する方法などがあげられる。
【００２７】ついで図３のｃに示すように上部電極15を
形成することにより、キャパシタが製造される。
形成することにより、キャパシタが製造される。
【００２８】［実施例１］下部電極の材料として酸化物
導電体を用いた記憶用キャパシタを製造した。記憶用キ
ャパシタの下部電極としてＳｒＶＯ3 を用い、誘電層と
してＰＺＴを成膜し、その上に上部電極としてＴｉを１
mm角で形成した。ＳｒＶＯ3 の膜厚は5000Ａ、ＰＺＴの
膜厚は4000Ａである。えられた記憶用キャパシタの容量
は35.4nFであり、多結晶Ｓｉを下部電極に用いたばあい
の容量4.6nFに比べ大きな値がえられていた。
導電体を用いた記憶用キャパシタを製造した。記憶用キ
ャパシタの下部電極としてＳｒＶＯ3 を用い、誘電層と
してＰＺＴを成膜し、その上に上部電極としてＴｉを１
mm角で形成した。ＳｒＶＯ3 の膜厚は5000Ａ、ＰＺＴの
膜厚は4000Ａである。えられた記憶用キャパシタの容量
は35.4nFであり、多結晶Ｓｉを下部電極に用いたばあい
の容量4.6nFに比べ大きな値がえられていた。
【００２９】［実施例２］記憶用キャパシタの下部電極
としてＰｂＴｉ合金を２元スパッタにより形成し、その
上にＰＺＴを成膜し、さらに上部電極としてＴｉを１mm
角で形成した。ＰｂＴｉ合金の膜厚は5000Ａ、ＰＺＴの
膜厚は4000Ａである。えられた記憶用キャパシタ容量は
29.5nFであり、前記の多結晶Ｓｉを下部電極に用いたば
あいに比べ大きな値となっていた。
としてＰｂＴｉ合金を２元スパッタにより形成し、その
上にＰＺＴを成膜し、さらに上部電極としてＴｉを１mm
角で形成した。ＰｂＴｉ合金の膜厚は5000Ａ、ＰＺＴの
膜厚は4000Ａである。えられた記憶用キャパシタ容量は
29.5nFであり、前記の多結晶Ｓｉを下部電極に用いたば
あいに比べ大きな値となっていた。
【００３０】
【発明の効果】本発明の半導体メモリの記憶用キャパシ
タは、容量が大きく、ドライエッチング加工が容易な下
部電極を有する。
タは、容量が大きく、ドライエッチング加工が容易な下
部電極を有する。
【００３１】また本発明の製法によれば、下部電極のド
ライエッチング加工が容易で、キャパシタ容量の低下を
防ぐことができるため、ＤＲＡＭなどの記憶用キャパシ
タを精度よく低コストで作製できる。
ライエッチング加工が容易で、キャパシタ容量の低下を
防ぐことができるため、ＤＲＡＭなどの記憶用キャパシ
タを精度よく低コストで作製できる。
【図１】本発明の記憶用キャパシタの一実施例を示す断
面図である。
面図である。
【図２】本発明の記憶用キャパシタの製造工程を示す断
面図である。
面図である。
【図３】本発明の記憶用キャパシタの製造工程を示す断
面図である。
面図である。
【図４】従来の記憶用キャパシタの断面図である。
５ ワード線
11 バリアメタル
12 金属電極
13 酸化物導電体
14 誘電体層
15 上部電極
16 強誘電体を構成する金属元素の合金
17 合金16の酸化膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】前記強誘電体を構成する金属元素の合金と
してはＢａ、Ｎｄ、Ｇｄ、Ｌｉ、Ｃｓ、Ｋ、Ｎａ、Ｒ
ｂ、Ｔｌ、Ｓｒ、Ｃａ、Ｃｄ、Ｐｂ、Ｙ、Ｌａ、Ｂｉの
うちの１種以上の元素と、Ｇｅ、Ｍｇ、Ｃｄ、Ｃａ、Ｓ
ｃ、Ａｌ、Ｓｂ、Ｃｒ、Ｍｎ、Ｎｉ、Ｆｅ、Ｔｉ、Ｚ
ｒ、Ｈｆ、Ｓｎ、Ｎｂ、Ｔａ、Ｗ、Ｍｏのうちの１種以
上の元素との組合わせからなる合金があげられる。その
組合わせの具体例としては、たとえばＰｂ−Ｔａ、Ｂａ
-Ｔｉ、Ｓｒ-Ｂａ-Ｔｉ、Ｐｂ-Ｔｉ、Ｐｂ-Ｚｒ-Ｔｉ、
Ｐｂ-Ｌａ-Ｚｒ-Ｔｉ、Ｐｂ-Ｚｒ、Ｂｉ-Ｆｅ、Ｎａ-Ｎ
ｂ、Ｋ-Ｎｂ、Ｎａ-Ｔａ、Ｌｉ-Ｎｂ 、Ｌｉ-Ｔａ、Ｐ
ｂ-Ｎｂ、Ｓｒ-Ｎｂ、Ｌａ-Ｔｉ、Ｎｄ-Ｔｉ、Ｃａ-Ｎ
ｂ、Ｐｂ-Ｇｅ、Ｂｉ-Ｗ、Ｂｉ-Ｔｉ、Ｇｄ-Ｍｏなどが
あげられる。
してはＢａ、Ｎｄ、Ｇｄ、Ｌｉ、Ｃｓ、Ｋ、Ｎａ、Ｒ
ｂ、Ｔｌ、Ｓｒ、Ｃａ、Ｃｄ、Ｐｂ、Ｙ、Ｌａ、Ｂｉの
うちの１種以上の元素と、Ｇｅ、Ｍｇ、Ｃｄ、Ｃａ、Ｓ
ｃ、Ａｌ、Ｓｂ、Ｃｒ、Ｍｎ、Ｎｉ、Ｆｅ、Ｔｉ、Ｚ
ｒ、Ｈｆ、Ｓｎ、Ｎｂ、Ｔａ、Ｗ、Ｍｏのうちの１種以
上の元素との組合わせからなる合金があげられる。その
組合わせの具体例としては、たとえばＰｂ−Ｔａ、Ｂａ
-Ｔｉ、Ｓｒ-Ｂａ-Ｔｉ、Ｐｂ-Ｔｉ、Ｐｂ-Ｚｒ-Ｔｉ、
Ｐｂ-Ｌａ-Ｚｒ-Ｔｉ、Ｐｂ-Ｚｒ、Ｂｉ-Ｆｅ、Ｎａ-Ｎ
ｂ、Ｋ-Ｎｂ、Ｎａ-Ｔａ、Ｌｉ-Ｎｂ 、Ｌｉ-Ｔａ、Ｐ
ｂ-Ｎｂ、Ｓｒ-Ｎｂ、Ｌａ-Ｔｉ、Ｎｄ-Ｔｉ、Ｃａ-Ｎ
ｂ、Ｐｂ-Ｇｅ、Ｂｉ-Ｗ、Ｂｉ-Ｔｉ、Ｇｄ-Ｍｏなどが
あげられる。
Claims (3)
- 【請求項１】 データ書き込みのためのワード線、ビッ
ト線およびデータ保存のためのキャパシタを有するトラ
ンジスタの記憶用キャパシタであって、誘電体層と前記
誘電体層を挟む下部電極および上部電極とから構成さ
れ、前記下部電極の材料として酸化物導電体が用いられ
たことを特徴とする半導体メモリの記憶用キャパシタ。 - 【請求項２】 請求項１記載の記憶用キャパシタの下部
電極の材料として、強誘電体を構成する金属元素の合金
が用いられたことを特徴とする半導体メモリの記憶用キ
ャパシタ。 - 【請求項３】 データ書き込みのためのワード線、ビッ
ト線およびデータ保存のためのキャパシタを有するトラ
ンジスタの記憶用キャパシタの製法であって、下部電極
として強誘電体を構成する金属元素の合金の層を形成
し、前記合金の層の一部を酸化して強誘電体層を形成す
ることを特徴とする半導体メモリの記憶用キャパシタの
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17861491A JP3483896B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体メモリの記憶用キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17861491A JP3483896B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体メモリの記憶用キャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529567A true JPH0529567A (ja) | 1993-02-05 |
| JP3483896B2 JP3483896B2 (ja) | 2004-01-06 |
Family
ID=16051526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17861491A Expired - Fee Related JP3483896B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体メモリの記憶用キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3483896B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088407A (ja) * | 1994-06-21 | 1996-01-12 | Nec Corp | 強誘電体容量とその製造方法及びメモリセル |
| JPH0864786A (ja) * | 1994-08-01 | 1996-03-08 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
| JPH08191137A (ja) * | 1994-08-01 | 1996-07-23 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
| JP2002134710A (ja) * | 1994-01-13 | 2002-05-10 | Rohm Co Ltd | 誘電体キャパシタ |
| JP2002261252A (ja) * | 1994-01-13 | 2002-09-13 | Rohm Co Ltd | 強誘電体キャパシタ |
| KR100355803B1 (ko) * | 1995-08-01 | 2002-12-26 | 삼성전자 주식회사 | 강유전체캐패시터회로구조 |
| JP2006319358A (ja) * | 1994-01-13 | 2006-11-24 | Rohm Co Ltd | 強誘電体キャパシタおよびその製造方法 |
| JP2006319357A (ja) * | 1994-01-13 | 2006-11-24 | Rohm Co Ltd | 誘電体キャパシタの製造方法 |
| JP2013131749A (ja) * | 2011-12-20 | 2013-07-04 | Imec | 金属−絶縁体−金属スタックおよびその製造方法 |
| JP2016131260A (ja) * | 2010-01-20 | 2016-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-07-19 JP JP17861491A patent/JP3483896B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100355803B1 (ko) * | 1995-08-01 | 2002-12-26 | 삼성전자 주식회사 | 강유전체캐패시터회로구조 |
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| JP2017157846A (ja) * | 2010-01-20 | 2017-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2013131749A (ja) * | 2011-12-20 | 2013-07-04 | Imec | 金属−絶縁体−金属スタックおよびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3483896B2 (ja) | 2004-01-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |