JPH06204404A

JPH06204404A - 半導体装置、並びに容量素子およびその製造方法

Info

Publication number: JPH06204404A
Application number: JP4349147A
Authority: JP
Inventors: Yoshio Abe; 良夫阿部; Takuya Fukuda; 琢也福田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】電極と誘電体層の界面における低誘電率層の
生成を防止することで、容量が大きくリーク電流の小さ
な容量素子を実現し、しかもその容量素子を簡単なプロ
セスで製造できるようにする。【構成】シリコン基板１上に下部電極２、酸化物誘電
体層３および上部電極４が形成され、かつ酸化物誘電体
層３の誘電率が２０以上の容量素子を製作する場合に、
酸化物誘電体層３を還元、窒化または炭化することによ
り、酸化物誘電体層３の表面に導体部を形成して、この
導体部を上部電極４として用いる。このように構成する
と、上部電極４と誘電体層３との界面での低誘電率層の
生成が防止され、大容量の容量素子を簡単なプロセスで
得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、容量素子として高誘電
率体または強誘電体を用いた半導体装置、並びに容量素
子およびその容量素子の製造方法に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）はコンピュータの記憶素子として大容量、
高集積化が進んできた。図１６に現在用いられているＤ
ＲＡＭメモリセル部の基本的な回路構成を示す。メモリ
セルは１組のＭＯＳトランジスタ１０１とコンデンサ１
０２とから構成され、コンデンサ１０２に蓄積された電
荷の量によって１ビットのデータを記憶する。ＭＯＳト
ランジスタ１０１のゲート電極はワード線１０３に接続
され、さらにワード線１０３は周辺回路のＸデコーダド
ライバ１０４およびＹデコーダドライバ１０５に連結さ
れている。また、ＭＯＳトランジスタ１０１のドレイン
電極はビット線１０６に接続され、さらにこのビット線
１０６はセンスアンプ１０７、読みだし回路１０８およ
び書き込み回路１０９などの周辺回路に接続されてい
る。また、ＭＯＳトランジスタ１０１のソース線はコン
デンサ１０２の一方の電極に接続されており、コンデン
サ１０２のもう一方の電極は各ビット共通のプレート線
に接続されている。

【０００３】このコンデンサ１０２の容量は、α線によ
って作り出される電荷によるエラー（ソフトエラー）に
対する耐性を備えるためには１００ｆＣ以上の電荷が蓄
積されていなければならない。仮に、電源電圧（Ｖｃ
ｃ）が３Ｖでプレート電極に１／２Ｖｃｃ＝１.５Ｖの
電圧が印加されるとすると、コンデンサの容量は６０ｆ
Ｆ以上必要となる。

【０００４】コンデンサの容量Ｃは、真空の誘電率をε
₀、絶縁膜の比誘電率をε_r、絶縁膜の膜厚をｄ、コンデ
ンサの電極面積をＳとすると、Ｃ＝ε₀・ε_r・Ｓ／ｄである。

【０００５】したがって、コンデンサの容量を大きくす
るためには電極の面積を大きくし、絶縁膜の膜厚を薄く
すれば良い。最近のＤＲＡＭの高集積化により、メモリ
セル１個当りの占める面積が縮小するため、例えば、１
９９１ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈ
ｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈ−ｎｉｃ
ａｌＰａｐｅｒｓの第７頁〜第１３頁に記載してある
ように、複雑なプロセスを経て電極面積の増大が図られ
ている。

【０００６】一方、例えば第８回強誘電体応用会議予稿
集の第３頁〜第２９頁に記載してあるように、絶縁膜に
比誘電率の大きな物質を用いようとする研究が進められ
ている。比誘電率の大きな物質としては、Ｔａ₂Ｏ₅，Ｔ
ｉＯ₂，ＳｒＴｉＯ₃および（Ｐｂ，Ｚｒ）ＴｉＯ₃など
がある。

【０００７】誘電体の応用として、強誘電体を用いた不
揮発性のメモリに関する技術は特開昭６４−０６６８９
７号公報に記載されている。このメモリ素子は電源を切
っても情報が保持されるので、電池によるバックアップ
が不要な補助記憶媒体としてメモリカードやコンピュー
タシステムに好適である。

【０００８】

【発明が解決しようとする課題】コンピュータの小型
化、高速化のためにはコンピュータ内部の記憶装置の大
容量化が必要である。代表的な内部記憶装置であるＤＲ
ＡＭでも、セルサイズの縮小による高集積化が図られて
きたが、コンデンサの容量不足が問題になってきた。す
なわち、電極面積を大きくするため種々のセル構造が検
討されているが構造が非常に複雑になり、１ビット当り
のコストの上昇や製造時に不良が発生する割合が大きく
なるなどの問題が生じる。絶縁膜の実効的な膜厚を減少
させるため高誘電率の誘電体材料の適用も検討されてい
るが、上記従来技術においては、誘電率が２０以上の酸
化物絶縁体を成膜し良好な結晶性を得るためには酸素雰
囲気下で基板温度を５００℃以上の高温とする必要があ
る。このために下地電極が高温の状態で酸素雰囲気中に
置かれるために、アルミニウム等の貴金属以外の金属
や、ポリシリコン等の半導体を下地電極として用いた場
合には、これら金属や半導体の表面が酸化され絶縁体が
形成される。このような金属や半導体が酸化されて形成
された物質の比誘電率は例えばＳｉＯ₂で約４、Ａｌ₂Ｏ
₃で約９程度であり比誘電率が２０未満である。また、
このような表面が酸化されて形成される酸化物の膜厚は
５ｎｍ〜２０ｎｍ程度である。

【０００９】この結果、絶縁膜は堆積された高誘電率膜
と表面が酸化されて形成された低誘電率膜との直列接合
となり、高誘電率膜の膜厚を薄くしても容量の大きなコ
ンデンサを得ることはできない。

【００１０】このような低誘電率の酸化物を形成しない
物質として、これまで白金やパラジウムのような貴金属
が用いられてきた。これらの技術においては、仮に比較
的、結晶性が優れ誘電率の高い絶縁体が形成されても、
白金等の貴金属はドライエチングによる加工をすること
ができずイオンミリングまたはウェトエッチングによっ
てのみ加工が可能である。上記、イオンミリングやウェ
ットエッチング技術ではドライエッチングでなされるよ
うな微細加工を行うことができず高集積化の容量素子を
形成することが困難であるといった問題がある。

【００１１】同様な問題は強誘電体を用いた不揮発性メ
モリにおいても生じる。電極と強誘電体界面に低誘電率
層が生成すると、外部から印加した電圧が強誘電体層と
低誘電率層とに容量分割され、印加電圧のうち一部しか
強誘電体層にかからなくなる。このため、強誘電体の分
極反転が困難になるといった問題がある。

【００１２】なお、酸化されると２０以上の誘電率を持
つ絶縁体あるいは分極に履歴を有する絶縁体となる材料
を電極に用いた容量素子が、同一出願人から特願平４−
８２４６１号として出願されているが、容量素子製造の
プロセスが複雑となり十分なものではなかった。

【００１３】本発明の目的は、電極と誘電体層との界面
に低誘電率層が生成されないようにして容量低下を防止
し、しかも簡単なプロセスで製造することができる容量
素子およびその容量素子の製造方法、および前記容量素
子を備えた半導体装置を提供することである。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、誘電率２０以上の酸化物誘電体の両面に
上部電極と下部電極とがそれぞれ設けられた構造の容量
素子を有する半導体装置において、前記両電極のうち少
なくとも１方は、前記酸化物誘電体が還元された酸素欠
損型の酸化物、または酸化物誘電体が窒化された窒化酸
化物、または酸化物誘電体が炭化された炭化酸化物で構
成されたものである。

【００１５】また、本発明は、誘電率２０以上の酸化物
誘電体の両面に上部電極と下部電極とがそれぞれ設けら
れた構造の容量素子を有する半導体装置において、前記
下部電極の一部として形成される酸化物は、抵抗率が１
×１０~⁴Ωｍ以下の導体、またはペロブスカイト構造を
とる材料で構成されたものである。

【００１６】また、本発明は、上記半導体装置をランダ
ムアクセスメモリに搭載したものである。

【００１７】また、本発明は、上記ランダムアクセスメ
モリを半導体ディスク基板またはＬＳＩに搭載したもの
である。

【００１８】さらに、本発明は、上記のランダムアクセ
スメモリ、半導体ディスク基板、ＬＳＩのうち、少なく
とも１つをコンピュータに用いたものである。

【００１９】また、本発明は、基板上に下部電極、誘電
体層、上部電極が積層構造に設けられ、かつ前記誘電体
層は誘電率が２０以上の酸化物誘電体で構成された容量
素子において、前記両電極のうち少なくとも１方は、前
記酸化物誘電体が還元された酸素欠損型の酸化物、また
は酸化物誘電体が窒化された窒化酸化物、または酸化物
誘電体が炭化された炭化酸化物で構成されたものであ
る。

【００２０】また、本発明の容量素子の製造方法は、基
板上に下部電極を形成し、その下部電極の上に誘電体層
を形成した後、前記誘電体層を還元することにより誘電
体層の上に酸素欠損型の酸化物を、または誘電体層を窒
化することにより誘電体層の上に窒化酸化物を、または
誘電体層を炭化することにより誘電体層の上に窒化酸化
物を形成し、それらの酸化物を上部電極とすることであ
る。

【００２１】さらにまた、本発明は、基板上に下部電極
を形成し、その下部電極の上に誘電体層を形成した後、
前記誘電体層上に部分的にホトレジストを付け、前記誘
電体層を還元、窒化または炭化してから前記ホトレジス
トを剥離することにより、前記誘電体層の上に所望の形
状の上部電極を形成することである。

【００２２】

【作用】誘電率２０以上の酸化物誘電体の両面に上部電
極と下部電極とがそれぞれ設けられた構造の容量素子を
有する半導体装置において、酸化物誘電体を還元、窒化
または炭化することにより酸化物誘電体表面に、抵抗率
が１×１０~⁴Ωｍ以下の導体部が形成されるので、この
導体部を電極として用いる。この場合、電極と誘電体と
の間に酸化膜が形成されても、この酸化膜は導体で容量
素子全体の容量値が低下することはない。また、酸化物
誘電体を還元、窒化または炭化するだけであるから、複
雑なプロセスを必要としない。このようにして形成した
電極は、白金やパラジウム等の貴金属と異なり安価でし
かもドライエッチングなどの加工性が向上し、素子の微
細化が可能になる。

【００２３】また、このような容量値の大きな容量素子
の形成技術は、必要な容量を小さい面積で構成できる利
点がある。このため、この容量素子をダイナミックラン
ダムアクセスメモリのキャパシタとして用いると、メモ
リセルの面積が縮小し、記憶容量を増大させることがで
きる。

【００２４】さらに、このダイナミックランダムアクセ
スメモリにより安価で大容量の記憶装置を構成でき、メ
モリカード、マイクロプロセッサ、コンピュータなどの
電子装置の小型化を図ることが可能となる。

【００２５】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。（第１実施例）図１は本発明に係る半導体装置の容量素
子の断面図を示している。シリコン基板１の上に、下部
電極２、誘電体層３および上部電極４が積層構造に設け
られている。下部電極２はチタンＴｉからなり厚さ５０
nmに、誘電体層３は二酸化チタンＴｉＯ₂からなり厚さ
５０nmに、上部電極４は窒化酸化チタンＴｉＯＮからな
り厚さ５０nmにそれぞれ構成されている。

【００２６】上記容量素子の製造方法を図２を用いて説
明する。まず、下部電極として、図２(ａ)に示すよう
に、シリコン基板１の上にスパッタリング法によりＴｉ
薄膜を作製し、このＴｉ薄膜を下部電極２とする。スパ
ッタリングの際は、Ｔｉターゲットを用い、アルゴンを
スパッタガスとし、スパッタ圧力１Pa、基板温度３００
℃としてＴｉ薄膜を形成した。

【００２７】次に、図３に示すＥＣＲプラズマ処理装置
を用いて、Ｔｉ薄膜表面を酸化し、図２(ｂ)に示すよう
に誘電体層３を形成する。

【００２８】ＥＣＲプラズマ処理装置は、基板の設置さ
れる基板ホルダ３０を備えた真空容器３１と、この真空
容器３１に石英製のマイクロ波導入窓３２を介してマイ
クロ波導波管３３が接続され、さらに、マイクロ波導波
管３３にマイクロ波発生装置となるマグネトロン３４が
連結されている。マグネトロン３４からは２.４５ＧＨ
ｚのマイクロ波電界が発生しマイクロ波導波管３３を伝
搬し、石英窓を透過して真空容器３１内に導入される。
マイクロ波導波管３３にはマイクロ波チューナ３５が備
えられ、基板上でマイクロ波の電界方向が基板に対し平
行となるように予めチューニングされている。

【００２９】また、真空容器３１にはゲートバルブ３６
を介して基板搬入ロボット室３７が備えられ、この基板
搬送ロボット室３７より基板が真空容器３１内に搬入さ
れる。また、基板搬入ロボット室３７は他の成膜装置等
とゲートバルブを介して同様に接続され、基板を他の処
理を含め連続的に処理することができる。さらに、真空
容器３１とマイクロ波導波管３３の周囲には磁界コイル
３８が設置され、この磁界コイル３８による磁力線は基
板上で基板と垂直向きで、磁束密度が最大１０００ガウ
スまで発生できるようになっている。また、プラズマ処
理のための反応ガス導入口３９と、基板に高周波を印加
するための高周波電源４０とが設置されている。

【００３０】上記ＥＣＲプラズマ処理装置を用いて、Ｔ
ｉ薄膜を酸化する際は、真空容器３１内を１×１０~⁶To
rrまで排気した後、１００ml/minの流量の酸素ガスを真
空容器３１内に導入し、圧力を０.１Paとした。ここで
マイクロ波を真空容器内に導入すると、真空容器３１内
の酸素ガスはマイクロ波の電界と磁界とにより、電子サ
イクロトロン共鳴をおこしプラズマ状態となる。励起状
態の酸素および基板のＴｉ薄膜を酸化する。マイクロ波
のパワーを６００Ｗとし、１０分間のプラズマ酸化処理
により、図２(ｂ)に示すようにＴｉ薄膜表面には二酸化
チタン層つまり誘電体層３が生成する。二酸化チタンは
誘電率が約１００と大きい絶縁膜であるので、大容量の
容量素子の絶縁膜として好適である。

【００３１】図４はＴｉ薄膜のプラズマ酸化時間とリー
ク電流との関係を、図５はＴｉ薄膜のプラズマ酸化時間
と容量との関係をそれぞれ示している。図から、プラズ
マ酸化時間の増加とともに酸化が進み、リーク電流が減
少して容量も低下していることがわかる。なお、基板温
度は１００℃、マイクロ波のパワーは６００Ｗである。
図４にはマイクロ波のみでなく、イオンが追随できる程
度の高周波を印加した場合の結果も示されている。高周
波を併用すると、マイクロ波で生成した酸素イオンの基
板表面への到達確率が増大し、酸化反応が促進される。
このため、マイクロ波のみの場合に比べリーク電流を低
減できる。高周波を併用した場合、容量の変化がほとん
ど認められないが、これは、高周波を印加すると酸化反
応と同時にスパッタエッチングも進行するため、酸化膜
厚がほぼ一定となるためである。

【００３２】上述したように、二酸化チタンは比較的誘
電率の大きな材料であり、誘電率は１００程度である。
しかし、さらにキャパシタの容量を大きくするには、誘
電率が約２００のチタン酸鉛ＰｂＴｉＯ₃、誘電率が約
３００のチタン酸ストロンチウムＳｒＴｉＯ₃、誘電率
が数１０００のチタン酸バリウムＢａＴｉＯ₃など高誘
電率材料が望ましい。図６はＴｉとＰｂのターゲットを
スパッタして作成した、ＴｉＰｂ合金膜をプラズマ酸化
した結果を示している。Ｔｉ単独に比べ、ＴｉにＰｂを
添加すると容量が増加することがわかる。ただし、容量
はＴｉとＰｂの組成比が１：１で最大となり、Ｔｉの割
合が３０％以下では急激に低下するので、Ｔｉの組成比
は３０％以上が望ましい。

【００３３】図２(ｃ)に示すように、誘電体層３上に上
部電極４を作成するには、二酸化チタン誘電体層の表面
をＥＣＲプラズマ処理装置を用いて還元または窒化し
て、酸素欠損二酸化チタンＴｉＯ₂_xまたは窒化酸化チ
タンＴｉＯＮ層を形成する。反応ガスとしては、還元の
場合は水素ガス、窒化の場合は窒素Ｎ₂やアンモニアＮ
Ｈ₃の他、ＣＦ₄，ＳＦ₆，ＮＦ₃などのフッ素系ガスを用
いる。二酸化チタンのプラズマ処理時間と抵抗率の関係
を図７に示す。プラズマ酸化時間の増加とともに、抵抗
率が減少することがわかる。特にプラズマ窒化により生
成したＴｉＯＮは電気抵抗が１×１０~⁴Ωｍ以下の低抵
抗であるので、容量素子の電極あるいは素子間の配線材
料として用いることができる。

【００３４】最後に、通常のホトレジスト加工及び、Ｃ
Ｃｌ₄，ＣＦ₄などのエッチングガスを用いたリアクティ
ブイオンエッチング法を用い、図２(ｄ)に示すように、
窒化酸化チタン層を所望の形状に加工し、上部電極４と
する。

【００３５】本実施例の容量素子では、Ｔｉ／ＴｉＯ₂
／ＴｉＯＮの積層構造となるため、電極／誘電体界面に
低誘電率の絶縁膜層が生じない。このため、大容量の容
量素子を実現することができる。

【００３６】誘電率が大きく、かつ還元により抵抗率が
減少し電極として使用可能な絶縁膜としては、ＴｉＯ₂
の他にＴａ₂Ｏ₅，ＮｂＯ₂Ｏ₅，ＣａＴｉＯ₃，ＳｒＴｉ
Ｏ₃，ＢａＴｉＯ₃などがある。さらに、Ｔａ₂Ｏ₅，Ｎｂ
₂Ｏ₅，ＨｆＯ₂などの酸化物絶縁膜は窒化あるいは炭化
により低抵抗化するのでプラズマ窒化やプラズマ炭化に
より、ＴａＯＮ，ＮｂＯＮ，ＨｆＯＮ，ＴａＯＣ，Ｎｂ
ＯＣ，ＨｆＯＣを形成することで電極とすることができ
る。

【００３７】容量素子の電極としては、Ｔｉの他、Ｖ，
Ｅｕ，Ｎｂ，Ｒｅ，Ｃｒ，Ｍｏ，Ｗ，Ｒｕ，Ｒｈ，Ｏ
ｓ，Ｉｒ，Ｓｎ，Ｆｅなどの金属、ＬａＴｉ，ＬｉＴ
ｉ，ＬｉＶ，ＣａＶ，ＳｒＶ，ＬａＳｒＶ，ＣａＣｒ，
ＳｒＣｒ，ＬａＳｒＭｎ，ＣａＦｅ，ＳｒＦｅ，ＳｒＣ
ｏ，ＬａＣｏ，ＬａＳｒＣｏ，ＬａＮｉ，ＬａＣｕ，Ｃ
ａＲｕ，ＳｒＲｕ，ＳｒＩｒ，ＢａＰｂ，ＢａＰｂＢ
ｉ，ＮａＴａＷ，ＢａＣａＳｒＴｉ，ＮａＴｉ，ＬａＮ
ｉ，ＮｄＮｉ，ＬａＣｕ，ＴｌＲｈ，ＴｉＯｓ，ＴｌＩ
ｒ，ＰｂＲｕ，ＰｂＯｓ，ＰｂＩｒ，ＰｂＲｅ，ＢｉＲ
ｕ，ＢｉＲｈ，ＢｉＩｒ，ＣｄＲｅ，ＬｎＯｓ，ＬｕＲ
ｕ，ＬｕＩｒなどの合金の用いることができる。これら
は、酸化物が導電性であるので、酸化物誘電体と接して
も低誘電率絶縁層を生じない。

【００３８】また、容量素子の電極としては、ＬａＴ
ｉ，ＬｉＴｉなどのリチウム合金の他に、ニオブＮｂ、
バナジウムＶなどを使用することができる。これらは、
酸化物が導電性であるので、酸化物誘電体と接しても低
誘電率絶縁層を生じない。特に、ＬａＴｉは酸化物であ
るＬａＴｉＯ₃がペロブスカイト構造をとるため、この
上にＳｒＴｉＯ₃，ＢａＴｉＯ₃などのペロブスカイト構
造の誘電体層を形成すると、誘電体層の結晶性が改善さ
れ、誘電率が増加してリーク電流が減少する効果があ
る。

【００３９】（第２実施例）第１実施例に示した製造方
法を一部変更して、エッチングを用いずに上部電極を所
望の形状に加工することもできる。このような製造方法
を図８に示す。ＳｉＯ₂熱酸化膜１６をつけた基板１の
上に、チタンからなる下部電極２および二酸化チタンか
らなる誘電体層３を形成する。ここまでの製造手順は図
８(ａ)，(ｂ)に示すように第１実施例と同様である。本
実施例では、その後に、図８(ｃ)に示すように上部電極
を形成したい領域以外の部分にホトレジスト５を付けて
おく。そして、プラズマ窒化をすると、ホトレジストの
ない部分だけ窒化され上部電極４となる。最後にホトレ
ジストを剥離すると図８(ｅ)に示すような容量素子が得
られる。

【００４０】本実施例によれば、誘電体層３と上部電極
４の上面がほぼ平坦とできるので、多層配線で課題とな
っている段差を低減できる。

【００４１】（第３実施例）第１実施例に示した製造方
法を一部変更して、最初に形成した下部電極を、容量素
子と他の素子との配線として用いることもできる。この
ような製造方法を図９に示す。ＳｉＯ₂熱酸化膜１６を
つけた基板１の上に容量素子を形成する手順、つまり図
９(ａ)〜(ｃ)に示すように上部電極を形成までの手順は
第１実施例と同様である。本実施例では、その後、図９
(ｄ)に示すように配線に対応する形状に加工したホトレ
ジスト５をつけた状態でプラズマ酸化を行い、ホトレジ
スト５のない部分を完全に酸化して絶縁体とする。そし
て、最後にホトレジスト５を剥離すると、図９(ｅ)に示
す構造の容量素子と配線が得られる。図１０は図９(ｅ)
の平面図である。

【００４２】なお、容量素子の電極と配線を共用するた
め、電極材料としては、抵抗率がポリシリコンと同程度
の１×１０~⁴Ωm以下で、電気抵抗の低い導体材料が望
ましい。

【００４３】（第４実施例）本発明の容量素子を、ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）のコンデ
ンサに適用した。図１１はその断面図である。ｐ型Ｓｉ
基板１に素子分離用の局所酸化膜６、及びＭＯＳトラン
ジスタのソース電極を構成するｎ型ドープ層７、ドレイ
ン電極を構成するｎ型ドープ層８、ゲート酸化膜９、ゲ
ート電極１０を形成する。蓄積ノードとなるＴｉ電極１
１を形成したあと、プラズマ酸化によりＴｉＯ₂誘電体
層１２を形成する。さらに、ＴｉＯ₂誘電体層１２をプ
ラズマ窒化しプレート電極となるＴｉＯＮ１３を形成す
る。この後に、酸化膜１４、ビット線１５成膜し、ＤＲ
ＡＭセルが完成する。

【００４４】従来のＤＲＡＭセルにおいては、コンデン
サ部の誘電体層にＳｉＯ₂、電極にポリＳｉを用いてい
た。しかし、ＳｉＯ₂は誘電率が４と小さいため、高集
積化のためセル面積を縮小すると十分な容量を確保する
ことが困難となっていた。これに対し、本発明のＤＲＡ
Ｍセルでは、高誘電率のＴｉＯ₂を絶縁膜に用いるこ
と、及び電極にＴｉやＴｉＯＮを用いることで、電極の
酸化による低誘電率層の生成を防止しているので十分な
容量を得ることができる。したがって、集積度の高い大
容量のＤＲＡＭを構成することができる。

【００４５】本実施例のＤＲＡＭセルは、従来のＤＲＡ
Ｍセルと同様に、半導体メモリカード、半導体ディスク
装置、マイクロプロセッサ、コンピュータなどの電子装
置に適用することができる。とくに、本実施例のＤＲＡ
Ｍセルは、小型大容量であるため、システム全体が小型
化すると同時に処理能力も向上する。

【００４６】（第５実施例）図１２は、上記実施例で述
べたメモリ素子をオンチップ化したシステムＬＳＩを示
している。本実施例のシステムＬＳＩには、論理回路４
０、タイマ回路４１ドライバ・レシーバ４２およびメモ
リアレイ４３が搭載され、メモリアレイ４３に上記実施
例のメモリ素子が用いられている。本実施例のシステム
ＬＳＩは、通信方式がアナログネットワーク、デジタル
ネットワーク、ナロウバンドインテリジェントサービス
デジタルネットワーク（Ｎ−ＩＳＤＮ）、さらにブロー
ドバンド（Ｂ）−ＩＳＤＮに対応でき、高精細な自然動
画を含むマルチメディア通信に対応可能な高集積・高速
メモリと通信回路から直接信号を取り入れるためにドラ
イバ、レシーバ回路等をオンチップ化させたものであ
る。

【００４７】図１３は、ＤＲＡＭをキャッシュメモリと
して内蔵した論理ＬＳＩ（マイクロプロセッサ）を示し
ている。本実施例の論理ＬＳＩは、メモリ管理ユニット
５０、キャッシュ制御部５１、レジスタ５２、ＡＬＵ５
３、乗加算器５４、命令デコーダ５５、浮動小数点演算
子５６、マイクロコードＲＯＭ５７、クロック５８およ
びメモリアレイ５９が搭載され、メモリアレイ５９に上
記実施例のメモリ素子が用いられている。このように、
本発明のメモリ素子を内蔵メモリとして用いれば、大容
量であり、高度な機能を持つマイクロプロセッサを得る
ことができる。

【００４８】（第６実施例）図１４は、上記実施例で述
べたメモリ素子を半導体ディスク基板に用いた例を示し
ている。このように、上記メモリ素子を半導体ディスク
基板に用いれば、安価で大容量の固体記憶媒体として極
めて有利である。従来のフロッピーディスクやハードデ
ィスクのように、機械的な駆動機構が不要でシステム全
体の小型化を図ることができ、また、衝撃にも強いた
め、小型及び可搬用コンピュータシステムの外部記憶と
して好適である。

【００４９】（第７実施例）図１５は、上記実施例で述
べた論理素子（マイクロプロセッサ）、メモリ素子（Ｄ
ＲＡＭ）、半導体ディスク基板を用いたコンピュータシ
ステムの構成図である。コンピュータシステムは、信号
処理部６０、キャッシュメモリ６１、主記憶部６２、外
部記憶部６３、入力装置６４、出力装置６５、入出力制
御装置６６、フロッピディスク６７に接続された補助記
憶装置６８、他のコンピュータシステム６９に接続され
た通信用ポート７０から構成されている。そして、信号
処理部６０に上記実施例で述べた論理素子が、主記憶部
６２にメモリ素子（ＤＲＡＭ）が、さらに外部記憶部６
３に半導体ディスク基板がそれぞれ用いられている。

【００５０】このように構成すれば、システム全体が小
型化でき、さらに大容量の情報を高速に読み書きできる
ので、システム全体としての処理能力が向上する。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
電極と誘電体層の界面における低誘電率層の生成を防止
できるので、容量が大きな半導体装置および容量素子を
構成することができる。

【００５２】また、本発明の容量素子をメモリセルのコ
ンデンサに適用すると高集積大容量のＤＲＡＭを実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例による容量素子の断面図で
ある。

【図２】図１の容量素子の製造手順を示した図である。

【図３】ＥＣＲプラズマ処理装置の構成図である。

【図４】チタン薄膜のプラズマ酸化時間とリーク電流の
関係を示した図である。

【図５】チタン薄膜のプラズマ酸化時間と容量の関係を
示した図である。

【図６】チタンと鉛の合金薄膜のプラズマ酸化時間と容
量の関係を示した図である。

【図７】二酸化チタン薄膜の水素プラズマ及び窒素プラ
ズマ中での処理時間と抵抗率との関係を示した図であ
る。

【図８】本発明の第２実施例による容量素子の製造手順
を示した図である。

【図９】本発明の第３実施例による容量素子の製造手順
を示した図である。

【図１０】図９(ｅ)に示した容量素子の平面図である。

【図１１】本発明の第４実施例によるＤＲＡＭセルの断
面図である。

【図１２】本発明の第５実施例によるシステムＬＳＩの
構成図である。

【図１３】図１２と同様、本発明の第５実施例による論
理ＬＳＩの構成図である。

【図１４】本発明の第６実施例による半導体ディスク基
板の構成図である。

【図１５】本発明の第７実施例によるコンピュータシス
テムの構成図である。

【図１６】ＤＲＡＭの基本的な回路構成図である。

【符号の説明】

１シリコン基板２チタン下部電極３二酸化チタン誘電体層４窒化酸化チタン上部電極５ホトレジスト６局所酸化膜７ソース電極８ドレイン電極９ゲート酸化膜１０ゲート電極１１チタン蓄積ノード電極１２二酸化チタン誘電体層１３窒化酸化チタンプレート電極１４酸化膜１５ビット線１６熱酸化膜３０基板ホルダ３１真空容器３２マイクロ波導入窓３３マイクロ波導波管３４マグネトロン（マイクロ波発生装置）３５マイクロ波チューナ３６ゲートバルブ３７基板搬入ロボット室３８磁界コイル３９反応ガス導入口４０高周波電源

Claims

【特許請求の範囲】

【請求項１】誘電率２０以上の酸化物誘電体の両面に
上部電極と下部電極とがそれぞれ設けられた構造の容量
素子を有する半導体装置において、前記両電極のうち少
なくとも１方は、前記酸化物誘電体が還元された酸素欠
損型の酸化物であることを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、
前記酸化物は抵抗率が１×１０~⁴Ωｍ以下であることを
特徴とする半導体装置。
【請求項３】誘電率２０以上の酸化物誘電体の両面に
上部電極と下部電極とがそれぞれ設けられた構造の容量
素子を有する半導体装置において、前記両電極のうち少
なくとも１方は、前記酸化物誘電体が窒化された窒化酸
化物であることを特徴とする半導体装置。
【請求項４】請求項３に記載の半導体装置において、
前記窒化酸化物は抵抗率が１×１０~⁴Ωｍ以下であるこ
とを特徴とする半導体装置。
【請求項５】誘電率２０以上の酸化物誘電体の両面に
上部電極と下部電極とがそれぞれ設けられた構造の容量
素子を有する半導体装置において、前記両電極のうち少
なくとも１方は、前記酸化物誘電体が炭化された炭化酸
化物であることを特徴とする半導体装置。
【請求項６】請求項５に記載の半導体装置において、
前記炭化酸化物は抵抗率が１×１０~⁴Ωｍ以下であるこ
とを特徴とする半導体装置。
【請求項７】誘電率２０以上の酸化物誘電体の両面に
上部電極と下部電極とがそれぞれ設けられた構造の容量
素子を有する半導体装置において、前記下部電極の一部
として形成される酸化物は、抵抗率が１×１０~⁴Ωｍ以
下の導体であることを特徴とする半導体装置。
【請求項８】誘電率２０以上の酸化物誘電体の両面に
上部電極と下部電極とがそれぞれ設けられた構造の容量
素子を有する半導体装置において、前記下部電極の一部
として形成される酸化物は、ペロブスカイト構造をとる
材料であることを特徴とする半導体装置。
【請求項９】請求項１，３，５，７，８のいずれかに
記載の半導体装置において、前記電極はチタンを３０ a
tomic ％以上含むことを特徴とする半導体装置。
【請求項１０】請求項１，３，５，７，８のいずれか
に記載の半導体装置において、前記酸化物誘電体は二酸
化チタンを３０ mol ％以上含むことを特徴とする半導
体装置。
【請求項１１】請求項１〜１０のいずれかに記載の半
導体装置を搭載したランダムアクセスメモリ。
【請求項１２】請求項１１に記載のランダムアクセス
メモリを内蔵した半導体ディスク基板。
【請求項１３】請求項１１に記載のランダムアクセス
メモリを内蔵キャッシュメモリーとして用いたＬＳＩ。
【請求項１４】請求項１１に記載のランダムアクセス
メモリと、請求項１２に記載の半導体ディスク基板と、
請求項１３に記載のＬＳＩのうち、いずれかを用いたコ
ンピュータ。
【請求項１５】基板上に下部電極、誘電体層、上部電
極が積層構造に設けられ、かつ前記誘電体層は誘電率が
２０以上の酸化物誘電体で構成された容量素子におい
て、前記両電極のうち少なくとも１方は、前記酸化物誘
電体が還元された酸素欠損型の酸化物であることを特徴
とする容量素子。
【請求項１６】基板上に下部電極、誘電体層、上部電
極が積層構造に設けられ、かつ前記誘電体層は誘電率が
２０以上の酸化物誘電体で構成された容量素子におい
て、前記両電極のうち少なくとも１方は、前記酸化物誘
電体が窒化された窒化酸化物であることを特徴とする容
量素子。
【請求項１７】基板上に下部電極、誘電体層、上部電
極が積層構造に設けられ、かつ前記誘電体層は誘電率が
２０以上の酸化物誘電体で構成された容量素子におい
て、前記両電極のうち少なくとも１方は、前記酸化物誘
電体が炭化された炭化酸化物であることを特徴とする容
量素子。
【請求項１８】基板上に下部電極を形成し、その下部
電極の上に誘電体層を形成した後、前記誘電体層を還元
することにより誘電体層の上に酸素欠損型の酸化物を形
成し、該酸化物を上部電極とすることを特徴とする容量
素子の製造方法。
【請求項１９】請求項１８に記載の製造方法におい
て、マイクロ波で励起された水素を含むプラズマに前記
誘電体層をさらすことにより、前記上部電極を形成する
ことを特徴とする容量素子の製造方法。
【請求項２０】基板上に下部電極を形成し、その下部
電極の上に誘電体層を形成した後、前記誘電体層を窒化
することにより誘電体層の上に窒化酸化物を形成し、該
窒化酸化物を上部電極とすることを特徴とする容量素子
の製造方法。
【請求項２１】請求項２０に記載の製造方法におい
て、マイクロ波で励起された窒素を含むプラズマに前記
誘電体層をさらすことにより、前記上部電極を形成する
ことを特徴とする容量素子の製造方法。
【請求項２２】基板上に下部電極を形成し、その下部
電極の上に誘電体層を形成した後、前記誘電体層を炭化
することにより誘電体層の上に炭化酸化物を形成し、該
炭化酸化物を上部電極とすることを特徴とする容量素子
の製造方法。
【請求項２３】請求項２２に記載の製造方法におい
て、マイクロ波で励起された炭素を含むプラズマに前記
誘電体層をさらすことにより、前記上部電極を形成する
ことを特徴とする容量素子の製造方法。
【請求項２４】基板上に下部電極を形成し、その下部
電極の上に誘電体層を形成した後、前記誘電体層上に部
分的にホトレジストを付け、前記誘電体層を還元してか
ら前記ホトレジストを剥離することにより、前記誘電体
層の上に所望の形状の上部電極を形成することを特徴と
する容量素子の製造方法。
【請求項２５】基板上に下部電極を形成し、その下部
電極の上に誘電体層を形成した後、前記誘電体層上に部
分的にホトレジストを付け、前記誘電体層を窒化してか
ら前記ホトレジストを剥離することにより、前記誘電体
層の上に所望の形状の上部電極を形成することを特徴と
する容量素子の製造方法。
【請求項２６】基板上に下部電極を形成し、その下部
電極の上に誘電体層を形成した後、前記誘電体層上に部
分的にホトレジストを付け、前記誘電体層を炭化してか
ら前記ホトレジストを剥離することにより、前記誘電体
層の上に所望の形状の上部電極を形成することを特徴と
する容量素子の製造方法。