KR20140065255A - 어레이형 적층 세라믹 전자 부품, 그 회로 기판 실장 구조 및 그 제조 방법 - Google Patents
어레이형 적층 세라믹 전자 부품, 그 회로 기판 실장 구조 및 그 제조 방법 Download PDFInfo
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Abstract
본 발명은, 복수의 유전체층이 적층되는 세라믹 소체; 상기 세라믹 소체의 일면 및 상기 일면과 마주보는 타면에 길이 방향으로 이격되게 형성되는 복수의 제1 및 제2 외부 전극; 및 상기 세라믹 소체의 내부에 서로 대향되게 형성되며 상기 제1 및 제2 외부 전극과 접속되는 복수의 제1 및 제2 내부 전극을 가지는 복수의 내부 전극 적층부; 를 포함하며, 상기 내부 전극 적층부 중 일부는 적층된 제1 및 제2 내부 전극의 적층 수가 다른 내부 전극 적층부와 상이하게 구성되는 어레이형 적층 세라믹 전자 부품을 제공한다.
Description
본 발명은 어레이형 적층 세라믹 전자 부품, 그 회로 기판 실장 구조 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
상기 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 내부 전극을 교대로 적층하여 적층체를 형성한 다음, 이 적층체를 소성하고 외부 전극을 설치하여 제조되며, 일반적으로 상기 내부 전극의 적층 수에 따라 제품의 용량이 결정된다.
최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
상기 적층 세라믹 커패시터를 인쇄회로기판에 실장하기 위해서는 일정한 면적이 요구된다.
또한, 다수의 적층 세라믹 커패시터를 하나의 인쇄회로기판에 실장하는 경우 각각의 적층 세라믹 커패시터가 제대로 동작하기 위해서는 일정한 공간을 확보해야 한다.
그러나, 전자 제품이 박막 및 소형화되는 경우 적층 세라믹 커패시터를 실장할 수 있는 공간이 한정되어 제품 설계가 곤란하므로, 정전 용량과 같은 특성이 상이한 다수의 적층 세라믹 커패시터를 동시에 실장하기 위해서는 전자 제품의 크기를 소형화하는데 한계가 있었다.
하기 선행기술문헌 1 및 선행기술문헌 2는 어레이형 적층 세라믹 전자 부품에 관한 것이나, 둘 다 내부 전극 적층부의 적층 수를 상이하게 구성하는 것은 개시하지 않는다.
당 기술 분야에서는, 다양한 전기적 특성을 가지는 복수의 적층 세라믹 전자 부품을 하나의 기판에 실장할 때 실장에 필요한 면적을 최소화하여 실장 기판의 크기를 줄일 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층되는 세라믹 소체; 상기 세라믹 소체의 일면 및 상기 일면과 마주보는 타면에 길이 방향으로 이격되게 형성되는 복수의 제1 및 제2 외부 전극; 및 상기 세라믹 소체의 내부에 서로 대향되게 형성되며 상기 제1 및 제2 외부 전극과 접속되는 복수의 제1 및 제2 내부 전극을 가지는 복수의 내부 전극 적층부; 를 포함하며, 상기 내부 전극 적층부 중 일부는 적층된 제1 및 제2 내부 전극의 적층 수가 다른 내부 전극 적층부와 상이하게 구성되는 어레이형 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 모든 내부 전극 적층부은 제1 및 제2 내부 전극의 적층 수가 상이하게 구성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 제1 및 제2 내부 전극의 적층 방향으로 연장되어 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 소체의 상면 및 하면의 일부로 연장되어 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 서로 마주보도록 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 제1 및 제2 외부 전극에 번갈아 접속되도록 각각 반대 방향으로 인출될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 유전체층을 사이에 두고 서로 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부에서 상기 세라믹 소체의 일면 또는 타면으로 연장되어 상기 제1 및 제2 외부 전극과 각각 접속되는 인출부를 포함할 수 있다.
본 발명의 다른 측면은, 상면에 길이 방향으로 이격되게 복수의 제1 및 제2 전극 패드를 가지는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치되는 어레이형 적층 세라믹 커패시터; 를 포함하며, 상기 어레이형 적층 세라믹 커패시터는, 복수의 유전체층이 적층되는 세라믹 소체와, 상기 세라믹 소체의 일면 및 상기 일면과 마주보는 타면에 길이 방향으로 이격되게 형성되고 상기 복수의 제1 및 제2 전극 패드와 각각 연결되는 복수의 제1 및 제2 외부 전극과, 상기 세라믹 소체의 내부에 서로 대향되게 형성되며 상기 제1 및 제2 외부 전극과 접속되는 복수의 제1 및 제2 내부 전극을 가지는 복수의 내부 전극 적층부를 포함하며, 상기 내부 전극 적층부 중 일부는 적층된 제1 및 제2 내부 전극의 적층 수가 다른 내부 전극 적층부와 상이하게 구성되는 어레이형 적층 세라믹 전자 부품의 회로 기판 실장 구조를 제공한다.
본 발명의 또 다른 측면은, 세라믹 시트 상에 상기 세라믹 시트의 일면 또는 상기 일면과 마주보는 타면을 통해 노출되며 길이 방향으로 이격하여 복수의 내부 전극을 형성하는 단계; 상기 복수의 내부 전극이 형성된 복수의 세라믹 시트를 적층하여 길이 방향으로 이격된 복수의 내부 전극 적층부를 가지는 적층체를 형성하는 단계; 상기 적층체를 소성하여 세라믹 소체를 형성하는 단계; 및 상기 세라믹 소체의 양면에 상기 각각의 내부 전극 적층부의 노출되는 부분을 덮도록 복수의 외부 전극을 길이 방향으로 이격하여 형성하는 단계; 를 포함하며, 상기 내부 전극을 형성하는 단계는, 상기 복수의 내부 전극 적층부가 상이한 내부 전극의 적층 수를 가지도록 상하로 위치하는 세라믹 시트에 길이 방향으로 이격되는 내부 전극의 개수를 조절하여 형성하는 어레이형 적층 세라믹 전자 부품의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 외부 전극을 형성하는 단계에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 소체의 양면에 상기 제1 및 제2 내부 전극의 적층 방향으로 연장하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극을 형성하는 단계에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 소체의 상면 및 하면의 일부로 연장하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극을 형성하는 단계에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 소체의 양면에 서로 마주보도록 배치할 수 있다.
본 발명의 일 실시 예에서, 상기 내부 전극을 형성하는 단계에서, 상기 제1 및 제2 내부 전극은 상기 제1 및 제2 외부 전극에 번갈아 접속되도록 각각 반대 방향으로 인출하여 형성할 수 있다.
본 발명의 일 실시 형태에 따르면, 하나의 세라믹 소체에 적층 수가 상이하게 구성되는 복수의 내부 전극 적층부를 구성하여 다양한 전기적 특성을 가지는 복수의 적층 세라믹 전자 부품을 개별적으로 기판에 실장할 때 차지하던 실장 면적을 감소시켜 제품(실장 기판)의 크기를 줄일 수 있다.
또한, 실장 작업시 적층 세라믹 전자부품의 픽업 횟수를 감소시켜 제품 생산성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1에서 외부 전극을 제거한 상태의 세라믹 소체를 나타낸 사시도이다.
도 3은 도 1의 유전체층과 내부 전극의 형성되는 구조를 나타내기 위한 분해사시도이다.
도 4는 도 1의 어레이형 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 나타낸 사시도이다.
도 5는 도 4의 평면도이다.
도 2는 도 1에서 외부 전극을 제거한 상태의 세라믹 소체를 나타낸 사시도이다.
도 3은 도 1의 유전체층과 내부 전극의 형성되는 구조를 나타내기 위한 분해사시도이다.
도 4는 도 1의 어레이형 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 나타낸 사시도이다.
도 5는 도 4의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
본 발명은 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 소체의 제1 및 제2 외부 전극이 형성되는 면을 좌우 양면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 단면으로 설정하여 함께 설명하기로 한다.
어레이형
적층 세라믹 커패시터
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층되는 세라믹 소체(110)와, 세라믹 소체(110)의 일면 및 상기 일면과 마주보는 타면에 길이 방향으로 이격되게 형성되는 복수의 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)과, 세라믹 소체(110)의 내부에 서로 대향되게 형성되는 복수의 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)을 가지는 복수의 내부 전극 적층부를 포함한다.
본 실시 형태에서는 4개의 내부 전극 적층부가 세라믹 소체(110)의 길이 방향을 따라 이격되게 형성되는 것으로 도시하고 있으나, 본 발명은 이에 한정되는 것이 아니며 상기 내부 전극 적층부의 개수는 필요시 2 및 3개 또는 5개 이상으로 적절하게 변경할 수 있다.
또한, 상기 복수의 내부 전극 적층부는 적층된 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 적층 수를 다른 내부 전극 적층부와 상이하게 구성할 수 있다.
본 실시 형태에서는 모든 내부 전극 적층부의 내부 전극 적층 수가 다른 내부 전극 적층부의 내부 전극 적층 수와 상이하게 구성되어 있으나, 본 발명은 이에 한정되는 것은 아니며 상기 내부 전극 적층부는 필요시 일부는 내부 전극의 적층 수를 같도록 구성할 수 있다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성될 수 있다.
이때, 세라믹 소체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 소체(110)는 그 형상에 특별히 제한이 없으며, 일반적으로 직방체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한이 없으며, 예를 들어 0.6 mm × 0.3 mm의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 어레이형 적층 세라믹 커패시터(100)를 구성할 수 있다.
유전체층(111)은 커패시터의 용량 형성에 기여하는 부분으로, 1층의 두께를 어레이형 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
이러한 세라믹 소체(110)를 구성하는 유전체층(111)은 고유전률의 세라믹 재료, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말과 바인더를 포함할 수 있다.
상기 티탄산바륨(BaTiO3)계 세라믹 분말은 티탄산바륨(BaTiO3)에 칼슘(Ca) 또는 지르코늄(Zr) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 ?등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 필요시 전이 금속 산화물이나 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등의 다양한 세라믹 첨가제, 유기 용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 내부 전극 적층부의 내부 전극 적층 수에 따라 하나 이상의 유전체층(111)을 사이에 두고 세라믹 소체(110)의 내부에 적절히 배열될 수 있다.
본 실시 형태에서는 내부 전극의 적층 수가 가장 많은 제1 내부 전극 적층부는 하나의 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(127, 128)을 교대로 한번씩 적층하여 구성할 수 있다.
그리고, 두 번째로 내부 전극의 적층 수가 많은 제2 내부 전극 적층부는 최하단에 제2 내부 전극(126)을 형성하고, 그 위에 2개의 유전체층(111)을 두고 제1 내부 전극(125)을 형성하고, 다시 그 위에 2개의 유전체층(111)을 두고 제2 내부 전극(126)을 형성하는 것을 반복하여 구성할 수 있다.
그리고, 세 번째로 내부 전극의 적층 수가 많은 제3 내부 전극 적층부는 최하단에 제2 내부 전극(124)을 형성하고, 그 위에 3개의 유전체층(111)을 두고 제1 내부 전극(123)을 형성하고, 다시 그 위에 3개의 유전체층(111)을 두고 제2 내부 전극(126)을 형성하는 것을 반복하여 구성할 수 있다.
그리고, 내부 전극의 적층 수가 가장 적은 제4 내부 전극 적층부는 최하단에 제2 내부 전극(122)을 형성하고, 그 위에 4개의 유전체층(111)을 두고 제1 내부 전극(121)을 형성하고, 다시 그 위에 4개의 유전체층(111)을 두고 제2 내부 전극(122)을 형성하는 것을 반복하여 구성할 수 있다.
위와 같이 각각의 내부 전극 적층부에 형성되는 내부 전극 사이에 개재되는 유전체층(111)의 개수를 조절하여 하나의 세라믹 소체(110) 내부에 서로 포함되는 개수가 상이한 복수의 내부 전극 적층부, 즉 전기적 특성 및 용량이 상이한 복수의 내부 전극 적층부를 가지는 어레이형 적층 세라믹 전자 부품(100)을 구성할 수 있다.
이러한 각각의 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 유전체층(111)의 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 형성할 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 서로 다른 극성을 가지는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치될 수 있다.
또한, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)에 번갈아 접속되도록 각각 반대 방향으로 인출될 수 있으며, 중간에 배치되는 하나 이상의 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 유전체층(111)을 사이에 두고 두께 방향으로 서로 중첩되어 용량 형성에 기여하는 용량부와, 상기 용량부에서 연장되어 이웃하는 내부 전극과 중첩되지 않게 형성되는 인출부(121a, 123a, 125a, 127a, 122a, 124a, 126a, 128a)를 포함할 수 있다.
이때, 인출부(121a, 123a, 125a, 127a, 122a, 124a, 126a, 128a)는 정전 용량 형성에 기여하지 못하고 세라믹 소체(110)의 일면 또는 타면으로 노출되어 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)과 접촉되어 전기적으로 연결하는 역할을 할 수 있다.
본 실시 형태에서는, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 인출부(121a, 123a, 125a, 127a, 122a, 124a, 126a, 128a)가 세라믹 소체(110)의 양 측면을 통해 번갈아 노출될 수 있다.
이렇게 세라믹 소체(110)의 양 측면을 통해 노출되는 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 인출부(121a, 123a, 125a, 127a, 122a, 124a, 126a, 128a)는 제1 외부 전극(131, 133, 135, 137)및 제2 외부 전극(132, 134, 136, 138)과 접촉될 수 있다.
따라서, 제1 외부 전극(131, 133, 135, 137)및 제2 외부 전극(132, 134, 136, 138)에 소정의 전압을 인가하면 서로 대향하는 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128) 사이에 전하가 축적된다.
이때, 어레이형 적층 세라믹 캐패시터(100)의 정전 용량은 내부 전극 적층부 마다 다르며, 각각의 내부 전극 적층부의 정전 용량은 적층되는 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 용량부의 면적과 비례하게 된다.
제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 각각의 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 세라믹 소체(100)의 일면 및 타면에서 내부 전극의 적층 방향으로 연장되어 형성될 수 있다.
또한, 각각의 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 세라믹 소체(110)의 상면 및 하면의 일부로 연장되어 ??자 형상으로 형성될 수 있다.
이때, 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 한 쌍씩 서로 마주보도록 배치될 수 있다.
이하, 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터(100)의 제조 방법을 설명한다.
먼저 복수의 세라믹 시트를 준비한다.
상기 세라믹 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
상기 세라믹 분말은 티탄산바륨(BaTiO3)계 물질을 포함할 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니며, 티탄산바륨(BaTiO3)에 칼슘(Ca), 지르코늄(Zr) 등이 일부 공용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 -xCax)(Ti1-y)Zry)O3 또는 Ba(Ti1 - yZry)O3 등을 포함할 수 있다.
또한, 이러한 세라믹 분말 물질에 세라믹 첨가제, 유기 용제, 가소제, 결합제 및 분산제를 배합하고 바스킷 밀(basket mill)을 이용하여 슬러리를 제조할 수 있다.
다음으로, 각각의 세라믹 시트의 일면에 소정의 두께, 예를 들어 0.1 내지 2.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 복수 개의 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)을 세라믹 시트의 길이 방향을 따라 이격하여 형성한다.
이때, 제1 내부 전극(121, 123, 125, 127)은 세라믹 시트의 일면을 통해 노출되도록 형성하며, 제2 내부 전극(122, 124, 126, 128)은 제1 내부 전극(121, 123, 125, 127)과 반대 방향으로 세라믹 시트의 일면과 마주보는 타면을 통해 노출되도록 형성할 수 있다.
즉, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)에 번갈아 접속되도록 각각 반대 반향으로 인출하여 형성할 수 있다.
이때, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)은 후술하는 각각의 내부 전극 적층부가 상이한 내부 전극 개수를 가지도록 상하로 위치하는 세라믹 시트에 길이 방향으로 이격되는 내부 전극의 개수를 조절하여 형성한다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
또한, 상기 금속 분말은 은(Ag), 납(Pb), 백금 등의 귀금속 재료 및 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나이거나 이들의 합금을 사용할 수 있다.
다음으로, 내부 전극이 형성된 복수의 세라믹 시트를 적층하고, 적층 방향으로부터 가압하여 적층된 세라믹 시트와 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)을 서로 압착시켜 길이 방향으로 이격된 복수의 내부 전극 적층부를 가지는 적층체를 형성한다.
다음으로, 상기 적층체를 각각의 어레이형 적층 세라믹 커패시터에 대응하는 영역마다 절단하여 칩화한다.
이때, 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)의 일단이 상기 적층체의 양면을 통해 교대로 노출되게 절단할 수 있다.
이후, 절단된 칩을 고온에서 가소 및 소성한 후 연마하여 복수의 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)을 가지는 세라믹 소체(110)를 완성한다.
다음으로, 세라믹 소체(110)의 양면에 상기 각각의 내부 전극 적층부의 노출되는 부분을 덮어 제1 내부 전극(121, 123, 125, 127) 및 제2 내부 전극(122, 124, 126, 128)과 각각 전기적으로 연결될 수 있도록 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)을 형성한다.
이때, 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 세라믹 소체(110)의 양면에 서로 마주보도록 배치하여 내부 전극의 적층 방향으로 각각 연장하여 형성할 수 있다.
또한, 제1 외부 전극(131, 133, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)은 그 양단을 세라믹 소체(110)의 상면 및 하면의 일부로 연장하여 ??자 형상으로 형성할 수 있다.
적층 세라믹 커패시터의 회로 기판 실장 구조
도 4 및 도 5를 참조하면, 본 실시 형태에 따른 어레이형 적층 세라믹 커패시터(100)의 실장 기판(200)은 어레이형 적층 세라믹 커패시터(100)가 수평으로 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 길이 방향을 따라 이격되게 형성되는 복수의 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 어레이형 적층 세라믹 커패시터(100)는 제1 외부 전극(131, 313, 135, 137) 및 제2 외부 전극(132, 134, 136, 138)이 각각 대응되는 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(미도시)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 서로 다른 적층 수를 가지는 내부 전극 적층부를 가지는 어레이형 적층 세라믹 커패시터(100)를 인쇄회로기판(21)에 실장하게 되면 각각의 전기적 특성을 가지는 적층 세라믹 커패시터를 인쇄회로기판(210) 위에 개별적으로 실장할 때에 비해 전극 패드(221, 222) 간의 간격이 줄어들어 적층 세라믹 커패시터를 기판에 실장시 차지하던 면적을 감소시켜 제품(실장 기판)의 크기를 줄일 수 있다.
또한, 본 실시 예와 같이 4개의 적층 수가 상이한 내부 전극 적층부를 가지는 어레이형 적층 세라믹 커패시터(100)와 유사한 실장을 하기 위해서는 독립된 4개의 적층 세라믹 커패시터를 각각 픽업하여 인쇄회로기판(210) 위에 부착시켜야 하는데 반해서 본 실시 형태는 한번의 픽업으로 가능하므로 공정을 줄여 생산성을 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 어레이형 적층 세라믹 커패시터
110 ; 세라믹 소체
111 ; 유전체층
121, 123, 125, 127 ; 제1 내부 전극
122, 124, 126, 128 ; 제2 내부 전극
131, 133, 135, 137 ; 제1 외부 전극
132, 134, 136, 138 ; 제2 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드
110 ; 세라믹 소체
111 ; 유전체층
121, 123, 125, 127 ; 제1 내부 전극
122, 124, 126, 128 ; 제2 내부 전극
131, 133, 135, 137 ; 제1 외부 전극
132, 134, 136, 138 ; 제2 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드
Claims (13)
- 복수의 유전체층이 적층되는 세라믹 소체;
상기 세라믹 소체의 일면 및 상기 일면과 마주보는 타면에 길이 방향으로 이격되게 형성되는 복수의 제1 및 제2 외부 전극; 및
상기 세라믹 소체의 내부에 서로 대향되게 형성되며 상기 제1 및 제2 외부 전극과 접속되는 복수의 제1 및 제2 내부 전극을 가지는 복수의 내부 전극 적층부; 를 포함하며,
상기 내부 전극 적층부 중 일부는 적층된 제1 및 제2 내부 전극의 적층 수가 다른 내부 전극 적층부와 상이하게 구성되는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 모든 내부 전극 적층부는 제1 및 제2 내부 전극의 적층 수가 상이하게 구성되는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 제1 및 제2 내부 전극의 적층 방향으로 연장되어 형성되는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 소체의 상면 및 하면의 일부로 연장되어 형성되는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은 서로 마주보도록 배치되는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극은 상기 제1 및 제2 외부 전극에 번갈아 접속되도록 각각 반대 방향으로 인출되는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극은 상기 유전체층을 사이에 두고 서로 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부에서 상기 세라믹 소체의 일면 또는 타면으로 연장되어 상기 제1 및 제2 외부 전극과 각각 접속되는 인출부를 포함하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품.
- 상면에 길이 방향으로 이격되게 복수의 제1 및 제2 전극 패드를 가지는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치되는 어레이형 적층 세라믹 커패시터; 를 포함하며,
상기 어레이형 적층 세라믹 커패시터는, 복수의 유전체층이 적층되는 세라믹 소체와, 상기 세라믹 소체의 일면 및 상기 일면과 마주보는 타면에 길이 방향으로 이격되게 형성되고 상기 복수의 제1 및 제2 전극 패드와 각각 연결되는 복수의 제1 및 제2 외부 전극과, 상기 세라믹 소체의 내부에 서로 대향되게 형성되며 상기 제1 및 제2 외부 전극과 접속되는 복수의 제1 및 제2 내부 전극을 가지는 복수의 내부 전극 적층부를 포함하며, 상기 내부 전극 적층부 중 일부는 적층된 제1 및 제2 내부 전극의 적층 수가 다른 내부 전극 적층부와 상이하게 구성되는 어레이형 적층 세라믹 전자 부품의 회로 기판 실장 구조.
- 세라믹 시트 상에 상기 세라믹 시트의 일면 또는 상기 일면과 마주보는 타면을 통해 노출되며 길이 방향으로 이격하여 복수의 내부 전극을 형성하는 단계;
상기 복수의 내부 전극이 형성된 복수의 세라믹 시트를 적층하여 길이 방향으로 이격된 복수의 내부 전극 적층부를 가지는 적층체를 형성하는 단계;
상기 적층체를 소성하여 세라믹 소체를 형성하는 단계; 및
상기 세라믹 소체의 양면에 상기 각각의 내부 전극 적층부의 노출되는 부분을 덮도록 복수의 외부 전극을 길이 방향으로 이격하여 형성하는 단계; 를 포함하며,
상기 내부 전극을 형성하는 단계는, 상기 복수의 내부 전극 적층부가 상이한 내부 전극의 적층 수를 가지도록 상하로 위치하는 세라믹 시트에 길이 방향으로 이격되는 내부 전극의 개수를 조절하여 형성하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제9항에 있어서,
상기 외부 전극을 형성하는 단계는, 상기 제1 및 제2 외부 전극을 상기 세라믹 소체의 양면에 상기 제1 및 제2 내부 전극의 적층 방향으로 연장하여 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제9항에 있어서,
상기 외부 전극을 형성하는 단계는, 상기 제1 및 제2 외부 전극을 상기 세라믹 소체의 상면 및 하면의 일부로 연장하여 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제9항에 있어서,
상기 외부 전극을 형성하는 단계는, 상기 제1 및 제2 외부 전극을 상기 세라믹 소체의 양면에 서로 마주보도록 배치하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
- 제9항에 있어서,
상기 내부 전극을 형성하는 단계는, 상기 제1 및 제2 내부 전극을 상기 제1 및 제2 외부 전극에 번갈아 접속되도록 각각 반대 방향으로 인출하여 형성하는 것을 특징으로 하는 어레이형 적층 세라믹 전자 부품의 제조 방법.
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