JP2004179376A - 積層型セラミック電子部品 - Google Patents
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Abstract
【課題】バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の積層型セラミック電子部品を提供することを目的とする。
【解決手段】セラミック材料からなる基材部１内に、第１の内部電極２と第２の内部電極３とを基材部１の厚み方向に対して所定の間隔を隔てて配設し、第１の内部電極２および第２の内部電極３にそれぞれ電気的に接続される第１および第２の外部電極４，５を設けた積層型セラミック電子部品であって、第１の内部電極２と第２の内部電極３の少なくとも一方が、同一平面において、基材部１の長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、第１の内部電極２と第２の内部電極３が、基材部１の長手方向において互いに重なりを有するようにした積層型セラミック電子部品。
【選択図】 図１
【解決手段】セラミック材料からなる基材部１内に、第１の内部電極２と第２の内部電極３とを基材部１の厚み方向に対して所定の間隔を隔てて配設し、第１の内部電極２および第２の内部電極３にそれぞれ電気的に接続される第１および第２の外部電極４，５を設けた積層型セラミック電子部品であって、第１の内部電極２と第２の内部電極３の少なくとも一方が、同一平面において、基材部１の長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、第１の内部電極２と第２の内部電極３が、基材部１の長手方向において互いに重なりを有するようにした積層型セラミック電子部品。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば電気回路における過電圧に対する保護のために用いられる積層型バリスタ等の積層型セラミック電子部品に関する。
【０００２】
【従来の技術】
積層型セラミック電子部品の一例である積層型バリスタは、最近の電子機器の超小型化、省電力化の推進等により機器の低電圧化が進むなか、高電圧サージからの保護だけでなく、静電気による機器搭載ＩＣ等の誤動作や破壊の防止が重要課題となっている。
【０００３】
携帯電話やノートパソコンあるいは携帯型情報端末機器といった電子機器は、外部からの信号を受けるための様々な入出力端子を持つため、インターフェースケーブルの接続時等の静電気放電が直接、内部回路に損傷を与える。さらに携帯電話の場合、入出力端子だけでなく、アンテナ部分からの静電気放電も問題になってきている。
【０００４】
このような信号回路、またはアンテナ回路等の静電気放電対策用部品であるバリスタは、低電圧駆動回路に対応できるとともに、その信号ラインへの影響をできるだけ小さくするために静電容量が数ｐＦからせいぜい十数ｐＦといった小さなものであることが望ましい。
【０００５】
図８は、従来の積層型バリスタの例を示す一部切欠斜視図である。この図に示されているように、従来の積層型バリスタは、セラミック層１００の内部に長方形状の内部電極層１０１ａと１０１ｂとを所定の間隔を隔てて交互に、かつ内部電極層１０１ａ，１０１ｂとが相対向する端面に露出するように積層し、積層体の両端面に外部電極１０２を形成したものである。図８には、内部電極層１０１ａ，１０１ｂをそれぞれ１つのみ図示しているが、実際には、複数の内部電極層１０１ａ，１０１ｂを交互に複数配置することもある。
【０００６】
バリスタの電気特性を表すものとして、バリスタ電圧Ｖ１ｍＡ（バリスタに１ｍＡの電流が流れるときの印加電圧）と静電容量Ｃがある。バリスタは、電極にかかる電圧がバリスタ電圧Ｖ１ｍＡ以下の電圧では静電容量Ｃのコンデンサとして動作し、バリスタ電圧Ｖ１ｍＡを境として、それ以上では急激に電流が流れる抵抗として動作する。ちなみに、バリスタ電圧Ｖ１ｍＡ以下の場合のバリスタの静電容量Ｃは、次式で表される。
【０００７】
Ｃ＝ε０εｒＳ／ｔ ・・・・（式１）
ここで、ε０は真空の誘電率、εｒは誘電材料の比誘電率、Ｓは内部電極層の重なりの部分の面積（内部電極の対が２以上の場合はそれらの重なりの部分の面積の総和）、ｔは内部電極層の重なりの部分の間隙の寸法である。
【０００８】
前記の図８に示したような構成の積層型バリスタは、セラミック層１００の材料として比較的比誘電率の小さい酸化亜鉛セラミックを使ったものでも、その静電容量Ｃは数十〜数百ｐＦになる。
【０００９】
上述したように、最近の電子機器に搭載される回路の低電圧化に伴って、バリスタの静電容量Ｃを小さくすることが課題となっているが、前記の従来の構造であれば、内部電極層１０１ａ、１０１ｂの対の数を減らすか、内部電極層１０１ａ，１０１ｂに挟まれたセラミック層１００（以下、有効層という）の厚みを大きくするか、もしくは内部電極層１０１ａ、１０１ｂの面積を小さくするしかない。
【００１０】
しかし、内部電極層１０１ａ，１０１ｂが長方形の形状では静電気容量を数ｐＦにするために内部電極層の面積を単純に小さくすれば、積層ずれによる内部電極層の重なり部分の面積変化が大きくなり、静電容量のばらつきが大きくなる。
また、有効層の厚みを大きくすれば、その電圧は有効層厚みに比例して大きくなるため、同時にバリスタ電圧も高くなり低電圧駆動回路の保護に対応することが困難となる。
【００１１】
このような問題を解消するため、特開平１１−２９７５０８号公報（特許文献１）には、第１の内部電極層と第２の内部電極層とを交互にかつセラミック層を介して積層した積層体と、これらの積層体の両端部にそれぞれ電気的に接続されるように設けた第１の外部電極と第２外部電極とを備え、第１の内部電極層と第２の内部電極層とは非対称型で、セラミック層を介して一カ所で対向させた積層型セラミック電子部品が開示されている。
【００１２】
このような構成とすることにより、低容量で静電容量のばらつきの少ない積層型セラミック電子部品が得られる。
【００１３】
また、特開平１１−２０４３０９号公報（特許文献２）には、互いに対となる一対の内部電極とバリスタ層とを積層し、各内部電極を外部電極と電気的に接続した積層型バリスタにおいて、前記対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極として形成した積層型バリスタが開示されている。
【００１４】
このような構成とすることにより、従来と同等なバリスタ電圧を保ちながら静電容量を小さく設定した積層型バリスタが得られる。
【００１５】
【特許文献１】
特開平１１−２９７５０８号公報
【特許文献２】
特開平１１−２０４３０９号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、（特許文献１）に記載された積層型セラミック電子部品においては、第１の内部電極層と第２の内部電極層とは非対称型とし、セラミック層を介して一カ所で対向させた構成であるため、内部電極層間の静電容量は小さくなるが、外部電極間の容量の影響が大きくなり、例えばバリスタの場合はバリスタ電圧に影響を与えるという問題がある。
【００１７】
また、（特許文献２）に記載された積層型バリスタにおいては、対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極を同一平面上に形成した構成であるため、エネルギー耐量が小さくなるという問題がある。
【００１８】
ここで、エネルギー耐量とは、２ｍｓの方形波の衝撃電流を１回印加したとき、初期値に対しバリスタ電圧の変化率が±１０％に留まるときの最大エネルギー（Ｊ）であり、その大きさは、第１の内部電極と第２の内部電極との間でバリスタ部を通して電流が流れる最短距離部分の総長に関係すると考えられる。
【００１９】
本発明は、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の積層型セラミック電子部品を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の積層型セラミック電子部品においては、基材部の厚み方向に対して所定の間隔を隔てて設けられた第１の内部電極と第２の内部電極の少なくとも一方が、同一平面において、基材部の長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、第１の内部電極と第２の内部電極が、基材部の長手方向において互いに重なりを有する構成としたものである。
【００２１】
この発明によれば、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の積層型セラミック電子部品が得られる。
【００２２】
【発明の実施の形態】
本発明の請求項１に記載の発明は、セラミック材料からなる基材部内に、少なくとも第１の内部電極と第２の内部電極とを前記基材部の厚み方向に対して所定の間隔を隔てて配設し、前記第１の内部電極および第２の内部電極にそれぞれ電気的に接続される第１および第２の外部電極を設けた積層型セラミック電子部品であって、前記第１の内部電極と第２の内部電極の少なくとも一方が、同一平面において、前記第１の外部電極から第２の外部電極に向かう長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、前記第１の内部電極と第２の内部電極が、前記長手方向において互いに重なりを有することを特徴とする積層型セラミック電子部品である。
【００２３】
この請求項１記載の発明では、第１の内部電極と第２の内部電極との間で、基材部のバリスタセラミックを通して流れる最短距離部分の総長が長くなることにより、バリスタ電圧に影響を与えることなくエネルギー耐量を確保することができるという作用を有する。
【００２４】
請求項２に記載の発明は、前記第１の内部電極と第２の内部電極は、前記長手方向における重なりの部分で、面的には大部分が重ならないような相補形状であることを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、低容量の積層型セラミック電子部品が得られるという作用を有する。
【００２５】
請求項３に記載の発明は、前記相補形状の第１の内部電極と第２の内部電極を、面的に一部重なるように配置したことを特徴とする請求項２記載の積層型セラミック電子部品としたものであり、重なり部分の重なり具合により静電容量の調節が可能となるという作用を有する。
【００２６】
請求項４に記載の発明は、前記第１の内部電極と第２の内部電極の一方が、同一平面において、前記第１の外部電極から第２の外部電極に向かう長手方向に対して曲がり部を有する連続的な帯状導体であり、他方の内部電極は長方形である請求項１記載の積層型セラミック電子部品としたものであり、両内部電極が長方形のものに比べて、静電容量を余り変えることなく、エネルギー耐量の高い積層型セラミック電子部品が得られるという作用を有する。
【００２７】
以下、本発明の実施の形態について、図１から図７を用いて説明する。
【００２８】
（実施の形態１）
図１は本発明の実施の形態１に係る積層型セラミック電子部品の一例である積層型バリスタの透視図、図２は本実施の形態１における内部電極の組み合わせ例を示す図で、（ａ）は平面図、（ｂ）は側断面図、図３は本実施の形態１における積層前のグリーンシートの構成を示す分解斜視図、図４は本実施の形態１の製造工程を示すフローチャートである。
【００２９】
図１において、積層型バリスタ１０は、全体がバリスタセラミックからなる基材部１と、この基材部１の内部に形成された第１の内部電極２および第２の内部電極３と、第１の内部電極２および第２の内部電極３にそれぞれ電気的に接続される第１の外部電極４および第２の外部電極５とから構成されている。
【００３０】
基材部１を形成するバリスタセラミックとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等の単体或いはそれらを主成分とする材料を使用することができる。
【００３１】
この実施の形態１においては、第１の内部電極２と第２の内部電極３とは、それぞれ渦巻き形をしており、図２（ａ）に示されるように、第１の外部電極４から第２の外部電極５に向かう長手方向の重なり部Ｌの間で、面的に重ならないような相補形状となっている。
【００３２】
このような内部電極の構成とすることにより、基体部１の長さを長くすることなく、基材部１のバリスタセラミックを通して流れる最短距離部分の総長が長くなる。バリスタ電圧は、第１の内部電極２と第２の内部電極３の間の距離とバリスタセラミックの材料によって決まるため、バリスタ電圧に影響を与えることなくエネルギー耐量を確保することができる。
【００３３】
次に、本実施の形態１の積層型バリスタ１０の製造方法を、図３および図４を用いて説明する。なお、図３には積層型バリスタ１０の１個分の構成を示しているが、実際には、広いグリーンシートに多数個分を同時に形成して途中の工程で積層型バリスタ単体に切断する。
ステップＳ１：配合
所定量のバリスタセラミック原料と精製水を秤量し、粉砕用玉石入りのプラスチック容器に投入する。セラミック原料は、ＺｎＯを主成分とし、これに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えたものとする。
ステップＳ２：混合
バリスタセラミック原料と精製水の入ったプラスチック容器を、回転台を用いて回転混合し、バリスタセラミック原料を粉砕する。
ステップＳ３：乾燥
混合終了後に、粉砕用玉石を残し、バリスタセラミック原料と精製水が混合されたスラリーのみをステンレス製容器に移す。スラリーの入ったステンレス製容器を乾燥機にかけ、水分を蒸発、乾燥させる。
ステップＳ４：混練
所定量の乾燥したバリスタセラミック混合原料と有機溶剤および有機バインダーを粉砕用玉石入りプラスチック容器に投入し、混練する。有機溶剤としては、酢酸ブチル、ブトキシエタノールを用いる。有機バインダーとしては、ビヒクル、ブチルベンジルフタレート（ＢＢＰ）を用いた。
ステップＳ５：脱泡
バリスタセラミック混合原料と有機溶剤および有機バインダーを混練したスラリーをプラスチック容器に移し、低回転数で回転し、脱泡する。
ステップＳ６：グリーンシート成形
ドクターブレード装置を用いて、シート厚み０．９ｍｍのグリーンシートを形成する。
ステップＳ７：シート切断
グリーンシートを１５０ｍｍ×１５０ｍｍに切断する。
ステップＳ８：内部電極印刷
図３に示すグリーンシート１２，１３に、印刷機を用いてＰｔの内部電極パターン１２ａ，１３ａを印刷する。
ステップＳ９：シート積層
積層機で、グリーンシート１１，１２，１３を積層する。
ステップＳ１０：チップ切断
切断機を用いて、積層したグリーンシートを所定のチップ形状に切断する。
ステップＳ１１：面取り
切断したチップ積層体のエッジの角を取るために、プラスチック容器にチップ積層体を入れ、プラスチック容器を回転させ、チップ積層体同士をぶつけ合わせることで面取りを行う。
ステップＳ１２：脱バインダ
面取り加工したチップ積層体を６００℃で１時間程度焼成し、チップ積層体を構成するグリーンシートに含まれる有機バインダを分解除去する。
ステップＳ１３：焼成
蓋付きの焼成容器に脱バインダしたチップ積層体を入れ、１２５０〜１３５０℃の温度で１時間程度焼成する。
ステップＳ１４：外部電極形成
焼成したチップ積層体に電極塗布治具を用いて、焼成によりグリーンシート素材が収縮したことにより内部電極が露出した２つの端面にＡｇペーストを塗布し、６００〜８００℃の焼き付け温度で焼成した後、メッキにてＮｉ、Ｓｎ膜をＡｇの上に形成する。
ステップＳ１５：特性選別
出来上がった積層型バリスタの特性を測定し、バリスタ電圧、静電容量等の大きさで分別する。
【００３４】
以上の工程により、図１に示す積層型バリスタ１０が得られる。
【００３５】
なお、グリーンシートは、基本的にはグリーンシート１１〜１３の３枚であるが、内部電極を２対以上形成する場合や、各層の厚みを変えるときには、グリーンシートの枚数を増やすこともできる。
【００３６】
また、実施の形態１においては、基材部１の全体をバリスタセラミックのグリーンシート１１〜１３で形成したが、バリスタ電圧を規定するのに関与するグリーンシート１２のみをバリスタセラミックで構成し、他のグリーンシート１１，１３は、アルミナを主成分とする低誘電率のグリーンシートで構成することもできる。
【００３７】
さらに、図示しないが、第１の内部電極と第２の内部電極を複数対、それぞれ一個の基材部の内部に形成し、それらの内部電極に電気的に接続される外部電極を複数組形成することにより、一つの積層型バリスタを複数の回路の保護に使用する多連式とすることができる。
【００３８】
（実施の形態２）
図５は本発明の実施の形態２に係る積層型バリスタ２０を示す平面図であり、第１の内部電極２と第２の内部電極３を同一面内に投影して示している。この実施の形態２においては、実施の形態１における渦巻き状の内部電極２，３がほぼ重ならないように形成したのに対し、一部重なりを持たせたものである。このように、相補形状を有する内部電極２，３を一部重ならせることにより、重なり部分の面積が（式１）のＳに影響するので、静電容量の調節を行うことができる。
【００３９】
（実施の形態３）
図６は本発明の実施の形態３に係る積層型バリスタ３０を示す平面図であり、第１の内部電極２と第２の内部電極３を同一面内に投影して示している。この実施の形態２においては、第１の内部電極２は渦巻き形、第２の内部電極３は長方形状としている。これにより、内部電極２，３とも長方形の従来の構成のものに比べて、静電容量を余り変えることなく、エネルギー耐量の高い積層型セラミック電子部品が得られる。
【００４０】
なお、以上の実施の形態１〜３では、内部電極の形状を渦巻き形とした例を示したが、図７（ａ）に示すようにジグザグ形、（ｂ）に示すように櫛形とすることもでき、あるいはその他の形状とすることもできる。
【００４１】
【発明の効果】
以上のように請求項１に記載の発明によれば、基材部の厚み方向に対して所定の間隔を隔てて設けられた第１の内部電極と第２の内部電極の少なくとも一方が、同一平面において、基材部の長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、第１の内部電極と第２の内部電極が、基材部の長手方向において互いに重なりを有する構成としたことにより、内部電極間の重なり面積を大きくせずに同一面内での電極距離を長くなり、これにより、静電容量を大きくせずに、エネルギー耐量を大きくすることができる。また、内部電極を多層化することなく、低コストで積層型バリスタを製造することができる。
【００４２】
請求項２に記載の発明によれば、第１の内部電極と第２の内部電極を、基体部の長手方向における重なりの部分で、面的には大部分が重ならないような相補形状とすることで、低容量の積層型セラミック電子部品を得ることができる。
【００４３】
請求項３に記載の発明によれば、相補形状の第１の内部電極と第２の内部電極を、面的に一部重なるように配置することで、重なり部分の重なり具合により静電容量の調節が可能になる。
【００４４】
請求項４に記載の発明によれば、第１の内部電極と第２の内部電極の一方が、長手方向に対して曲がり部を有する連続的な帯状導体であり、他方の内部電極は長方形とすることにより、両内部電極が長方形のものに比べて、静電容量を余り変えることなく、エネルギー耐量の高い積層型セラミック電子部品が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層型バリスタの透視図
【図２】本発明の実施の形態１における内部電極の組み合わせ例を示す図
【図３】本発明の実施の形態１における積層前のグリーンシートの構成を示す分解斜視図
【図４】本発明の実施の形態１の製造工程を示すフローチャート
【図５】本発明の実施の形態２に係る積層型バリスタを示す平面図
【図６】本発明の実施の形態３に係る積層型バリスタを示す平面図
【図７】本発明における内部電極の形状の他の例を示す斜視図
【図８】従来の積層型バリスタの例を示す一部切欠斜視図
【符号の説明】
１ 基材部
２ 第１の内部電極
３ 第２の内部電極
４ 第１の外部電極
５ 第２の外部電極
１０，２０，３０ 積層型バリスタ
１２ａ，１３ａ 内部電極パターン
１１〜１３ グリーンシート
【発明の属する技術分野】
本発明は、例えば電気回路における過電圧に対する保護のために用いられる積層型バリスタ等の積層型セラミック電子部品に関する。
【０００２】
【従来の技術】
積層型セラミック電子部品の一例である積層型バリスタは、最近の電子機器の超小型化、省電力化の推進等により機器の低電圧化が進むなか、高電圧サージからの保護だけでなく、静電気による機器搭載ＩＣ等の誤動作や破壊の防止が重要課題となっている。
【０００３】
携帯電話やノートパソコンあるいは携帯型情報端末機器といった電子機器は、外部からの信号を受けるための様々な入出力端子を持つため、インターフェースケーブルの接続時等の静電気放電が直接、内部回路に損傷を与える。さらに携帯電話の場合、入出力端子だけでなく、アンテナ部分からの静電気放電も問題になってきている。
【０００４】
このような信号回路、またはアンテナ回路等の静電気放電対策用部品であるバリスタは、低電圧駆動回路に対応できるとともに、その信号ラインへの影響をできるだけ小さくするために静電容量が数ｐＦからせいぜい十数ｐＦといった小さなものであることが望ましい。
【０００５】
図８は、従来の積層型バリスタの例を示す一部切欠斜視図である。この図に示されているように、従来の積層型バリスタは、セラミック層１００の内部に長方形状の内部電極層１０１ａと１０１ｂとを所定の間隔を隔てて交互に、かつ内部電極層１０１ａ，１０１ｂとが相対向する端面に露出するように積層し、積層体の両端面に外部電極１０２を形成したものである。図８には、内部電極層１０１ａ，１０１ｂをそれぞれ１つのみ図示しているが、実際には、複数の内部電極層１０１ａ，１０１ｂを交互に複数配置することもある。
【０００６】
バリスタの電気特性を表すものとして、バリスタ電圧Ｖ１ｍＡ（バリスタに１ｍＡの電流が流れるときの印加電圧）と静電容量Ｃがある。バリスタは、電極にかかる電圧がバリスタ電圧Ｖ１ｍＡ以下の電圧では静電容量Ｃのコンデンサとして動作し、バリスタ電圧Ｖ１ｍＡを境として、それ以上では急激に電流が流れる抵抗として動作する。ちなみに、バリスタ電圧Ｖ１ｍＡ以下の場合のバリスタの静電容量Ｃは、次式で表される。
【０００７】
Ｃ＝ε０εｒＳ／ｔ ・・・・（式１）
ここで、ε０は真空の誘電率、εｒは誘電材料の比誘電率、Ｓは内部電極層の重なりの部分の面積（内部電極の対が２以上の場合はそれらの重なりの部分の面積の総和）、ｔは内部電極層の重なりの部分の間隙の寸法である。
【０００８】
前記の図８に示したような構成の積層型バリスタは、セラミック層１００の材料として比較的比誘電率の小さい酸化亜鉛セラミックを使ったものでも、その静電容量Ｃは数十〜数百ｐＦになる。
【０００９】
上述したように、最近の電子機器に搭載される回路の低電圧化に伴って、バリスタの静電容量Ｃを小さくすることが課題となっているが、前記の従来の構造であれば、内部電極層１０１ａ、１０１ｂの対の数を減らすか、内部電極層１０１ａ，１０１ｂに挟まれたセラミック層１００（以下、有効層という）の厚みを大きくするか、もしくは内部電極層１０１ａ、１０１ｂの面積を小さくするしかない。
【００１０】
しかし、内部電極層１０１ａ，１０１ｂが長方形の形状では静電気容量を数ｐＦにするために内部電極層の面積を単純に小さくすれば、積層ずれによる内部電極層の重なり部分の面積変化が大きくなり、静電容量のばらつきが大きくなる。
また、有効層の厚みを大きくすれば、その電圧は有効層厚みに比例して大きくなるため、同時にバリスタ電圧も高くなり低電圧駆動回路の保護に対応することが困難となる。
【００１１】
このような問題を解消するため、特開平１１−２９７５０８号公報（特許文献１）には、第１の内部電極層と第２の内部電極層とを交互にかつセラミック層を介して積層した積層体と、これらの積層体の両端部にそれぞれ電気的に接続されるように設けた第１の外部電極と第２外部電極とを備え、第１の内部電極層と第２の内部電極層とは非対称型で、セラミック層を介して一カ所で対向させた積層型セラミック電子部品が開示されている。
【００１２】
このような構成とすることにより、低容量で静電容量のばらつきの少ない積層型セラミック電子部品が得られる。
【００１３】
また、特開平１１−２０４３０９号公報（特許文献２）には、互いに対となる一対の内部電極とバリスタ層とを積層し、各内部電極を外部電極と電気的に接続した積層型バリスタにおいて、前記対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極として形成した積層型バリスタが開示されている。
【００１４】
このような構成とすることにより、従来と同等なバリスタ電圧を保ちながら静電容量を小さく設定した積層型バリスタが得られる。
【００１５】
【特許文献１】
特開平１１−２９７５０８号公報
【特許文献２】
特開平１１−２０４３０９号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、（特許文献１）に記載された積層型セラミック電子部品においては、第１の内部電極層と第２の内部電極層とは非対称型とし、セラミック層を介して一カ所で対向させた構成であるため、内部電極層間の静電容量は小さくなるが、外部電極間の容量の影響が大きくなり、例えばバリスタの場合はバリスタ電圧に影響を与えるという問題がある。
【００１７】
また、（特許文献２）に記載された積層型バリスタにおいては、対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極を同一平面上に形成した構成であるため、エネルギー耐量が小さくなるという問題がある。
【００１８】
ここで、エネルギー耐量とは、２ｍｓの方形波の衝撃電流を１回印加したとき、初期値に対しバリスタ電圧の変化率が±１０％に留まるときの最大エネルギー（Ｊ）であり、その大きさは、第１の内部電極と第２の内部電極との間でバリスタ部を通して電流が流れる最短距離部分の総長に関係すると考えられる。
【００１９】
本発明は、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の積層型セラミック電子部品を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の積層型セラミック電子部品においては、基材部の厚み方向に対して所定の間隔を隔てて設けられた第１の内部電極と第２の内部電極の少なくとも一方が、同一平面において、基材部の長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、第１の内部電極と第２の内部電極が、基材部の長手方向において互いに重なりを有する構成としたものである。
【００２１】
この発明によれば、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の積層型セラミック電子部品が得られる。
【００２２】
【発明の実施の形態】
本発明の請求項１に記載の発明は、セラミック材料からなる基材部内に、少なくとも第１の内部電極と第２の内部電極とを前記基材部の厚み方向に対して所定の間隔を隔てて配設し、前記第１の内部電極および第２の内部電極にそれぞれ電気的に接続される第１および第２の外部電極を設けた積層型セラミック電子部品であって、前記第１の内部電極と第２の内部電極の少なくとも一方が、同一平面において、前記第１の外部電極から第２の外部電極に向かう長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、前記第１の内部電極と第２の内部電極が、前記長手方向において互いに重なりを有することを特徴とする積層型セラミック電子部品である。
【００２３】
この請求項１記載の発明では、第１の内部電極と第２の内部電極との間で、基材部のバリスタセラミックを通して流れる最短距離部分の総長が長くなることにより、バリスタ電圧に影響を与えることなくエネルギー耐量を確保することができるという作用を有する。
【００２４】
請求項２に記載の発明は、前記第１の内部電極と第２の内部電極は、前記長手方向における重なりの部分で、面的には大部分が重ならないような相補形状であることを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、低容量の積層型セラミック電子部品が得られるという作用を有する。
【００２５】
請求項３に記載の発明は、前記相補形状の第１の内部電極と第２の内部電極を、面的に一部重なるように配置したことを特徴とする請求項２記載の積層型セラミック電子部品としたものであり、重なり部分の重なり具合により静電容量の調節が可能となるという作用を有する。
【００２６】
請求項４に記載の発明は、前記第１の内部電極と第２の内部電極の一方が、同一平面において、前記第１の外部電極から第２の外部電極に向かう長手方向に対して曲がり部を有する連続的な帯状導体であり、他方の内部電極は長方形である請求項１記載の積層型セラミック電子部品としたものであり、両内部電極が長方形のものに比べて、静電容量を余り変えることなく、エネルギー耐量の高い積層型セラミック電子部品が得られるという作用を有する。
【００２７】
以下、本発明の実施の形態について、図１から図７を用いて説明する。
【００２８】
（実施の形態１）
図１は本発明の実施の形態１に係る積層型セラミック電子部品の一例である積層型バリスタの透視図、図２は本実施の形態１における内部電極の組み合わせ例を示す図で、（ａ）は平面図、（ｂ）は側断面図、図３は本実施の形態１における積層前のグリーンシートの構成を示す分解斜視図、図４は本実施の形態１の製造工程を示すフローチャートである。
【００２９】
図１において、積層型バリスタ１０は、全体がバリスタセラミックからなる基材部１と、この基材部１の内部に形成された第１の内部電極２および第２の内部電極３と、第１の内部電極２および第２の内部電極３にそれぞれ電気的に接続される第１の外部電極４および第２の外部電極５とから構成されている。
【００３０】
基材部１を形成するバリスタセラミックとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等の単体或いはそれらを主成分とする材料を使用することができる。
【００３１】
この実施の形態１においては、第１の内部電極２と第２の内部電極３とは、それぞれ渦巻き形をしており、図２（ａ）に示されるように、第１の外部電極４から第２の外部電極５に向かう長手方向の重なり部Ｌの間で、面的に重ならないような相補形状となっている。
【００３２】
このような内部電極の構成とすることにより、基体部１の長さを長くすることなく、基材部１のバリスタセラミックを通して流れる最短距離部分の総長が長くなる。バリスタ電圧は、第１の内部電極２と第２の内部電極３の間の距離とバリスタセラミックの材料によって決まるため、バリスタ電圧に影響を与えることなくエネルギー耐量を確保することができる。
【００３３】
次に、本実施の形態１の積層型バリスタ１０の製造方法を、図３および図４を用いて説明する。なお、図３には積層型バリスタ１０の１個分の構成を示しているが、実際には、広いグリーンシートに多数個分を同時に形成して途中の工程で積層型バリスタ単体に切断する。
ステップＳ１：配合
所定量のバリスタセラミック原料と精製水を秤量し、粉砕用玉石入りのプラスチック容器に投入する。セラミック原料は、ＺｎＯを主成分とし、これに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えたものとする。
ステップＳ２：混合
バリスタセラミック原料と精製水の入ったプラスチック容器を、回転台を用いて回転混合し、バリスタセラミック原料を粉砕する。
ステップＳ３：乾燥
混合終了後に、粉砕用玉石を残し、バリスタセラミック原料と精製水が混合されたスラリーのみをステンレス製容器に移す。スラリーの入ったステンレス製容器を乾燥機にかけ、水分を蒸発、乾燥させる。
ステップＳ４：混練
所定量の乾燥したバリスタセラミック混合原料と有機溶剤および有機バインダーを粉砕用玉石入りプラスチック容器に投入し、混練する。有機溶剤としては、酢酸ブチル、ブトキシエタノールを用いる。有機バインダーとしては、ビヒクル、ブチルベンジルフタレート（ＢＢＰ）を用いた。
ステップＳ５：脱泡
バリスタセラミック混合原料と有機溶剤および有機バインダーを混練したスラリーをプラスチック容器に移し、低回転数で回転し、脱泡する。
ステップＳ６：グリーンシート成形
ドクターブレード装置を用いて、シート厚み０．９ｍｍのグリーンシートを形成する。
ステップＳ７：シート切断
グリーンシートを１５０ｍｍ×１５０ｍｍに切断する。
ステップＳ８：内部電極印刷
図３に示すグリーンシート１２，１３に、印刷機を用いてＰｔの内部電極パターン１２ａ，１３ａを印刷する。
ステップＳ９：シート積層
積層機で、グリーンシート１１，１２，１３を積層する。
ステップＳ１０：チップ切断
切断機を用いて、積層したグリーンシートを所定のチップ形状に切断する。
ステップＳ１１：面取り
切断したチップ積層体のエッジの角を取るために、プラスチック容器にチップ積層体を入れ、プラスチック容器を回転させ、チップ積層体同士をぶつけ合わせることで面取りを行う。
ステップＳ１２：脱バインダ
面取り加工したチップ積層体を６００℃で１時間程度焼成し、チップ積層体を構成するグリーンシートに含まれる有機バインダを分解除去する。
ステップＳ１３：焼成
蓋付きの焼成容器に脱バインダしたチップ積層体を入れ、１２５０〜１３５０℃の温度で１時間程度焼成する。
ステップＳ１４：外部電極形成
焼成したチップ積層体に電極塗布治具を用いて、焼成によりグリーンシート素材が収縮したことにより内部電極が露出した２つの端面にＡｇペーストを塗布し、６００〜８００℃の焼き付け温度で焼成した後、メッキにてＮｉ、Ｓｎ膜をＡｇの上に形成する。
ステップＳ１５：特性選別
出来上がった積層型バリスタの特性を測定し、バリスタ電圧、静電容量等の大きさで分別する。
【００３４】
以上の工程により、図１に示す積層型バリスタ１０が得られる。
【００３５】
なお、グリーンシートは、基本的にはグリーンシート１１〜１３の３枚であるが、内部電極を２対以上形成する場合や、各層の厚みを変えるときには、グリーンシートの枚数を増やすこともできる。
【００３６】
また、実施の形態１においては、基材部１の全体をバリスタセラミックのグリーンシート１１〜１３で形成したが、バリスタ電圧を規定するのに関与するグリーンシート１２のみをバリスタセラミックで構成し、他のグリーンシート１１，１３は、アルミナを主成分とする低誘電率のグリーンシートで構成することもできる。
【００３７】
さらに、図示しないが、第１の内部電極と第２の内部電極を複数対、それぞれ一個の基材部の内部に形成し、それらの内部電極に電気的に接続される外部電極を複数組形成することにより、一つの積層型バリスタを複数の回路の保護に使用する多連式とすることができる。
【００３８】
（実施の形態２）
図５は本発明の実施の形態２に係る積層型バリスタ２０を示す平面図であり、第１の内部電極２と第２の内部電極３を同一面内に投影して示している。この実施の形態２においては、実施の形態１における渦巻き状の内部電極２，３がほぼ重ならないように形成したのに対し、一部重なりを持たせたものである。このように、相補形状を有する内部電極２，３を一部重ならせることにより、重なり部分の面積が（式１）のＳに影響するので、静電容量の調節を行うことができる。
【００３９】
（実施の形態３）
図６は本発明の実施の形態３に係る積層型バリスタ３０を示す平面図であり、第１の内部電極２と第２の内部電極３を同一面内に投影して示している。この実施の形態２においては、第１の内部電極２は渦巻き形、第２の内部電極３は長方形状としている。これにより、内部電極２，３とも長方形の従来の構成のものに比べて、静電容量を余り変えることなく、エネルギー耐量の高い積層型セラミック電子部品が得られる。
【００４０】
なお、以上の実施の形態１〜３では、内部電極の形状を渦巻き形とした例を示したが、図７（ａ）に示すようにジグザグ形、（ｂ）に示すように櫛形とすることもでき、あるいはその他の形状とすることもできる。
【００４１】
【発明の効果】
以上のように請求項１に記載の発明によれば、基材部の厚み方向に対して所定の間隔を隔てて設けられた第１の内部電極と第２の内部電極の少なくとも一方が、同一平面において、基材部の長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、第１の内部電極と第２の内部電極が、基材部の長手方向において互いに重なりを有する構成としたことにより、内部電極間の重なり面積を大きくせずに同一面内での電極距離を長くなり、これにより、静電容量を大きくせずに、エネルギー耐量を大きくすることができる。また、内部電極を多層化することなく、低コストで積層型バリスタを製造することができる。
【００４２】
請求項２に記載の発明によれば、第１の内部電極と第２の内部電極を、基体部の長手方向における重なりの部分で、面的には大部分が重ならないような相補形状とすることで、低容量の積層型セラミック電子部品を得ることができる。
【００４３】
請求項３に記載の発明によれば、相補形状の第１の内部電極と第２の内部電極を、面的に一部重なるように配置することで、重なり部分の重なり具合により静電容量の調節が可能になる。
【００４４】
請求項４に記載の発明によれば、第１の内部電極と第２の内部電極の一方が、長手方向に対して曲がり部を有する連続的な帯状導体であり、他方の内部電極は長方形とすることにより、両内部電極が長方形のものに比べて、静電容量を余り変えることなく、エネルギー耐量の高い積層型セラミック電子部品が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層型バリスタの透視図
【図２】本発明の実施の形態１における内部電極の組み合わせ例を示す図
【図３】本発明の実施の形態１における積層前のグリーンシートの構成を示す分解斜視図
【図４】本発明の実施の形態１の製造工程を示すフローチャート
【図５】本発明の実施の形態２に係る積層型バリスタを示す平面図
【図６】本発明の実施の形態３に係る積層型バリスタを示す平面図
【図７】本発明における内部電極の形状の他の例を示す斜視図
【図８】従来の積層型バリスタの例を示す一部切欠斜視図
【符号の説明】
１ 基材部
２ 第１の内部電極
３ 第２の内部電極
４ 第１の外部電極
５ 第２の外部電極
１０，２０，３０ 積層型バリスタ
１２ａ，１３ａ 内部電極パターン
１１〜１３ グリーンシート
Claims (4)
- セラミック材料からなる基材部内に、少なくとも第１の内部電極と第２の内部電極とを前記基材部の厚み方向に対して所定の間隔を隔てて配設し、前記第１の内部電極および第２の内部電極にそれぞれ電気的に接続される第１および第２の外部電極を設けた積層型セラミック電子部品であって、
前記第１の内部電極と第２の内部電極の少なくとも一方が、同一平面において、前記第１の外部電極から第２の外部電極に向かう長手方向に対して曲がり部を有する連続的な帯状導体であり、かつ、前記第１の内部電極と第２の内部電極が、前記長手方向において互いに重なりを有することを特徴とする積層型セラミック電子部品。 - 前記第１の内部電極と第２の内部電極は、前記長手方向における重なりの部分で、面的には大部分が重ならないような相補形状であることを特徴とする請求項１記載の積層型セラミック電子部品。
- 前記相補形状の第１の内部電極と第２の内部電極を、面的に一部重なるように配置したことを特徴とする請求項２記載の積層型セラミック電子部品。
- 前記第１の内部電極と第２の内部電極の一方が、同一平面において、前記第１の外部電極から第２の外部電極に向かう長手方向に対して曲がり部を有する連続的な帯状導体であり、他方の内部電極は長方形であることを特徴とする請求項１記載の積層型セラミック電子部品。
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