KR100839682B1 - 복합 칩 소자 - Google Patents
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Abstract
고속의 신호 라인에의 채용이 가능할 뿐만 아니라 낮은 레벨의 ESD 및 높은 레벨의 ESD에서 효과적으로 동작할 수 있도록 한 복합 칩 소자를 제시한다. 제 1내부 전극 및 제 2내부 전극의 일부가 중첩되게 형성된 제 1시트층, 및 중앙부에 방전 공간부가 형성되고 제 3 및 제 4내부 전극이 방전 공간부를 사이에 두고 상호 반대의 위치에 형성된 제 2시트층이 적층된 적층체; 및 적층체의 양측단부에 형성된 제 1외부 단자 및 제 2외부 단자를 포함하고, 제 1외부 단자는 제 1 및 제 3내부 단자에 접촉되고, 제 2외부 단자는 상기 제 2 및 제 4내부 단자에 접촉된다. 이러한 본 발명에 의하면, 바리스터의 기능과 ESD 흡수기의 기능이 복합적으로 구현됨에 따라 전체 레벨의 ESD 전압에 대하여 효과적으로 대응하게 고속의 신호 라인에도 적용가능하다.
Description
도 1은 본 발명의 실시예에 따른 복합 칩 소자의 구성을 나타낸 도면이다.
도 2는 도 1의 제 2시트층의 제조 과정을 개략적으로 설명하기 위한 도면이다.
도 3은 도 2의 변형예이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 제 1내부 전극 12 : 제 2내부 전극
20 : 제 1시트층 22 : 방전 공간부
24 : 제 3내부 전극 26 : 제 4내부 전극
30 : 제 2시트층 32 : 제 1외부 단자
34 : 제 2외부 단자
본 발명은 복합 칩 소자에 관한 것으로, 보다 상세하게는 낮은 레벨의 ESD 및 높은 레벨의 ESD에 대한 내성 및 감쇄 성능을 향상시킨 복합 칩 소자에 관한 것이다.
최근 반도체 산업의 급격한 발전으로 인해 단위소자의 소형화 및 고성능화를 위한 초고집적화를 추구하고 있다. 이에 따라, 전자기기 등의 동작전압은 점점 낮아지는 추세인데 반해, 서지(surge)전압의 유입에 대한 대처능력이 현격히 떨어지고 있다. 따라서, 반도체 소자를 내장한 장비들은 서지 전압에 매우 약해서 과도전압 유입시에도 소자가 파괴되거나 열화되어 수명 단축 내지 기능이 저하된다.
특히, 최근 휴대폰의 송수신 주파수가 고주파화되고 휴대폰내에 들어가는 반도체칩이 고집적화됨에 따라 정전기에 대한 취약성이 날로 더해 가고 있다. 그래서, 안테나 또는 데이터 전송 포트 등을 통해 유입되는 서지 전압의 제거에 대한 대책이 강구되고 있다. 그 대책의 일예로서, 전원 라인을 통해 유입되는 ESD 또는 서지로부터 부하를 보호하기 위해서 고정전용량의 바리스터가 사용된다. 고속의 신호를 전송하는 라인에 고용량의 바리스터를 사용하게 되면 해당 신호 라인상의 신호가 지연 또는 왜곡되므로, 고속의 신호 라인에는 저정전용량의 바리스터를 사용한다.
바리스터는 높은 레벨의 ESD 전압(예컨대, ESD 3.0KV 이상)에 대해서도 동작하고 낮은 레벨의 ESD 전압(예컨대, ESD 3.0KV 이하)에 대해서도 동작한다. 이러한 동작특성을 지닌 바리스터는 저정전용량으로 갈수록 ESD 감쇄 성능이 저하되기 때문에 고정전용량인 경우에는 ESD 감쇄 성능이 우수하지만 고속 신호 라인에는 부적합하다. 특히, 종래의 저정전용량의 바리스터는 ESD내성이 약할 뿐만 아니라 높은 레벨의 ESD 전압이 인가된 후에 낮은 레벨의 ESD 전압이 인가되면 이미 클램핑(clamping) 특성이 저하되어 낮은 레벨의 ESD 전압에 대한 감쇄 동작을 제대로 수행하지 못하는 경우가 허다하다.
물론, 바리스터 이외로 과전압(서지 전압) 및 정전기를 제거하는 소자로는 ESD 흡수기(absorber)가 있다. ESD 흡수기는 양 극판 사이에 소정의 빈 공간(방전 공간)을 배치하여 비교적 에너지가 큰 서지 전압이나 서지 전류를 차단한다. ESD 흡수기는 높은 레벨의 ESD 전압일수록 우수한 감쇄 성능을 보이지만, 낮은 레벨의 ESD 전압(예컨대, 대략 ESD 3KV 이하)에서는 동작을 하지 않는다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 고속의 신호 라인에의 채용이 가능할 뿐만 아니라 낮은 레벨의 ESD 및 높은 레벨의 ESD에서 효과적으로 동작할 수 있도록 한 복합 칩 소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 복합 칩 소자는, 제 1내부 전극 및 제 2내부 전극의 일부가 중첩되게 형성된 제 1시 트층, 및 중앙부에 방전 공간부가 형성되고 제 3 및 제 4내부 전극이 방전 공간부를 사이에 두고 상호 반대의 위치에 형성된 제 2시트층이 적층된 적층체; 및 적층체의 양측단부에 형성된 제 1외부 단자 및 제 2외부 단자를 포함하고,
제 1외부 단자는 제 1 및 제 3내부 단자에 접촉되고, 제 2외부 단자는 제 2 및 제 4내부 단자에 접촉된다.
제 1 및 제 2시트층은 ZnO계열의 바리스터 재료로 이루어진 시트들로 형성되고, 제 2시트층의 ESD 트리거 전압이 제 1시트층의 ESD 트리거 전압에 비해 높으며, 제 3 및 제 4내부 전극 양단간의 전압은 방전 공간부를 바이패스하는 바이패스 전압에 비해 낮다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 복합 칩 소자에 대하여 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 복합 칩 소자의 구성을 나타낸 도면이다. 도 1의 복합 칩 소자는, 제 1시트층(20), 제 2시트층(30), 및 외부 전극(32, 34)을 포함한다. 이하에서는 제 1시트층(20) 및 제 2시트층(20)이 적층되어 있는 부분을 적층체라고 한다.
제 1시트층(20)은 다수의 바리스터 시트들이 적층되어 형성된 층이다. 예를 들어, 바리스터 시트는 ZnO계열의 바리스터 재료를 주원료로 하여 제조된 시트이다. 제 1시트층(20)에는 소정의 도전성 재질(예컨대, AgPd)로 된 제 1 내부 전 극(10) 및 제 2내부 전극(12)이 형성된다. 제 1내부 전극(10)은 제 1시트층(20)의 일단부에서 타단부측으로 소정 길이로 형성되고, 제 2내부 전극(20)은 제 1시트층(20)의 타단부에서 일단부측으로 소정 길이로 형성된다. 제 1 및 제 2내부 전극(10, 20)은 상하로 이격되게 형성되되, 제 1내부 전극(10)의 일부와 제 2내부 전극(12)의 일부는 중첩된다. 제 1내부 전극(10)의 일단이 제 1외부 단자(32)에 연결되고, 제 2내부 전극(12)의 일단이 제 2외부 단자(34)에 연결된다.
이러한 제 1시트층(20)은 누구나 알고 있는 통상적인 적층형 칩 바리스터 제조방법에 의해 충분히 제조된다. 제 1시트층(20)은 제 2시트층(30)과 동시소성된다. 이하에서는 제 1시트층(20)만을 제조하는 방법에 대해 개략적으로 설명한다. 공업용으로 시판하고 있는 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트(예컨대, 바리스터 시트)를 제조한다. 제조된 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 도전성 페이스트를 형성시킴으로써, 내부 전극(10, 12)용 패턴이 형성된 시트를 제 조한다. 이와 같이 내부 전극(10, 12)용 패턴이 형성된 시트들을 제조한 이후에는 그 시트들을 적층하고 이를 압착한 후에 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하면 제 1시트층(20)이 제조된다.
이상에서는 제 1시트층(20)만을 제조하는 과정에 대해 설명한 것이다. 본 발명에서의 제 1시트층(20)과 제 2시트층(30)은 동시소성하는 것이 바람직하므로, 제 1시트층(20)의 시트들과 이후에 설명할 제 2시트층(30)의 시트들과의 적층이 순서적으로 이루어진 후에 압착, 절단, 베이크 아웃, 소성 공정이 순차적으로 실시되는 것으로 보면 된다.
제 1시트층(20)은 바리스터로 동작하는 층으로서, 바리스터부라고 칭할 수도 있다. 캐패시턴스는 제 1 및 제 2내부 전극(10, 12)의 대향 면적, 제 1 및 제 2내부 전극(10, 12)간의 간격, 소결온도 등의 조절로 가변시킬 수 있다. 바리스터 전압은 내부 전극(10, 12)의 재질에 따른 소결온도 및 시트의 두께 등으로 조절가능하다. 상황에 따라, 제 1시트층(20)내의 제 1 및 제 2내부 전극(10, 12)은 증가시켜도 된다.
제 1시트층(20)은 대략 1KV 정도의 낮은 ESD 전압이 인가되었을 경우에도 트리거되어 동작(즉, ESD감쇄 동작)한다.
제 2시트층(30)은 다수의 바리스터 시트(예컨대, ZnO계열의 바리스터 재료를 주원료로 하여 제조된 시트)들이 적층되어 형성된 층으로서, 제 3내부 전극(24)과 제 4내부 전극(26) 사이에 방전 공간부(22)를 갖춘다. 제 3내부 전극(24)의 일단이 해당 제 2시트층(30)의 일단부에서 타단부측으로 소정 길이로 형성되고, 제 4내부 전극(26)의 일단이 해당 제 2시트층(30)의 타단부에서 일단부측으로 소정 길이로 형성된다. 제 3내부 전극(24)의 일단은 제 1외부 단자(32)에 연결되고, 제 4내부 전극(26)의 일단은 제 2외부 단자(34)에 연결된다. 제 3 및 제 4내부 전극(24, 26)은 귀금속(예컨대, Ag, Pt 등) 재질로 이루어진다. 제 3 및 제 4내부 전극(24, 26)은 방전 공간부(22)를 사이에 두고 좌우측에 형성되되, 상호 대향된 전극 단부가 방전 공간부(22)에 접하게 된다.
방전 공간부(22)는 일명 에어 갭(air gap)이라고도 한다. 방전 공간부(22)의 내부는 진공 상태일 수도 있고, 공기가 충전되어 있을 수도 있으며, 방전을 돕는 매질이 충전되어 있을 수도 있다. 방전 공간부(22)의 폭은 대략 10ｕm 정도이다. 방전 공간부(22)의 가장자리를 따라 바이패스되는 전압(Vbypass)은 제 3 및 제 4내부 전극(24, 26) 양단간의 전압(Vn)에 비해 대략 2배 또는 3배 정도 높다.
제 2시트층(30)은 에어 갭 타입의 서지 흡수층으로서, 에어 갭 타입의 서지 흡수부라고 칭할 수 있다. 제 2시트층(30)은 대략 3KV 이상의 높은 ESD 전압이 인가되었을 경우 트리거되어 동작(즉, ESD 감쇄 동작)한다. 즉, 제 2시트층(30)의 ESD 트리거 전압(즉, ESD 감쇄를 행하기 시작하는 전압)이 제 1시트층(20)의 ESD 트리거 전압에 비해 높다.
제 2시트층(30)의 제 3 및 제 4내부 전극(24, 26)을 방전 공간부(22)를 중심으로 좌우측에 각각 하나씩만 형성시켰으나, 제 3 및 제 4내부 전극(24, 26)의 갯 수는 증가시켜도 무방하다. 제 3 및 제 4내부 전극(24, 26)의 갯수를 증가(즉, 외부 단자와의 병렬 접속에 의한 증가)시키게 되면 그에 따라 방전 공간부(22)의 크기도 커지게 된다. 도면에서는 제 2시트층(30)의 위에 제 1시트층(20)이 적층되어 있는 것으로 하였는데, 반대로 적층시켜도 무방하다. 필요에 따라, 캐패시턴스 조절 및 ESD 내성 향상을 위해 도면에 제시된 제 1시트층(20)의 상부 또는 제 2시트층(30)의 하부에 제 1시트층(20)과 같은 구성의 시트층을 추가로 두어도 무방하다.
이러한 제 2시트층(30)을 제조하는 방법에 대해 도 2를 참조하여 개략적으로 설명하면 다음과 같다. 이하에서는 제 2시트층(30)만을 제조하는 과정에 대해 개략적으로 설명한다. 제 2시트층(30)을 제조하는 방법은 이하의 설명으로만 한정되는 것이 아니라, 다른 제조 방법이 있다면 채용하여도 된다.
공업용으로 시판하고 있는 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 예시한 수치는 하나의 예일 뿐 그에 한정되는 것은 아니다. ZnO계열의 바리스터 재질의 슬러리를 소정의 두께로 캐스팅(casting)하여 하부 시트(40)를 형성한다.
하부 시트(40)의 상면 중앙부에 제 1박막(42)을 형성한다. 제 1박막(42)은 Sb2O3 를 페이스트화하여 인쇄함에 의해 형성된 박막이다.
이후, 추후에 제 3내부 전극(24) 및 제 4내부 전극(26)이 되는 소정의 도전성 재질(예컨대, AgPd)의 페이스트를 하부 시트(40)의 상면에 인쇄한다. 제 3내부 전극(24)용 페이스트는 하부 시트(40)의 일단부에서 타단부측으로 소정 길이로 인쇄되되 제 1박막(42)의 좌측부의 상면에 겹쳐지게 인쇄된다. 제 4내부 전극(26)용 페이스트는 하부 시트(40)의 타단부에서 일단부측으로 소정 길이로 인쇄되되 제 1박막(42)의 우측부의 상면에 겹쳐지게 인쇄된다. 제 3 및 제 4내부 전극(24, 26)용 페이스트의 상호 대향되는 단부는 소정의 간격을 두고 이격된다.
제 3 및 제 4내부 전극(24, 26)의 상면에 제 2박막(44)을 형성하되, 제 1박막(42)에 대향되게 형성한다. 제 2박막(44)은 Sb2O3 를 페이스트화하여 인쇄함에 의해 형성된 박막이다. 제 2박막(44)은 제 1박막(42)에 그대로 겹쳐지는 위치에 인쇄된다. 제 1 및 제 2박막(42, 44)은 동일 크기로 인쇄된다. 제 1 및 제 2박막(42, 44)의 폭은 제 3 및 제 4내부 전극(24, 26)의 폭에 비해 20% 이상 크게 하는 것이 바람직하다. 그리하면 방전 공간부(22)의 가장자리를 따라 바이패스되는 전압(Vbypass)이 제 1 및 제 2내부 전극(24, 26) 양단간의 전압(Vn)에 비해 대략 2배 또는 3배 정도 높게 된다.
그리고 나서, 하부 시트(40)와 동일하게 제조된 상부 시트(46)를 제 3 및 제 4내부 전극(24, 26)과 제 2박막(44)의 상면에 적층시킨다.
도면에 별도로 도시하지 않았으나, 하부 시트(40)의 하부 및 상부 시트(46) 의 상부에 각각 소정 갯수의 더미 시트를 배치시켜도 된다.
그 후, 이를 압착한 후에 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하면 방전 공간부(22)가 형성된 제 2시트층(20)이 제조된다.
방전 공간부(22)의 형성에 대해 세부적으로 설명한다. Sb2O3 는 대략 460 ~ 540℃ 정도에서 산화(Sb2O4)된다. Sb2O3 는 대략 660℃ 이상에서는 휘발하여 주위에 ZnO계열의 바리스터가 있으면 대략 750℃ 이상에서 응집되어 에이-스피넬(a-spinel)(Zn7Sb2O12)상(phase)을 형성한다. 에이-스피넬상이 2차상의 역할을 하여 ZnO계열의 바리스터의 치밀화와 입성장을 고온(예컨대, 대략 1100℃ 정도)에까지 억제시킨다. 또한, Sb2O3 주변에 ZnO계열의 바리스터와 액상 소결 조제인 Bi2O3가 공존하더라도 대략 700℃ 부근에서 파이로클로어(pyrochlore(Zn2Bi3Sb3O14))상(phase)을 형성한다. 파이로클로어상이 2차상의 역할을 하여 ZnO계열의 바리스터의 치밀화 및 입성장을 고온에까지 억제시킨다. 여기서, 파이로클로어상은 ZnO계열의 바리스터의 조성에 따라 그 분해 온도와 소결후 재합성하는 온도가 다양하다. 일반적으로, 파이로클로어상의 분해 온도는 대략 850 ~ 1100℃ 정도이다. 파이로클로어상의 분해에 의해 계의 소결 치밀화가 진행된다. 소결후 냉각될 때 재합성하는 온도는 대략 960 ~ 850℃ 정도이다.
따라서, 제 1 및 제 2박막(42, 44)은 승온시 대략 660℃에서 휘발하여 주위의 ZnO계열의 바리스터 구성 물질(즉, 하부 시트(40), 상부 시트(46))과 반응함으 로써 국부적으로(즉, 방전 공간부(22)가 형성될 부분에만) 입체적인 2차상(예컨대, 스피넬상, 파이로클로어상)을 형성하여 해당 부위의 ZnO계열의 바리스터의 치밀화와 입성장을 대략 1100℃까지 억제시킨다. 즉, Sb2O3 가 있던 자리에는 빈 공간(예컨대, 직육면체와 유사한 공간)이 형성되어 방전 공간부(22)가 되는 에어 갭이 구현된다. 이렇게 국부적으로 형성된 입체적인 2차상(예컨대, 스피넬상, 파이로클로어상)은 소정의 액상 소결 온도 구간에서도 방전 공간부(22)를 보호하는 막으로서의 역할을 수행하게 된다. 이로 인해 방전 공간부(22)의 가장자리를 따라 바이패스되는 전압(Vbypass)이 제 3 및 제 4내부 전극(24, 26) 양단간의 전압(Vn)에 비해 대략 2배 또는 3배 정도 높게 되는 조건을 만족시키게 된다. 예를 들어, 바이패스 전압(Vbypass)이 바리스터 전압(Vn)에 비해 작거나 같을 경우 높은 레벨의 ESD전압이 유입되면 방전 공간부(22)에서 감쇄되는 것이 아니라 방전 공간부(22)의 가장자리를 따라 바리스터 부분으로 바이패스되므로 바리스터 부분이 열화된다. 따라서, 바이패스 전압(Vbypass)을 제 3 및 제 4내부 전극(24, 26) 양단간의 전압(Vn)에 비해 대략 2배 또는 3배 정도 높게 하는 것이 바람직하다. 여기서, 바이패스 전압(Vbypass)은 방전 공간부(22)를 바이패스하는 경로의 트리거 전압으로 이해하면 되고, 바이패스 전압(Vbypass)에 대비하여 설명한 바리스터 전압(Vn)은 제 3 및 제 4내부 전극(24, 26) 사에에서 방전 공간부(22)를 직접 통과하는 경로의 트리거 전압으로 이해하면 된다.
도 2에서는 방전 공간부(22)의 형상을 직육면체로 하였는데, 다른 형상으로 하여도 무방하다. 다만, 방전 공간부(22)의 가장자리를 따라 바이패스되는 전압(Vbypass)이 제 3 및 제 4내부 전극(24, 26) 양단간의 전압(Vn)에 비해 대략 2배 또는 3배 정도 높게 되는 조건을 만족하면서 좌우의 내부 전극(24, 26) 사이의 간격이 원하는 간격(예컨대, 대략 10ｕm 정도)을 유지하는 공간 형상이면 된다. 제 1 및 제 2박막(42, 44)이 2차상을 형성하기까지의 과정에서 제 3 및 제 4내부 전극(24, 26)과도 반응하여 제 3 및 제 4내부 전극(24, 26)의 상호 대향하고 있는 끝단을 약간 뭉텅하게 할 수 있겠으나, 이는 전극으로서의 역할 및 에어 갭 형성에 그리 신경쓰지 않아도 될 정도이다.
도 3은 도 2의 변형예이다. 도 2에서는 하부 시트(42)와 상부 시트(46) 사이에 두 개의 박막(즉, Sb2O3 를 페이스트화하여 인쇄하여 형성시킨 박막)을 사용하였으나, 도 3에서는 한 개의 박막(48)을 사용하였다는 점이 차이난다. 즉, 도 3에서는 제 3내부 전극(24)과 제 4내부 전극(26) 사이에 한 개의 박막(48)을 형성시켰다. 이러한 변형예(도 3)의 제조는 당업자라면 상술한 도 2의 설명으로 충분히 이해할 수 있다.
이와 같이 구성된 본 발명에 따르면, 낮은 레벨의 ESD 전압이 유입되면 바리스터의 기능을 수행하는 제 1시트층에서 감쇄되고, 높은 레벨의 ESD 전압이 유입되 면 ESD 흡수기의 기능을 수행하는 제 2시트층의 방전 공간부(22)에서의 방전에 의해 감쇄된다.
한편, 본 발명은 상술한 실시예 및 변형예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 단일 칩 소자에 바리스터의 기능과 ESD 흡수기의 기능이 함께 구현됨에 따라 전체 레벨의 ESD 전압에 대하여 효과적으로 대응하게 된다.
바리스터의 기능과 ESD 흡수기의 기능이 복합적으로 구현됨에 따라 기존의 저정전용량의 바리스터에 비해 ESD내성이 향상될 뿐만 아니라 ESD 감쇄 성능이 우수하게 된다. 따라서, 고속의 신호 라인에 적용할 수 있게 된다.
본 발명의 실시예의 복합 칩 소자는 낮은 레벨의 ESD 전압(예컨대, 대략 1.5KV 정도)에서도 충분히 동작가능하므로, ESD 흡수기에서 발생되었던 낮은 레벨의 ESD 전압에서 동작하지 않는다는 문제점을 해결하게 된다.
칩 소자의 캐패시턴스 및 바리스터 전압을 원하는 값으로 다양하게 조절가능하다.
본 발명은 ZnO계열의 바리스터 시트들을 적층시켜 구성시킴으로써 여타 다른 칩 소자(예컨대, 바리스터 + 에어 갭을 갖춘 알루미나 기판)에서 발생되었던 이종접합에 따른 문제점(1. 상호간 수축율의 차이로 야기되는 계면에서의 박리현상(균열, 미부착성 등) 또는 적층체(소체) 비틀림 현상, 2. 이종 시트 조제공정의 추가에 따른 제조 경비 상승, 3. 상호간 최적 소결온도를 확정하기 어려움 등)을 해소시킨다.
Claims (4)
- 제 1내부 전극 및 제 2내부 전극의 일부가 중첩되게 형성된 제 1시트층, 및 중앙부에 방전 공간부가 형성되고 제 3 및 제 4내부 전극이 상기 방전 공간부를 사이에 두고 상호 반대의 위치에 형성된 제 2시트층이 적층된 적층체; 및상기 적층체의 양측단부에 형성된 제 1외부 단자 및 제 2외부 단자를 포함하고,상기 제 1외부 단자는 상기 제 1 및 제 3내부 단자에 접촉되고, 상기 제 2외부 단자는 상기 제 2 및 제 4내부 단자에 접촉된 것을 특징으로 하는 복합 칩 소자.
- 청구항 1에 있어서,상기 제 1 및 제 2시트층은 ZnO계열의 바리스터 재료로 이루어진 시트들로 형성된 것을 특징으로 하는 복합 칩 소자.
- 삭제
- 청구항 1 또는 청구항 2에 있어서,상기 제 3 및 제 4내부 전극 양단 사이에서 상기 방전 공간부를 직접 통과하는 경로의 트리거 전압은 상기 방전 공간부를 바이패스하는 경로의 트리거 전압의 1/2 ~ 1/3인 것을 특징으로 하는 복합 칩 소자.
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| KR1020060132546A KR100839682B1 (ko) | 2006-12-22 | 2006-12-22 | 복합 칩 소자 |
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| KR101012965B1 (ko) * | 2008-10-20 | 2011-02-08 | 주식회사 아모텍 | 복합소자 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004022976A (ja) | 2002-06-19 | 2004-01-22 | Murata Mfg Co Ltd | 積層型電圧非直線抵抗体、及びその製造方法 |
| KR20050067026A (ko) * | 2003-12-26 | 2005-06-30 | 티디케이가부시기가이샤 | 적층형 칩 배리스터 |
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2006
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