JP5079632B2

JP5079632B2 - 静電気保護素子

Info

Publication number: JP5079632B2
Application number: JP2008207862A
Authority: JP
Inventors: 要治植田; 智英増山
Original assignee: Tateyama Kagaku Kogyo Co Ltd
Current assignee: Tateyama Kagaku Kogyo Co Ltd
Priority date: 2008-08-12
Filing date: 2008-08-12
Publication date: 2012-11-21
Anticipated expiration: 2028-08-12
Also published as: JP2010045164A

Description

この発明は、電子回路内のＩＣやその中の素子等を静電気放電等による過渡電圧から保護する為に、回路基板上に実装される静電気保護素子に関する。

従来、電子回路内のＩＣ等を静電気等の過渡電圧から保護する静電気保護素子であるＥＳＤ（Electrostatic Discharge：静電気放電）対策部品として、特許献１に開示されているような金属酸化物等の焼結体から成るバルク構造の素子があった。この素子は、焼結体から成る積層型チップバリスタであり、積層体と一対の外部電極を備え、積層体はバリスタ部とこのバリスタ部を挟むように配置される一対の外層部を有する。バリスタ部は、バリスタ特性を発現するバリスタ層と、当該バリスタ層を挟むように配置される一対の内部電極を含み、内部電極は外部電極に電気的に接続されている。

また、本願発明者らによる特許文献２，３に開示された厚膜素子構造の静電気保護素子も提案されている。この静電気保護素子は、絶縁基板上に形成され互いに端部が所定間隔を空けて対向した一対の電極と、この電極間に印刷形成された静電気吸収体を備え、この電極端部及び静電気吸収体を覆った絶縁体の保持層を備えたものである。
特開２００５−３５３８４５号公報特開２００７−２６６４７８号公報特開２００７−２６６４７９号公報

しかしながら、特許文献１に開示された焼結体である積層型チップバリスタは、シート成形、内部電極印刷、シート積層等から成る複雑な工程による製造プロセスが必要であった。従って、実装工程中での層間剥離等の不具合の発生も起こり易いと言う問題があった。

また、最近の通信ネットワークに用いられる高速インターフェイスでは、高速化を実現するために、ＩＣ自体の回路構造がＥＳＤに対して脆弱になってきている。この為、高速伝送系ＩＣにおいて、ＥＳＤ対策の要求が高まってきており、ＥＳＤ対策部品の回路基板への搭載が進んでいる。しかし、高速伝送系ＩＣにおいては、周波数が高くなることによりＥＳＤ対策部品の静電容量の低減が必須であり、ＥＳＤ対策部品の静電容量が大きいと、信号品位に問題を生じ、最悪の場合は通信不可となる恐れがあった。

そこで、特許文献２，３に開示された厚膜構造により低容量化を図った保護素子を開発した。この素子によれば、容量を下げることが出来るが、アブソーバ性能としてピーク電圧の上昇或いは、ピーク電圧のバラツキが発生すると言う問題があった。

この発明は、上記背景技術に鑑みて成されたもので、簡単な構成で、絶縁基板上に形成した厚膜素子により低静電容量化するとともに、性能のばらつきがなく、高速通信に必要な高周波帯域でも通信品質に影響を与えることなく十分な静電対策が可能な静電気保護素子とその製造方法を提供することを目的とする。

この発明は、絶縁基板上の中央部に位置した中間電極と、前記中間電極を覆うように積層された静電気吸収体と、前記静電気吸収体を挟んで前記中間電極に各々対向した対をなす端部電極と、前記端部電極及び前記静電気吸収体を覆った絶縁体の保持層を備え、前記対をなす端部電極の互いに対向する端部間の間隔は、前記端部電極と中間電極間の前記静電気吸収体の膜厚よりも大きく、前記対をなす端部電極と前記静電気吸収体との間に、絶縁体のガラス若しくはセラミックスの中間層を備え、前記中間層は、前記静電気吸収体上の前記端部電極の長手方向寸法よりも短いパターン長で積層されている静電気保護素子である。

前記保持層は、絶縁体のガラス若しくはセラミックスから成り、前記対をなす端部電極の互いに対向する端部間の間隔を前記保持層により埋めるように設けられているものである。

前記積層構造の各電極及び前記静電気吸収体は、直列に接続された容量を形成しているものである。

前記静電気吸収体は、主としてＺｎＯからなるセラミックス、又は主としてＺｎＯからなる組成物に添加材として炭化珪素或いは酸化ルテニウムを含んだセラミックスである。又は、前記静電気吸収体は、主成分としてＢａ、Ｃａ、Ｓｒ、Ｔｉの炭化物若しくは酸化物と、半導体化材としてＭｎ、Ｃｏ、Ｙ、又はＮｂを混合若しくは合成したセラミックスでも良い。

前記中間層又は前記保持層は、Ｓｉ-Ｂａ-Ｂｉ系の誘電体ガラスである。さらに、前記中間層又は前記保持層は、前記誘電体ガラスにＺｎＯ成分を添加した材料から成るものでも良い。

この発明の静電気保護素子は、静電容量が極めて小さく放電開始電圧も低いものであり、性能のばらつきも小さい。従って、高速通信に用いられる回路やその他ＩＣの保護を確実に行うことが出来る。さらに、中間層を設けた積層構造とすることにより、静電容量の正確な調整が可能である。特に、対をなす端部電極間の間隔が確実に絶縁されて放電経路が安定するため、放電開始電圧のバラツキを抑抑えることができる。

また、この発明の静電気保護素子は、静電気吸収体の組成物によるペーストを用いて、印刷により静電気吸収体及びこれに積層される各層を形成することができ、厚膜印刷法によって、静電容量が極めて小さく、放電開始電圧も低い静電気保護素子を容易に作成可能となる。

この発明静電気保護素子により、静電容量が０．０５ｐＦ〜１０．０ｐＦの範囲で調整可能であり、放電開始電圧が４００Ｖ以下の静電気保護素子の作成が可能となる。

以下、この発明の実施の形態について説明する。図１、図２は、この発明の一実施形態の保護素子１０を示す。この保護素子１０は、表面実装型のチップ型素子であって、絶縁基板１４上の中央部に、Ａｇペースト等の導体ペーストによる中間電極１２が形成され、中間電極１２を覆うように、ＺｎＯを主成分とし炭化珪素を含む組成物粉末のペーストから形成された静電気保護のための機能膜である静電気吸収体１６が設けられている。静電気吸収体１６は、例えば、厚さが１０〜３０μｍ程度に形成されている。

静電気吸収体１６は、上記の他、主としてＺｎＯからなるセラミックス、又は主としてＺｎＯからなる組成物に添加材として炭化珪素或いは酸化ルテニウムを含んだセラミックスでも良い。又は、静電気吸収体１６は、主成分としてＢａ、Ｃａ、Ｓｒ、Ｔｉの炭化物若しくは酸化物と、半導体化材としてＹ、Ｎｂ酸化物の２種類を混合若しくは合成したセラミックスでも良い。

さらに、絶縁基板１４及び静電気吸収体１６上には、一対の端部電極１７，１８の各々の一端部が、静電気吸収体１６上で所定間隔Ｇを空けて、中間電極１２と静電気吸収体１６を挟んで対向するように形成されている。端部電極１７，１８は、Ａｇペースト等の導体ペーストにより形成されている。また、端部電極１７，１８の間隔Ｇは、５０μｍ以上に形成され、静電気吸収体１６の厚みｔよりも大きい。端部電極１７，１８と静電気吸収体１６との間には、ガラスやセラミックスの絶縁体による中間層２０が各々積層されて介在している。中間層２０は、静電気吸収体１６の上層側に積層され、端部電極１７，１８に覆われて長手方向長さも、端部電極１７，１８よりも各々短いものである。中間層２０は、Ｓｉ-Ｂａ-Ｂｉ系の誘電体ガラス、或いはＢｉリッチのＥＳＤ吸収体の組成物に類似する組成物から成る。更には、中間層２０は、熱膨張係数を前記静電気吸収体と合わせるために、前記誘電体ガラスにＺｎＯ成分を添加した材料から成るものでも良い。

一対の端部電極１７，１８上及びその間の間隔Ｇには、絶縁体の保持層２２が積層されている。保持層２２は、絶縁基板１４の両端部側の端部電極１７，１８を残して、端部電極１７，１８に積層されている。保持層２２は、Ｓｉ−Ｂａ−Ｂｉ系の誘電体ガラス、或いはＢｉリッチの各種静電気吸収体の組成物から成る。又は、保持層２２は、熱膨張係数を前記静電気吸収体と合わせるために、前記誘電体ガラスにＺｎＯ成分を添加した材料から成るものでも良い。積層構造の各端部電極１７，１８及び静電気吸収体１６と中間電極１２は、直列に接続された容量を形成している。

さらに、端部電極１７，１８上の保持層２２を覆うように、ガラス及び樹脂から成る保護皮膜２４が設けられている。そして、絶縁基板１４の両端面には、端部電極１７，１８の端部と接するようにして、各々Ａｇペースト等による外部電極２６が形成されている。外部電極２６は、表面にニッケルめっき、及び半田めっき或いは錫めっきが施されている。

次に、この実施形態の保護素子１０の製造方法について説明する。まず、静電気吸収体１６を形成するためのＺｎＯを主成分とし炭化珪素を含む組成物粉末のペーストを作成する。静電気吸収体１６に用いる材料としては、純度９９．９％のＺｎＯに半導体化としてＭｎ、Ｃｏを混合し１０００℃〜１２００℃で１〜３時間合成した粉末と、Ｂｉ（或いはＰｒ）、Ｓｂ、Ｔｉ、Ｌａ，Ｋ、Ａｌ、Ｓｉ、Ｎｉ、Ｃａ、Ｂａの各々の炭化物或いは酸化物を均一に混合し、８００℃〜１０００℃で熱処理する。

前記合成粉は、ボールミル等の粉砕装置により微粉砕を行い、厚膜ペースト用の組成物粉末とする。そして、前記組成物粉末１００ｗｔ％に対し、アンカー作用としてのガラスフリットを５ｗｔ％添加・混合する。その後、溶剤・ビヒクル・分散剤の有機成分と馴染ませ、混合・混錬して厚膜ペーストとする。

静電気吸収体１６のペーストは、上記の他、主成分としてＢａ、Ｃａ、Ｓｒ、Ｔｉの炭化物若しくは酸化物と、半導体化材としてＹ若しくはＮｂの酸化物の２種類を混合し合成した組成物の合成粉を形成し、その合成粉を粉砕装置によりさらに細かく微粉砕し、その粉末と有機成分からなるビヒクルと混合し混練して、厚膜印刷用ペーストを形成し、この厚膜印刷用ペーストを絶縁基板１４及び中間電極１２に印刷塗布して静電気保護用の静電気吸収体１６を形成しても良い。

そして、Ａｇ−Ｐｄ等の導体ペーストを用い、絶縁基板１４を多数個取りする大型基板上に、中間電極１２を、スクリーン印刷により形成する。さらに、中間電極１２上には、静電気吸収体の粉体ペーストをスクリーン印刷し、厚膜構造の静電気吸収体１６を形成する。この静電気吸収体１６の厚みは１０〜３０μｍとし、必要とする厚みになるように静電気吸収体１６の粉体ペーストの印刷を繰り返して積層する。

静電気吸収体１６上に、ガラスペースト等を用いて中間層２０を形成する。さらに、中間層２０上に、中間電極１２と対向する対を成す端部電極１７，１８を形成する。これにより、静電気吸収体１６を、中間電極１２と対をなす端部電極１７，１８との間に挟んだ積層構造とする。この対をなす端部電極１７，１８の対向する端部の間隔Ｇを、５０μｍ以上に設定する。好ましくは例えば５０〜８０μｍとする。

次に、積層状態にある対をなす端部電極１７，１８上に、基板１４の端部の対をなす端部電極１７，１８が露出した状態で、ガラスペーストを用いて保持層２２を印刷形成する。さらに、保持層２２の表面に、対をなす端部電極１７，１８の基板１４の端部部分が露出した状態で、低温ガラス及び樹脂から成る保護皮膜２４を印刷形成して被覆する。

続いて、大型基板に形成された横分割溝を用いて、横並びに一列に静電気保護素子が連続したブロック単位に分割する分割工程を行う。更に、分割工程により分離したブロックの分断面、即ち素子両端面に、Ａｇペースト或いは、樹脂硬化型Ａｇペーストの導電ペーストを、絶縁基板１４上の端部電極１７，１８の露出面に塗布する。導電ペーストは、絶縁基板１４の端面にも塗布され、外部電極２６が形成される。

最後に、前記分割工程で、分割し処理したブロックを更に、個片毎に分割し、外部電極２６の表面にめっき処理を行なう。めっき処理は、ニッケルめっき処理を行い、半田めっき処理或いは、錫めっき処理を施して、チップ型の静電気保護素子が完成する。この時のチップサイズは、例えば１．０ｍｍ×０．５ｍｍである。

この実施形態の静電気保護素子は、前記組成物による静電気吸収体１６の材料のペースト化により、スクリーン印刷による機能膜を形成することができ、厚膜スクリーン印刷法により比較的薄い静電気吸収体１６を形成することができる。さらに、中間電極１２と対面するとともに互いに対向して対をなす端部電極１７，１８と中間電極１２との間に積層された静電気吸収体１６の構造により、静電容量の低い静電気保護素子１０を得ることができる。また、積層構造における端部電極１７，１８と静電気吸収体１６との間に、端部電極１７，１８の長手寸法より短いパターン長で、端部電極１７，１８の対向した部分を外して中間層２０を設ける事により、アブソーバ性能としてピーク電圧のバラツキが安定化する。さらに、中間電極１２或いは対をなす端部電極１７，１８との間に、中間層２０としてガラス層或いはセラミック層を介在させる事により、静電容量の調整が可能となる。また、電極間の放電スパークによる表面保護皮膜２４への衝撃、或いは保護皮膜２４へのピンホールの発生も抑制出来る。

これにより、厚膜スクリーン印刷における積層構造の静電気保護素子の静電容量が、０．０５ｐＦ〜１０．０ｐＦの範囲に調整することが可能となり、さらに放電開始電圧が４００Ｖ以下の静電気保護素子の作製が可能となる。

なお、この発明の保護素子は前記実施形態に限定されるものではなく、各層の厚さや電極パターンの形状、放電間隔の幅や形状は適宜設定し得るものである。

以下、この発明の静電気保護素子の実施例について、上記実施形態の構造の素子と、図３、図４に示す構造の比較例のチップ型静電気保護素子について、放電開始電圧、絶縁抵抗及び、静電容量を測定した。

比較例１の静電気保護素子３０の構造は、上記実施形態と同様の材料を用いて作製したもので、一対の端部電極１７，１８を絶縁基板１４上に形成し、端部電極１７，１８の一端部間の間隔Ｇも同様に形成し、その上に静電気吸収体１６を上記実施形態と同様の厚さに形成したものである。そして、静電気吸収体１６の両端部に上記実施形態と同様の中間層２０を形成し、その上に中間電極１２を積層したものである。

この比較例の静電気保護素子の製造方法は、上記実施形態と同様であるが、積層順が端部電極１７，１８上に静電気吸収体１６、中間層２０、中間電極１２となっている点が異なる。

上記実施形態の静電気保護素子１０と比較例の静電気保護素子３０について、ＩＥＣ６１０００−４−２試験を行い、放電開始電圧を測定した結果を図５に示す。ここでは、１０個のサンプルについて、1〜２０回の印加パルス試験を行った。図５の横軸が静電気印加回数、縦軸がピーク電圧である。また、絶縁抵抗、及び静電容量の測定結果を図６，図７に示す。

これにより、上記実施形態の積層構造の静電気保護素子は、放電開始電圧が図５（ａ）に示すように４００Ｖ以下となり、ばらつきも少なく、ピーク電圧のばらつきが比較例の（ｂ）のグラフと比べて抑えられていることが確かめられた。また、絶縁抵抗は図６（ａ）に示すようにＴ（テラ）Ω台であり、ばらつきも少ないものであった。さらに、図７に示すように、上記実施形態の静電気保護素子１０について、静電容量が０．０７ｐＦ以下の特性が得られた。従って、この発明の構成の静電気保護素子が、高速通信機器等における高周波回路での静電対策部品に適することが確かめられた。

この発明の一実施形態の静電気保護素子の保護皮膜を形成する前の斜視図である。この発明の一実施形態の静電気保護素子の縦断面図である。比較例の静電気保護素子の保護皮膜を形成する前の斜視図である。比較例の静電気保護素子の縦断面図である。この発明の実施例の静電気保護素子と比較例の構造の静電気保護素子のＩＥＣ試験結果のグラフである。この発明の実施例の静電気保護素子と比較例の構造の静電気保護素子の絶縁抵抗値を示すグラフである。この発明の実施例の静電気保護素子の静電容量を示すグラフである。

１０静電気保護素子
１２中間電極
１４絶縁基板
１６静電気吸収体
１７，１８端部電極
２０中間層
２２保持層
２４保護皮膜
２６外部電極

Claims

絶縁基板上の中央部に位置した中間電極と、前記中間電極を覆うように積層された静電気吸収体と、前記静電気吸収体を挟んで前記中間電極に各々対向した対をなす端部電極と、前記端部電極及び前記静電気吸収体を覆った絶縁体の保持層を備え、前記対をなす端部電極の互いに対向する端部間の間隔は、前記端部電極と中間電極間の前記静電気吸収体の膜厚よりも大きく、前記対をなす端部電極と前記静電気吸収体との間に、絶縁体のガラス若しくはセラミックスの中間層を備え、前記中間層は、前記静電気吸収体上の前記端部電極の長手方向寸法よりも短いパターン長で積層されていることを特徴とする静電気保護素子。
前記保持層は、絶縁体のガラス若しくはセラミックスから成り、前記対をなす端部電極の互いに対向する端部間の間隔を前記保持層により埋めるように設けられた請求項１記載の静電気保護素子。
前記積層構造の各電極及び前記静電気吸収体は、直列に接続された容量を形成した請求項１記載の静電気保護素子。
前記静電気吸収体は、主としてＺｎＯからなるセラミックス、又は主としてＺｎＯからなる組成物に添加材として炭化珪素或いは酸化ルテニウムを含んだセラミックスである請求項１記載の静電気保護素子。
前記静電気吸収体は、主成分としてＢａ、Ｃａ、Ｓｒ、Ｔｉの炭化物若しくは酸化物と、半導体化材としてＭｎ、Ｃｏ、Ｙ、又はＮｂを混合若しくは合成したセラミックスである請求項１記載の静電気保護素子。
前記中間層又は前記保持層は、Ｓｉ-Ｂａ-Ｂｉ系の誘電体ガラス、又は前記誘電体ガラスにＺｎＯ成分を添加した材料から成る請求項１記載の静電気保護素子。