KR200408406Y1 - 칩 배리스터 - Google Patents
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Abstract
베이스층, 액티브층 및 커버층을 구성하는 유전체 세라믹 시트가 연속적으로 적층되어 형성되는 적층체; 상기 적층체의 대향하는 양 측면에 형성되는 외부 단자; 및 상기 외부 단자를 덮도록 형성되는 도금층을 포함하며, 상기 액티브층에는 관통되는 비아 홀이 형성되고, 상기 비아 홀은 배리스터 세라믹으로 충진되며, 상기 액티브층의 표면과 이면에는 일단에서 상기 배리스터 세라믹과 전기적으로 연결되고 타단에서 상기 외부 단자와 전기적으로 연결되는 제 1 및 제 2 내부전극이 각각 형성되는 칩 배리스터가 개시된다.
배리스터, 바리스터, 칩부품, 비아홀, 관통공, 인쇄, 페이스트
Description
도 1은 본 고안의 일 실시예에 따른 칩 배리스터를 보여주는 단면도이다.
도 2는 본 고안의 일 실시예에 대한 분해 사시도이다.
도 3은 본 고안의 다른 실시예에 따른 칩 배리스터를 보여주는 단면도이다.
본 고안은 낮은 정전용량을 갖는 칩 배리스터에 관한 것이다.
최근 전자기기의 응용에 있어서, 외부 환경으로부터의 정전기 방전 등과 같은 과잉 전류 또는 과잉 전압에 대해 회로를 보호하고자 칩 배리스터 소자들이 사용되고 있다.
그런데, 칩 배리스터의 적용에 있어서, 데이터 통신과 같은 고주파의 신호를 전달해야 하는 회로에서 칩 배리스터의 정전용량 값은 신호에 대한 필터로 작용하기 때문에, 많은 경우에 있어서 정전용량 값이 일정 수준 이하로 제한되어 사용되고 있다.
기존의 적층 방식에 의한 칩 배리스터는 주성분인 산화 아연과 비스무스 (bismuth) 산화물 또는 프로세듐 등의 대표적 첨가물을 소량 첨가하여 제조되는데, 이러한 세라믹 재료로 제조되는 배리스터는 유전율이 400 ~ 800 정도로 높은 특징을 갖는다.
적층 방식의 제조 공법에 있어서 배리스터의 전기적인 특성을 발휘하기 위해서 내부전극과 세라믹 시트를 번갈아 적층하여 제작되는데, 전기적 특성은 한 쌍의 내부전극 사이에 개재된 세라믹 시트를 통해 나타나게 된다.
이 제조 공법에 있어서는, 세라믹 시트를 두껍게 하여 정전용량을 낮추는 방법을 사용하지만, 배리스터의 과전압 보호 특성을 보유할 수 있을 정도의 설계에서는 정전용량이 3pF 범위로 한정된다는 단점을 갖는다.
미국특허 제6,498,715호에서는 낮은 정전용량을 갖는 과전압 보호 소자를 제조하는 방법에 대해 소개하고 있다. 여기에서는 일반적인 칩 저항 공정을 적용하여 제품을 구현하였으며, 배리스터 페이스트를 알루미나 기판에 인쇄하는 방법을 적용하였다. 이 고안에서 사용된 배리스터 페이스트의 단순 인쇄 방법은 페이스트 인쇄 후막 두께를 다양하게 조정하기 어렵기 때문에, 배리스터의 전압 사양이 제한된다는 단점을 보유하고 있다.
또한, 공정 특성상 제품의 중심 부분에 대해 3개 내지 4개의 인쇄 공정을 거치기 때문에 최종 제품에 있어서 중심 부분에 굴곡 현상이 나타나게 되어, 칩 저항을 PCB에 자동 실장하는 과정에서 픽-업(Pick-up) 에러 등의 문제를 야기할 수 있는 단점을 갖는다.
또한, 제조 공정 특성상, 제품을 보호하기 위한 보호막 등이 필요하여, 제조 공정 비용 등이 상승되는 단점을 갖는다.
따라서, 본 고안의 목적은 배리스터의 전압 특성 사양을 용이하게 다양화 할 수 있으며, 낮은 정전용량을 갖는 적층 칩 배리스터를 제공하는 것이다.
본 고안의 다른 목적은, PCB 위에 자동실장을 함에 있어서, 제품의 표면을 편평하게 함으로써 픽-업 에러 등의 문제를 미연에 방지할 수 있는 칩 배리스터를 제공하는 것이다.
본 고안의 또 다른 목적은, 공정 비용으로 포함되는 보호막 형성, 세라믹 기판의 브레이킹 공정 등을 제거함으로써 공정 비용을 최소화할 수 있는 칩 배리스터를 제공하는 것이다.
본 고안의 다른 목적과 특징 및 이점은 이하 기술되는 실시예를 통하여 명확하게 이해될 것이다.
본 고안에 따르면, 베이스층, 액티브층 및 커버층을 구성하는 유전체 세라믹 시트가 연속적으로 적층되어 형성되는 적층체; 상기 적층체의 대향하는 양 측면에 형성되는 외부 단자; 및 상기 외부 단자를 덮도록 형성되는 도금층을 포함하며, 상기 액티브층에는 관통되는 비아 홀이 형성되고, 상기 비아 홀은 배리스터 세라믹으로 충진되며, 상기 액티브층의 표면과 이면에는 일단에서 상기 배리스터 세라믹과 전기적으로 연결되고 타단에서 상기 외부 단자와 전기적으로 연결되는 제 1 및 제 2 내부전극이 각각 형성되는 칩 배리스터가 개시된다.
바람직하게, 제 1 및 제 2 내부전극 중 적어도 하나의 상기 일단은 상기 비아 홀을 넘어 연장됨으로써 상기 액티브층이 일부에서 상기 제 1 및 제 2 내부전극이 겹칠 수 있다.
또한, 바람직하게, 상기 배리스터 세라믹은 배리스터 페이스트가 인쇄되어 형성되며, 상기 배리스터 페이스는 세라믹 함량이 60% 내지 80%이고, 점도가 10rpm 기준으로 50kcps 내지 200kcps 범위 내에 있을 수 있다.
또한, 상기 유전체 세라믹 시트의 유전율은 1 내지 30 범위 내에 있는 것이 바람직하다.
이하 첨부된 도면을 참조하여 본 고안의 일 실시예를 설명한다. 본 고안의 특징을 강조하기 위하여 치수와 형태는 변형되어 도시된다.
도 1은 본 고안의 일 실시예에 따른 칩 배리스터를 보여주는 단면도이고, 도 2는 본 고안의 일 실시예에 대한 분해 사시도이다.
도 2을 참조하면, 본 고안에 따른 칩 배리스터는 유전율이 10 이하인 절연특성을 갖는 세라믹 분말을 바인더와 합성하여 유전체 세라믹 시트를 형성한다.
바람직하게, 유전체 세라믹 시트는 유전율이 1 ~ 30의 범위 내에 있고, 더욱 바람직하게는 10 이하이다.
유전체 세라믹 시트로 이루어진 베이스층(100) 위에는 제 1 내부전극(210)이 형성되어 칩의 외부 단자(400)에 연결된다.
베이스층(100) 위에는 제 1 내부전극(210)을 덮도록 유전체 세라믹 시트로 이루어진 액티브층(110)이 적층된다.
본 고안에 따르면, 액티브층(110)의 소정 위치에는 비아 홀(112)이 관통 형성된다. 소정 위치는, 예를 들어, 액티브층(110)의 중앙 부분으로 제 1 내부전극(210)과 중첩되는 위치일 수 있다.
비아 홀(112)은, 예를 들어, 펀칭 방법으로 형성될 수 있으며, 단면이 원형인 것이 바람직하나 다른 형태여도 무방하다. 비아 홀(112)의 직경은 내부전극의 선 폭보다 50㎛ 정도 작게 형성하는 것이 바람직하지만, 제품의 사양에 따라 0.1mm 내지 0.5mm 범위 내에서 조절할 수 있다.
비아 홀(112) 내에는 배리스터 세라믹(300)이, 예를 들어, 페이스트 인쇄법에 의해 충진된다. 여기서, 배리스터 세라믹이라 함은 배리스터 특성을 갖는 세라믹을 말한다.
액티브층(110)의 표면에는 제 2 내부전극(220)이 형성되는데, 일단측에서 배리스터 세라믹(300)과 전기적으로 연결되고 타단측에서 칩의 외부단자(400)에 전기적으로 연결된다.
바람직하게, 제 1 및 제 2 내부전극(210, 220)은 적어도 유전체 세라믹 시트 부분에서 겹쳐지도록 형성될 수 있다. 즉, 도 1을 참조하면, 제 1 내부전극(210)의 단부와 제 2 내부전극(220)의 단부는 비아 홀(112)보다 더 연장됨으로써 영역 a와 b에서 겹쳐진다. 이와 같이 구성함으로써 높은 유전율의 배리스터 세라믹(300)을 적용하더라도 낮은 유전율의 유전체 세라믹 시트를 적용함으로써 결과적으로 이들이 영역 a - 배리스터 세라믹 - 영역 b로 이루어지는 직렬 연결을 이루어 결과적인 유전율이 낮아지므로 낮은 정전용량을 구현할 수 있다.
액티브층(110) 위에는 제 2 내부전극(220)을 덮도록 커버층(120)이 적층된다.
베이스층(100), 액티브층(110), 및 커버층(120)이 적층된 적층체의 대향하는 양 측면에는 외부단자(400)가 형성되고, 외부단자(400)를 커버하도록 니켈 도금층(410)과 주석도금층(420)이 순차적으로 적층된다.
이와 같은 구성의 칩 배리스터를 제조하는 공정을 설명하면 다음과 같다.
먼저, 세라믹 분말을 바인더 및 유기 용제와 혼합한 후 가공을 통하여 유전체 세라믹 시트를 성형한다. 유전체 세라믹 시트는 유전율이 1 내지 30, 바람직하게 10 이하일 수 있다.
성형된 유전체 세라믹 시트를 이용하여 베이스층(100), 액티브층(110), 및 커버층(120)에 대응하는 들을 제작한다.
액티브층 시트를 관통하도록 비아 홀(112)을 형성하고, 이 비아 홀(112)에 배리스터 페이스트를 인쇄하여 충진시킨다.
바람직하게, 배리스터 페이스트는 수축률을 고려하여 세라믹 함량이 60% 내지 80%의 범위를 갖는다. 세라믹 함량이 60%보다 작은 경우에는 소성 공정 중에 수축률이 증가하여 액티브층(110)의 표면과 이면으로부터 후퇴하여 내부전극(210, 220)과 전기적으로 연결되지 않을 가능성이 크며, 세라믹 함량이 80%보다 큰 경우에는 액티브층(110)의 표면과 이면으로부터 돌출되어 표면과 이면이 편평하게 되지 못한다.
또한, 배리스터 페이스트의 점도는 인쇄성을 고려하여 10rpm을 기준으로 50kcps 내지 200kcps의 범위 내에서 조절될 수 있다.
배리스터 페이스트로 비아 홀(112)을 충진한 후, 표면과 이면에서 각각 충진된 배리스터 페이스트와 일단이 전기적으로 연결되고 타단이 외부 단자(400)에 전기적으로 연결되는 제 1 및 제 2 내부전극(210, 220)을 인쇄 형성한다.
이어 액티브층 시트의 이면과 표면에 각각 베이스층 시트와 커버층 시트를 적층하여 등수압 압착한다.
이어 칩 사이즈로 절단하고, 탈바인더 처리를 한 후, 소성 및 연마 공정을 거치고 난 다음, 적층체의 대향하는 양 측면에 외부 단자(400)를 부착한다.
이어 외부 단자(400)를 덮도록 니켈(410) 및 주석(420)을 순차로 도금하여 최종 제품을 완성한다.
도 3은 본 고안의 다른 실시예에 따른 칩 배리스터를 보여주는 단면도이다.
이 실시예에 따르면, 액티브층(110)에 두 개의 비아 홀(114, 116)이 형성되고, 이 비아 홀(114, 116) 내에 배리스터 세라믹(310, 320)이 충진된다.
이러한 구조에 의하면, 제 1 및 제2 내부전극(210, 220)과 접촉하는 부분이 많아지므로 한 개의 비아 홀을 형성하는 경우와 비교하여 전기적인 접촉의 불량을 미연에 방지할 수 있다.
이상에서는 본 고안의 바람직한 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이 가능하다.
가령, 제 1 내부전극과 제 2 내부전극이 겹쳐지는 부분에 배리스터 세라믹이 위치할 수 있다면, 내부전극과 세라믹 시트는 어떠한 형상으로 형성되어도 무방하다.
또한, 비아 홀이 형성된 액티브층을 구성하는 유전체 세라믹 시트는 배리스터의 전압 특성 및 정전용량, 그리고 정전기 방전 및 그 외 신뢰성 측면 등의 제품 사양을 고려하여 여러 가지 종류를 적절하게 선택하여 적용할 수 있다.
따라서, 본 고안은 상기한 실시예에 한정되어서는 안 되며 이하에 기술된 청구범위에 따라 해석되어야 한다.
이상에서 설명한 바와 같이, 본 고안에 따르면 여러 가지의 이점을 갖는다.
먼저, 유전체 세라믹 시트의 두께를 시트 제조 공정에서 자유로이 변경할 수 있기 때문에, 배리스터의 후막 두께 조절이 용이하여 다양한 전압 범위의 제품을 제작할 수 있다.
또한, 과전압에 민감한 배리스터 세라믹이 저 유전율의 절연성 세라믹 시트의 내부에 비아 홀을 통하여 형성되기 때문에, 배리스터 세라믹을 보호하기 위한 보호막 등의 불필요한 재료를 사용하지 않고도 외부 단자 위에 안정한 도금층을 형성할 수 있다.
또한, 최종 제품의 외부 표면과 이면이 편평한 상태로 되어 있어, PCB 위에 자동 실장하는 경우, 픽-업 에러 등을 방지할 수 있다.
또한, 본 고안에 의해 제조된 최종 제품은 일반적인 칩 제조 공정을 적용하 여 생산할 수 있기 때문에 대량 생산에 따른 생산성 향상을 기대할 수 있다.
또한, 상기한 바와 같이, 낮은 유전율의 유전체 세라믹 시트 내의 비아 홀에 높은 유전율의 배리스터 세라믹을 충진함으로써 결과적으로 직렬 연결되는 구조를 형성함으로써 전체적인 유전율을 낮출 수 있어 1pF 이하의 낮은 정전용량을 가짐과 동시에 ESD 등의 과전압에 대한 보호기능을 구현할 수 있는 제품의 제작이 가능하다.
Claims (4)
- 베이스층, 액티브층 및 커버층을 구성하는 유전체 세라믹 시트가 연속적으로 적층되어 형성되는 적층체;상기 적층체의 대향하는 양 측면에 형성되는 외부 단자; 및상기 외부 단자를 덮도록 형성되는 도금층을 포함하며,상기 액티브층에는 관통되는 비아 홀이 형성되고, 상기 비아 홀은 배리스터 세라믹으로 충진되며,상기 액티브층의 표면과 이면에는 일단에서 상기 배리스터 세라믹과 전기적으로 연결되고 타단에서 상기 외부 단자와 전기적으로 연결되는 제 1 및 제 2 내부전극이 각각 형성되는 것을 특징으로 하는 칩 배리스터.
- 청구항 1에 있어서,상기 제 1 및 제 2 내부전극 중 적어도 하나의 상기 일단은 상기 비아 홀을 넘어 연장됨으로써 상기 액티브층이 일부에서 상기 제 1 및 제 2 내부전극이 겹치는 것을 특징으로 하는 칩 배리스터.
- 청구항 1 또는 2에 있어서,상기 배리스터 세라믹은 배리스터 페이스트가 인쇄되어 형성되며,상기 배리스터 페이스는 세라믹 함량이 60% 내지 80%이고, 점도가 10rpm 기 준으로 50kcps 내지 200kcps 범위 내에 있는 것을 특징으로 하는 칩 배리스터.
- 청구항 1에 있어서,상기 유전체 세라믹 시트의 유전율은 1 내지 30 범위 내에 있는 것을 특징으로 하는 칩 배리스터.
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| T201 | Request for technology evaluation of utility model | ||
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