KR102139772B1 - 바리스터 및 바리스터 제조 방법 - Google Patents

바리스터 및 바리스터 제조 방법 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 바리스터는, 코어 바리스터 소체; 코어 바리스터 소체를 둘러싸는 기판; 기판의 상측 및 하측에 각각 배치된 제1 및 제2 전극; 및 각각 적어도 일부분이 기판의 일측 및 타측에 배치되고 제1 및 제2 전극에 각각 전기적으로 연결되는 제1 및 제2 단자; 및 코어 바리스터 소체에 연결되고 기판의 상면보다 더 높은 위치에 배치되거나 기판의 하면보다 더 낮은 위치에 배치되는 커버 바리스터 소체; 를 포함할 수 있다.

Description

바리스터 및 바리스터 제조 방법{Varistor and varistor manufacturing method}
본 발명은 바리스터 및 바리스터 제조 방법에 관한 것이다.
현재의 첨단 IT 단말기등 정보통신 기기들은 소형화와 저전력화 구현을 위해 집적도가 증가되고 미세선폭 기술이 적용된 반도체 소자/칩/모듈을 사용하고 적층 세라믹 캐패시터(MLCC)와 같은 고효율의 수동소자를 사용할 수 있다.
그러나, 이러한 반도체 소자/칩/모듈과 수동소자는 내전압 등에 있어서 취약해지는 단점을 가지므로, 다양한 경로로 유발되는 써지(surge)나 정전기방전(ESD)에 의해서 파괴되거나 오동작등의 장애를 유발할 수 있다.
바리스터는 이러한 써지를 흡수하거나 정전기방전을 필터링하기 위해 사용될 수 있다.
또한, 현재 자동차의 전자화가 급속하게 진행되는 추세로서 자동차는 더 이상 기계적인 생산품이 아닌 ICT융합에 따른 고도로 전자화된 전자제품으로 되가는 추세이다.
이러한 자동차에 포함된 반도체 소자/칩/모듈과 수동소자도 써지나 정전기방전에 의해서 파괴되거나 오동작등의 장애를 유발할 수 있다.
예를 들어, 자율주행 스마트 카등은 이러한 오동작에 따라 운전자와 보행자등의 안전에 취약해질 수 있으므로, 써지의 회로내 유입을 적응 차단하고 제어하는 것에 더욱 높은 비중을 두게 된다.
따라서, 이러한 자동차는 반도체 소자/칩/모듈과 수동소자를 보호하기 위한 바리스터를 사용할 수 있다.
이처럼, 바리스터가 사용되는 분야는 점차 넓어지고 있으며, 바리스터는 다양한 분야에 대응할 수 있도록 높은 신뢰도를 가질 필요가 있다.
예를 들어, 전장부품같이 비교적 열악한 환경에서 사용되는 바리스터는 강한 강도를 가질 필요가 있으며, IT 단말기에 사용되는 바리스터는 단위 사이즈 대비 개선된 강도를 가져서 소형화/박형화에 유리한 구조를 가질 필요가 있다.
바리스터의 강도를 결정하는 요소는 바리스터의 grain boundary이다. 그러나, grain boundary만으로 강한 강도를 확보하기 어려운 실정이다.
등록실용신안공보 제20-0408406호
본 발명은 개선된 강도를 가지거나 소형화/박형화에 유리한 구조를 가진 바리스터 및 바리스터 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 바리스터는, 코어 바리스터 소체; 상기 코어 바리스터 소체를 둘러싸는 기판; 상기 기판의 상측 및 하측에 각각 배치된 제1 및 제2 전극; 각각 적어도 일부분이 상기 기판의 일측 및 타측에 배치되고 상기 제1 및 제2 전극에 각각 전기적으로 연결되는 제1 및 제2 단자; 상기 코어 바리스터 소체에 연결되고 상기 기판의 상면보다 더 높은 위치에 배치되거나 상기 기판의 하면보다 더 낮은 위치에 배치되는 커버 바리스터 소체; 상기 기판에 의해 둘러싸이는 제2 코어 바리스터 소체; 및 상기 제2 코어 바리스터 소체에 연결되고 상기 기판의 상면보다 더 높은 위치에 배치되거나 상기 기판의 하면보다 더 낮은 위치에 배치된 제2 커버 바리스터 소체; 를 포함할 수 있다.
본 발명의 일 실시 예에 따른 바리스터 제조 방법은, 알루미나 기판에 복수의 관통홀을 형성하는 단계; 상기 복수의 관통홀에 제1 바리스터 페이스트를 인쇄하는 단계; 상기 제1 바리스터 페이스트가 복수의 관통홀의 적어도 일부분에 채워진 알루미나 기판을 건조하는 단계; 건조된 알루미나 기판의 복수의 관통홀의 상측 또는 하측에 제2 바리스터 페이스트를 인쇄하는 단계; 상기 제2 바리스터 페이스트가 인쇄된 알루미나 기판을 소성하는 단계; 소성된 알루미나 기판의 상측 및 하측에 제1 및 제2 전극을 형성하는 단계; 및 소성된 알루미나 기판의 일측 및 타측에 제1 및 제2 단자를 형성하는 단계; 를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 바리스터는 개선된 강도를 가지거나 소형화/박형화에 유리한 구조를 가질 수 있다.
본 발명의 일 실시 예에 따르면, 바리스터의 강도/사이즈 대비 동작 신뢰성은 향상될 수 있으며, 바리스터의 특성(예: I-V 특성, 캐패시턴스 특성, 항복전압 특성, 최대전류 특성 등)은 전반적으로 자유롭게 설계되고 안정적일 수 있다.
본 발명의 일 실시 예에 따르면, 바리스터는 다중 바리스터 유닛을 제공하면서도 다중 바리스터 유닛 각각의 사이즈 대비 신뢰성을 향상시킬 수 있다. 이에 따라, 회로의 복수의 노드/블락이나 복수의 회로는 써지 전류나 정전기방전 보호 기능을 가지기 위해 할당할 사이즈를 줄일 수 있으며, 써지 전류나 정전기방전 보호 기능의 신뢰성을 쉽게 높일 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 바리스터의 단일 코어 구조를 나타낸 사시도이다.
도 1b는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조를 나타낸 사시도이다.
도 2a는 본 발명의 일 실시 예에 따른 바리스터의 단일 코어 구조를 나타낸 측면도이다.
도 2b 및 도 2c는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조를 나타낸 측면도이다.
도 3a는 본 발명의 일 실시 예에 따른 바리스터의 단일 코어 구조를 나타낸 평면도이다.
도 3b 및 도 3c는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조를 나타낸 평면도이다.
도 3d 및 도 3e는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조의 코어 배치를 예시한 상면도 및 하면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 바리스터의 다중 바리스터 유닛 구조를 예시한 평면도이다.
도 5a는 본 발명의 일 실시 예에 따른 바리스터 제조 방법에 사용될 수 있는 바리스터 페이스트의 제조과정을 예시한 순서도이다.
도 5b는 본 발명의 일 실시 예에 따른 바리스터 제조 방법을 예시한 순서도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
도 1a는 본 발명의 일 실시 예에 따른 바리스터의 단일 코어 구조를 나타낸 사시도이고, 도 2a는 본 발명의 일 실시 예에 따른 바리스터의 단일 코어 구조를 나타낸 측면도이다.
도 1a 및 도 2a를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100a)는, 코어 바리스터 소체(110a), 커버 바리스터 소체(111a, 112a), 제1 전극(121), 제2 전극(122), 제1 단자(131), 제2 단자(132) 및 기판(140)을 포함할 수 있다.
코어 바리스터 소체(110a) 및 커버 바리스터 소체(111a, 112a)는 저항값이 변하는 특성을 가질 수 있다. 즉, 코어 바리스터 소체(110a) 및 커버 바리스터 소체(111a, 112a)는 I-V(전류-전압) 특성이 비선형적인 특성을 가질 수 있다. 예를 들어, 코어 바리스터 소체(110a) 및 커버 바리스터 소체(111a, 112a)는 ZnO를 포함하여 ZnO-Bi2O3계와 ZnO-Pr6O11계로 구현될 수 있으며, Zn, Bi, Sb, Co, Mn, Si, Ni 및 Zr 등의 첨가제를 포함할 수 있다. 상기 첨가제는 코어 바리스터 소체(110a) 및 커버 바리스터 소체(111a, 112a)의 2차 결정상 생성 및 액상 생성에 관여할 수 있다.
제1 및 제2 전극(121, 122)은 기판(140)의 상측 및 하측에 배치될 수 있다. 제1 전극(121)과 제2 전극(122) 사이에 걸리는 전압이 낮을 경우, 코어 바리스터 소체(110a) 및 커버 바리스터 소체(111a, 112a)는 높은 저항값을 가져서 제1 전극(121)과 제2 전극(122) 사이를 절연시킬 수 있다.
코어 바리스터 소체(110a) 및 커버 바리스터 소체(111a, 112a)의 저항값은 제1 전극(121)과 제2 전극(122) 사이에 걸리는 전압이 높아질수록 낮아질 수 있으며, 상기 전압이 바리스터(100a)의 항복전압보다 높을 경우에 급격히 낮아질 수 있다.
즉, 제1 전극(121)과 제2 전극(122) 사이에 걸리는 전압은 바리스터(100a) 내부에서 제1 전극(121)과 제2 전극(122) 사이의 최단루트에 집중하여 전기장을 형성시킬 수 있다. 상기 전기장은 제1 전극(121)의 일단과 제2 전극(122)의 일단에 전자를 축적시킬 수 있으며, 상기 전자를 상기 최단루트를 따라 세울 수 있다. 이때 상기 전자가 세워지는 높이는 상기 전기장의 크기가 클수록 높아질 수 있다.
상기 전기장이 항복전압에 대응되는 크기보다 클 경우, 제1 전극(121)의 일단의 전자와 제2 전극(122)의 일단은 전기적 경로로 작용할 수 있다.
바리스터(100a)의 항복전압은 제1 전극(121)과 제2 전극(122) 간의 최단거리가 길수록 높을 수 있다.
제1 및 제2 단자(131, 132)는 제1 및 제2 전극(121, 122)에 각각 전기적으로 연결되고 서로 이격되고, 각각 기판(140)의 일측(예: 왼쪽 측면) 및 타측(예: 오른쪽 측면)에 배치될 수 있다.
예를 들어, 제1 및 제2 단자(131, 132)는 베이스 단자(131a, 132a)와 도금층(131b, 132b)을 포함할 수 있다. 베이스 단자(131a, 132a)는 제1 및 제2 전극(121, 122)과 유사하게 Ag 또는 AgPd를 포함할 수 있으나, 이에 한정되지 않는다. 도금층(131b, 132b)은 Ni도금층과 Sn도금층으로 구성될 수 있으나, 이에 한정되지 않는다.
기판(140)은 코어 바리스터 소체(110a)를 둘러싼다. 이에 따라, 기판(140)은 코어 바리스터 소체(110a)를 외부 충격으로부터 보호할 수 있으므로, 본 발명의 일 실시 예에 따른 바리스터(100a)의 전반적인 강도를 개선시킬 수 있다.
또한, 기판(140)은 코어 바리스터 소체(110a)와 함께 얇은 두께(h1)를 가질 수 있으며, 코어 바리스터 소체(110a)에 비해 두께 대비 강한 강도를 가져서 바리스터(100a)의 전반적인 두께 대비 강도를 개선시킬 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100a)는 신뢰성을 확보하면서 소형화/박형화될 수 있다.
예를 들어, 기판(140)은 코어 바리스터 소체(110a)에 비해 두께 대비 강한 강도를 가지기 위해 알루미나 기판으로 구성될 수 있다. 알루미나 기판은 강한 강도를 가질 뿐만 아니라 코어 바리스터 소체(110a)에서 발생되는 열을 효율적으로 발산할 수 있다.
주위의 온도가 높아질 경우(예: 소성 과정), 기판(140)과 코어 바리스터 소체(110a) 각각의 부피 변화량은 기판(140)과 코어 바리스터 소체(110a)의 수축률 차이로 인해 서로 다를 수 있다.
이에 따라, 기판(140)과 코어 바리스터 소체(110a)의 사이에는 갭(gap)이 발생할 수 있다. 상기 갭은 코어 바리스터 소체(110a)의 I-V 특성의 신뢰성 또는 캐패시턴스 특성의 신뢰성을 저하시킬 수 있으며, 높은 서지(surge)전압 등이 인가된 상태에서 제1 및 제2 전극(121, 122) 사이의 스파크(spark) 경로로 작용할 수 있으며, 바리스터(100a) 전체의 두께 대비 강도를 저하시킬 수 있다.
커버 바리스터 소체(111a, 112a)는 코어 바리스터 소체(110a)에 연결되고 기판(140)의 상면보다 더 높은 위치에 배치되거나 기판(140)의 하면보다 더 낮은 위치에 배치된다.
즉, 커버 바리스터 소체(111a, 112a)는 기판(140)과 코어 바리스터 소체(110a)의 사이의 갭의 적어도 일부분에 바리스터 소체를 메울 수 있다.
이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100a)는 코어 바리스터 소체(110a)의 I-V 특성의 신뢰성 또는 캐패시턴스 특성의 신뢰성을 향상시킬 수 있으며, 제1 및 제2 전극(121, 122) 사이의 스파크 경로로 막을 수 있으며, 개선된 두께 대비 강도를 가질 수 있다.
예를 들어, 커버 바리스터 소체(111a, 112a)는 코어 바리스터 소체(110a)보다 더 넓은 상면 또는 하면을 가질 수 있다. 즉, 커버 바리스터 소체(111a, 112a)의 폭(d1)은 코어 바리스터 소체(110a)의 폭(d0)보다 클 수 있다. 이에 따라, 바리스터 소체는 기판(140)과 코어 바리스터 소체(110a)의 사이의 갭에 더욱 효율적으로 메워질 수 있다.
예를 들어, 커버 바리스터 소체(111a, 112a)는 코어 바리스터 소체(110a)와 함께 I형태를 이루도록 코어 바리스터 소체(110a)의 상측 및 하측에 모두 배치될 수 있다. 이에 따라, 바리스터 소체는 기판(140)과 코어 바리스터 소체(110a)의 사이의 갭에 더욱 효율적으로 메워질 수 있다.
한편, 본 발명의 일 실시 예에 따른 바리스터(100a)는 제1 전극(121)의 상측에 배치된 제1 절연층(141)과, 제2 전극(122)의 하측에 배치된 제2 절연층(142)을 더 포함할 수 있다. 이에 따라, 기판(140)의 측면을 타고 제1 전극(121)과 제2 전극(122) 사이를 흐르는 스파크는 방지될 수 있다.
예를 들어, 제1 및 제2 절연층(141, 142)은 글래스, 에폭시, SiO2, Al2O3, 유기물 등의 절연물질로 구현될 수 있으며, 이종의 절연물질이 각각 상부 및 하부에 배치된 구조를 가질 수 있다.
제1 및 제2 전극(121, 122)의 폭은 커버 바리스터 소체(111a, 112a)의 폭보다 길고 기판(140)의 폭보다 짧을 수 있다. 제1 및 제2 절연층(141, 142)은 기판(140)의 상면 또는 하면에서 제1 및 제2 전극(121, 122)이 배치되지 않은 부분을 커버할 수 있으므로, 제1 및 제2 전극(121, 122) 각각을 더욱 효과적으로 절연시킬 수 있다.
한편, 제1 및 제2 절연층(141, 142)의 두께(h4)는 제1 및 제2 전극(121, 122)의 두께(h3)보다 두껍고, 커버 바리스터 소체(111a, 112a)의 두께(h2)보다 두꺼울 수 있으나, 이에 한정되지 않는다.
도 1b는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조를 나타낸 사시도이고, 도 2b는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조를 나타낸 측면도이다.
도 1b 및 도 2b를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100b)는, 복수의 코어 바리스터 소체(110b), 커버 바리스터 소체(111b, 112b), 제1 전극(121), 제2 전극(122), 제1 단자(131), 제2 단자(132) 및 기판(140)을 포함할 수 있다.
복수의 코어 바리스터 소체(110b)는 제1 및 제2 코어 바리스터 소체를 포함할 수 있으며, 도 1a 및 도 2a에 도시된 코어 바리스터 소체(110a)와 유사한 형태를 가질 수 있다.
본 발명의 일 실시 예에 따른 바리스터(100b)의 I-V 특성은 복수의 코어 바리스터 소체(110b) 각각의 폭의 총 합에 종속적일 수 있다. 복수의 코어 바리스터 소체(110b) 각각의 폭의 총 합은 저항 모델의 폭에 대응될 수 있기 때문이다.
예를 들어, 복수의 코어 바리스터 소체(110b)는 도 1a 및 도 2a에 도시된 코어 바리스터 소체(110a)의 I-V 특성과 유사한 I-V 특성을 가지기 위해 도 1a 및 도 2a에 도시된 코어 바리스터 소체(110a)의 폭(d0) 및/또는 체적과 유사한 전체 폭 및/또는 체적을 가질 수 있다.
또한, 본 발명의 일 실시 예에 따른 바리스터(100b)는 다중 코어 구조를 가짐으로써, 복수의 코어 바리스터 소체(110b) 중 일부에 결함이 발생하더라도 바리스터(100b)의 기본 기능을 유지할 수 있다.
또한, 본 발명의 일 실시 예에 따른 바리스터(100b)는 복수의 코어 바리스터 소체(110b)의 분산 배치에 따라 열을 더욱 효율적으로 기판(140)에서 발산시킬 수 있다.
커버 바리스터 소체(111b, 112b)는 복수의 코어 바리스터 소체(110b)를 함께 커버할 수 있다.
이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100b)는 복수의 코어 바리스터 소체(110b) 중 일부에 결함이 발생하더라도 I-V 특성 신뢰도나 캐패시턴스 특성 신뢰도를 더욱 안정적으로 유지할 수 있으며, 복수의 코어 바리스터 소체(110b) 각각과 기판(140) 사이의 복수의 갭을 더욱 효율적으로 메울 수 있다.
여기서, 제1 및 제2 전극(121, 122) 각각은 복수의 코어 바리스터 소체(110b)를 함께 커버하도록 배치될 수 있다.
도 2c는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조를 나타낸 측면도이다.
도 2c를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100d)는 복수의 코어 바리스터 소체(110d)와, 커버 바리스터 소체(111d)를 포함할 수 있다.
커버 바리스터 소체(111d)는 복수의 코어 바리스터 소체(110d)의 상측과 하측 중 하나에만 배치될 수 있으나, 이에 한정되지 않는다.
도 3a는 본 발명의 일 실시 예에 따른 바리스터의 단일 코어 구조를 나타낸 평면도이다.
도 3a를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100e)의 제1 전극(121)은 커버 바리스터 소체(111a)보다 더 긴 폭을 가질 수 있으며, 커버 바리스터 소체(111a)의 상측에서부터 제1 단자(131)까지 연장될 수 있다.
도 3b 및 도 3c는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조를 나타낸 평면도이다.
도 3b 및 도 3c를 참조하면, 본 발명의 일 실시 예에 따른 바리스터(100f, 100g)는, 제3 전극(123) 및 제4 전극(124)을 더 포함할 수 있다. 여기서, 제1 전극(121)에서 바리스터 소체를 커버하는 부분과 제2 전극(122)에서 바리스터 소체를 커버하는 부분은 서로 오버랩될 수 있으며, 제3 전극(123)에서 바리스터 소체를 커버하는 부분과 제4 전극(124)에서 바리스터 소체를 커버하는 부분은 서로 오버랩될 수 있다.
복수의 커버 바리스터 소체(111a)는 제1 및 제2 커버 바리스터 소체를 포함할 수 있다.
제1 및 제3 전극(121, 123)은 각각 복수의 커버 바리스터 소체(111a) 각각의 상측에 배치될 수 있으며, 각각 제1 및 제2 단자(131, 132) 중 하나에 전기적으로 연결될 수 있으며, 서로 이격될 수 있다.
제2 및 제4 전극(122, 124)은 각각 복수의 커버 바리스터 소체(111a) 각각의 하측에 배치될 수 있으며, 각각 제1 및 제2 단자(131, 132) 중 하나에 전기적으로 연결될 수 있으며, 서로 이격될 수 있다.
도 3b 및 도 3c는 제1 및 제3 전극(121, 123)이 각각 제1 및 제2 단자(131, 132)에 전기적으로 연결되는 것을 도시하나, 설계에 따라 제1 및 제3 전극(121, 123)은 제1 단자(131)에 연결될 수 있으며, 제2 및 제4 전극(122, 124)은 제2 단자(132)에 연결될 수 있다.
제1 및 제3 전극(121, 123)이 각각 제1 및 제2 단자(131, 132)에 전기적으로 연결되고, 제2 및 제4 전극(122, 124)이 각각 제2 및 제1 단자(132, 131)에 전기적으로 연결될 경우, 바리스터(100f, 100g)의 상측과 하측의 전기적 균형도는 더욱 향상될 수 있다. 이에 따라, 바리스터(100f, 100g)의 수명은 더욱 연장될 수 있다.
예를 들어, 제1 내지 제4 전극(121, 122, 123, 124) 각각에 걸리는 전압이 양 전압일 때 바리스터 소체에 주는 영향과 음 전압일 때 바리스터 소체에 주는 영향이 서로 다른 경우, 바리스터(100f, 100g)는 상측과 하측의 전기적 균형도에 따라 더욱 긴 수명을 가질 수 있다.
도 3d 및 도 3e는 본 발명의 일 실시 예에 따른 바리스터의 다중 코어 구조의 코어 배치를 예시한 상면도 및 하면도이다.
도 3d 및 도 3e를 참조하면, 복수의 커버 바리스터 소체(111a) 중 일부는 길이방향 기준 중앙에서 일측(예: +L방향)으로 치우쳐져 배치되고, 복수의 커버 바리스터 소체(111a) 중 다른 일부는 길이방향 기준 중앙에서 타측(예: -L방향)으로 치우쳐져 배치될 수 있다.
이에 따라, 복수의 코어 바리스터 소체는 기판(140) 내에서 서로 간의 간격을 확보하면서 더욱 긴 폭을 가질 수 있다.
따라서, 본 발명의 일 실시 예에 따른 바리스터(100h)는 기판(140)의 상대적으로 강한 강도를 더욱 효율적으로 사용하면서도 더욱 자유롭게 조절된 I-V 특성을 가질 수 있다.
또한, 제3 전극(123)은 복수의 커버 바리스터 소체(111a) 중 일부의 상측에 배치된 제3 커버 전극 파트(123a)와, 제3 커버 전극 파트(123a)와 제2 단자(132)의 사이를 전기적으로 연결시키도록 배치된 제3 인출 전극 파트(123b)를 포함할 수 있다.
여기서, 제3 커버 전극 파트(123a)의 폭(d2)은 제3 인출 전극 파트(123b)의 폭(d3)보다 클 수 있다.
이에 따라, 본 발명의 일 실시 예에 따른 바리스터(100h)는 기판(140) 내에서 서로 간의 간격을 확보하면서 더욱 긴 폭을 가진 복수의 코어 바리스터 소체를 포함하면서도 전극 간의 절연성을 더욱 향상시킬 수 있다.
마찬가지로, 제1 전극(121)은 제1 커버 전극 파트(121a)와 제1 인출 전극 파트(121b)를 포함할 수 있으며, 제2 및 제4 전극(122, 124)은 각각 제2 및 제4 커버 전극 파트(122a, 124a)와 제2 및 제4 인출 전극 파트(122b, 124b)를 각각 포함할 수 있다.
한편, 제1 절연층(141)은 제1 및 제3 전극(121, 123)을 함께 커버할 수 있으며, 제2 절연층(142)은 제2 및 제4 전극(122, 124)을 함께 커버할 수 있다. 이에 따라, 제1 및 제3 전극(121, 123) 간의 스파크 발생과 제2 및 제4 전극(122, 124) 간의 스파크 발생은 방지될 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따른 바리스터의 다중 바리스터 유닛 구조를 예시한 평면도이다.
도 4a 내지 도 4d를 참조하면, 복수의 커버 바리스터 소체(111a) 중 하나와 복수의 코어 바리스터 소체 중 하나는 단일 바리스터 유닛을 이룰 수 있다. 즉, 본 발명의 일 실시 예에 따른 바리스터(100i, 100j, 100k)는 복수의 바리스터 유닛을 포함할 수 있다.
단일 바리스터 유닛은 단일 제1 전극(121) 또는 단일 제3 전극(123)를 포함하고, 단일 제2 전극(122) 또는 단일 제4 전극(124)을 포함할 수 있다.
예를 들어, 본 발명의 일 실시 예에 따른 바리스터가 n개의 바리스터 유닛을 포함할 경우, 기판(140) 상측의 복수의 전극의 개수는 n개일 수 있고, 기판(140) 하측의 복수의 전극의 개수는 n개일 수 있다. 도 4a에 도시된 바리스터(100i)에서 n은 2이고, 도 4b 내지 도 4d에 도시된 바리스터(100j, 100k)에서 n은 4일 수 있으나, 이에 한정되지 않는다.
또한, 기판(140) 상측의 복수의 전극은 각각 서로 다른 단자에 연결될 수 있으며, 기판(140) 하측의 복수의 전극은 각각 서로 다른 단자에 연결될 수 있다. 즉, 복수의 단자의 개수는 n개일 수 있다. 상기 복수의 단자는 회로(예: 칩셋)의 서로 다른 노드/블락에 전기적으로 연결되거나 서로 다른 회로(예: RFIC, PMIC 등)에 전기적으로 연결될 수 있다. 이에 따라, 회로의 복수의 노드/블락이나 복수의 회로는 써지 전류나 정전기방전으로부터 보호될 수 있다.
즉, 본 발명의 일 실시 예에 따른 바리스터(100i, 100j, 100k)는, 복수의 커버 바리스터 소체(111a)와 복수의 코어 바리스터 소체를 포함함으로써, 복수의 바리스터 유닛 각각의 사이즈 대비 신뢰성을 향상시킬 수 있다.
이에 따라, 회로의 복수의 노드/블락이나 복수의 회로는 써지 전류나 정전기방전 보호 기능을 가지기 위해 할당할 사이즈를 줄일 수 있으며, 써지 전류나 정전기방전 보호 기능의 신뢰성을 쉽게 높일 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 바리스터 제조 방법에 사용될 수 있는 바리스터 페이스트의 제조과정을 예시한 순서도이다.
도 5a를 참조하면, 바리스터 페이스트는, 금속산화물 조성비 칭량 단계(S110), 칭량물 혼합/분쇄 단계(S120), 하소 단계(S130), 하소품 분쇄/건조/해쇄 단계(S140), 복합분말 칭량 단계(S150), 복합분말 습식혼합/건조/해쇄 단계(S160), 복합분말, 바인더 분산제 등 칭량 단계(S170), 선 혼합(pre-mixing) 단계(S180) 및 밀링 단계(S190)를 포함할 수 있다.
칭량물, 하소품 및 복합분말은 ZnO를 포함할 수 있으며, 액상 소결형인 경우에 Bi2O3 및 Sb, Co, Mn등 전이 금속산화물 및 Si, Ni, Zr등의 산화물 첨가제를 포함할 수 있으며, 고상 소결형인 경우 Pr6O11 및 Co, Mn, Cr등의 금속산화물 첨가제와 Ca, Ba, Ti등의 산화물 첨가제를 포함할 수 있다. 하소 온도는 약 700도일 수 있으나, 이에 한정되지 않는다.
도 5b는 본 발명의 일 실시 예에 따른 바리스터 제조 방법을 예시한 순서도이다.
도 5b를 참조하면, 본 발명의 일 실시 예에 따른 바리스터 제조 방법은, 기판 가공 단계(S210), 바리스터 페이스트 채움/인쇄 단계(S220), 건조/소성 단계(S230), 커버 바리스터 인쇄/건조/소성 단계(S240), 전극 인쇄/건조/소성 단계(S250), 절연 페이스트 인쇄/건조 단계(S260), 절연층 열처리 단계(S270), 1차 분할 단계(S280), 단자 도포/건조/소성 단계(S290), 2차 분할 단계(S300) 및 단자 도금 단계(S310) 중 적어도 일부를 포함할 수 있다.
기판 가공 단계(S210)는 기판에 관통홀(through-hole)을 형성하는 단계를 포함할 수 있다. 상기 관통홀은 레이저(laser)로 가공될 수 있으나, 이에 한정되지 않는다.
바리스터 페이스트 채움/인쇄 단계(S220)는 상기 관통홀에 제1 바리스터 페이스트를 인쇄하는 단계를 포함할 수 있다.
건조/소성 단계(S230)는 상기 제1 바리스터 페이스트가 관통홀의 적어도 일부분에 채워진 기판을 건조하는 단계를 포함할 수 있다. 건조 온도는 약 130도일 수 있으나, 이에 한정되지 않는다.
커버 바리스터 인쇄/건조/소성 단계(S240)는 건조된 기판의 관통홀의 상측 또는 하측에 제2 바리스터 페이스트를 인쇄하는 단계를 포함할 수 있으며, 상기 제2 바리스터 페이스트가 인쇄된 기판을 소성하는 단계를 포함할 수 있다. 소성 온도는 900도 내지 1150도일 수 있으나, 이에 한정되지 않는다.
전극 인쇄/건조/소성 단계(S250)는 소성된 기판의 상측 및 하측에 제1 및 제2 전극을 형성하는 단계를 포함할 수 있다.
예를 들어, 전극 소성 단계(S250)는 소성된 기판의 상측 및 하측에 전극 페이스트를 인쇄하고 인쇄된 전극 페이스트를 상기 소성하는 단계의 온도보다 더 낮고 상기 건조하는 단계보다 더 높은 온도로 소성하여 상기 제1 및 제2 전극을 형성하는 단계를 포함할 수 있다. 전극 소성 온도는 약 600도일 수 있고, 전극 소성 시간은 약 45분일 수 있으나, 이에 한정되지 않는다.
단자 도포/건조/소성 단계(S290)는 소성된 기판의 일측 및 타측에 제1 및 제2 단자를 형성하는 단계를 포함할 수 있다. 제1 및 제2 단자는 디핑 공법과 스퍼터링 공법에 의해 형성될 수 있고 도금과정에 의한 도금을 포함할 수 있으나, 이에 한정되지 않는다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 바리스터(varistor)
110: 코어 바리스터 소체
111, 112: 커버 바리스터 소체
121: 제 1 전극
122: 제 2 전극
123: 제 3 전극
124: 제 4 전극
131: 제 1 단자
132: 제 2 단자
140: 기판
141: 제1 절연층
142: 제2 절연층

Claims (14)

  1. 코어 바리스터 소체;
    상기 코어 바리스터 소체를 둘러싸는 기판;
    상기 기판의 상측 및 하측에 각각 배치된 제1 및 제2 전극;
    각각 적어도 일부분이 상기 기판의 일측 및 타측에 배치되고 상기 제1 및 제2 전극에 각각 전기적으로 연결되는 제1 및 제2 단자;
    상기 코어 바리스터 소체에 연결되고 상기 기판의 상면보다 더 높은 위치에 배치되거나 상기 기판의 하면보다 더 낮은 위치에 배치되는 커버 바리스터 소체;
    상기 기판에 의해 둘러싸이는 제2 코어 바리스터 소체;
    상기 제2 코어 바리스터 소체에 연결되고 상기 기판의 상면보다 더 높은 위치에 배치되거나 상기 기판의 하면보다 더 낮은 위치에 배치된 제2 커버 바리스터 소체;
    일부분이 상기 제2 코어 바리스터 소체 또는 상기 제2 커버 바리스터 소체의 상측에 배치된 제3 전극; 및
    일부분이 상기 제2 코어 바리스터 소체 또는 상기 제2 커버 바리스터 소체의 하측에 배치된 제4 전극; 을 포함하고,
    상기 제1 전극의 일부분은 상기 코어 바리스터 소체 또는 상기 커버 바리스터 소체의 상측에 배치되고 상기 제3 전극으로부터 이격되고,
    상기 제2 전극의 일부분은 상기 코어 바리스터 소체 또는 상기 커버 바리스터 소체의 하측에 배치되고 상기 제4 전극으로부터 이격되는 바리스터.
  2. 제1항에 있어서,
    상기 커버 바리스터 소체는 상기 코어 바리스터 소체보다 더 넓은 상면 또는 하면을 가지는 바리스터.
  3. 제2항에 있어서,
    상기 커버 바리스터 소체는 상기 코어 바리스터 소체와 함께 I형태를 이루도록 상기 코어 바리스터 소체의 상측 및 하측에 배치되는 바리스터.
  4. 제3항에 있어서,
    상기 제1 및 제2 전극 중 상기 커버 바리스터 소체에 더 가까운 전극의 폭은 상기 커버 바리스터 소체의 폭보다 길고 상기 기판의 폭보다 짧은 바리스터.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제3 및 제4 전극은 각각 길이방향으로 연장되고,
    상기 코어 바리스터 소체와 상기 제2 코어 바리스터 소체 중 하나는 상기 기판의 길이방향 기준 중앙에서 일측으로 치우쳐져 배치되고, 다른 하나는 상기 기판의 길이방향 기준 중앙에서 타측으로 치우쳐져 배치되는 바리스터.
  10. 제1항에 있어서, 상기 제3 및 제4 전극은,
    상기 제2 코어 바리스터 소체 또는 상기 제2 커버 바리스터 소체의 상측 또는 하측에 배치된 제3 및 제4 커버 전극 파트; 및
    상기 제3 및 제4 커버 전극 파트와 상기 제1 및 제2 단자의 사이를 전기적으로 연결시키도록 배치된 제3 및 제4 인출 전극 파트; 를 각각 포함하고,
    상기 제3 및 제4 커버 전극 파트의 폭은 각각 상기 제3 및 제4 인출 전극 파트의 폭보다 큰 바리스터.
  11. 제1항에 있어서,
    상기 제1 및 제3 전극을 커버하는 제1 절연층; 및
    상기 제2 및 제4 전극을 커버하는 제2 절연층; 을 더 포함하고,
    상기 제3 전극은 상기 제2 단자에 전기적으로 연결되고,
    상기 제4 전극은 상기 제1 단자에 전기적으로 연결된 바리스터.
  12. 제1항에 있어서,
    상기 바리스터 소체는 ZnO를 포함하고,
    상기 기판은 알루미나 기판으로 구성된 바리스터.
  13. 삭제
  14. 삭제
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