KR100845947B1 - 회로 보호 소자 및 그 제조 방법 - Google Patents
회로 보호 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100845947B1 KR100845947B1 KR1020070035671A KR20070035671A KR100845947B1 KR 100845947 B1 KR100845947 B1 KR 100845947B1 KR 1020070035671 A KR1020070035671 A KR 1020070035671A KR 20070035671 A KR20070035671 A KR 20070035671A KR 100845947 B1 KR100845947 B1 KR 100845947B1
- Authority
- KR
- South Korea
- Prior art keywords
- sheet
- hole
- esd protection
- internal electrode
- protection device
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000000463 material Substances 0.000 claims abstract description 54
- 239000004020 conductor Substances 0.000 claims abstract description 22
- 229910052763 palladium Inorganic materials 0.000 claims description 8
- 229910052709 silver Inorganic materials 0.000 claims description 8
- 229910010293 ceramic material Inorganic materials 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 238000010304 firing Methods 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 239000011368 organic material Substances 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- 239000004372 Polyvinyl alcohol Substances 0.000 description 6
- 230000005611 electricity Effects 0.000 description 6
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 6
- 229920002451 polyvinyl alcohol Polymers 0.000 description 6
- 230000003068 static effect Effects 0.000 description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 4
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 description 3
- 239000011230 binding agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 241000282472 Canis lupus familiaris Species 0.000 description 1
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 229910018605 Ni—Zn Inorganic materials 0.000 description 1
- 229910007565 Zn—Cu Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000005456 alcohol based solvent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002985 plastic film Substances 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0013—Printed inductances with stacked layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
본 발명은 회로 보호 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 회로 보호 소자는 코일 패턴, 내부 전극 및 전도성 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 공통 모드 노이즈 필터; 내부 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 ESD 보호 소자; 및 공통 모드 노이즈 필터의 상부 및 ESD 보호 소자 하부에 각각 형성된 상부 및 하부 커버층를 포함한다.
본 발명에 의하면 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 소자로 적층 형성하고, 이를 이용하여 전자기기의 공통 모드 노이즈와 ESD를 동시에 억제할 수 있다. 따라서, 공통 모드 노이즈와 ESD를 보호하기 위해 개별 소자를 사용하는 종래에 비해 구성이 간단해지므로 전자기기의 사이즈 증가를 방지할 수 있고, 입출력 신호의 왜곡을 방지할 수 있어 전자기기의 신뢰성을 향상시킬 수 있다.
공통 모드 노이즈 필터, ESD 보호 소자, 단일 칩, 적층, 시트
Description
도 1은 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 2는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 3은 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 등가 회로도.
도 4는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 제조 방법을 설명하기 위한 공정 흐름도.
도 5는 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 6은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 7은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 등가 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 상부 커버층 200 : 공통 모드 노이즈 필터
300 : ESD 보호 소자 400 : 하부 커버층
500 : 제 1 외부 전극 600 : 제 2 외부 전극
본 발명은 회로 보호 소자 및 그 제조 방법에 관한 것으로, 특히 공통 모드 노이즈 필터와 정전기 방전(Electro Static Discharge: 이하, "ESD"라 함) 보호 소자가 적층되어 하나의 복합 소자로 형성된 회로 보호 소자 및 그 제조 방법에 관한 것이다.
최근들어 휴대전화, 가전제품, PC, PDA, LCD, 네비게이션 등과 같은 전자기기가 점차 디지털화되고 고속화되고 있다. 이러한 전자기기들은 외부로부터의 자극에 민감하여 외부로부터 작은 이상 전압과 고주파 노이즈가 전자기기의 내부 회로에 유입될 경우 회로가 파손되거나 신호가 왜곡되는 경우가 발생하고 있다.
이러한 이상 전압과 노이즈의 원인으로는 회로 내에서 발생하는 스위칭 전압, 전원 전압에 포함된 전원 노이즈, 불필요한 전자기 신호 또는 전자기 잡음 등이 있으며, 이러한 이상 전압과 고주파 노이즈가 회로로 유입되는 것을 방지하기 위한 수단으로서 필터를 사용하고 있다.
일반적인 차동 신호 전송 체계에서는 공통 모드 노이즈를 제거하기 위한 공통 모드 노이즈 필터와 함께 입출력 단자에서 발생할 수 있는 ESD를 억제하기 위해 다이오드, 바리스터 등의 수동 부품을 별도로 사용해야 한다. 이렇게 ESD에 대응하기 위해 별도의 수동 부품을 입출력 단자에 사용하게 되면, 실장 면적이 넓어지고 제조 원가를 상승시키며, 신호의 왜곡 현상 등이 발생하게 된다.
예를들어, 바리스터를 이용하여 ESD를 억제하기 위해서는 입출력 단자에 바리스터의 일단을 연결하고, 접지 단자에 바리스터의 타단을 연결함으로써 전자기기 내부의 전자부품을 보호한다. 그런데, 바리스터는 과도 전압이 인가되지 않는 전자기기의 정상 동작 상태에서는 캐패시터의 역할을 한다. 캐패시터는 높은 주파수에서 캐패시턴스 값이 변하게 되므로 바리스터 소자를 고주파 또는 고속의 데이터 입출력 단자 등에 사용하게 되면, 신호의 왜곡 현상이 발생하는 등의 문제점이 발생하게 된다.
본 발명의 목적은 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 복합 소자로 구현함으로써 상기 문제점을 해결할 수 있는 회로 보호 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 절연체 시트에 소정의 홀을 형성하고, 홀에 ESD 보호 물질을 매립하여 ESD 보호 소자를 형성하고, 공통 모드 노이즈 필터와 적층 및 압착하여 복합 소자를 구현함으로써 상기 문제점을 해결할 수 있는 회로 보호 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 양태에 따른 회로 보호 소자는 코일 패턴, 내부 전극 및 전도 성 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 공통 모드 노이즈 필터; 및 내부 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 ESD 보호 소자를 포함한다.
상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자 사이에 개재된 절연 시트를 더 포함하고, 상기 공통 모드 노이즈 필터 상부 및 상기 ESD 보호 소자 하부에 각각 형성된 상부 및 하부 커버층을 더 포함한다.
상기 공통 모드 노이즈 필터의 상기 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 1 외부 전극; 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 2 외부 전극을 포함하며, 상기 제 1 외부 전극은 입출력 단자와 회로 사이에 연결되고, 상기 제 2 외부 전극은 접지 단자와 연결된다.
상기 공통 모드 노이즈 필터는 상부에 제 1 코일 패턴, 제 1 내부 전극 및 전도성 물질이 매립된 제 1 홀이 형성된 제 1 시트; 상부에 제 2 코일 패턴, 제 2 내부 전극, 전도성 물질이 매립되어 상기 제 1 홀과 대응되는 위치에 형성된 제 2 홀 및 상기 제 2 홀과 소정 간격 이격되어 제 3 홀이 형성된 제 2 시트; 및 상부에 제 3 및 제 4 내부 전극이 형성된 제 3 시트를 포함하며, 상기 제 1 및 제 2 홀을 통해 상기 제 1 코일 패턴이 상기 제 3 내부 전극과 연결되고, 상기 제 3 홀을 통해 상기 제 2 코일 패턴이 상기 제 4 내부 전극과 연결된다.
상기 공통 모드 노이즈 필터는 외부로 인출되는 적어도 하나의 제 1 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 1 홀까 지 적어도 하나의 제 1 코일 패턴이 각각 형성된 제 1 시트; 외부로 인출되는 적어도 하나의 제 2 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 2 홀까지 적어도 하나의 제 2 코일 패턴이 각각 형성되며, 상기 적어도 하나의 제 2 홀과 이격되어 전도성 물질이 매립되어 적어도 하나의 제 3 홀이 형성된 제 2 시트; 및 상기 적어도 하나의 제 1 홀 및 제 3 홀을 통해 상기 제 1 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 3 내부 전극이 형성되고, 상기 적어도 하나의 제 2 홀을 통해 상기 적어도 하나의 제 2 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 4 내부 전극이 형성된 제 3 시트를 포함한다.
상기 ESD 보호 소자는 소정 영역으로부터 외부로 인출되어 형성되며 서로 이격된 복수의 제 1 내부 전극을 포함하는 제 1 시트; 소정 영역에 서로 이격되어 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 1 홀을 포함하는 제 2 시트; 상기 복수의 제 1 홀과 대응되는 부분을 지나도록 상부 및 하부에 각각 형성된 제 2 및 제 3 내부 전극을 포함하는 제 3 시트; 상기 복수의 제 1 홀과 대응되는 위치에 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 2 홀을 포함하는 제 4 시트; 및 상기 복수의 제 1 홀 및 제 2 홀과 대응되는 위치로부터 외부로 인출되어 형성된 복수의 제 4 내부 전극을 포함하는 제 5 시트를 포함한다.
상기 상부 및 하부 커버층, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 자성체 시트로 형성된다.
상기 ESD 보호 물질은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 도전성 물질을 혼합한 물질로 형성하고, 상기 ESD 보호 물질은 상기 혼합 물질에 바리스터 물질 또는 절연성 세라믹 물질을 더 혼합하여 형성한다.
또한, 본 발명의 다른 양태에 따른 회로 보호 소자는 자성체 시트 상에 형성된 코일 패턴과, 상기 코일 패턴과 연결되는 내부 전극을 포함하는 공통 모드 노이즈 필터; 및 상기 공통 모드 노이즈 필더와 적층 결합되며 홀내에 매립된 ESD 보호 물질과, 상기 ESD 보호 물질과 연결되는 내부 전극을 포함하는 ESD 보호 소자를 포함한다.
상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 동일한 물질의 시트를 적층하여 형성된다.
상기 ESD 보호 소자는 캐패시턴스가 1㎊ 이하이다.
한편, 본 발명의 또다른 양태에 따른 회로 보호 소자의 제조 방법은 복수의 자성체 시트를 마련하는 단계; 상기 복수의 자성체 시트에 선택적으로 홀을 형성하는 단계; 상기 복수의 자성체 시트의 홀에 선택적으로 도전성 물질 또는 ESD 보호 물질을 매립하는 단계; 상기 복수의 자성체 시트상에 내부 전극 또는 코일 패턴을 선택적으로 형성하는 단계; 상기 자성체 시트를 적층 및 압착한 후 절단하는 단계; 및 상기 적층물을 소성한 후 상기 내부 전극과 연결되도록 외부 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1 및 도 2는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 결합 사시도 및 분해 사시도이고, 도 3은 등가 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 회로 보호 소자는 복수의 절연 시트가 적층되어 위로부터 상부 커버층(100), 공통 모드 노이즈 필터(200)와, ESD 보호 소자(300) 및 하부 커버층(400)으로 구성된다. 그리고, 공통 모드 노이즈 필터(200)의 내부 전극과 연결되는 제 1 외부 전극(500a, 500b, 500c 및 500d)과 ESD 보호 소자(300)의 내부 전극과 연결되는 제 2 외부 전극(600a 및 600b)을 더 포함할 수 있다. 또한, 상부 커버층(100) 및 하부 커버층(400)은 각각 복수의 시트를 적층하여 구성할 수 있으며, 이들과 공통 모드 노이즈 필터(200), ESD 보호 소자(300)를 구성하는 복수의 시트는 각각 자성체 시트로 형성된다.
공통 모드 노이즈 필터(200)는 내부 전극, 코일 패턴 및 홀이 선택적으로 각각 형성된 제 1 내지 제 3 시트(210, 220 및 230)가 적층되어 구성된다.
제 1 시트(210)상에는 제 1 내부 전극(211), 제 1 코일 패턴(212) 및 제 1 홀(213)이 형성된다. 제 1 내부 전극(211)은 제 1 코일 패턴(212)이 연장되어 형성 된 것이며, 제 1 시트(210)의 일 장변의 소정 영역에서 노출되도록 형성된다. 제 1 홀(213)은 제 1 시트(210) 중앙 부근의 소정 영역에 형성되고, 전도성 페이스트에 의해 매립된다. 또한, 제 1 코일 패턴(212)은 제 1 내부 전극(211)으로부터 제 1 홀(213)까지 나선 형상으로 형성된다.
제 2 시트(220)상에는 제 2 내부 전극(221), 제 2 코일 패턴(222), 제 2 및 제 3 홀(223 및 224)이 형성된다. 제 2 내부 전극(221)은 제 2 코일 패턴(222)이 연장되어 형성된 것이며, 제 2 시트(220)의 일 장변의 소정 영역에서 일부 노출되어 형성되고, 제 1 시트(210)상에 형성된 제 1 내부 전극(211)과 소정 거리 이격되도록 형성된다. 제 2 홀(223)은 제 1 홀(213)과 대응되는 제 2 시트(220)의 소정 영역에 형성되며, 제 3 홀(224)은 제 2 홀(224)과 소정 간격 이격되어 형성되고, 제 2 및 제 3 홀(223 및 224)는 전도성 페이스트에 의해 매립된다. 또한, 제 2 코일 패턴(222)은 제 2 내부 전극(221)으로부터 제 3 홀(224)까지 나선 형상으로 형성된다.
제 3 시트(230)상에는 제 3 및 제 4 내부 전극(231 및 232)이 형성된다. 제 3 및 제 4 내부 전극(231 및 232)은 제 1 및 제 2 내부 전극(211 및 221)이 노출된 제 1 및 제 2 시트(210 및 220)의 일 장변과 반대쪽의 제 3 시트(230)의 타 장변으로 연장되어 형성되는데, 제 3 내부 전극(231)은 제 1 및 제 2 홀(213 및 223)과 대응되는 제 3 시트(230)의 소정 영역으로부터 제 3 시트(230)의 타 장변에서 노출되도록 직선 형태로 형성된다. 또한, 제 4 내부 전극(232)은 제 3 홀(224)과 대응되는 제 3 시트(230)의 소정 영역으로부터 제 3 시트(230)의 타 장변에서 노출되도 록 직선 형태로 형성되어 제 3 내부 전극(231)과 소정 간격 이격된다.
한편, 상기 제 1 내부 전극(211) 및 제 1 코일 패턴(212), 제 2 내부 전극(221) 및 제 2 코일 패턴(222), 제 3 및 제 4 내부 전극(231 및 232)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성할 수 있으며, 그외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 또한, 제 1, 제 2 및 제 3 홀(213, 223 및 224)은 전도성 페이스트에 의해 매립되어 제 1 및 제 2 홀(213 및 223)을 통해 제 1 코일 패턴(212)과 제 3 내부 전극(231)이 연결되고, 제 3 홀(224)을 통해 제 2 코일 패턴(223)과 제 4 내부 전극(232)이 연결된다.
ESD 보호 소자(200)는 내부 전극 및 홀이 각각 선택적으로 형성된 제 4 내지 제 8 시트(310, 320, 330, 340, 350 및 360)가 적층되어 구성된다.
제 4 시트(310)의 하면에는 제 1 및 제 2 내부 전극(311 및 312)이 형성된다. 제 1 및 제 2 내부 전극(311 및 312)은 제 4 시트(310)의 하면 중앙부로부터 일 장변에서 노출되도록 직선 형태로 형성되며, 서로 이격되어 형성된다.
제 5 시트(320)상에는 제 1 및 제 2 홀(323 및 324)이 형성되는데, 제 1 및 제 2 홀(323 및 324)는 제 4 시트(310)의 중앙부로부터 형성된 제 1 및 제 2 내부 전극(311 및 312)과 대응되는 위치에 형성된다. 즉, 제 1 및 제 2 홀(323 및 324)은 제 5 시트(320)의 중앙부에 서로 이격되어 형성된다. 또한, 제 1 및 제 2 홀(323 및 324)은 ESD 보호 물질에 의해 매립된다.
제 6 시트(330)의 상면 및 하면에는 각각 제 3 및 제 4 내부 전극(331 및 332)이 형성된다. 제 3 및 제 4 내부 전극(331 및 332)은 제 6 시트(330)의 상면 및 하면에서 서로 대응되는 위치에 형성되며, 제 5 시트(320)의 제 1 및 제 2 홀(323 및 324)이 형성된 위치와 대응되는 위치를 가로질러 제 6 시트(330)의 일 단변 및 타 장변의 중앙부에서 노출되도록 직선 형태로 형성된다.
제 7 시트(340)상에는 제 3 및 제 4 홀(343 및 344)이 형성되는데, 제 3 및 제 4 홀(343 및 344)는 제 5 시트(320)에 형성된 제 1 및 제 2 홀(323 및 324)와 대응되는 위치에 형성된다. 또한, 제 3 및 제 4 홀(343 및 344)은 ESD 보호 물질에 의해 매립된다.
제 8 시트(350)상에는 제 5 및 제 6 내부 전극(351 및 352)이 형성된다. 제 5 및 제 6 내부 전극(351 및 352)은 제 1 및 제 2 내부 전극(321 및 322)이 노출된 제 4 시트(310)의 일 장변과 반대쪽의 제 8 시트(350)의 타 장변으로 연장되어 형성되는데, 제 5 내부 전극(351)은 제 1 및 제 3 홀(323 및 343)과 대응되는 제 8 시트(350)의 소정 영역으로부터 제 8 시트(350)의 타 장변에서 노출되도록 직선 형태로 형성된다. 또한, 제 6 내부 전극(352)은 제 2 및 제 4 홀(324 및 344)과 대응되는 제 8 시트(350)의 소정 영역으로부터 제 8 시트(350)의 타 장변에서 노출되도록 직선 형태로 형성되어 제 5 내부 전극(351)과 소정 간격 이격된다.
한편, 상기 제 1 내지 제 6 내부 전극(311, 312, 331, 332, 351 및 352)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성할 수 있으며, 그외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형 성할 수 있다. 또한, 제 1 내지 제 4 홀(323, 324, 343 및 344)은 ESD 보호 물질을 이용하여 매립한다. 여기서, ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 도전성 물질을 혼합한 물질로 형성할 수 있다. 또한, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 바리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
이와 같이 형성된 ESD 보호 물질은 도전성 물질과 절연성 물질이 소정의 비율로 혼합된 상태로 존재하게 된다. 즉, 절연성 물질 사이에 도전성 입자가 존재하게 되며, 내부 전극에 소정 전압 이하의 전압이 인가되는 경우에는 절연 상태를 유지하고, 내부 전극에 소정 전압 이상의 전압이 인가되는 경우에는 도전성 입자 사이에 방전이 일어나게 되어 해당 내부 전극 사이의 전압 차이를 줄이게 된다.
한편, 공통 모드 노이즈 필터(200)의 제 1 내부 전극(211)과 ESD 보호 소자(300)의 제 6 내부 전극(351)이 제 1 외부 전극(500a)과 접속되고, 공통 모드 노이즈 필터(200)의 제 2 내부 전극(221)과 ESD 보호 소자(300)의 제 6 내부 전극(352)이 제 2 외부 전극(500b)과 접속된다. 또한, 공통 모드 노이즈 필터(200)의 제 3 내부 전극(231)과 ESD 보호 소자(300)의 제 1 내부 전극(311)이 제 1 외부 전극(500c)과 접속되고, 공통 모드 노이즈 필터(200)의 제 4 내부 전극(232)과 ESD 보호 소자(300)의 제 2 내부 전극(312)이 제 1 외부 전극(500d)과 접속된다. 그리고, ESD 보호 소자(300)의 제 3 및 제 4 내부 전극(331 및 332)의 일측 및 타측은 각각 제 2 외부 전극(600a 및 600b)과 접속된다.
상기와 같은 본 발명의 제 1 실시예에 따른 회로 보호 소자의 공통 모드 노이즈 필터(200)는 자성체 시트를 이용하여 제작하고, 그 상부에 코일 패턴 및 내부 전극을 형성함으로써 제 1 시트(210)를 중심으로 그 상부 및 하부에 코일이 감긴 형상으로 제작된다. 그리고, 제 1 시트(210) 상부 및 하부에 각각 자성체 시트로 구성된 상부 커버층(100)과 제 2 시트(220)가 구성되므로 자속의 누설이 방지될 수 있다. 따라서, 자성체 시트를 이용하기 때문에 별도의 자심을 형성할 필요가 없으며, 그에 따라 구조가 간단해지고, 제조 공정을 단순화시킬 수 있다. 또한, ESD 보호 소자(300)는 ESD 보호 물질이 매립되는 홀의 폭이 수∼수백㎛로 좁기 때문에 ESD 보호 소자(300)에서 형성되는 캐패시터의 캐패시턴스를 예를들어 10㎊ 이하로 매우 낮게 할 수 있다. 따라서, 회로 보호 소자는 고주파를 사용하는 입출력 단자에서 캐패시턴스가 변하거나 그로 인한 신호 왜곡 현상이 발생하지 않는다.
상기와 같은 본 발명의 제 1 실시 예에 따른 회로 보호 소자는 전자기기에 사용되는 1 채널의 입출력 단자와 시스템 사이에 제 1 외부 전극(500a, 500b, 500c 및 500d)이 접속되고, 접지 단자 사이에 제 2 외부 전극(600a 및 600b)이 접속되어 도 3의 등가 회로와 같이 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입되는 정전기를 접지 단자로 흘려줄 수 있다.
즉, 공통 모드 노이즈 필터가 입출력 단자와 시스템 사이에 배치되어 공통 모드 노이즈를 억제하고, ESD 보호 소자가 입출력 단자와 시스템 사이에서 접지 단 자와 연결되어 회로 보호 소자의 양단 사이에 원하지 않는 소정 전압 이상의 전압이 인가되면, ESD 보호 물질의 도전성 입자 사이에 방전이 일어나게 되어 접지 단자로 전류를 흘려주고, 해당 회로 보호 소자의 양단 사이의 전압 차이를 줄이게 된다. 이때, 회로 보호 소자의 양단은 도통 상태가 되는 것이 아니기 때문에, 입력 신호는 왜곡 없이 그대로 입출력 단자에 전달된다. 즉, 회로 보호 소자는 정전기 발생시에도, 해당 정전기는 해당 회로 보호 소자를 통하여 접지로 빠져나가게 되어 회로를 보호하는 동시에 시스템이 주고받는 신호는 그대로 유지된다.
상기와 같은 본 발명의 제 1 실시 예에 따른 공통 모드 노이즈 필터와 ESD 보호 소자가 적층되어 형성된 회로 보호 소자의 제조 방법을 도 4를 이용하여 설명하면 다음과 같다.
S110 : 자성체 물질이 혼합된 직사각형 형상의 시트를 복수 마련한다. 이를 위해 Al2O3, 글래스 프리트 등을 포함하는 조성에 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 물질을 혼합하여 알코올류 등의 용매로 24시간 볼밀(Ball Mill)하여 원료 분말을 준비하고, 첨가제로 유기 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입하고, 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한 후 이러한 슬러리를 닥터 블레이드(Doctor blade) 등의 방법으로 원하는 두께의 시트를 제조한다.
S120 : 선택된 시트의 소정 영역에 홀을 형성한다. 즉, 공통 모드 노이즈 필터(200)의 코일 패턴이 형성되는 제 1 및 제 2 시트(210 및 220)에 제 1 내지 제 3 홀(213, 223 및 224)을 형성하고, ESD 보호 소자(300)의 제 5 및 제 7 시트(320 및 340)에 제 1 내지 제 4 홀(323, 324, 343 및 344)을 형성한다. 이러한 홀들은 레이저 펀칭 또는 기계적 펀칭 방법 등에 의해 형성되며, 수㎛ 정도의 크기로 형성한다.
S130 : 그리고, 공통 모드 노이즈 필터(200)로 이용되는 제 1 및 제 2 시트(210 및 220)에 형성된 제 1 내지 제 3 홀(213, 223 및 224)을 Pd, Ag/Pd, Ag 등의 도전성 페이스트로 매립한다. 또한, ESD 보호 소자(300)로 이용되는 제 5 및 제 7 시트(330 및 340)에 형성된 제 1 내지 제 4 홀(323, 324, 343 및 344)을 ESD 보호 물질로 매립한다. ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등의 도전성 물질을 혼합한 물질로 형성할 수 있다. 한편, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 배리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
S140 : 공통 모드 노이즈 필터(200)를 구현하기 위해 시트상에 원하는 내부 전극 및 코일 패턴을 형성하고, ESD 보호 소자(300)를 구현하기 위해 시트상에 내부 전극을 형성한다. 즉, 공통 모드 노이즈 필터(200)를 구현하기 위해 홀이 형성되고 도전성 페이스트가 매립된 시트 및 ESD 보호 소자(300)를 구현하기 위해 선택된 시트상에 스크린 프린팅(screen printing) 등의 방법으로 Pd, Ag/Pd, Ag 등의 도전성 페이스트(paste)를 인쇄한다. 이에 따라 공통 모드 노이즈 필터(200)를 구현하기 위한 내부 전극 및 코일 패턴이 형성되고, ESD 보호 소자(300)를 구현하기 위한 내부 전극이 형성된다.
S150 : 상부 및 하부 커버층(100 및 400)으로 이용되는 시트와 소정의 내부 전극, 코일 패턴 및 홀 등이 형성된 제 1 내지 제 3 시트(210, 220 및 230), 제 4 내지 제 8 시트(310, 320, 330, 340 및 350)을 적층한 후 이들 적층 시트를 200∼700 kgf/㎠의 압력으로 압착하고, 적층물을 원하는 단위 칩 크기로 절단하여 직육면체의 적층물을 제조한다. 이때, 상부 커버층(100)과 제 1 시트(210) 사이, 그리고 제 8 시트(350)와 하부 커버층(400) 사이에 더미 시트가 더 삽입될 수 있다.
S160 : 계속하여 이러한 시트 적층물을 소성로에서 230∼350℃의 온도로 20시간∼40시간 동안 하소(Burn-out)하여 바인더 성분을 제거하고, 700∼900℃의 온도로 20∼40시간 동안 소성한다.
S170 : 소성로에서 소성된 시트 적층물의 외부면에 제 1 및 제 2 외부 전극(500 및 600)을 형성하고, 이를 600∼800℃의 온도로 30분∼2시간 동안 소성하여 본 발명의 제 1 실시예에 따른 회로 보호 소자를 완성한다. 이때, 공통 모드 노이즈 필터용 시트들과 ESD 보호 소자용 시트들을 모두 자성체 시트로 이용하여 동시에 소성하므로 제조 공정을 단순화시킬 수 있다. 여기서, 제 1 외부 전극(500)은 공통 모드 노이즈 필터(200)의 제 1 내지 제 4 내부 전극(211, 221, 231 및 232)과 ESD 보호 소자(300)의 제 1 및 제 2 내부 전극(311 및 312), 그리고 제 5 및 제 6 내부 전극(351 및 352)과 접속되도록 형성하고, 제 2 외부 전극(600)은 ESD 보호 소자(300)의 제 3 및 제 4 내부 전극(331 및 332)과 접속되도록 형성한다.
도 5 및 도 6은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 결합 사시도 및 분해 사시도이고, 도 7은 등가 회로도이다. 본 발명의 제 2 실시 예에 따른 회로 보호 소자는 1 채널의 입출력 단자와 시스템 사이에 접속되는 제 1 실시 예에 따른 회로 보호 소자와 비교하여 2 채널의 입출력 단자와 시스템 사이에 접속되는 것으로, 공통 모드 노이즈 필터(200)를 구성하는 시트 하나에 내부 전극, 코일 패턴 및 홀이 각각 두개 형성되고, 제 1 외부 전극(500a, 500b, 500c, 500d, 500e, 500f, 500g 및 500h; 500)이 8개 형성된 것이 상이하다.
공통 모드 노이즈 필터(100)는 내부 전극, 코일 패턴 및 홀이 선택적으로 각각 형성된 제 1 내지 제 3 시트(210, 220 및 230)가 적층되어 구성된다.
제 1 시트(210)상에는 제 1 및 제 2 내부 전극(211 및 216), 제 1 및 제 2 코일 패턴(212 및 217), 그리고 제 1 및 제 2 홀(213 및 218)이 형성된다. 제 1 및 제 2 내부 전극(211 및 216)은 각각 제 1 및 제 2 코일 패턴(212 및 217)이 연장되어 형성된 것이며, 제 1 시트(210)의 일 장변의 소정 영역에서 노출되고, 서로 소정 간격 이격되도록 형성된다. 제 1 및 제 2 홀(213 및 218)은 각각 제 1 시트(210) 중앙 부근의 소정 영역에 서로 소정 간격 이격되어 형성되고, 전도성 페이스트에 의해 매립된다. 또한, 제 1 및 제 2 코일 패턴(212 및 217)은 각각 제 1 및 제 2 내부 전극(211 및 216)으로부터 제 1 및 제 2 홀(213 및 218)까지 나선 형상으로 형성되며, 서로 중첩되지 않도록 이격되어 형성된다.
제 2 시트(220)상에는 제 3 및 제 4 내부 전극(221 및 216), 제 3 및 제 4 코일 패턴(222 및 227), 제 3 내지 제 6 홀(223, 224, 228 및 229)이 형성된다. 제 3 및 제 4 내부 전극(221 및 226)은 각각 제 3 및 제 4 코일 패턴(222 및 227)이 연장되어 형성된 것이며, 제 2 시트(220)의 일 장변의 소정 영역에서 일부 노출되어 형성된다. 또한, 제 3 및 제 4 내부 전극(221 및 226)은 소정 거리 이격되어 형성되며, 제 1 시트(210)상에 형성된 제 1 및 제 2 내부 전극(211 및 216)과도 서로 소정 거리 이격되어 형성된다. 제 3 홀(223)은 제 1 홀(213)과 대응되는 제 2 시트(220)의 소정 영역에 형성되며, 제 4 홀(224)은 제 3 홀(223)과 소정 간격 이격되어 형성된다. 또한, 제 5 홀(228)은 제 2 홀(218)과 대응되는 제 2 시트(220)의 소정 영역에 형성되며, 제 6 홀(229)은 제 5 홀(228)과 소정 간격 이격되어 형성된다. 그리고, 제 3 코일 패턴(222)은 제 3 내부 전극(221)으로부터 제 4 홀(224)까지 나선 형상으로 형성되고, 제 4 코일 패턴(227)은 제 4 내부 전극(226)으로부터 제 6 홀(229)까지 나선 형상으로 형성되며, 서로 중첩되지 않도록 이격되어 형성된다.
제 3 시트(230)상에는 제 5 내지 제 8 내부 전극(231, 232, 233 및 234)이 형성된다. 제 5 내지 제 8 내부 전극(231, 232, 233 및 234)은 제 1 및 제 2 내부 전극(211 및 216), 그리고 제 3 및 제 4 내부 전극(221 및 226)이 노출된 제 1 및 제 2 시트(210 및 220)의 일 장변과 반대쪽의 제 3 시트(230)의 타 장변으로 연장되어 형성된다. 제 5 내부 전극(231)은 제 1 및 제 3 홀(213 및 223)과 대응되는 제 3 시트(230)의 소정 영역으로부터 제 3 시트(230)의 타 장변에서 노출되도록 직 선 형태로 형성되고, 제 6 내부 전극(232)은 제 4 홀(224)과 대응되는 제 3 시트(230)의 소정 영역으로부터 제 3 시트(230)의 타 장변에서 노출되도록 직선 형태로 형성된다. 또한, 제 7 내부 전극(233)은 제 2 및 제 4 홀(218 및 228)과 대응되는 제 3 시트(230)의 소정 영역으로부터 제 3 시트(230)의 타 장변에서 노출되도록 직선 형태로 형성되고, 제 8 내부 전극(234)은 제 6 홀(229)과 대응되는 제 3 시트(230)의 소정 영역으로부터 제 3 시트(230)의 타 장변에서 노출되도록 직선 형태로 형성된다.
한편, 제 1 내지 제 8 내부 전극(211, 216, 221, 226, 231, 232, 233 및 234), 제 1 내지 제 4 코일 패턴(212, 217, 223 및 227)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성하는데, 그외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형성한다. 또한, 제 1 내지 제 6 홀(213, 218, 223, 224, 228 및 229)은 전도성 페이스트에 의해 매립되며, 제 1 및 제 3 홀(213 및 223)을 통해 제 1 코일 패턴(212)과 제 5 내부 전극(231)이 연결되고, 제 4 홀(224)을 통해 제 3 코일 패턴(223)과 제 6 내부 전극(232)이 연결된다. 또한, 제 2 및 제 5 홀(218 및 228)을 통해 제 2 코일 패턴(217)과 제 7 내부 전극(233)이 연결되고, 제 6 홀(229)을 통해 제 4 코일 패턴(227)과 제 8 내부 전극(234)이 연결된다.
ESD 보호 소자(200)는 내부 전극 및 홀이 각각 선택적으로 형성된 제 4 내지 제 8 시트(310, 320, 330, 340 및 350)가 적층되어 구성된다.
제 4 시트(310)의 하면에는 제 1 내지 제 4 내부 전극(311, 312, 313 및 314)이 형성된다. 제 1 내지 제 4 내부 전극(311, 312, 313 및 314)은 제 4 시트(310)의 하면 중앙부로부터 일 장변에서 노출되도록 직선 형태로 형성되며, 서로 이격되어 형성된다.
제 5 시트(320)상에는 제 1 내지 제 4 홀(325, 326, 327 및 328)이 형성되는데, 제 1 내지 제 4 홀(325, 326, 327 및 328)는 제 4 시트(310)의 중앙부로부터 형성된 제 1 내지 제 4 내부 전극(311, 312, 313 및 314)과 대응되는 위치에 형성된다. 즉, 제 1 내지 제 4 홀(325, 326, 327 및 328)은 제 5 시트(320)의 중앙부에 서로 이격되어 형성된다. 또한, 제 1 내지 제 4 홀(325, 326, 327 및 328)은 각각 ESD 보호 물질에 의해 매립된다.
제 6 시트(330)의 상면 및 하면에는 각각 제 5 및 제 6 내부 전극(331 및 332)이 형성된다. 제 3 및 제 4 내부 전극(331 및 332)은 제 6 시트(330)의 상면 및 하면에서 서로 대응되는 위치에 형성되며, 제 5 시트(320)의 제 1 내지 제 4 홀(325, 326, 327 및 328)이 형성된 위치와 대응되는 위치를 가로질러 제 6 시트(330)의 일 단변 및 타 장변의 중앙부에서 노출되도록 직선 형태로 형성된다.
제 7 시트(340)상에는 제 5 내지 제 8 홀(345, 346, 347 및 348)이 형성되는데, 제 5 내지 제 8 홀(345, 346, 347 및 348)은 각각 제 5 시트(320)에 형성된 제 1 내지 제 4 홀(325, 326, 327 및 328)과 대응되는 위치에 형성된다. 또한, 제 5 내지 제 8 홀(345, 346, 347 및 348)은 각각 ESD 보호 물질에 의해 매립된다.
제 8 시트(350)상에는 제 7 내지 제 10 내부 전극(351, 352, 353 및 354)이 형성된다. 제 7 내지 제 10 내부 전극(351, 352, 353 및 354)은 제 1 내지 제 4 내부 전극(311, 312, 313 및 314)이 노출된 제 4 시트(310)의 일 장변과 반대쪽의 제 8 시트(350)의 타 장변으로 연장되어 형성된다.
한편, 제 1 내지 제 8 홀(325, 326, 327, 328, 345, 346, 347 및 348)은 ESD 보호 물질을 이용하여 매립한다. 여기서, ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등의 도전성 물질을 혼합한 물질로 형성할 수 있다. 또한, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 바리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
상기와 같은 본 발명의 제 2 실시예에 따른 회로 보호 소자의 공통 모드 노이즈 필터(200)는 자성체 시트를 이용하여 제작하고, 그 상부에 코일 패턴 및 내부 전극을 형성함으로써 제 1 시트(210)를 중심으로 그 상부 및 하부에 코일이 감긴 형상으로 제작된다. 그리고, 제 1 시트(210) 상부 및 하부에 각각 자성체 시트로 구성된 상부 커버층(100)과 제 2 시트(220)가 구성되므로 자속의 누설이 방지될 수 있다. 따라서, 자성체 시트를 이용하기 때문에 별도의 자심을 형성할 필요가 없으며, 그에 따라 구조가 간단해지고, 제조 공정을 단순화시킬 수 있다. 또한, ESD 보호 소자(300)는 ESD 보호 물질이 매립되는 홀의 폭이 수∼수백㎛로 좁기 때문에 ESD 보호 소자(300)에 형성되는 캐패시터의 캐패시턴스를 예를들어 10㎊ 이하, 바 람직하게는 1㎊ 이하로 매우 낮게 할 수 있다. 따라서, 회로 보호 소자는 고주파를 사용하는 입출력 단자에서 캐패시턴스가 변하거나 그로 인한 신호 왜곡 현상이 발생하지 않는다.
상기와 같은 본 발명의 제 2 실시예에 따른 공통 모드 노이즈 필터 및 ESD 보호 소자가 복합된 회로 보호 소자는 전자기기에 사용되는 2 채널의 입출력 단자와 시스템 사이에 제 1 외부 전극(500)이 접속되고, 접지 단자 사이에 제 2 외부 전극(600)이 접속되어 도 7의 등가 회로와 같이 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입되는 정전기를 접지 단자로 흘려줄 수 있다.
즉, 공통 모드 노이즈 필터가 인덕터로 작용하여 공통 모드 노이즈를 억제하고, 회로 보호 소자의 양단 사이에 원하지 않는 소정 전압 이상의 전압이 인가되면, ESD 보호 물질의 도전성 입자 사이에 방전이 일어나게 되어 접지 단자로 전류를 흘려주고, 해당 회로 보호 소자의 양단 사이의 전압 차이를 줄이게 된다. 이때, 회로 보호 소자의 양단은 도통 상태가 되는 것이 아니기 때문에, 입력 신호는 왜곡 없이 그대로 입출력 단자에 전달된다. 즉, 회로 보호 소자는 정전기 발생시에도, 해당 정전기는 해당 회로 보호 소자를 통하여 접지로 빠져나가게 되어 회로를 보호하는 동시에 시스템이 주고받는 신호는 그대로 유지된다.
또한, 채널 수가 증가되어 하나의 소자를 이용하여 많은 채널을 통해 들어오는 공통 모드 노이즈 및 ESD를 방지할 수 있으므로 회로 보호 소자의 수를 줄일 수 있고, 그에 따라 전자기기의 사이즈를 줄일 수 있다.
상술한 바와 같이 본 발명에 의하면 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 소자로 적층 형성하고, 이를 전자기기의 입출력 단자와 회로 사이에 배치함으로써 단일 칩 소자를 이용하여 전자기기의 공통 모드 노이즈와 ESD를 동시에 억제할 수 있다. 따라서, 공통 모드 노이즈와 ESD를 보호하기 위해 개별 소자를 사용하는 종래에 비해 단일 칩으로 제조되어 소형화되므로 전자기기의 사이즈 증가를 방지할 수 있고 실장 면적을 획기적으로 감소시킬 수 있으며, 저용량 ESD 보호 소자를 사용하여 입출력 신호의 왜곡을 방지할 수 있어 전자기기의 신뢰성을 향상시킬 수 있다.
또한, 자성체 시트를 이용하여 회로 보호 소자를 제작함으로써 공통 모드 노이즈 필터에 자심을 별도로 형성하지 않아 구조를 단순화시킬 수 있으며, 공통 모드 노이즈 필터 및 ESD 보호 소자의 동시 소성함으로써 제조 공정을 단순화시킬 수 있다.
Claims (14)
- 코일 패턴, 내부 전극 및 전도성 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 공통 모드 노이즈 필터; 및내부 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 ESD 보호 소자를 포함하며,상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자는 상하 적층 결합된 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자의 상하부에 각각 형성된 상부 및 하부 커버층을 더 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터의 상기 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 1 외부 전극; 및상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 2 외부 전극을 포함하며,상기 제 1 외부 전극은 입출력 단자와 회로 사이에 연결되고, 상기 제 2 외부 전극은 접지 단자와 연결된 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터는 상부에 제 1 코일 패턴, 제 1 내부 전극 및 전도성 물질이 매립되어 제 1 홀이 형성된 제 1 시트;상부에 제 2 코일 패턴, 제 2 내부 전극, 상기 전도성 물질이 매립되어 상기 제 1 홀과 대응되는 위치에 형성된 제 2 홀 및 상기 전도성 물질이 매립되어 상기 제 2 홀과 소정 간격 이격되어 제 3 홀이 형성된 제 2 시트; 및상부에 제 3 및 제 4 내부 전극이 형성된 제 3 시트를 포함하며,상기 제 1 및 제 2 홀을 통해 상기 제 1 코일 패턴이 상기 제 3 내부 전극과 연결되고, 상기 제 3 홀을 통해 상기 제 2 코일 패턴이 상기 제 4 내부 전극과 연결되는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터는 외부로 인출되는 적어도 하나의 제 1 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 1 홀까지 적어도 하나의 제 1 코일 패턴이 형성된 제 1 시트;외부로 인출되는 적어도 하나의 제 2 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 2 홀까지 적어도 하나의 제 2 코일 패턴이 형성되며, 상기 적어도 하나의 제 2 홀과 이격되어 전도성 물질이 매립되어 적어도 하나의 제 3 홀이 형성된 제 2 시트; 및상기 적어도 하나의 제 1 홀 및 제 3 홀을 통해 상기 제 1 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 3 내부 전극이 형성되고, 상기 적어도 하 나의 제 2 홀을 통해 상기 적어도 하나의 제 2 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 4 내부 전극이 형성된 제 3 시트를 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 소자는 소정 영역으로부터 외부로 인출되어 형성되며 서로 이격된 복수의 제 1 내부 전극을 포함하는 제 1 시트;소정 영역에 서로 이격되어 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 1 홀을 포함하는 제 2 시트;상기 복수의 제 1 홀과 대응되는 부분을 지나도록 상부 및 하부에 각각 형성된 제 2 및 제 3 내부 전극을 포함하는 제 3 시트;상기 복수의 제 1 홀과 대응되는 위치에 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 2 홀을 포함하는 제 4 시트; 및상기 복수의 제 1 홀 및 제 2 홀과 대응되는 위치로부터 외부로 인출되어 형성된 복수의 제 4 내부 전극을 포함하는 제 5 시트를 포함하는 회로 보호 소자.
- 제 2 항에 있어서, 상기 상부 및 하부 커버층, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 자성체 시트로 형성된 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 물질은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W에서 선택된 적어도 하나 이상의 도전성 물질을 혼합한 물질로 형성하는 회로 보호 소자.
- 제 8 항에 있어서, 상기 ESD 보호 물질은 상기 혼합 물질에 바리스터 물질 또는 절연성 세라믹 물질을 더 혼합하여 형성하는 회로 보호 소자.
- 자성체 시트상에 형성된 코일 패턴과, 상기 코일 패턴과 연결되는 내부 전극을 포함하는 공통 모드 노이즈 필터; 및상기 공통 모드 노이즈 필터와 적층 결합되고, 홀내에 매립된 ESD 보호 물질과, 상기 ESD 보호 물질과 연결되는 내부 전극을 포함하는 ESD 보호 소자를 포함하고,상기 공통 모드 노이즈 필터의 상기 내부 전극은 서로 대향하는 제 1 방향 및 제 2 방향으로 연장되고,상기 ESD 보호 소자의 상기 내부 전극은 상기 제 1 및 제 2 방향 및 상기 제 1 및 제 2 방향과 교차되고 서로 대향되는 제 3 방향 및 제 4 방향으로 연장된 회로 보호 소자.
- 제 10 항에 있어서, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 동일한 물질의 시트를 적층하여 형성된 회로 보호 소자.
- 제 11 항에 있어서, 상기 ESD 보호 소자는 캐패시턴스가 1㎊ 이하인 회로 보호 소자.
- 복수의 자성체 시트를 마련하는 단계;상기 복수의 자성체 시트에 선택적으로 홀을 형성하는 단계;상기 홀에 선택적으로 도전성 물질 또는 ESD 보호 물질을 매립하는 단계;상기 복수의 자성체 시트에 코일 패턴 및 내부 전극을 선택적으로 형성하는 단계;상기 자성체 시트를 적층 및 압착한 후 절단하는 단계; 및상기 적층 및 절단된 자성체 시트를 소성한 후 서로 대향하는 제 1 측면 및 제 2 측면에 상기 내부 전극과 일부 연결되도록 제 1 외부 전극을 형성하고, 상기 제 1 및 제 2 측면과 교차되고 서로 대향되는 제 3 측면 및 제 4 측면에 상기 내부 전극과 일부 연결되도록 제 2 외부 전극을 형성하는 단계를 포함하는 회로 보호 소자의 제조 방법.
- 외부로 인출되는 적어도 하나의 제 1 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 1 홀까지 적어도 하나의 제 1 코일 패턴이 형성된 제 1 시트;외부로 인출되는 적어도 하나의 제 2 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 2 홀까지 적어도 하나의 제 2 코일 패턴이 형성되며, 상기 적어도 하나의 제 2 홀과 이격되어 전도성 물질이 매립되어 적어도 하나의 제 3 홀이 형성된 제 2 시트; 및상기 적어도 하나의 제 1 홀 및 제 3 홀을 통해 상기 제 1 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 3 내부 전극이 형성되고, 상기 적어도 하나의 제 2 홀을 통해 상기 적어도 하나의 제 2 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 4 내부 전극이 형성된 제 3 시트를 포함하는 회로 보호 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070035671A KR100845947B1 (ko) | 2007-04-11 | 2007-04-11 | 회로 보호 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070035671A KR100845947B1 (ko) | 2007-04-11 | 2007-04-11 | 회로 보호 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100845947B1 true KR100845947B1 (ko) | 2008-07-11 |
Family
ID=39824426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070035671A KR100845947B1 (ko) | 2007-04-11 | 2007-04-11 | 회로 보호 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100845947B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101445741B1 (ko) * | 2013-05-24 | 2014-10-07 | 주식회사 이노칩테크놀로지 | 회로 보호 소자 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05347215A (ja) * | 1992-06-12 | 1993-12-27 | Murata Mfg Co Ltd | チップ型コモンモードチョークコイル及びその製造方法 |
| KR20030007453A (ko) * | 2000-03-08 | 2003-01-23 | 마쯔시다덴기산교 가부시키가이샤 | 노이즈 필터 및 노이즈 필터를 이용한 전자 기기 |
| JP2006041081A (ja) | 2004-07-26 | 2006-02-09 | Mitsubishi Materials Corp | 複合コモンモードチョークコイル及びその製造方法 |
| KR20060029258A (ko) * | 2006-03-08 | 2006-04-05 | (주) 래트론 | 이종소재를 이용한 적층형 칩 공통모드 바리스터 필터복합소자 및 그 제조방법 |
| KR20060126887A (ko) * | 2006-11-21 | 2006-12-11 | (주) 래트론 | 3차원 구조로 이종 소재를 형성하는 적층형 칩 공통모드필터 복합소자 및 그 제조방법 |
-
2007
- 2007-04-11 KR KR1020070035671A patent/KR100845947B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05347215A (ja) * | 1992-06-12 | 1993-12-27 | Murata Mfg Co Ltd | チップ型コモンモードチョークコイル及びその製造方法 |
| KR20030007453A (ko) * | 2000-03-08 | 2003-01-23 | 마쯔시다덴기산교 가부시키가이샤 | 노이즈 필터 및 노이즈 필터를 이용한 전자 기기 |
| JP2006041081A (ja) | 2004-07-26 | 2006-02-09 | Mitsubishi Materials Corp | 複合コモンモードチョークコイル及びその製造方法 |
| KR20060029258A (ko) * | 2006-03-08 | 2006-04-05 | (주) 래트론 | 이종소재를 이용한 적층형 칩 공통모드 바리스터 필터복합소자 및 그 제조방법 |
| KR20060126887A (ko) * | 2006-11-21 | 2006-12-11 | (주) 래트론 | 3차원 구조로 이종 소재를 형성하는 적층형 칩 공통모드필터 복합소자 및 그 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101445741B1 (ko) * | 2013-05-24 | 2014-10-07 | 주식회사 이노칩테크놀로지 | 회로 보호 소자 |
| US9478976B2 (en) | 2013-05-24 | 2016-10-25 | Innochips Technology Co., Ltd. | Circuit protection device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100845948B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| US9318256B2 (en) | Circuit protection device and method of manufacturing the same | |
| KR100876206B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| KR101554333B1 (ko) | 회로 보호 소자 | |
| KR100799475B1 (ko) | 서지 흡수 소자 | |
| US9230723B2 (en) | Laminated common mode choke coil and high frequency component | |
| KR100813195B1 (ko) | 정전기 보호 소자 | |
| KR100684334B1 (ko) | 이종소재를 이용한 다련 바리스터-노이즈 필터 복합 소자 | |
| EP3070722B1 (en) | Laminated chip device | |
| KR20180078189A (ko) | 복합 소자의 제조 방법, 이에 의해 제조된 복합 소자 및 이를 구비하는 전자기기 | |
| KR100920220B1 (ko) | 회로 보호 소자 | |
| KR20100101225A (ko) | 회로 보호 소자 | |
| KR100844151B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| KR101135354B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| KR100732128B1 (ko) | 이종소재를 이용한 비드-배리스터 복합 소자 | |
| KR100845947B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| JP2008294325A (ja) | 静電気保護素子とその製造方法 | |
| KR20070043794A (ko) | 비가역 회로 소자 | |
| US9431988B2 (en) | Stacked chip device | |
| KR101468138B1 (ko) | 적층형 칩 소자 | |
| KR20090037099A (ko) | 적층 칩 소자 및 이의 제조 방법 | |
| KR100848192B1 (ko) | 칩 소자 | |
| KR20070090677A (ko) | 적층형 칩 소자 및 그의 제조 방법 | |
| KR100822932B1 (ko) | 저정전용량 칩 소자 및 이의 제조방법 | |
| KR20120059680A (ko) | Ｈｄｍｉ용 공통 모드 필터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130708 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140708 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150707 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160708 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170710 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20190704 Year of fee payment: 12 |