KR101138744B1 - 비가역 회로 소자 - Google Patents

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KR101138744B1
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야스시 기시모토
다케후미 데라와키
미노루 노즈
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히타치 긴조쿠 가부시키가이샤
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Abstract

제1 입출력 포트와 제2 입출력 포트 사이에 접속된 제1 인덕턴스 소자와, 제2 입출력 포트와 어스 사이에 접속된 제2 인덕턴스 소자와, 상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속되어, 상기 제1 인덕턴스 소자와 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와, 상기 제2 입출력 포트와 그라운드 사이에 접속되어, 상기 제2 인덕턴스 소자와 병렬 공진 회로를 구성하는 제2 커패시턴스 소자와, 상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속된 저항 소자를 구비한 비가역 회로 소자로서, 상기 제1 커패시턴스 소자 및/ 또는 상기 제2 커패시턴스 소자는, 유전체와 전극 패턴으로 구성된 적층 기판 내에 상기 전극 패턴으로 형성된 컨덴서와, 상기 적층 기판 상에 실장된 칩 컨덴서를 병렬로 접속하여 이루어지는 것을 특징으로 하는 비가역 회로 소자.
입출력 포트, 커패시턴스, 회로 소자, 비가역, 컨덴서, 페라이트, 인덕턴스

Description

비가역 회로 소자{NON-RECIPROCAL CIRCUIT ELEMENT}
본 발명은, 고주파 신호에 대하여 비가역 전송 특성을 가지는 비가역 회로 소자에 관한 것으로서, 특히 휴대 전화기 등의 이동체 통신 시스템 내에서 사용되고, 일반적으로 아이솔레이터(isolator)로 불리우는 비가역 회로 소자에 관한 것이다.
수 100MHz로부터 수 GHz의 주파수대를 이용한 이동체 통신 기기, 즉 PHS(간이형 휴대전화 시스템)의 기지국이나, 휴대 전화기의 단말기기 등에는, 아이솔레이터 등의 비가역 회로 소자가 많이 사용되고 있다. 상기 아이솔레이터는, 예를 들면 이동체 통신 기기의 송신단에 있어서 전력 증폭기와 안테나 사이에 배치되고, 전력 증폭기로 흐르는 불필요 신호의 역류를 방지하고 동시에, 전력 증폭기의 부하 측의 임피던스를 안정시킨다. 따라서, 아이솔레이터는 삽입 손실 특성, 반사 손실 특성 및 아이솔레이션 특성의 우수성이 요구된다.
도 8은, 이와 같은 아이솔레이터의 일례로서, 3단자 아이솔레이터를 나타낸다. 상기 아이솔레이터는, 마이크로파 페라이트(38)와, 마이크로파 페라이트(38)의 면에 서로 전기적 절연 상태이면서, 120˚ 각도로 교차하도록 배치된 3개의 중심 도체(31, 32, 33)와, 각 중심 도체(31, 32, 33)의 일단에 접속된 정합 컨덴서 C1 ~ C3와, 중심 도체(31, 32, 33)중 어느 하나의 포트(예를 들면 P3)에 접속된 종단 저항 Rt를 가진다. 각 중심 도체(31, 32, 33)의 타단은 어스(earth)에 접속되어 있다. 페라이트(38)에는 그 축 방향으로 영구 자석(도시하지 않음)으로부터 직류 자계 Hdc가 인가된다. 상기 아이솔레이터에서는, 포트 P1으로부터 입력된 고주파 신호가 포트 P2에 전송되고, 포트 P2로부터 진입하는 반사파는 종단 저항 Rt에서 흡수되어 포트 P1에 전송되지 않는다. 이에 따라, 불필요한 반사파가 전력 증폭기 등에 역진입하는 것이 방지된다.
최근, 이와 같은 3단자 아이솔레이터와 상이한 등가 회로로 구성되며, 삽입 손실 특성 및 반사손실 특성이 우수한 아이솔레이터가 제안되어 있다(일본국 특개 2004-88743호). 상기 아이솔레이터는 2개의 중심 도체를 가지고, 2단자 아이솔레이터라 한다. 도 9는 2단자 아이솔레이터의 등가 회로를 나타내고, 도 10은 그 각 부품을 나타낸 분해 사시도이다. 상기 2단자 아이솔레이터는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에 설치된 제1 중심 도체(21)에서 형성된 제1 인덕턴스 소자 L1과, 제1 중심 도체(21)와 전기적 절연 상태에서 교차하도록 제2 입출력 포트 P2와 어스 사이에 설치된 제2 중심 도체(22)로 형성된 제2 인덕턴스 소자 L2와, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에 설치되어, 제1 인덕턴스 소자 L1와 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자 C1과, 저항 소자 R과, 제2 입출력 포트 P2와 어스 사이에 설치되어, 제2 인덕턴스 소자 L2와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자 C2를 가진다.
제1 입출력 포트 P1으로부터 제2 입출력 포트 P2에 고주파 신호가 전달될 때 는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이의 제1 병렬 공진 회로는 공진하지 않지만, 제2 병렬 공진 회로가 공진하므로, 전송 손실이 적다(삽입 손실 특성이 우수하다). 제2 입출력 포트 P2로부터 제1 입출력 포트 P1으로 역류하는 전류는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이의 저항 소자 R에 흡수된다.
도 10에 나타낸 바와 같이, 2단자 아이솔레이터(1)는, 자기 회로를 구성하도록 연철 등의 강자성 금속으로 이루어지는 케이스(상측 케이스(4), 하측 케이스(8))와, 영구 자석(9)과, 마이크로파 페라이트(20) 및 중심 도체(21, 22)로 이루어지는 중심 도체 조립체(30)와, 중심 도체 조립체(30)를 실장하는 적층 기판(50)을 구비하고 있다. 중심 도체 조립체(30)는, 원판형 마이크로파 페라이트(20)와, 그 상면에 절연층(도시하지 않음)을 통하여 직교하도록 배치된 제1 및 제2 중심 도체(21, 22)를 구비하고 있다. 제1 및 제2 중심 도체(21, 22)는 각각 2개의 선로로 구성되며, 각 선로의 양 단부는 서로 분리한 상태에서 마이크로파 페라이트(20)의 하면으로 연장되어 있다.
적층 기판(50)에는, 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자 C1과, 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자 C2와, 저항 소자 R이 형성되어 있다. 도 11은 적층 기판(50)의 각 부품을 나타낸 분해 사시도이다. 적층 기판(50)은, 중심 도체(21, 22)의 단부와 접속하는 전극(51 ~ 54), 컨덴서 전극(55, 56) 및 저항(27)을 배면에 설치한 유전체 시트(41)와, 컨덴서 전극(57)을 배면에 설치한 유전체 시트(42)와, 그라운드 전극(58)을 배면에 설치한 유전체 시트(43)와, 입력 외부 전극(14), 출력 외부 전극(15) 및 어스 외부 전극(16)을 설치 한 유전체 시트(44, 45) 등으로 구성되어 있다. 컨덴서 전극(55, 57)은 제1 커패시턴스 소자 C1을 형성하고, 컨덴서 전극(56, 57)은 제2 커패시턴스 소자 C2를 형성한다. 도면 중 검은 원은 비어 홀(via hall)을 나타낸다.
제1 중심 도체(21)의 일단부는, 전극(51)을 통하여 입력 외부 전극(14)에 접속되어 있다.
제1 중심 도체(21)의 타단부는, 전극(54)을 통하여 출력 외부 전극(15)에 접속되어 있다. 제2 중심 도체(22)의 일단부는, 전극(53)을 통하여 출력 외부 전극(15)에 접속되어 있다. 제2 중심 도체(22)의 타단부는, 전극(52)를 통하여 어스 외부 전극(16)에 접속되어 있다.
2단자 아이솔레이터에서는, 제1 중심 도체(21)에서 형성된 제1 인덕턴스 소자 L1 및 제1 커패시턴스 C1를 조정함으로써, 아이솔레이션이 최대가 되는 공진 주파수(이하 「피크 주파수」이라 할 수도 있다)를 결정하고, 제2 중심 도체(22)에서 형성된 제2 인덕턴스 소자 L2 및 제2 커패시턴스 C2를 조정함으로써, 삽입 손실이 최소가 되는 피크 주파수를 결정하고 있다. 이와 같이 2단자 아이솔레이터의 전기적 특성은, 통신 기기가 채용하고 있는 통신 시스템의 주파수에 따라, 제1 및 제2 인덕턴스 소자 L1, L2와, 제1 및 제2 커패시턴스 C1, C2를 조정함으로써 결정된다. 그러므로, 2단자 아이솔레이터로 우수한 전기적 특성을 얻으려면, 제1 및 제2 인덕턴스 소자 L1, L2와 제1 및 제2 커패시턴스 소자 C1, C2의 편차를 적게 하고, 양호한 정밀도로 형성하는 것이 중요하다.
그러나, 각각 인덕턴스치 및 커패시턴스치는, 전술한 바와 같은 구성 부품 자체의 다양한 요인에 의해 편차가 생기므로, 피크 주파수를 일정하게 하게 되면 곤란한 문제가 많이 생긴다. 그러므로, 얻어진 2단자 아이솔레이터 내에, 전기적 특성이 원하는 범위에서 벗어나는 경우이 많다.
제1 및 제2 인덕턴스 소자 L1, L2에 기인하는 전기적 특성의 편차는, 이들 인덕턴스가 중심 도체의 폭 및 간격 및 마이크로파 페라이트의 자기 특성 및 외형 치수 외에, 영구 자석으로부터의 직류 자계에 의해 결정되므로, 착자 코일에 의해 영구 자석의 자력을 조정함으로써 저감될 수 있다. 그러나, 적층 기판(50)에 형성하는 제1 및 제2 커패시턴스 소자 C1, C2에 기인하는 전기적 특성의 편차에 대해서는, 이들 커패시턴스가 유전체의 유전 특성, 컨덴서 전극의 면적이나 간격 등에 의해 결정되므로, 전극막 두께, 유전체 시트 두께 등의 각종 작성 조건을 고정밀도로 제어하더라도 용량의 정밀도는 ±4% 정도가 한계이므로, 저감시키기 곤란하다.
예를 들면, 800MHz대용의 2단자 아이솔레이터에서는, 제1 및 제2 커패시턴스 소자 C1, C2의 용량이 원하는 용량값에 대하여 1% 변동하면, 피크 주파수가 수 MHz 시프트한다. 변동폭이 ±3%를 넘으면, 2단자 아이솔레이터의 규격을 만족시킬 수 없게 된다. 그러므로, 용량값의 편차는, 원하는 용량값에 대하여 ±3% 이내, 바람직하게는 ±2% 이내의 범위로 저감시켜야만 한다.
전술한 바와 같이 전극막 두께, 유전체 시트 두께 등의 조정에 의해 용량값의 편차를 억제하는 것이 곤란하기 때문에, 종래에는 적층 기판에 형성된 전극 패턴을 레이저에 의해 트리밍하는 방법이 이용되었다. 그러나, 트리밍에 의한 제1 및 제2 커패시턴스 소자 C1, C2 용량값을 조정하면, 적층 기판의 분열이나, 크랙 등의 발생을 초래하므로, 제품 수율을 현저하게 저하시키고 있다.
따라서 본 발명의 목적은, 제1 및 제2 커패시턴스 소자의 용량값의 편차가 저감되어 전기적 특성이 우수한 비가역 회로 소자를 제공하는 것이다.
본 발명의 다른 목적은, 트리밍 등의 가공 수단을 사용하지 않고 제1 및 제2 커패시턴스 소자의 용량값의 편차를 저감함으로써, 전기적 특성이 우수한 비가역 회로 소자를 우수한 수율로 제조하는 방법을 제공하는 것이다.
본 발명의 비가역 회로 소자는, 제1 입출력 포트와 제2 입출력 포트 사이에 접속된 제1 인덕턴스 소자와, 제2 입출력 포트와 어스 사이에 접속된 제2 인덕턴스 소자와, 상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속되어, 상기 제1 인덕턴스 소자와 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와, 상기 제2 입출력 포트와 그라운드(ground) 사이에 접속되어, 상기 제2 인덕턴스 소자와 병렬 공진 회로를 구성하는 제2 커패시턴스 소자와, 상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속된 저항 소자를 구비하고, 상기 제1 커패시턴스 소자 및/ 또는 상기 제2 커패시턴스 소자는, 유전체와 전극 패턴으로 구성된 적층 기판 내에 상기 전극 패턴으로 형성된 컨덴서와, 상기 적층 기판 상에 실장된 칩 컨덴서를 병렬로 접속하여 이루어지는 것을 특징으로 한다.
상기 적층 기판 내에 형성된 상기 컨덴서의 용량값을 상기 칩 컨덴서의 용량값보다 크게 설정하는 것이 바람직하다. 상기 칩 컨덴서의 용량값의 선택함으로써, 상기 제1 커패시턴스 소자 및/ 또는 제2 커패시턴스 소자의 용량값의 편차를 저감할 수 있다.
상기 제1 인덕턴스 소자를 구성하는 제1 중심 도체 및 상기 제2 인덕턴스 소자를 구성하는 제2 중심 도체가 마이크로파 페라이트 상에 교차되어 배치된 중심 도체 조립체를, 상기 적층 기판에 실장하는 것이 바람직하다. 상기 제1 중심 도체는 복수개의 도체로 구성되며, 상기 제2 중심 도체는 하나의 도체로 구성되어 있는 것이 바람직하다. 상기 제1 인덕턴스 소자의 인덕턴스는 상기 제2 인덕턴스 소자의 인덕턴스보다 작은 것이 바람직하다.
상기 적층 기판의 중심 도체 조립체의 실장면에 제1 내지 제3 전극 패턴이 형성되어 있고, 상기 제1 전극 패턴은 상기 제1 및 제2 중심 도체의 공통부와 접속하고, 상기 제2 전극 패턴은 상기 제1 중심 도체의 단부와 접속하며, 상기 제3 전극 패턴은 상기 제2 중심 도체의 단부와 접속하는 것이 바람직하다.
상기 적층 기판의 배면에 입력 단자 및 출력 단자가 형성되어 있고, 상기 적층 기판에 형성된 비어 홀을 통하여, 상기 제1 전극 패턴은 상기 출력 단자와 접속하고, 상기 제2 전극 패턴은 상기 입력 단자와 접속하는 것이 바람직하다.
제1 입출력 포트와 제2 입출력 포트 사이에 접속된 제1 인덕턴스 소자와, 제2 입출력 포트와 어스 사이에 접속된 제2 인덕턴스 소자와, 상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속되어, 상기 제1 인덕턴스 소자와 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와, 상기 제2 입산 카포트와 그라운드 사이에 접속되어, 상기 제2 인덕턴스 소자와 병렬 공진 회로를 구성하는 제2 커패시턴스 소자와, 상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속된 저항 소자를 구비한 비가역 회로 소자로서, 상기 제1 커패시턴스 소자 및/ 또는 상기 제2 커패시턴스 소자는, 병렬로 접속된 복수개의 컨덴서에 의해 구성되어 있고, 상기 복수개의 컨덴서의 일부가 유전체와 전극 패턴으로 구성된 적층 기판 내에 상기 전극 패턴으로 형성되어 있는 비가역 회로 소자를 제조하는 본 발명의 방법은,
(a) 상기 적층 기판 내에 형성된 컨덴서의 용량값을 계측하고,
(b) 용량값의 계측치와, 상기 제1 커패시턴스 소자 및/ 또는 상기 제2 커패시턴스 소자의 설정 용량값의 차분을 구하고,
(c) 상기 용량값의 차분에 해당하는 용량값을 가지는 칩 컨덴서를 상기 적층 기판 상에 탑재하는 것을 특징으로 한다.
상기 적층 기판을 복수개 구비한 마더 보더(mother board)를 형성하고, 상기 적층 기판 내에 형성된 컨덴서의 용량값을 계측하며, 용량값의 계측치가 설정 용량값으로부터 벗어나는 적층 기판에 마킹하는 것이 바람직하다. 마킹이 없는 적층 기판에만 상기 칩 컨덴서를 탑재하는 것이 바람직하다.
이상과 같이, 제1 커패시턴스 소자 및/ 또는 제2 커패시턴스 소자의 일부를 적층 기판에 전극 패턴에서 형성하는 동시에, 잔여부를 칩 컨덴서로 구성함으로써, 적층 기판에 형성된 커패시턴스의 편차를 칩 컨덴서의 용량값의 선택에 의해 보정할 수 있고, 그에 따라 트리밍 등의 수단을 사용하지 않고, 제1 및 제2 커패시턴스 소자의 용량값의 편차를 저감하고, 적층 기판에 가공에 의한 손상을 주지 않고, 전기적 특성이 우수한 비가역 회로 소자를 우수한 수율로 제조할 수 있다.
도 1은 본 발명의 일실시예에 따른 비가역 회로 소자의 등가 회로를 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 비가역 회로 소자의 등가 회로를 나타낸 도면이다.
도 3은 본 발명의 일실시예에 따른 비가역 회로 소자를 나타낸 사시도이다.
도 4는 본 발명의 일실시예에 따른 비가역 회로 소자를 나타낸 분해 사시도이다.
도 5a는 본 발명의 일실시예에 따른 비가역 회로 소자에 사용하는 중심 도체를 나타낸 평면 전개도이다.
도 5b는 도 5a에 나타낸 중심 도체의 조립 상태를 나타낸 사시도이다.
도 6은 본 발명의 비가역 회로 소자에 사용하는 적층 기판을 나타낸 분해 사시도이다.
도 7은 본 발명의 비가역 회로 소자에 사용하는 수지 케이스를 나타낸 평면도이다.
도 8은 종래의 3단자 아이솔레이터를 나타낸 등가 회로이다.
도 9는 종래의 2단자 아이솔레이터를 나타낸 등가 회로이다.
도 10은 종래의 2단자 아이솔레이터를 나타낸 분해 사시도이다.
도 11은 종래의 2단자 아이솔레이터에 사용하는 적층 기판을 나타낸 분해 사시도이다.
도 12는 종래의 비가역 회로 소자에 사용하는 적층 기판에 형성된 제2 커패 시턴스 소자의 용량값의 분포를 나타낸 그래프이다.
도 13은 본 발명의 비가역 회로 소자에 사용하는 적층 기판에 형성된 컨덴서의 용량값의 분포를 나타낸 그래프이다.
도 14는 본 발명의 비가역 회로 소자에 사용하는 적층 기판에 형성된 제2 커패시턴스 소자(합성 용량)의 용량값의 분포를 나타낸 그래프이다.
도 15는 본 발명의 일실시예에 따른 비가역 회로 소자의 삽입 손실 특성을 나타낸 그래프이다.
도 1 및 도 2는, 본 발명의 일실시형태에 따른 비가역 회로 소자로서의 2단자 아이솔레이터의 등가 회로를 나타낸다. 도 1은 중심 도체 조립체를 부품 형상으로 나타내고, 도 2는 중심 도체 조립체를 제1 인덕턴스 소자 L1과 제2 인덕턴스 소자 L2로 이루어지는 등가 회로로 나타낸다.
상기 비가역 회로 소자는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에 접속된 제1 인덕턴스 소자 L1과, 제2 입출력 포트 P2와 그라운드 사이에 접속된 제2 인덕턴스 소자 L2와, 제1 입출력 포트 P1과 제2 입출력 포트 P2의 사이에 접속되어, 제1 인덕턴스 소자 L1과 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자 Ci(컨덴서 Cie 및 Cii의 합성 용량)와, 제2 입출력 포트 P2와 그라운드 사이에 접속되어, 제2 인덕턴스 소자 L2와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자 Cf(컨덴서 Cfe 및 Cfi의 합성 용량)와, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에 접속된 저항 소자 R을 구비한다.
도 3은 본 발명의 일실시형태에 따른 비가역 회로 소자의 외관을 나타내고, 도 4는 그 부품을 나타낸다. 비가역 회로 소자(1)는, 마이크로파 페라이트(10) 및 그것을 싸듯이 배치된 중심 도체(마이크로파 페라이트(10) 상에서 서로 전기적 절연 상태에서 교차하는 제1 중심 도체(21) 및 제2 중심 도체(22)로 이루어진다)를 구비한 중심 도체 조립체(30)와, 내부에 컨덴서 Cii 및 Cfi가 형성되고, 표면에 실장용 전극 패턴, 입출력 전극 IN, OUT, 그라운드 전극 GND가 형성되고, 컨덴서 Cie, Cfe를 칩 컨덴서(62, 61)로서 실장한 적층 기판(50)과, 적층 기판(50)을 수용하는 수지 케이스(80)와, 마이크로파 페라이트(10)에 직류 자계를 공급하는 영구 자석(40)과, 영구 자석(40)을 수용하면서 동시에, 수지 케이스(80)와 걸어맞추어지는 상부 케이스(70)를 구비한다.
제1 및 제2 커패시턴스 소자 Ci, Cf는, 적층 기판(50)의 내부에 형성한 컨덴서 Cii, Cn와 적층 기판(50)의 바깥 표면에 탑재한 칩 컨덴서 Cie, Cfe를 병렬로 접속하여 이루어지고, 이들 커패시턴스 소자의 합성 용량을 가진다. 적층 기판(50)의 내부에 형성하는 커패시턴스 소자 Cii 및 Cfi는, 제1 또는 제2 커패시턴스 소자 Ci, Cf 보다 작은 용량을 가진다. 컨덴서 Cii 및 Cfi의 용량의 편차는, 적층 기판(50)의 바깥 표면에 탑재한 칩 컨덴서 Cie, Cfe에 의해 보정된다.
적층 기판(50)은, 저온 소성이 가능한 세라믹 LTCC으로 이루어지는 유전체 시트 상에, Ag, Cu 등을 주체로하는 도전 페이스트를 인쇄하여 원하는 도체 패턴을 형성하고, 얻어진 복수개의 도체 패턴 부착 유전체 시트를 적층하고, 소성함으로써 얻어진다. 이에 따라, 복수개의 커패시턴스 소자를 일체화한 적층 기판(50)을 얻 을 수 있다.
유전체 시트 S1에는 전극 패턴(501 ~ 504, 520, 521)이 설치되고, 유전체 시트 S2에는 전극 패턴(505, 506)이 형성되고, 유전체 시트 S3에는 전극 패턴(507)이 형성되며, 유전체 시트 S4에는 전극 패턴(508)이 형성되고, 유전체 시트 S5에는 전극 패턴(509)가 형성되며, 유전체 시트 S6에는 전극 패턴(510)이 형성되어 있다. 적층 기판(50)의 배면에는, 입력 단자 IN용 전극 패턴과 출력 단자 OUT용 전극 패턴이 그라운드 전극 GND를 사이에 두고 설치되어 있다.
유전체 시트 S1 ~ S6상의 전극 패턴은, 도전성 페이스트를 충전한 비어 홀 VHg1 ~ VHg6, VHi1 ~ VHi9, VHo1 ~ VHo7을 통하여 전기적으로 접속되어 있다. 비어 홀 VHg1 ~ VHg6는 전극 패턴(504, 505, 510)을 그라운드 전극 GND에 전기적으로 접속하고, 비어 홀 VHi1 ~ VHi9은 전극 패턴(502)을 전극 패턴(508)을 통하여 입력 단자 IN에 전기적으로 접속하고, 비어 홀 VHo1 ~ VHo7은 전극 패턴(520, 507, 509)을 출력 단자 OUT에 전기적으로 접속하고 있다. 전극 패턴(503, 506, 507, 508, 509)은 컨덴서 Cii를 구성하고, 전극 패턴(520, 505, 507, 509, 510)은 컨덴서 Cii를 구성한다.
이 실시형태에서는, 콘덴Cii, Cfi를 구성하는 전극 패턴을 복수개의 층에 배치하고, 비어 홀에서 병렬로 접속되어 있으므로, 적층 기판(50)의 한층당의 전극 패턴 면적이 넓으며, 큰 용량값을 얻을 수 있다. 적층 기판(50)의 내부에 형성하는 컨덴서의 용량은, 편차를 예상하여, 평균값이 제1 또는 제2 커패시턴스 소자 Ci, Cf의 용량값보다 약 5% 작아지도록, 설정하는 것이 바람직하다.
적층 기판(50) 내에 형성된 컨덴서 Cii, Cfi의 용량값을 계측하여, 제1 또는 제2 커패시턴스 소자 Ci, Cf의 용량값과의 차분을 칩 컨덴서 Cie, Cfe로 보정한다. 본 실시형태에서는, 보정용 칩 컨덴서 Cie, Cfe로서 소용량이며 허용차가 작은 적층 컨덴서를 사용한다. 상기 적층 컨덴서는 0.1pF ~ 수pF의 소용량이며, 0.5pF 이하에서는 ±0.05pF, 0.5pF 초과 1.0pF 미만에서는 ±0.075pF, 1.0pF 이상에서는±0.1pF의 허용차를 가진다.
적층 기판(50) 내의 컨덴서 Cii, Cfi의 용량값의 편차에 대응하여, 고정밀도의 보정용 커패시턴스 소자를 사용함으로써, 제1 및 제2 커패시턴스 소자 Ci, Cf에는, 레이저 트리밍을 행하지 않고도 편차를 저감하고, 원하는 용량값으로 설정할 수 있다.
적층 기판의 제조 방법의 일례를 설명한다. 먼저 닥터블레이드(doctor-blade)법 등의 공지의 시트 성형 방법에 의해, 세라믹 분말, 바인더 및 가소제로 이루어지는 슬러리(slurry)를, 폴리에틸렌테레프탈레이트 필름으로 이루어지는 캐리어 필름 상에 균일하게 도포하고, 수십 μm에서 수백 μm의 두께의 그린 시트를 형성한다. 건조 후, 그린 시트를 캐리어 시트가 부착된 채 소정의 치수로 재단한다.
세라믹 분말은, 예를 들면 1000℃ 이하와 저온으로 소결 가능한 유전체 세라믹으로 이루어지는 것이 바람직하다. 이와 같은 저온 소결 가능한 유전체 세라믹으로서는, 예를 들면, (a) Al2O3를 주성분으로 하고, SiO2, SrO, CaO, PbO, Na2 및 K2 중 1종류 이상을 복성분으로하는 세라믹, (b) Al2O3를 주성분으로 하고, MgO, SiO2 및 GdO 중 1종류 이상을 복성분으로 하는 세라믹 등을 들 수 있다. Bi2O3, Y2 O3, CaCO3, Fe2O3, In2O3 및 V2O5 중 1종류 이상을 포함하면, 저온 소결화가 진행된다.
저온 소결 가능한 유전체 세라믹의 구체적 조성예는, Al2O3 환산으로 10 내지 60 질량%의 Al, SiO2 환산으로 25 내지 60 질량%의 Si, SrO 환산으로 7.5 내지 50 질량%의 Sr, 및 TiO2 환산으로 0 내지 20 질량%의 Ti로 이루어지는 주성분(Al2O3 + SiO2 + SrO + TiO2 = 100 질량%)과, 부성분으로서 주성분 100 질량부당 Bi2O3 환산으로 0.1 내지 10 질량부의 Bi를 함유한다. 이 유전체 세라믹은 유해 물질인 Pb를 포함하지 않는다. 또 이 유전체 세라믹는, 7 내지 9의 유전율, 240MPa 이상의 높은 항절 강도(길이 36mm, 폭 4mm, 두께 3mm 및 지점간 거리 30mm의 시료를 이용한 JIS R 1601에 의한3점 절곡 시험법으로 측정), 110GPa 이상으로 높은 영률(Young's modulus)을 가진다.
전극 패턴을 형성한 그린 시트를 적층한 후, 일체로 압착하여, 두께가 대략 0.35mm의 평판형 성형체로 형성한다. 평판형 성형체의 주면에, 소정의 칩 사이즈로 분할할 수 있는 간격으로, 직교하는 복수개의 분할홈을 대략 O.1mm의 깊이로 파서 형성한다. 분할홈의 깊이는, 평판형 성형체의 두께에 따라 다르지만, 분할의 용이성이나 취급의 용이함 등의 이유로 인하여, 30 내지 150μm정도가 좋다. 분할 홈이 형성된 평판형 성형체를 탈지?소결하고, 분할홈에 의하여 구획된 복수개의 적층 기판을 구비한 마더 보더를 얻는다. 상기 마더 보더의 사이즈는, 예를 들면 적층 기판을 50 × 30개 가지는 경우, 170mm × 105mm × 0.2mm정도인 것이 바람직하다.
마더 보더의 각 적층 기판에 컨덴서 Cii, Cfi를 형성한 후, 커패시턴스 테스터 등의 계측 수단에 의해 용량값을 계측하고, 용량값의 계측치와 설정값의 차분에 기초하여 보정용 칩 컨덴서를 선택하여, 각 적층 기판의 소정 부위에 실장한다. 그리고, 임의의 적층 기판에서의 용량값의 차분이 제1 및 제2 커패시턴스 소자 Ci, Cf의 설정 용량값에 대하여, 예를 들면 +0.3%를 초과하거나 -10% 미만인 경우, 그 적층 기판에 불량품으로서 마킹한다. 그리고 상기 차분은 임계값의 일례이며, 한정되지 않는다. 칩 컨덴서를 실장할 때는 마킹을 화상 인식하고, 마킹이 없는 적층 기판에만 칩 컨덴서를 실장하면, 불필요한 실장 부품 수를 줄일 수 있다.
각 적층 기판의 주면의 전극 패턴(502, 520)에 칩 저항(63)을 탑재하고, 제1 내지 제3 전극 패턴(501, 503, 504)에 중심 도체 조립체(30)를 실장한다. 각각 납땜 등에 의해, 제1 전극 패턴(501)의 거의 원형부에 중심 도체(20)의 공통부(23)를 접속하고, 제2 전극 패턴(503)에 제1 중심 도체(21)의 단부(21a)를 접속하고, 제3 전극 패턴(504)에 제2 중심 도체(22)의 단부(22a)를 접속한다. 본 실시형태에서는, 제1 전극 패턴(501)은 대략 원형인 이유는, 이것은 주위의 전극 패턴(502, 503, 504)의 형성 면적을 넓게 취하면서, 이들 전극 패턴과의 절연 거리를 크게 취하기 위해서이다.
마지막으로 분할홈을 따라 마더 보더를 분할하고, 외형 치수가 2.6mm × 2.6mm × 0.2mm의 적층 기판(50)을 얻는다. 분할홈은 강도가 큰 칼날에 의해 형성될 수 있지만, 소결 후에 형성하는 경우에는 다이싱소(dicing saw)나 레이저 가공 등의 절단 수단을 채용할 수 있다.
적층 기판(50)에 저온 소결 세라믹을 사용함으로써, Ag, Cu, Au 등의 높은 도전율을 가지는 금속을 전극 패턴에 사용할 수 있다. 높은 Q치를 가지는 유전체 재료를 사용하는 동시에, 전기 저항에 의한 손실을 억제한 전극을 사용함으로써, 손실이 극히 작은 비가역 회로 소자를 얻을 수 있다.
중심 도체 조립체(30)에 있어서는, 예를 들면 직사각형의 마이크로파 페라이트(10)의 표면에, 제1 중심 도체(21) 및 제2 중심 도체(22)가 절연층(도시하지 않음)을 통하여 교차하도록 배치되어 있다. 본 실시예에서는 제1 중심 도체(21) 및 제2 중심 도체(22)는 직교하고 있지만(교차각이 90˚), 교차각이 90˚ 이외의 경우도 본 발명의 범위 내에 포함된다. 일반적으로, 제1 중심 도체(21) 및 제2 중심 도체(22)는 80˚ 내지 110˚의 각도 범위에서 교차하면 된다.
도 5a는 중심 도체(20)의 평면 전개도이며, 도 5b는 중심 도체(20)를 마이크로파 페라이트(10) 상에 배치한 상태를 나타낸 사시도이다. 그리고 도 5b에서는, 중심 도체(20)의 공통부(23)가 보이도록, 제1 중심 도체(21) 및 제2 중심 도체(22)에 감싸지는 마이크로파 페라이트(10)는 생략되어 있다. 중심 도체(20)는, 공통부(23)와, 공통부(23)의 한변(23a)으로부터 직각으로 연장되는 제1 중심 도체(21)와, 공통부(23)의 인접하는 타변(23b)으로부터 직각으로 연장되는 제2 중심 도 체(22)를 일체적으로 가지고, 전체적으로 L자형이다. 이와 같은 중심 도체(20)는, 예를 들면 두께 30μm의 동판에서 천공 등에 의해 형성할 수 있다. 고주파에 있어서의 표면 효과에 의해 손실을 저감하므로, 동판에 두께 1 내지 4μm의 은도금을 행하는 것이 바람직하다.
제1 중심 도체(21)는 3개의 병렬 도체(선로)(211 ~ 213)로 이루어지고, 제2 중심 도체(22)는 하나의 도체(선로)(221)로 이루어진다. 이와 같이 구성에 의해, 제1 중심 도체(21)의 인덕턴스는 제2 중심 도체(22)의 인덕턴스보다 작아지도록 임피던스가 조정된다. 제1 및 제2 중심 도체(21, 22)의 단부(21a, 22a)의 폭을 넓게 하면, 적층 기판(50)에 형성된 전극 패턴(503, 504)와 용이하게 접속된다.
제1 중심 도체(21) 및 제2 중심 도체(22)를 한 장의 동판에 의해 일체로 형성하는 대신, 별개의 동판에 의해 형성해도 된다. 또한, 폴리이미드 등의 가요성 내열 절연 시트의 양면에, 제1 중심 도체(21) 및 제2 중심 도체(22)를 인쇄법 또는 에칭법에 의해 형성해도 된다. 또한 마이크로파 페라이트(10)에 제1 중심 도체(21) 및 제2 중심 도체(22)를 인쇄해도 된다. 이와 같이, 제1 중심 도체(21) 및 제2 중심 도체(22)의 형태는 한정되지 않는다.
중심 도체(20)인 제1 중심 도체(21) 및 제2 중심 도체(22)는 마이크로파 페라이트(10)를 감싸고 있으므로, 단지 마이크로파 페라이트(10)의 주면에 중심 도체(20)을 배치하는 경우보다 큰 인덕턴스를 얻을 수 있다. 이와 같이 하여, 마이크로파 페라이트(10)의 소형화가 이루어진다.
마이크로파 페라이트(10)는, 영구 자석(40)으로부터의 직류 자계에 대해서 비가역 회로 소자로서 기능하는 자성재이면 된다. 바람직한 자성재로서 이트륨-철-가닛(YIG; Yttrium Iron Garnet ) 등의 같은 가닛 구조를 가지는 페라이트가 있지만, 사용 주파수에 따라서는 Ni계 페라이트 등의 스피넬형 구조(spinel structure)를 가지는 페라이트를 사용할 수도 있다. YIG의 경우, Y의 일부를 Gd, Ca, V 등으로 치환해도 되고, 또 Fe의 일부를 Al, Ga 등으로 치환해도 된다. 또 제1 및 제2 중심 도체(21, 22)를 인쇄하는 경우, 중심 도체를 구성하는 전극 패턴과 동시에 소성 가능하도록, 소정량의 Bi를 첨가해도 된다.
중심 도체 조립체(30)에 직류 자계를 인가하는 영구 자석(40)은, 상부 케이스(70)의 내벽면에 접착제 등에 의해 고정된다. 영구 자석(40)으로서는, 비용 및 마이크로파 페라이트(10)와 온도 특성의 적합성의 관점에서, 페라이트 자석[예를 들면, (Sr/Ba)O?nFe2O3]이 바람직하다. 또한 (Sr/Ba)RO?n(FeM)2O3[R은 Y를 포함하는 희토류 원소 중에서 선택되는 1종 이상의 원소이며, Sr 및/ 또는 Ba의 일부를 치환하고, M은 Co, Mn, Ni 및 Zn으로 이루어지는 군으로부터 선택되는 1종 이상의 원소이며, Fe의 일부를 치환하고 있다]에 의해 나타내는 조성을 가지고, 마그네토플럼바이트형(magnetoplumbite-type) 결정 구조를 가지고, R원소 및/ 또는 M원소가 화합물의 상태에서 가소 후의 분쇄 공정에서 첨가된 페라이트 자석은, 높은 자속 밀도를 가지므로, 비가역 회로 소자의 소형화 및 박형화를 가능하게 한다. 페라이트 자석의 자기 특성으로서는, 잔류 자속 밀도 Br이 430mT 이상, 특히 440mT 이상이며, 유지력 iHc가 340kA/m 이상이며, 최대 에너지적 (BH)max가 35kJ/m3 이상인 것 이 바람직하다.
도 7은 수지 케이스(80)를 나타낸 평면도이다. 인서트 성형된 수지 케이스(80)는 0.1mm 정도로서 얇은 금속 프레임(81)을 구비한다. 금속 프레임(81)은 금속으로부터 천공이나 에칭 등에 의해 형성되고, 저부(81b)와, 그 양쪽의 2개의 측벽(81a, 81c)과, 단자(81d ~ 81g)를 일체로 구비한다. 프레임 단자(81d ~ 81g)는 그라운드 단자이다. 프레임 측벽(81a, 81c)는 상부 케이스(70)의 측벽과 서로 마주 보므로, 영구 자석(40)의 자속을 중심 도체 조립체(30)에 균일하게 공급할 수 있다.
프레임(81)에는 또 입력 단자(82a)(IN, 등가 회로의 제1 입출력 포트 P1), 및 출력 단자(83a)(OUT, 등가 회로의 제2 입출력 포트 P2)가 일체로 형성되어 있다. 프레임의 저부(81b)는 그라운드로서 기능하며, 입력 단자(82a) IN 및 출력 단자(83a) OUT과 전기적으로 절연하므로, 입력 단자(82a)의 노출단(82b) 및 출력 단자(83a)의 노출단(83b)으로부터 0.3mm정도 이격되어 있다.
프레임(81)은, 예를 들면 두께 0.1mm 정도의 SPCC(JIS G3141)로 이루어지고, 표면에 두께 1 내지 3μm의 Cu 도금 및 두께 2 내지 4μm의 은도금이 행해져 있다. 이와 같은 도금에 의하여, 고주파 특성이 개선되고 있다.
수지 케이스(80) 내에 적층 기판(50)을 수용하고, 적층 기판(50)의 입력 단자 IN 및 출력 단자 OUT을 수지 케이스(80)의 입력 단자의 노출단(82b) 및 출력 단자의 노출단(83b)에 각각 납땜한다. 적층 기판(50)의 저부 그라운드 GND는, 수지 케이스(80)의 프레임 저부(81b)에 납땜된다.
수지 케이스(80)에 인서트 성형된 금속 프레임(81)의 측벽(81a, 81c)과 접합되는 거의 상자형의 상부 케이스(70)는, 연철 등의 강자성체에 의해 형성되고, 영구 자석(40), 중심 도체 조립체(30) 및 적층 기판(50)을 둘러싸는 자기 회로를 형성하는 자기 요크로서 기능한다. 상부 케이스(70)에, Ag, Au, Cu 및 N으로 이루어지는 군으로부터 선택되는 하나 이상의 금속 또는 그 합금으로 이루어지는 도금층을 형성하는 것이 바람직하다. 도금층의 전기 저항율은 5.5μΩcm 이하가 바람직하고, 3μΩcm 이하가 더욱 바람직하며, 1.8μΩcm 이하가 가장 바람직하다. 도금층의 두께는 0.5 내지 25μm가 바람직하고, 0.5 내지 10μm가 더욱 바람직하며, 1 내지 8μm가 가장 바람직하다. 이와 같은 구성에 의해, 외부 회로와 상호 간섭되는 것을 억제하여 손실을 저감할 수 있다.
본 발명을 이하의 실시예에 따라서 더욱 상세하게 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
[종례예1]
커패시턴스 소자 Ci를 29pF, 제2 캐페시턴스 소자 Cf를 18.0pF로 설정하여, 1500개(50× 30개)의 적층 기판을 가지는 복수개의 마더 보더를 제작하였다. 이들 마더 보더를 분할하여 얻어진 적층 기판으로부터 임의로 선택한 1500개의 적층 기판에있어서의 제2 커패시턴스 소자 Cf의 용량값 분포를 도 12에 나타낸다. 도 12로부터, 제2 커패시턴스 소자 Cf는 17.3 내지 18.5pF의 범위 내에서 분산되는 것을 알 수 있다. 이와 같은 적층 기판을 사용하여 비가역 회로 소자를 제작하였지만, 삽입 손실 특성이 규격으로부터 벗어나는 것이 있어, 수율은 60%에 못 미쳤다. 이 와 같은 용량값의 편차는 제1 커패시턴스 소자 Ci에서도 마찬가지로 발생하였다.
[실시예1]
적층 기판 내에 형성하는 컨덴서 Cii, Cfi의 용량값을 각각 27.6pF 및 17.1pF와 제1 및 제2 커패시턴스 소자 Ci, Cf의 설정값보다 약 5%만큼 작게 설정하고, 1500개(50 × 30개)의 적층 기판을 가지는 복수개의 마더 보더를 제작하였다. 이들 마더 보더를 분할하여 얻어진 적층 기판으로부터 임의로 선택한 1500개의 적층 기판에있어서의 컨덴서 Cii의 용량값 분포를 도 13에 나타낸다. 컨덴서 Cfi의 용량값은 16.6 내지 17.8pF의 범위 내에서, 종래예1과 동일하게 분산되었다.
이들 적층 기판의 각각에 대하여 컨덴서 Cfi의 용량값을 계측하고, 계측치가 16.6pF 이상 17.0pF 미만의 경우에는, 적층 기판 표면에 보정용 칩 컨덴서 Cfe로서, 용량값이 1.2pF의 칩 컨덴서를 탑재하였다. 마찬가지로, 계측치가 17.0pF 이상 17.2pF 미만의 경우에는 1.0pF의 칩 컨덴서를 탑재하고, 계측치가 17.2pF 이상 17.5pF 미만의 경우에는 0.7pF의 칩 컨덴서를 탑재하고, 계측치가 17.5pF 이상 17.8pF 미만의 경우에는 0.5pF의 칩 컨덴서를 탑재하였다. 도 14에 칩 컨덴서 탑재 후의 용량 분포를 나타낸다. 도 14로부터, 보정용 칩 컨덴서 Cfe의 탑재에 의해, 모든 적층 기판으로 용량값이 제2 커패시턴스 소자 Cf의 목표값(18.0pF)의 ± 3% 이내임을 알 수 있다. 제1 커패시턴스 소자 Ci의 용량값도 마찬가지로 보정용 칩 컨덴서 Cie를 사용하여 29pF ± 3% 이내가 된다.
얻어진 적층 기판을 사용하여 통과 대역 주파수가 830 내지 840MHz의 가로 세로 3.2mm의 정방형 초소형비가역 회로 소자를 제작하였다. 이 비가역 회로 소자 의 스펙(명세서)은 이하와 같다.
마이크로파 페라이트(10): 직경 1.9mm × 두께 0.35mm의 가닛.
영구 자석(40): 길이 2.8mm × 폭 2.5mm × 두께 0.4mm의 페라이트.
중심 도체(20): 에칭에 의해 형성한 두께 30μm의 L자형 동판(두께 1 내지 4μm의 반광택 도금)이며, 도 5에 나타낸 바와 같이, 폭 0.2mm의 3개의 병렬 도체로 이루어지는 제1 중심 도체(21)(도체 사이의 간극은 0.25mm이며, 전체의 폭이 1.1mm)로, 폭 0.2nm의 단선 도체로 이루어지는 제2 중심 도체(22)를 가진다.
상기한 바와 같이 칩 컨덴서로 보정한 적층 기판을 사용하고, 75Ω의 칩 저항을 적층 기판에 납땜하여 탑재하였다. 그리고 저항은 적층 기판에 인쇄법에 의해 형성해도 된다.
제2 커패시턴스 소자 Cf의 용량값이 최대(18.2pF)), 최소(17.8pF)) 및 평균(18.0pF))의 3종류의 적층 기판을 사용하여 제작한 비가역 회로 소자에 대해서, 삽입 손실을 측정하였다. 도 15는 각 비가역 회로 소자의 삽입 손실 특성을 나타낸다. 도 15로부터, 삽입 손실의 피크 주파수는 제2 커패시턴스 소자 Cf의 편차에 따라 변화하지만, 그 변화폭은 5 내지 8MHz로서 작으며, 또한 삽입 손실은 목표값( 0.5dB) 이하인 것을 알 수 있다. 또 삽입 손실의 피크값은, 적층 기판 내에 형성한 컨덴서만으로 제2 커패시턴스 소자 Cf를 구성한 종래의 비가역 회로 소자와 동 일하며, 칩 컨덴서를 사용하는 것에 의한 삽입 손실 특성의 열화는 발생하지 않았다.
아이솔레이션 특성 대하여도, 마찬가지의 방법으로 편차를 저감할 수 있는 것을 확인하였다. 이와 같이 하여 얻어지는 본 발명의 비가역 회로 소자는 수율이 100%이며, 830 내지 840MHz대역에서 아이솔레이션 특성과 삽입 손실 특성이 모두 양호하였다.
본 발명에 따르면, 제1 커패시턴스 소자 및/ 또는 제2 커패시턴스 소자의 일부를 적층 기판 내에 전극 패턴에서 형성하는 동시에, 잔여부를 적층 기판에 탑재하는 칩 컨덴서로 구성함으로써, 적층 기판 내에 형성된 컨덴서의 용량값의 편차를 칩 컨덴서의 용량값의 선택에 의해 보정할 수 있고, 트리밍 등의 수단에 의존하지 않고도, 제1 및 제2 커패시턴스 소자의 편차의 발생을 저감할 수 있고, 이로 인하여 전기적 특성이 우수한 비가역 회로 소자를 양호한 수율로 제조할 수 있다.

Claims (13)

  1. 제1 입출력 포트와 제2 입출력 포트 사이에 접속된 제1 인덕턴스 소자와,
    제2 입출력 포트와 어스(earth) 사이에 접속된 제2 인덕턴스 소자와,
    상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속되어, 상기 제1 인덕턴스 소자와 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와,
    상기 제2 입출력 포트와 그라운드(ground) 사이에 접속되어, 상기 제2 인덕턴스 소자와 병렬 공진 회로를 구성하는 제2 커패시턴스 소자와,
    상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속된 저항 소자
    를 구비한 비가역 회로 소자로서,
    상기 제1 커패시턴스 소자 및/또는 상기 제2 커패시턴스 소자는, 유전체와 전극 패턴으로 구성된 적층 기판 내에 상기 전극 패턴으로 형성된 컨덴서와, 상기 적층 기판상에 실장된 칩 컨덴서를 병렬로 접속하여 이루어지는 것을 특징으로 하는 비가역 회로 소자.
  2. 제1항에 있어서,
    상기 적층 기판 내에 형성된 상기 컨덴서의 용량값이 상기 칩 컨덴서의 용량값 보다 큰 것을 특징으로 하는 비가역 회로 소자.
  3. 제2항에 있어서,
    상기 칩 컨덴서의 용량값을 선택함으로써, 상기 제1 커패시턴스 소자 및/또는 제2 커패시턴스 소자의 용량값의 편차를 저감하는 것을 특징으로 비가역 회로 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 인덕턴스 소자를 구성하는 제1 중심 도체 및 상기 제2 인덕턴스 소자를 구성하는 제2 중심 도체가 마이크로파 페라이트 상에 교차되어 배치된 중심 도체 조립체가, 상기 적층 기판에 실장되어 있는 것을 특징으로 하는 비가역 회로 소자.
  5. 제4항에 있어서,
    상기 제1 중심 도체는 복수개의 도체로 구성되며, 상기 제2 중심 도체는 하나의 도체로 구성되어 있는 것을 특징으로 하는 비가역 회로 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 인덕턴스 소자의 인덕턴스가 상기 제2 인덕턴스 소자의 인덕턴스 보다 작은 것을 특징으로 하는 비가역 회로 소자.
  7. 제4항에 있어서,
    상기 적층 기판의 중심 도체 조립체의 실장면에 제1 전극 패턴 내지 제3 전극 패턴이 형성되어 있고, 상기 제1 전극 패턴은 상기 제1 중심 도체 및 제2 중심 도체의 공통부와 접속하며, 상기 제2 전극 패턴은 상기 제1 중심 도체의 단부와 접속하고, 상기 제3 전극 패턴은 상기 제2 중심 도체의 단부와 접속되어 있는 것을 특징으로 하는 비가역 회로 소자.
  8. 제7항에 있어서,
    상기 적층 기판의 배면에 입력 단자 및 출력 단자가 형성되어 있고, 상기 적층 기판에 형성된 비어 홀(via hall)을 통하여, 상기 제1 전극 패턴은 상기 출력 단자와 접속하고, 상기 제2 전극 패턴은 상기 입력 단자와 접속되어 있는 것을 특징으로 하는 비가역 회로 소자.
  9. 제1 입출력 포트와 제2 입출력 포트 사이에 접속된 제1 인덕턴스 소자와,
    제2 입출력 포트와 어스 사이에 접속된 제2 인덕턴스 소자와,
    상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속되어, 상기 제1 인덕턴스 소자와 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와,
    상기 제2 입출력 포트와 그라운드 사이에 접속되어, 상기 제2 인덕턴스 소자와 병렬 공진 회로를 구성하는 제2 커패시턴스 소자와,
    상기 제1 입출력 포트와 상기 제2 입출력 포트 사이에 접속된 저항 소자
    를 구비한 비가역 회로 소자에 있어서,
    상기 제1 커패시턴스 소자 및/또는 상기 제2 커패시턴스 소자가 병렬로 접속된 복수개의 컨덴서에 의해 구성되어 있고, 상기 복수개의 컨덴서의 일부가 유전체와 전극 패턴으로 구성된 적층 기판 내에 상기 전극 패턴으로 형성되어 있는 비가역 회로 소자를 제조하는 방법으로서,
    (a) 상기 적층 기판 내에 형성된 컨덴서의 용량값을 계측하고,
    (b) 상기 용량값의 계측치와, 상기 제1 커패시턴스 소자 및/또는 상기 제2 커패시턴스 소자의 설정 용량값의 차분을 구하고,
    (c) 상기 용량값의 차분에 해당하는 용량값을 가지는 칩 컨덴서를 상기 적층 기판상에 실장하는 것을 특징으로 하는 비가역 회로 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 적층 기판을 복수개 구비한 마더 보더(mother board)를 형성하고, 상기 적층 기판 내에 형성된 컨덴서의 용량값을 계측하며, 상기 용량값의 계측치가 설정 용량값으로부터 벗어나 있는 적층 기판에 마킹하는 것을 특징으로 하는 비가역 회로 소자의 제조 방법.
  11. 제10항에 있어서,
    마킹이 없는 상기 적층 기판에만 상기 칩 컨덴서를 실장하는 것을 특징으로 하는 비가역 회로 소자의 제조 방법.
  12. 제4항에 있어서,
    상기 제1 인덕턴스 소자의 인덕턴스가 상기 제2 인덕턴스 소자의 인덕턴스 보다 작은 것을 특징으로 하는 비가역 회로 소자.
  13. 제5항에 있어서,
    상기 제1 인덕턴스 소자의 인덕턴스가 상기 제2 인덕턴스 소자의 인덕턴스 보다 작은 것을 특징으로 하는 비가역 회로 소자.
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