JP2007267052A - 非可逆回路素子 - Google Patents

Abstract

【課題】優れた電気的特性が得られる非可逆回路素子を提供する。
【解決手段】第１及び第２入出力ポートの間に接続した第１インダクタンス素子と、第２入出力ポートとアースの間に接続した第２インダクタンス素子と、第１及び第２入出力ポートの間に接続し、第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、第２入出力ポートとグランドとの間に接続し、第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、第１及び第２入出力ポートの間に接続した抵抗素子とを備えた非可逆回路素子であり、１及び／又は第２キャパシタンス素子は、積層基板内に電極パターンで形成キャパシタを含み、積層基板の表面には、積層基板内部のキャパシタ用電極パターンと接続する表面電極パターンを備え、表面電極パターンとの電気的接続により第１及び／又は第２キャパシタンス素子の容量値を調整する島状電極パターンを備えた。
【選択図】 図１

Description

本発明は、高周波信号に対して非可逆伝送特性を有する非可逆回路素子に関し、特に携帯電話等の移動体通信システム中で使用され、一般にアイソレータと呼ばれる非可逆回路素子に関する。

数１００ＭＨｚから十数ＧＨｚの周波数帯を利用した移動体通信機器、すなわちＰＨＳ（パーソナル・ハンデイ・ホン）の基地局や、携帯電話の端末機等には、アイソレータ等の非可逆回路素子が多く使用されている。アイソレータは、例えば移動体通信機器の送信段において電力増幅器とアンテナとの間に配置され、電力増幅器への不要信号の逆流を防ぐとともに、電力増幅器の負荷側のインピーダンスを安定させる。従って、アイソレータは挿入損失特性、反射損失特性及びアイソレーション特性に優れていることが要求される。

図９は特許文献１に開示された２端子対アイソレータの等価回路であり、図１０はその各部品を示す分解斜視図である。この２端子対アイソレータは、第１入出力ポートＰ１と第２入出力ポートＰ２との間に設けられた第１中心導体２１で形成された第１のインダクタンス素子Ｌ１と、第１中心導体２１と電気的絶縁状態で交差するように第２入出力ポートＰ２とアースとの間に設けられた第２中心導体２２で形成された第２のインダクタンス素子Ｌ２と、第１入出力ポートＰ１と第２入出力ポートＰ２の間に設けられ、第１のインダクタンス素子Ｌ１と第１並列共振回路を構成する第１キャパシタンス素子Ｃｉと、抵抗素子Ｒと、第２入出力ポートＰ２とアースとの間に設けられ、第２のインダクタンス素子Ｌ２と第２並列共振回路を構成する第２キャパシタンス素子Ｃｆとを有する。

第１入出力ポートＰ１から第２入出力ポートＰ２に高周波信号が伝搬する際には、第１入出力ポートＰ１と第２入出力ポートＰ２との間の第１並列共振回路は共振しないが、第２並列共振回路が共振するため、伝送損失が少ない（挿入損失特性に優れている）。第２入出力ポートＰ２から第１入出力ポートＰ１に逆流する電流は、第１入出力ポートＰ１と第２入出力ポートＰ２との間の抵抗素子Ｒに吸収される。

図１０に示すように、２端子対アイソレータ１は、磁気回路を構成するように軟鉄等の強磁性金属からなるケース（上側ケース４、下側ケース８）と、永久磁石９と、マイクロ波フェライト２０及び中心導体２１，２２からなる中心導体組立体１３と、中心導体組立体１３を搭載する積層基板３０とを備えている。中心導体組立体１３は、円板状マイクロ波フェライト２０と、その上面に絶縁層（図示せず）を介して直交するように配置された第１及び第２の中心導体２１，２２とを備えている。第１及び第２の中心導体２１，２２はそれぞれ二本の線路で構成され、各線路の両端部は相互に分離した状態でマイクロ波フェライト２０の下面に延在している。

積層基板３０には、第１の並列共振回路を構成する第１キャパシタンス素子Ｃｉと、第２の並列共振回路を構成する第２キャパシタンス素子Ｃｆと、抵抗素子Ｒとが形成されている。積層基板３０は、中心導体２１，２２の端部と接続する電極５１〜５４を備え、第１中心導体２１の一端部は、電極５１を介して入力外部電極１４に接続されている。第１中心導体２１の他端部は、電極５４を介して出力外部電極１５に接続されている。第２中心導体２２の一端部は、電極５３を介して出力外部電極１５に接続されている。第２中心導体２２の他端部は、電極５２を介してアース外部電極１６に接続されている。

２端子対アイソレータでは、第１中心導体２１で形成された第１のインダクタンス素子Ｌ１及び第１キャパシタンスＣｉを調整することにより、アイソレーションが最大となる共振周波数（以下「ピーク周波数」と言うこともある。）を決定し、第２中心導体２２で形成された第２のインダクタンス素子Ｌ２、及び第２キャパシタンスＣｆを調整することにより、挿入損失が最小となるピーク周波数を決定している。
このように２端子対アイソレータの電気的特性は、通信機器が採用している通信システムの周波数に応じて、第１及び第２のインダクタンス素子Ｌ１、Ｌ２と、第１及び第２のキャパシタンスＣｉ、Ｃｆとを調整することにより決定される。このため、２端子対アイソレータで優れた電気的特性を得るには、第１及び第２のインダクタンス素子Ｌ１，Ｌ２と第１及び第２のキャパシタンス素子Ｃｉ，Ｃｆのばらつきを少なく、精度良く形成することが重要である。

しかしながら、それぞれのインダクタンス値及びキャパシタンス値は、前記構成部品自体の様々な要因によりばらつくため、ピーク周波数を一定とするのは困難なことが多い。そのため、得られた２端子対アイソレータの中に、電気的特性が所望の範囲から外れたものが多かった。

第１及び第２のインダクタンス素子Ｌ１，Ｌ２に起因する電気的特性のばらつきについては、それらのインダクタンスが中心導体の幅及び間隔及びマイクロ波フェライトの磁気特性、及び外形寸法のほかに、永久磁石からの直流磁界により決定されるので、着磁コイルにより永久磁石の磁力を調整することにより低減可能である。しかし、積層基板５０に形成する第１及び第２のキャパシタンス素子Ｃｉ，Ｃｆに起因する電気的特性のばらつきについては、それらのキャパシタンスが誘電体の誘電特性、コンデンサ電極の面積や間隔等により決定されるため、電極膜厚、誘電体シート厚等の各種作成条件を高精度で制御しても、容量の精度は±４％程度が限界であり、低減するのが難しい。

前述のように電極膜厚、誘電体シート厚等の調整により容量値のばらつきを抑えるのが困難であるため、従来は積層基板に形成された電極パターンをレーザによりトリミングする方法が用いられていた。しかしながら、トリミングによる第１及び第２のキャパシタンス素子Ｃｉ，Ｃｆの容量値の調整は、積層基板の割れや、クラック等の発生を招き、製品歩留りを著しく低下させていた。
このような問題を解決する為、本発明者等は特許文献２において、第１キャパシタンス素子や第２キャパシタンス素子を、積層基板に内蔵するキャパシタと、チップコンデンサとを並列接続して構成することを提案している。この方法は容量値を調整するのに、実効的で有効なものであるが、別途チップコンデンサを準備する必要があり、その分、コストの上昇を招く。
特開２００４−８８７４３ ＷＯ２００６／０１３８６５

そこで本発明の目的は、トリミング等の加工手段によらず、第１、第２のキャパシタンス素子が有する容量値を容易に調整可能とし、そのばらつきを低減することにより、もっと優れた電気的特性が得られる非可逆回路素子を提供することである。

本発明の非可逆回路素子は、第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとアースとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、前記第１キャパシタンス素子及び／又は前記第２キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内に前記電極パターンで形成されたキャパシタを含み、前記積層基板の表面には、積層基板内部のキャパシタ用電極パターンと接続する表面電極パターンを備え、更に前記表面電極パターンとの電気的接続により前記第１及び／又は第２キャパシタンス素子の容量値を調整する島状電極パターンを備えた非可逆回路素子である。

本発明の非可逆回路素子は、マイクロ波フェライトに、前記第１インダクタンス素子を構成する第１中心導体と、前記第２インダクタンス素子を構成する第２中心導体を交差して配置して形成した中心導体組立体を有し、これを前記積層基板表面に形成された表面電極パターンに実装してなる。そして、第１中心導体及び第２中心導体の一端は、共通の表面電極パターンと接続するのが好ましい。また、前記第２中心導体の他端は前記表面電極パターンと接続し、前記第１中心導体の他端は他の表面電極パターンと接続する。そして、前記積層基板の裏面には、入力端子及び出力端子が形成されており、前記積層基板に形成されたビアホールを介して、各表面電極パターンと接続する。

以上の通り、第１キャパシタンス素子及び／又は第２キャパシタンス素子を積層基板に電極パターンで形成すると共に、積層基板の表面に形成した島状電極パターンによる容量補正によって、トリミング等の手段によらず、第１及び第２キャパシタンス素子の容量値のばらつきを低減し、積層基板に加工によるダメージを与えず、電気的特性に優れた非可逆回路素子を歩留り良く製造することができる。

図１は、本発明の一実施態様による非可逆回路素子に用いる積層基板の外観斜視図であり、図２（ａ）（ｂ）は、積層基板の部分拡大図であり、図３は積層基板の分解斜視図である。また、図４は一実施態様による非可逆回路素子の内部構造を示す平面図であり、図５は非可逆回路素子の分解斜視図であり、図６は非可逆回路素子の外観斜視図である。また図７は、本発明の一実施態様による非可逆回路素子としての２端子対アイソレータの等価回路を示す。

この非可逆回路素子は、第１入出力ポートＰ１と第２入出力ポートＰ２との間に接続された第１のインダクタンス素子Ｌ１と、第２入出力ポートＰ２とグランドとの間に接続された第２のインダクタンス素子Ｌ２と、第１入出力ポートＰ１と第２入出力ポートＰ２の間に接続され、第１のインダクタンス素子Ｌ１と第１の並列共振回路を構成する第１キャパシタンス素子Ｃｉと、第２入出力ポートＰ２とグランドとの間に接続され、第２のインダクタンス素子Ｌ２と第２の並列共振回路とを構成する第２キャパシタンス素子Ｃｆと、第１入出力ポートＰ１とグランドとの間に接続された第３キャパシタンス素子Ｃｉｎと、第１入出力ポートＰ１と第２入出力ポートＰ２の間に接続された抵抗素子Ｒとを具備する。

非可逆回路素子１は、マイクロ波フェライト２０及びそれを包むように配置された中心導体（マイクロ波フェライト２０上で互いに電気的絶縁状態で交差する第１中心導体２１及び第２中心導体２２からなる）を備えた中心導体組立体１３と、内部にコンデンサＣｉ及びＣｆが形成され、表面に電極パターン３５ａ、３５ｂ、４０，４５，５０ａ，５０ｂ，５０ｃ、入出力電極ＩＮ，ＯＵＴ、グランド電極ＧＮＤが形成され、チップ抵抗Ｒを実装した積層基板３０と、積層基板３０を収容する下ケース８と、マイクロ波フェライト２０に直流磁界を供給する永久磁石９と、永久磁石９を収容するとともに、下ケース８と係合する上ケース４とを具備する。

第１及び第２のキャパシタンス素子Ｃｉ、Ｃｆは、専ら積層基板３０の内部に形成された電極パターンによって構成されるが、容量値が不足する場合には、積層基板３０の外表面に形成した島状電極パターンの電気的接続により容量値を調整可能としている。この島状電極パターンは、積層基板内や外表面に形成された他の電極パターンと電気的に未接続状態に形成されている。

積層基板３０は、公知のＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅａｂｌｅ Ｃｅｒａｍｉｃｓ）法で作製される。低温焼成が可能なセラミックからなる誘電体シート上に、Ａｇ，Ｃｕ等を主体とする導電ペーストを印刷して所望の導体パターンを形成し、得られた複数の導体パターン付き誘電体シートを積層し、焼成することにより得られる。これにより、複数のキャパシタンス素子を一体化した積層基板３０が得られる。積層基板５０に低温焼結セラミックスを用いることにより、Ａｇ，Ｃｕ，Ａｕ等の高い導電率を有する金属を電極パターンに使用できる。そして高いＱ値を有する誘電体材料を用いるとともに、電気抵抗による損失を抑えた電極を用いることにより、極めて損失の小さい非可逆回路素子が得られる。

誘電体シートＳ１には電極パターン３５ａ、３５ｂ，４０，４５，５０ａ〜５０ｃが配設され、誘電体シートＳ２には電極パターン３６が形成され、誘電体シートＳ３には電極パターン３７が形成され、誘電体シートＳ４には電極パターン３８と電極パターンＧＮＤが形成され、誘電体シートＳ５には電極パターンＧＮＤが形成されている。積層基板３０の裏面には、入力端子用電極パターンＩＮと出力端子用電極パターンＯＵＴとがグランド電極ＧＮＤを挟んで配設されている。

誘電体シートＳ１〜Ｓ５上の電極パターンは、導電性ペーストを充填したビアホール（図中黒丸で表示）を介して適宜電気的に接続されている。積層基板３０の表面に形成された電極パターン５０ａは、ビアホールと誘電体シートＳ２の電極パターン３６を介して入力端子用電極パターンＩＮと接続する。また、電極パターン４０及び４５は、ビアホールと誘電体シートＳ２の電極パターン３６及び誘電体シートＳ４の電極パターン３８を介して入力端子用電極パターンＯＵＴと接続する。また電極パターン３５ａは、ビアホールを介して入力端子用電極パターンＯＵＴと接続し、電極パターン３６，３７，３８で第１のキャパシタンス素子Ｃｉを形成し、電極パターン３８と誘電体シートＳ５の電極パターンＧＮＤで第２のキャパシタンス素子Ｃｆを形成している。また、誘電体シートＳ４の電極パターンＧＮＤは、誘電体シートＳ３の電極パターン３７とで、インピーダンス整合用の第３のキャパシタンス素子Ｃｉｎを形成している。

積層基板３０内に形成されたキャパシタの容量値を計測し、第１又は第２のキャパシタンス素子Ｃｉ，Ｃｆの容量値との差分を、積層基板内のコンデンサ用電極パターンと接続する表面電極パターンと、島状電極パターンとを電気的に接続して調整する。
島状電極パターン５０ｂは、表面電極パターン５０ａと導電性接着剤７０で接続されることで、下層の電極パターン３６と対向して、第１のキャパシタンス素子Ｃｉを調整するキャパシタを形成する。島状電極パターン５０ｂで得られたキャパシタでも容量値が不足する場合には、島状電極パターン５０ｂと島状電極パターン５０ｃを導電性接着剤７０で接続する。島状電極パターン３５ｂは、表面電極パターン３５ａと導電性接着剤７０で電気的に接続されることで、下層の電極パターン３６と対向して第２のキャパシタンス素子Ｃｆを調整するキャパシタを形成する。表面電極パターン５０ａと島状電極パターン５０ｂとの接続手段は、はんだ接続、金属ワイヤやリボンで接続することが可能であるが、導電性接着剤を用いるのが最も容易である。
従来の電極パターンをトリミングする方法では、キャパシタンス素子の容量値を減じるように調整するが、本発明では積層基板３０内のコンデンサＣｉ，Ｃｆの容量値のばらつきに応じて、容量値を増加させることにより、第１及び第２のキャパシタンス素子Ｃｉ，Ｃｆのばらつきを低減し、所望の容量値に設定することができる。

中心導体組立体１３には、例えば矩形状のマイクロ波フェライト２０の表面に、第１中心導体２１及び第２中心導体２２が絶縁層（図示せず）を介して交差するように配置されている。本実施例では第１中心導体２１及び第２中心導体２２は直交している（交差角が９０°である）が、交差角が９０°以外の場合も本発明の範囲内である。一般に、第１中心導体２１及び第２中心導体２２は８０°〜１１０°の角度範囲で交差していれば良い。
このような中心導体は、例えば厚さ３０μｍの銅板から打ち抜き等により形成することができる。高周波における表皮効果により損失を低減するために、銅板に厚さ１〜４μｍの銀メッキを施すのが好ましい。
本実施例において、第１中心導体２１は３本の並列導体（線路）からなり、第２中心導体２２は１本の導体（線路）からなる。このような構成により、第１中心導体２１のインダクタンスは第２中心導体２２のインダクタンスより小さく形成されて、インピーダンスが調整される。

第１中心導体２１及び第２中心導体２２を一枚の銅板により一体的に形成する代わりに、別々の銅板により形成しても良い。またポリイミド等の可撓性耐熱絶縁シートの両面に、第１中心導体２１及び第２中心導体２２を、印刷法又はエッチング法により形成しても良い。さらにマイクロ波フェライト２０に第１中心導体２１及び第２中心導体２２を印刷しても良い。このように、第１中心導体２１及び第２中心導体２２の形態は限定的ではない。

マイクロ波フェライト２０は、永久磁石９からの直流磁界に対して非可逆回路素子としての機能を果たす磁性材であれば良い。好ましい磁性材として、イットリウム−鉄−ガーネット（ＹＩＧ）等のようなガーネット構造を有するフェライトが挙げられるが、使用周波数によってはＮｉ系フェライト等のスピネル構造を有するフェライトを用いることもできる。ＹＩＧの場合、Ｙの一部をＧｄ，Ｃａ，Ｖ等で置換しても良く、またＦｅの一部をＡｌ，Ｇａ等で置換しても良い。また第１及び第２の中心導体２１，２２を印刷して形成する場合、中心導体を構成する電極パターンと同時焼成可能なように、所定量のＢｉを添加しても良い。

中心導体組立体１３に直流磁界を印加する永久磁石９は、上ケース４の内壁面に接着剤等により固定される。永久磁石９としては、コスト及びマイクロ波フェライト２０との温度特性の相性の観点から、フェライト磁石［例えば、（Ｓｒ／Ｂａ）Ｏ・ｎＦｅ_２Ｏ_３］が好ましい。さらに（Ｓｒ／Ｂａ）ＲＯ・ｎ（ＦｅＭ）_２Ｏ_３［ＲはＹを含む希土類元素の少なくとも１種の元素で、Ｓｒ及び／又はＢａの一部を置換し、ＭはＣｏ、Ｍｎ、Ｎｉ及びＺｎからなる群から選ばれた少なくとも１種の元素で、Ｆｅの一部を置換している］により表される組成を有し、マグネトプランバイト型結晶構造を有し、Ｒ元素及び／又はＭ元素が化合物の状態で仮焼後の粉砕工程で添加されたフェライト磁石は、高い磁束密度を有するので、非可逆回路素子の小型化及び薄型化を可能にする。フェライト磁石の磁気特性としては、残留磁束密度Ｂｒが４３０ｍＴ以上、特に４４０ｍＴ以上であり、保持力ｉＨｃが３４０ｋＡ／ｍ以上であり、最大エネルギー積（ＢＨ）ｍａｘが３５ｋＪ／ｍ^３以上であるのが好ましい。

下ケース８内に積層基板３０を収容し、積層基板３０の電極パターンＩＮ及び電極パターンＯＵＴを、下ケース８の入力端子の露出端及び出力端子の露出端にそれぞれ半田付する。積層基板３０の底部の電極パターンＧＮＤは、下ケース８のフレーム底部に半田付する。下ケース８や、これと係合する上ケース４は、軟鉄等の強磁性体により形成され、永久磁石４０、中心導体組立体３０及び積層基板５０を囲む磁気回路を形成する磁気ヨークとして機能する。また下ケース８は樹脂壁を備えており、端子ＩＮ、ＯＵＴを保持して下ケース８と一体化している。
上、下ケース４，８には、Ａｇ、Ａｕ、Ｃｕ及びＡｌからなる群から選ばれた少なくとも一種の金属、又はその合金からなるメッキ層を形成するのが好ましい。メッキ層の電気抵抗率は５．５μΩｃｍ以下が好ましく、３μΩｃｍ以下がより好ましく、１．８μΩｃｍ以下が最も好ましい。メッキ層の厚さは０．５〜２５μｍが好ましく、０．５〜１０μｍがより好ましく、１〜８μｍが最も好ましい。このような構成により、外部回路との相互干渉を抑制して損失を低減することができる。

通過帯域周波数が１．９ＧＨｚ帯で２．５ｍｍ×２．５ｍｍ×１．２ｍｍの小型非可逆回路素子を作製した。製造方法や主要な構成は前段の説明と重複するので、その説明を省く。
この非可逆回路素子のスペックは以下の通りである。
積層基板３０：２．０ｍｍ×２．０ｍｍ×０．２ｍｍ
マイクロ波フェライト２０：１．３ｍｍ×１．３×厚さ０．２ｍｍのガーネット。
永久磁石９：長さ２．２ｍｍ×幅１．９ｍｍ×厚さ０．３ｍｍのＳｒフェライト磁石。
中心導体２１：幅、間隔０．２ｍｍの３本の並列導体（銅板をエッチングして形成）
中心導体２２：幅０．２ｍｍの導体（銅板をエッチングして形成）

積層基板３０の表面に形成された表面電極パターン５０ａと島状電極パターン５０ｂとを導電性接着剤で接続した試料と、接続しなかった試料を準備し、それぞれ挿入損失特性とアイソレーション特性を評価した。結果を図９（ａ）（ｂ）に示す。本発明によれば、挿入損失特性に影響を与えず、アイソレーション特性において、その減衰極を低周波側に容易に移動させ得ることが判る。また、表面電極パターン５０ａと島状電極パターン５０ｂとを接続しない試料を複数準備し、予め計測していた第１キャパシタンス素子の容量値に基づいて、表面電極パターン５０ａと島状電極パターン５０ｂとを接続したり、更に島状電極パターン５０ｂ、５０ｃを接続したところ、アイソレーション特性のばらつきを低減することが出来た。
また、表面電極パターン３５ａと島状電極パターン３５ｂとを接続することで、アイソレーション特性に影響を与えず、挿入損失特性において、そのピーク周波数を低周波側に容易に移動させることが出来た。またこの場合も同様に、挿入損失特性のばらつきを低減することが出来た。

本発明によれば、第１キャパシタンス素子及び／又は第２キャパシタンス素子を積層基板に電極パターンで形成すると共に、積層基板の表面に形成した島状電極パターンによる容量補正によって、トリミング等の手段によらず、第１及び第２キャパシタンス素子の容量値のばらつきを低減し、積層基板に加工によるダメージを与えず、電気的特性に優れた非可逆回路素子を歩留り良く製造することができる。

本発明の一実施態様による非可逆回路素子に用いる積層基板の外観斜視図である。 （ａ）本発明の一実施態様による非可逆回路素子に用いる積層基板の部分拡大図である。（ｂ）同じく積層基板の部分拡大図である。 本発明の一実施態様による非可逆回路素子に用いる積層基板の分解斜視図である。 本発明の一実施態様による非可逆回路素子の内部構造を示す平面図である。 本発明の一実施態様による非可逆回路素子の分解斜視図である。 本発明の一実施態様による非可逆回路素子の外観斜視図である。 本発明の一実施態様による非可逆回路素子の等価回路図である。 （ａ）本発明の一実施態様による非可逆回路素子と比較例による挿入損失特性を示すグラフである。（ｂ）本発明の一実施態様による非可逆回路素子と比較例によるアイソレーション特性を示すグラフである。 従来の非可逆回路素子の等価回路図である。 従来の非可逆回路素子の分解斜視図である。

符号の説明

１ 非可逆回路素子
４ 上ケース
８ 下ケース
９ 永久磁石
１３ 中心導体組立体
２０ マイクロ波フェライト
２１，２２ 中心導体
３０ 積層基板
３５ａ，５０ａ，４０，４５ 表面電極パターン
３５ｂ，５０ｂ、５０ｃ 島状電極パターン

Claims (4)

1. 第１入出力ポートと第２入出力ポートとの間に接続された第１インダクタンス素子と、第２入出力ポートとアースとの間に接続された第２インダクタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続され、前記第１インダクタンス素子と並列共振回路を構成する第１キャパシタンス素子と、前記第２入出力ポートとグランドとの間に接続され、前記第２インダクタンス素子と並列共振回路を構成する第２キャパシタンス素子と、前記第１入出力ポートと前記第２入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、
   前記第１キャパシタンス素子及び／又は前記第２キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内に前記電極パターンで形成されたキャパシタを含み、
   前記積層基板の表面には、積層基板内部のキャパシタ用電極パターンと接続する表面電極パターンを備え、更に前記表面電極パターンとの電気的接続により前記第１及び／又は第２キャパシタンス素子の容量値を調整する島状電極パターンを備えたことを特徴とする非可逆回路素子。
2. 請求項１に記載の非可逆回路素子において、マイクロ波フェライトに、前記第１インダクタンス素子を構成する第１中心導体と、前記第２インダクタンス素子を構成する第２中心導体を交差して配置して形成した中心導体組立体を有し、これを前記積層基板表面に形成された表面電極パターンに実装してなり、
   第１中心導体及び第２中心導体の一端は、共通の表面電極パターンと接続することを特徴とする非可逆回路素子。
3. 請求項２に記載の非可逆回路素子において、前記第２中心導体の他端は前記表面電極パターンと接続し、前記第１中心導体の他端は他の表面電極パターンと接続することを特徴とする非可逆回路素子。
4. 請求項３に記載の非可逆回路素子において、前記積層基板の裏面に入力端子及び出力端子が形成されており、前記積層基板に形成されたビアホールを介して、各表面電極パターンと接続することを特徴とする非可逆回路素子。

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