JP2007251250A

JP2007251250A - 非可逆回路素子及び通信装置

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Publication number: JP2007251250A
Application number: JP2006067848A
Authority: JP
Inventors: Akio Kaneda; 明雄金田; Satoru Niimura; 悟新村
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2006-03-13
Filing date: 2006-03-13
Publication date: 2007-09-27
Anticipated expiration: 2026-03-13
Also published as: JP4631754B2

Abstract

【課題】良好な挿入損失特性及びアイソレーション特性を得ることができ、かつ、整合容量値や抵抗値を小さく設定できる非可逆回路素子及び通信装置を得る。
【解決手段】マイクロ波用フェライト３１と、該フェライト３１上で互いに絶縁されて交差する第１及び第２中心導体３５，３６と、フェライト３１に直流磁界を印加する永久磁石とからなる２ポート型アイソレータ。第１中心導体３５は一端が入力ポートＰ１に接続され、他端が出力ポートＰ２に接続されている。第２中心導体３６は一端が出力ポートＰ２に接続され、他端がグランドポートＰ３に接続されている。入力ポートＰ１と出力ポートＰ２との間には第１整合容量Ｃ１と抵抗Ｒとからなる直列回路が接続されている。また、出力ポートＰ２とグランドポートＰ３との間には第２整合容量Ｃ２が接続されている。
【選択図】図４

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用される２ポート型アイソレータとして使用される非可逆回路素子、及び、該非可逆回路素子を備えた通信装置に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有し、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。この種の非可逆回路素子として２ポート型のものが、例えば、特許文献１に記載されている。

特許文献１に記載されている２ポート型アイソレータは、その等価回路を図５に示すように、フェライト３１によって磁気的に結合された第１及び第２中心導体３５，３６を備え、入力ポートＰ１と出力ポートＰ２との間に、第１整合容量Ｃ１と抵抗Ｒとからなる並列回路を、第１中心導体３５と並列に電気的に接続し、かつ、出力ポートＰ２とグランドポートＰ３との間に第２整合容量Ｃ２を電気的に接続したものである。

この２ポート型アイソレータは、信号が入力ポートＰ１から出力ポートＰ２に伝搬する際、第１中心導体３５と第１整合容量Ｃ１とからなる共振回路が共振することがないので、挿入損失特性が良好になる。

ところで、整合容量値や抵抗値を小さくできれば、整合容量電極や抵抗体の面積を小さくしたり、これらを多層基板で構成する際の積層数を減少してアイソレータの小型化や低コスト化が可能となる。そこで、本発明者らは前記２ポート型アイソレータにおいて、第１整合容量Ｃ１の値及び抵抗Ｒの値を小さく設定して所望の挿入損失特性、アイソレーション特性を得ることを目指した。しかし、第１整合容量Ｃ１と抵抗Ｒとを並列に接続している限り、より小さい値とすることは困難であった。
特開２００５−２０１９５号公報

そこで、本発明の目的は、良好な挿入損失特性及びアイソレーション特性を得ることができ、かつ、整合容量値や抵抗値を小さく設定できる非可逆回路素子、及び、該非可逆回路素子を備えた通信装置を提供することにある。

前記目的を達成するため、本発明に係る非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトの主面又は内部に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続されている第１中心導体と、
前記第１中心導体と電気的絶縁状態で交差して前記フェライトの主面又は内部に配置され、一端が出力ポートに電気的に接続され、他端がグランドに電気的に接続された第２中心導体と、
前記入力ポートと前記出力ポートとの間に電気的に接続された第１整合容量と抵抗とからなる直列回路と、
前記出力ポートと前記グランドとの間に電気的に接続された第２整合容量と、
を備えたことを特徴とする。

以上の構成からなる非可逆回路素子においては、互いに電気的絶縁状態で交差する第１及び第２中心導体をフェライトによって磁気的に結合し、第１整合容量と抵抗とからなる直列回路を入力ポートと出力ポートとの間に、第１中心導体と並列に電気的に接続し、かつ、出力ポートとグランドとの間に第２整合容量を電気的に接続したため、入力信号に対して第１中心導体と第１整合容量とからなる共振回路が共振することなく、順方向の挿入損失特性が良好であり、かつ、逆方向に対するアイソレーション特性も良好となる。そして、第１整合容量値と抵抗値とをそれぞれ適切な値に設定することにより、所望の特性を有する２ポート型アイソレータを得ることができ、前記特許文献１に記載の２ポート型アイソレータと比較して第１整合容量値や抵抗値を小さく設定することが可能となる。

本発明に係る非可逆回路素子において、抵抗は第１整合容量が形成された基板の表面又は内部に抵抗膜にて形成されていることが好ましい。抵抗膜とすれば、基板の低背化を図ることができる。また、抵抗は第１整合容量を形成する電極材によって形成されていてもよい。別途抵抗を形成する必要がなく、部品点数の削減、小型化を図ることができ、電極材料を選択することによって所望の抵抗値を得ることができる。

また、第１整合容量を形成する電極は抵抗体材料にて形成されていてもよい。第１整合容量の電極に抵抗体材料を用いることにより、所望の抵抗値を容易に得ることができ、また、抵抗の面積を小さくして小型化を図ることができる。

さらに、第１整合容量及び第２整合容量は一つの積層基板に形成されていることが好ましい。製造、組立てが容易になり、低背化も達成することができる。

本発明に係る通信装置は、前記非可逆回路素子を備えたことを特徴とし、該非可逆回路素子の利点である良好な挿入損失特性及びアイソレーション特性を利用した通信装置を得ることができる。

本発明によれば、第１整合容量値と抵抗値とをそれぞれ適切な値に設定することにより、所望の特性を有する２ポート型アイソレータを得ることができ、特に、第１整合容量値や抵抗値を小さく設定することが可能となり、アイソレータの小型化を図ることができる。また、順方向の挿入損失特性が良好であり、かつ、逆方向に対するアイソレーション特性も良好である。

以下に、本発明に係る非可逆回路素子及び通信装置の実施例について添付図面を参照して説明する。なお、図１〜図３において、斜線を付した部分は導電体であることを示している。

（非可逆回路素子の全体構成、図１参照）
図１に、本発明の一実施例である非可逆回路素子を示す。この非可逆回路素子は２ポート型の集中定数型アイソレータであり、概略、金属製キャップ１０とケース６０と、永久磁石２０と、マイクロ波用フェライト３１及び中心導体３５，３６からなる中心導体組立体３０と、多層基板４０とで構成されている。

永久磁石２０、中心導体組立体３０及び多層基板４０は、キャップ１０とケース６０とで形成される箱体内に収容される。このキャップ１０とケース６０にモールドされている金属板６１とは磁気回路を形成するために、例えば、軟鉄、フェライトなどの強磁性体からなる材料で形成され、その表面にＡｇやＣｕがめっきされている。

中心導体組立体３０は、矩形状のマイクロ波用フェライト３１の側面から上面にわたって第１中心導体３５及び第２中心導体３６を、絶縁層（図示せず）を介在させて略９０°で交差するように配置している。第１中心導体３５は３本のラインで構成し、第２中心導体３６は２本のラインで構成している。中心導体３５，３６の両端部はフェライト３１の下面に回り込み、第１中心導体３５の一端３５ａは多層基板４０上に形成した電極４５に電気的に接続され、他端（図１では奥側に位置して図示されず）は電極４６に電気的に接続される。また、第２中心導体３６の一端３６ａは電極４６に電気的に接続され、他端（図１では奥側に位置して図示されず）は電極４７に電気的に接続される。

第１及び第２中心導体３５，３６は銅箔を用いてフェライト３１に巻きつけてもよく、フェライト３１上あるいは内部に銀ペーストを印刷して形成してもよい。但し、印刷による導体膜としたほうが中心導体３５，３６の位置精度が高いので、多層基板４０との接続性が安定し、接続の信頼性、作業性がよい。

（多層基板の第１例、図２参照）
図２に多層基板４０の第１例を示す。この多層基板４０は、６枚のセラミック製誘電体シート４１ａ〜４１ｆを積層したもので、図２の最下段にはシート４１ｆの下面を示している。

１層目（最上層）の誘電体シート４１ａの上面には、中心導体接続用電極４５，４６，４７とビアホール導体５１ａ〜５１ｄが形成されている。２層目の誘電体シート４１ｂの上面には、抵抗膜７１とその接続用電極７２，７３とビアホール導体５２ａ〜５２ｅが形成されている。３層目の誘電体シート４１ｃの上面には、容量電極７４とビアホール導体５３ａ〜５３ｄが形成されている。

４層目の誘電体シート４１ｄの上面には、容量電極７５，７６とビアホール導体５４ａ〜５４ｃが形成されている。５層目の誘電体シート４１ｅ上には、容量電極７７とビアホール導体５５ａ〜５５ｃが形成されている。６層目の誘電体シート４１ｆ上には、容量電極７８と接続用電極７９，８０とビアホール導体５６ａ〜５６ｃが形成されている。さらに、６層目の誘電体シート４１ｆの下面にはグランド電極８１と接続用電極８２，８３が形成されている。

前記各種電極やビアホール導体は、スクリーン印刷などの方法により誘電体シートに形成され、材料としては、抵抗率が低く、誘電体シートと同時焼成可能なＡｇ，Ｃｕ，Ａｇ−Ｐｄなどが用いられる。グランド電極８１及び接続用電極８２，８３の表面には、Ｎｉめっきを下地としてＡｕめっきが施されている。

各電極の厚みは２〜２０μｍ程度である。誘電体シートは、ＣａＯ、Ａｌ₂Ｏ₃、ＳｉＯ₂、Ｂ₂Ｏ₃、ＢａＯ、Ｎｄ₂Ｏ₃、ＴｉＯ₂、Ｂ₂Ｏ₃などの適宜複数種類を含む焼結誘電体材料からなる。また、誘電体シートの厚みは５〜１００μｍ程度である。

抵抗膜７１は、サーメット、ルテニウムなどを用いてパターン印刷などの方法により形成されている。各ビアホール導体は、誘電体シートにレーザ加工やパンチング加工などにより、予め孔を形成した後、それらの孔に導電ペーストを充填することにより形成される。

以上の誘電体シート４１ａ〜４１ｆは積層された後、一体的に焼成され、多層基板４０とされる。この多層基板４０内において、１層目の電極４５はビアホール導体５１ａを介して２層目の電極７３に接続され、さらに、抵抗膜７１を介して電極７２に接続されている。この電極７２はビアホール導体５２ａ，５３ｂを介して４層目の容量電極７５に接続されている。

また、１層目の電極４５はビアホール導体５１ａ，５２ｂ，５３ｃ，５４ｃ，５５ｂを介して６層目の電極８０に接続され、さらに、ビアホール導体５６ｃを介して６層目下面の電極８２に接続されている。

１層目の電極４７はビアホール導体５１ｂ，５２ｃ，５３ｄを介して４層目の容量電極７６に接続され、さらに、ビアホール導体５４ａ，５５ｃを介して６層目の容量電極７８に接続され、さらに、ビアホール導体５６ａを介してグランド電極８１に接続されている。

１層目の電極４６はビアホール導体５１ｃ，５２ｄ及びビアホール導体５１ｄ，５２ｅを介して３層目の容量電極７４に接続され、さらに、ビアホール導体５３ａ，５４ｂを介して５層目の容量電極７７に接続され、さらに、ビアホール導体５５ａを介して６層目の電極７９に接続され、さらに、ビアホール導体５６ｂを介して６層目下面の電極８３に接続されている。

６層目の下面（即ち、多層基板４０の底面）に設けた電極８２はケース６０に設けた入力端子６２に電気的に接続され、電極８３は出力端子６３に電気的に接続される。また、グランド電極８１はケース６０にモールドされている磁性金属板６１に設けたグランド電極６１’に電気的に接続され、該グランド電極６１’はケース６０の外部に突出しているグランド端子６４と電気的に接続されている。

一方、前記第１中心導体３５の一端３５ａ（図１参照）は多層基板４０上の電極４５に電気的に接続され、他端（図１では奥側に位置して図示されず）は多層基板４０上の電極４６に電気的に接続される。また、前記第２中心導体３６の一端３６ａは多層基板４０上の電極４６に電気的に接続され、他端（図１では奥側に位置して図示されず）は多層基板４０上の電極４７に電気的に接続される。

以上の電気的な接続状態にある２ポート型アイソレータにおいて、その等価回路は図４に示すとおりである。即ち、第１中心導体３５はその一端が入力ポートＰ１に電気的に接続され、他端が出力ポートＰ２に電気的に接続されている。第２中心導体３６はその一端が出力ポートＰ２に電気的に接続され、他端がグランドポートＰ３に電気的に接続されている。

また、第１整合容量Ｃ１は、図２に示した電極７４，７５，７７にて形成され、入力ポートＰ１と出力ポートＰ２との間に電気的に接続されている。第２整合容量Ｃ２は、電極７４，７６，７７，７８にて形成され、出力ポートＰ２とグランドポートＰ３との間に電気的に接続されている。抵抗Ｒは、抵抗膜７１にて形成され、前記第１整合容量Ｃ１と直列に入力ポートＰ１と出力ポートＰ２との間に電気的に接続されている。

図４に示す等価回路を有する２ポート型アイソレータにおいては、第１及び第２中心導体３５，３６がフェライト３１によって磁気的に結合されたインダクタＬ１，Ｌ２を形成し、信号が入力ポートＰ１から出力ポートＰ２に伝搬する際、インダクタＬ１と容量Ｃ１とからなる共振回路は共振することがなく、挿入損失が大幅に低減される。また、抵抗Ｒによって逆方向に対するアイソレーション特性も良好となる。これらの特性に関しては以下に図６〜図８を参照して説明する。

（多層基板の第２例、図３）
図３に多層基板４０の第２例を示す。この多層基板４０は基本的には図２に示した前記第１例と同じ構成からなり、図４に示した等価回路と同じ回路を構成している。第１例と異なるのは、抵抗膜７１を省略し、第１整合容量Ｃ１と直列に接続された抵抗Ｒを第１整合容量Ｃ１を形成する電極７４，７５，７７の抵抗によって形成している点である。なお、図３において図２と同じ部材には同じ符号を付し、その説明は省略する。また、この第２例において、２層目の誘電体シート４１ｂは省略してもよい。

（アイソレータの特性）
ところで、本発明者らは、動作周波数が８３５ＭＨｚと１９５０ＭＨｚの２ポート型アイソレータ（図１及び図２参照）について以下のスペックで条件を設定し、特性の評価を行った。

中心導体組立体３０に関しては表１に示す寸法（符号に関しては図１参照）とした。このとき、図４に示す等価回路の本発明回路と図５に示す等価回路の比較回路における抵抗Ｒの値、及び、整合容量Ｃ１，Ｃ２の値を表２に示す。本発明回路では比較回路に対して、８３５ＭＨｚでは抵抗値を極めて小さく設定している。また、１９５０ＭＨｚでは抵抗値及び第１整合容量値を小さく設定している。

図６（Ａ）に８３５ＭＨｚにおける挿入損失特性（曲線Ｘ，Ｘ’参照）及びアイソレーション特性（曲線Ｙ，Ｙ’参照）を示し、図６（Ｂ）に１９５０ＭＨｚにおける挿入損失特性（曲線Ｘ，Ｘ’参照）及びアイソレーション特性（曲線Ｙ，Ｙ’参照）を示す。図６（Ａ），（Ｂ）のそれぞれにおいて、本発明回路の特性は曲線Ｘ，Ｙで示し、比較回路の特性はＸ’，Ｙ’で示す。このように、本発明回路は比較回路とほぼ同じ特性を備えている。換言すれば、本発明回路は比較回路とほぼ同じ特性を備え、かつ、整合容量値や抵抗値を小さく設定できるので、アイソレータの小型化、低背化を図ることができる。

図７（Ａ）〜（Ｄ）は、動作周波数を８３５ＭＨｚとした本発明回路において、抵抗Ｒの値を０．１Ω、０．５Ω、１．０Ω、２．０Ωにそれぞれ設定した場合の挿入損失特性（曲線Ｘ参照）及びアイソレーション特性（曲線Ｙ参照）を示す。Ｒ＝０．５Ωで最も好適なアイソレーション特性を得ることができる。Ｒ＝２．０Ωではアイソレーション特性が悪く使用できない特性となる。

図８（Ａ）〜（Ｄ）は、動作周波数を１９５０ＭＨｚとした本発明回路において、抵抗Ｒの値を３０Ω、４０Ω、５０Ω、６０Ωにそれぞれ設定した場合の挿入損失特性（曲線Ｘ参照）及びアイソレーション特性（曲線Ｙ参照）を示す。Ｒ＝４０Ωにおいて最も好適なアイソレーション特性を得ることができる。

（通信装置、図９参照）
次に、本発明に係る通信装置として、携帯電話を例にして説明する。図９は携帯電話２２０のＲＦ部分の電気回路を示し、２２２はアンテナ素子、２２３はデュプレクサ、２３１は送信側アイソレータ、２３２は送信側増幅器、２３３は送信側段間用帯域通過フィルタ、２３４は送信側ミキサ、２３５は受信側増幅器、２３６は受信側段間用帯域通過フィルタ、２３７は受信側ミキサ、２３８は電圧制御発振器（ＶＣＯ）、２３９はローカル用帯域通過フィルタである。

ここに、送信側アイソレータ２３１として、前記２ポート型の集中定数型アイソレータを使用することができる。このアイソレータを実装することにより、アイソレータ自体の良好な挿入損失特性、アイソレーション特性を利用した携帯電話を実現することができ、携帯電話の小型化、低背化にも寄与する。

（他の実施形態）
なお、本発明に係る非可逆回路素子及び通信装置は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、中心導体組立体３０や多層基板４０などの詳細な構成は任意である。特に、整合容量Ｃ１として積層型チップコンデンサを用い、このコンデンサの等価直列抵抗で抵抗Ｒを形成するようにしてもよい。

さらに、前記実施例ではフェライト３１と永久磁石２０を多層基板４０上にそれぞれの主面を基板４０の主面と平行に横置き配置した場合を示したが、フェライト３１と永久磁石２０とをそれぞれの主面が基板４０の主面に対して垂直に位置するように縦置き配置してもよい。縦置き配置する場合、２個の永久磁石２０でフェライト３１を挟着すれば、磁界の印加効率が向上する。

本発明に係る非可逆回路素子（２ポート型アイソレータ）の一実施例を示す分解斜視図である。図１に示した２ポート型アイソレータを構成する多層基板の第１例を示す分解斜視図である。図１に示した２ポート型アイソレータを構成する多層基板の第２例を示す分解斜視図である。図１に示した２ポート型アイソレータの等価回路図である。比較例である２ポート型アイソレータの等価回路図である。本発明例及び比較例での特性を示すグラフである。動作周波数を８３５ＭＨｚとした本発明例において、抵抗値を種々に変更した場合の特性を示すグラフである。動作周波数を１９５０ＭＨｚとした本発明例において、抵抗値を種々に変更した場合の特性を示すグラフである。本発明に係る通信装置の電気回路を示すブロック図である。

符号の説明

２０…永久磁石
３０…中心導体組立体
３１…フェライト
３５…第１中心導体
３６…第２中心導体
４０…多層基板
７１…抵抗膜
２２０…携帯電話
Ｃ１…第１整合容量
Ｃ２…第２整合容量
Ｒ…抵抗
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート

Claims

永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトの主面又は内部に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続されている第１中心導体と、
前記第１中心導体と電気的絶縁状態で交差して前記フェライトの主面又は内部に配置され、一端が出力ポートに電気的に接続され、他端がグランドに電気的に接続された第２中心導体と、
前記入力ポートと前記出力ポートとの間に電気的に接続された第１整合容量と抵抗とからなる直列回路と、
前記出力ポートと前記グランドとの間に電気的に接続された第２整合容量と、
を備えたことを特徴とする非可逆回路素子。
前記抵抗は前記第１整合容量が形成された基板の表面又は内部に抵抗膜にて形成されていることを特徴とする請求項１に記載の非可逆回路素子。
前記抵抗は前記第１整合容量を形成する電極材によって形成されていることを特徴とする請求項１に記載の非可逆回路素子。
前記第１整合容量を形成する電極は抵抗体材料にて形成されていることを特徴とする請求項１又は請求項３に記載の非可逆回路素子。
前記第１整合容量及び前記第２整合容量は一つの積層基板に形成されていることを特徴とする請求項１ないし請求項４のいずれかに記載の非可逆回路素子。
請求項１ないし請求項５のいずれかに記載の非可逆回路素子を備えたことを特徴とする通信装置。