KR20060049933A

KR20060049933A - 비가역 회로 소자

Info

Publication number: KR20060049933A
Application number: KR1020050061310A
Authority: KR
Inventors: 야스시 기시모토; 다케후미 데라와키; 미노루 노즈
Original assignee: 히타치 긴조쿠 가부시키가이샤
Priority date: 2004-07-07
Filing date: 2005-07-07
Publication date: 2006-05-19
Also published as: EP1615289A1; JP2006050543A; US7382211B2; US20060028286A1

Abstract

본 발명은 비가역(非可逆) 회로 소자에 관한 것으로서, 특히 휴대폰 등의 이동 통신 시스템에 사용되고, 일반적으로 아이솔레이터(isolator)로 불리우는 비가역 회로 소자에 관한 것이다. 본 발명의 비가역 회로 소자는 제1 입출력 포트와 제2 입출력 포트 사이에 배치된 제1 인덕턴스(inductnace) 소자와, 상기 제2 입출력 포트와 접지 사이에 배치된 제2 인덕턴스 소자와, 상기 제1 인덕턴스 소자와 제1 병렬 공진(共振) 회로를 구성하는 제1 커패시턴스(capacitance) 소자와, 상기 제2 인덕턴스 소자와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자와, 상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자와, 상기 제1 입출력 포트와 상기 제1 인덕턴스 소자 사이에 배치되는 임피던스(impedance) 조정 수단을 구비한다.

비가역 회로 소자, 인덕턴스, 커패시턴스, 공진 회로, 임피던스, 자성체

Description

비가역 회로 소자{NON-RECIPROCAL CIRCUIT DEVICE}

도 1은 본 발명의 일실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.

도 2는 본 발명 일실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.

도 3은 본 발명의 일실시예에 의한 비가역 회로 소자에 사용하는 임피던스(impedance) 조정 수단의 각종 예에 있어서의 등가 회로를 나타낸 도면이다.

도 4는 본 발명의 일실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 각종 예에 있어서의 등가 회로를 나타낸 도면이다.

도 5는 본 발명의 일실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 각종 예에 있어서의 등가 회로를 나타낸 도면이다.

도 6은 본 발명의 일실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.

도 7은 본 발명의 일실시예에 의한 비가역 회로 소자의 외관을 나타낸 사시도이다.

도 8은 본 발명의 일실시예에 의한 비가역 회로 소자의 구조를 나타낸 분해 사시도이다.

도 9(a)는 본 발명의 일실시예에 의한 비가역 회로 소자에 사용하는 중심 도체의 일례를 나타낸 전개도이다.

도 9(b)는 도 9(a)에 나타낸 중심 도체의 조립 상태를 나타낸 사시도이다.

도 10은 본 발명의 일실시예에 의한 비가역 회로 소자에 사용하는 적층 기판의 일례의 구조를 나타낸 분해 사시도이다.

도 11은 본 발명의 일실시예에 의한 비가역 회로 소자에 사용하는 적층 기판의 다른 예의 구조를 나타낸 분해 사시도이다.

도 12는 본 발명의 일실시예에 의한 비가역 회로 소자에 사용하는 수지(樹脂) 케이스를 나타낸 평면도이다.

도 13은 실시예 1 및 비교예 1의 비가역 회로 소자의 S11 스미스 차트(Smith chart)이다.

도 14는 실시예 1 및 비교예 1의 비가역 회로 소자의 입력측 반사 손실의 주파수 특성을 나타낸 그래프이다.

도 15는 실시예 1 및 비교예 1의 비가역 회로 소자의 삽입 손실의 주파수 특성을 나타낸 그래프이다.

도 16은 실시예 1 및 비교예 1의 비가역 회로 소자의 아이솔레이션(isolation; 역방향 감쇠)의 주파수 특성을 나타낸 그래프이다.

도 17은 본 발명의 다른 실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.

도 18은 본 발명의 또 다른 실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.

도 19는 본 발명의 또 다른 실시예에 의한 비가역 회로 소자에 사용되는 적층 기판의 구조를 나타낸 분해 사시도이다.

도 20은 실시예 2의 비가역 회로 소자에 인덕턴스(inductance) 소자를 접속하지 않는 경우의 S11 스미스 차트이다.

도 21은 실시예 2의 비가역 회로 소자의 S11 스미스 차트이다.

도 22는 본 발명의 또 다른 실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.

도 23은 본 발명의 또 다른 실시예에 의한 비가역 회로 소자에 사용하는 적층 기판의 구조를 나타낸 분해 사시도이다.

도 24는 종래의 비가역 회로 소자의 등가 회로를 나타낸 도면이다.

도 25는 종래의 비가역 회로 소자의 구조를 나타낸 분해 사시도이다.

도 26은 종래의 비가역 회로 소자에 사용되는 적층 기판의 구조를 나타낸 분해 사시도이다.

도 27은 종래의 비가역 회로 소자의 다른 예의 등가 회로를 나타낸 도면이다.

[인용문헌 1] 일본국 특개 2004-88743호 공보

본 발명은, 고주파 신호에 대해서 비가역 전송 특성을 가지는 비가역 회로 소자에 관한 것으로서, 특히 휴대폰 등의 이동체 통신 시스템에 사용되며, 일반적으로 아이솔레이터(isolator)로 불리우는 비가역 회로 소자에 관한 것이다.

현재, 수 100MHz로부터 수십 GHz의 주파수대를 이용하는 이동체 통신 기기, 즉 휴대폰이나 기지국 등에는, 아이솔레이터 등의 비가역 회로 소자가 많이 사용되고 있다. 아이솔레이터는, 예를 들면 이동체 통신 기기의 송신 단에 있어서 전력 증폭기와 안테나 사이에 배치되고, 전력 증폭기로 불필요한 신호가 역류하는 것을 막고, 또한 전력 증폭기의 부하 측의 임피던스를 안정시킨다. 따라서, 아이솔레이터는 삽입 손실 특성, 반사 손실 특성 및 아이솔레이션 특성이 뛰어난 것이 요구된다.

도 27은 종래의 아이솔레이터를 나타낸다. 상기 아이솔레이터는, 페리 자성체(ferrimagnetic substance)인 마이크로파 페라이트(38; ferrite)와 페라이트(38)의 1주면에 서로 전기적으로 절연 상태이면서 120도의 각도로 교차하도록 배치된 3개의 중심 도체(31, 32, 33)와, 각 중심 도체(31, 32, 33)의 일단에 접속된 정합 콘덴서(C1 ~ C3)와, 중심 도체(31, 32, 33)의 어느 하나의 포트(예를 들면 P3)에 접속된 종단 저항 Rt를 가진다. 각 중심 도체(31, 32, 33)의 타단은 접지되어 있다. 페라이트(38)에 그 축 방향으로 영구자석(도시하지 않음)으로부터 직류 자계 Hdc가 인가된다. 상기 아이솔레이터에서는, 포트 P1으로부터 입력되는 고주파 신호는 포트 P2로 전송되고, 포트 P2로부터 진입되는 반사파는 종단 저항 Rt로 흡수 되어 포트 P1으로 전송되지 않는다. 이로써, 안테나의 임피던스 변동에 따른 불필요한 반사파가 전력 증폭기 등으로 역진입하는 것이 방지된다.

최근, 상기 아이솔레이터와는 상이한 등가 회로로 구성되며, 삽입 손실 특성 및 반사 손실 특성이 뛰어난 아이솔레이터가 제안되었다(일본국 특개2004-88743호). 이 아이솔레이터는 2개의 중심 도체를 가지고, 2 단자 쌍 아이솔레이터로 불리우고 있다. 도 24는 그 기본 구성의 등가 회로를 나타낸다. 상기 2 단자 쌍 아이솔레이터는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에 설치된 제1 중심 전극 L1(제1 인덕턴스 소자)과, 제1 중심 전극 L1과 전기적 절연 상태로 교차하도록 제2 입출력 포트 P2와 접지 사이에 설치된 제2 중심 전극 L2(제2 인덕턴스 소자)와, 제1 입출력 포트 P1과 제2 입출력 포트 P2의 사이에 설치되어, 제1 중심 전극 L1과 제1 병렬 공진(共振) 회로를 구성하는 제1 커패시턴스 소자 C1과, 저항 소자 R과, 제2 입출력 포트 P2와 접지 사이에 설치되어, 제2 중심 전극 L2와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자 C2를 가진다.

제1 병렬 공진 회로에서는 아이솔레이션이 최대가 되는 주파수가 설정되고, 제2 병렬 공진 회로에서는 삽입 손실이 최소가 되는 주파수가 설정된다. 제1 입출력 포트 P1으로부터 제2 입출력 포트 P2로 고주파 신호가 전반(傳搬)할 때는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이의 제1 병렬 공진 회로는 공진하지 않지만, 제2 병렬 공진 회로가 공진하기 때문에, 전송 손실이 적다(삽입 손실 특성이 뛰어나다). 제2 입출력 포트 P2로부터 제1 입출력 포트 P1으로 역류하는 전류는 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이의 저항 소자 R에 흡수된다.

도 25는 2 단자 쌍 아이솔레이터의 구조의 구체예를 나타낸다. 2 단자 쌍 아이솔레이터(1)는 자기 회로를 구성하도록 연철 등의 강자성 금속으로 이루어지는 케이스(상측 케이스(4), 하측 케이스(8))와, 영구자석(9)과, 마이크로파 페라이트(20) 및 중심 도체(21, 22)로 이루어지는 중심 도체 조립체(30)와, 상기 중심 도체 조립체(30)를 탑재하는 적층 기판(50)을 구비하고 있다.

영구자석(9)을 수용하는 상측 케이스(4)는 상면부(4a) 및 4개의 측면부(4b)를 가지는 대략 상자 형태이며, 하측 케이스(8)는 저면부(8a)와 좌우 측면부(8b, 8b)를 구비하는 'ㄷ'자형이다. 각 케이스(4, 8)에는 Ag, Cu 등의 도전성 금속이 도금되어 있다.

중심 도체 조립체(30)는 원판형 마이크로파 페라이트(20)와 그 상면에 절연층(도시하지 않음)을 통하여 직교하도록 배치된 제1 및 제2 중심 도체(21, 22)를 구비하고, 제1 및 제2 중심 도체(21, 22)는 교차부에서 전자기적으로 결합하고 있다. 제1 및 제2 중심 도체(21, 22)는 각각 2개의 선로로 구성되며, 각 선로의 양단부(21a, 21b, 22a, 22b)는 서로 분리된 상태로 마이크로파 페라이트(20)의 하면으로 연장되어 있다.

도 26은 적층 기판(50)의 구성을 나타낸다. 적층 기판(50)은 중심 도체(21, 22)의 단부(에지)와 접속하는 전극(51 ~ 54)을 배면에 구비한 시트(46a)와, 콘덴서 전극(55, 56) 및 저항(27)을 배면에 구비한 유전체 시트(41)와, 콘덴서 전극(57)을 배면에 구비한 유전체 시트(42)와, 그라운드 전극(58)을 배면에 구비한 유전체 시트(43)와, 입력 외부 전극(14), 출력 외부 전극(15) 및 접지 외부 전극(16)을 구비 한 유전체 시트(45) 등으로 구성되어 있다.

중심 도체 접속 전극(51)은 상기 등가 회로의 제1 입출력 포트 P1이 되며, 중심 도체 접속 전극(52)은 제3 포트 P3가 되고, 중심 도체 접속 전극 (53, 54)은 제2 입출력 포트 P2가 된다. 제1 중심 도체(21)의 일단부(21a)는 제1 입출력 포트 P1(중심 도체 접속 전극(51))을 통하여 입력 외부 전극(14)과 접속되어 있다. 제1 중심 도체(21)의 타단부(21b)는 제2 입출력 포트 P2 (중심 도체 접속 전극(54))를 통하여 출력 외부 전극(15)과 접속되어 있다. 제2 중심 도체(22)의 일단부(22a)는 제2 입출력 포트 P2 (중심 도체 접속 전극 (53))를 통하여 출력 외부 전극(15)과 접속되어 있다. 제2 중심 도체(22)의 타단부(22b)는 제 3포트 P3(중심 도체 접속 전극(52))를 통하여 접지 외부 전극(16)에 접속되어 있다. 제1 커패시턴스 소자 C1(25)은 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에 접속되어, 제1 중심 도체 L1(21)과 제1 병렬 공진 회로를 형성한다. 제2 커패시턴스 소자 C2(26)는 제2 입출력 포트 P2와 제 3포트 P3 사이에 접속되어, 제2 중심 도체 L2(22)와 제2 병렬 공진 회로를 형성한다.

전기적 특성이 뛰어난 비가역 회로 소자를 얻으려면, 리액턴스(reactance) 소자를 접속하는 선로에 의해 생기는 인덕턴스나, 전극 패턴 사이의 간섭에 의해 생기는 부유 커패시턴스 등의 다양한 요인을 고려할 필요가 있다.

상기 2 단자 쌍 아이솔레이터에서는, 불필요한 리액턴스 성분이 제1및 제2 병렬 공진 회로에 접속되기도 한다. 그러면, 2 단자 쌍 아이솔레이터의 입력 임피던스가 원하는 값으로부터 벗어나므로, 2 단자 쌍 아이솔레이터와 접속하는 다른 회로와 임피던스 부정합이 생겨서 삽입 손실 특성 및 아이솔레이션 특성이 저하된다.

불필요한 리액턴스 성분을 고려하여 제1 및 제2 병렬 공진 회로를 구성하는 인덕턴스 및 커패시턴스를 결정할 수 있지만, 단순하게 제1 및 제2 중심 도체(21, 22)를 구성하는 선로의 폭이나 간격 등을 변경해도, 외부 회로와 최적이 되는 정합 조건을 얻을 수 없다. 이것은, 제1및 제2의 중심 도체(21, 22)가 서로 결합되어 있기 때문에, 제1 및 제2 인덕턴스 소자 L1, L2의 인덕턴스가 모두 변화되고, 제1및 제2 입출력 포트 P1, P2의 입력 임피던스를 독립적으로 조정하는 것이 어렵기 때문이다. 특히 제1 입출력 포트 P1의 입력 임피던스의 벗어남은 삽입 손실의 증가를 초래하기 때문에 방지해야 한다.

따라서 본 발명의 목적은 입력 임피던스의 조정이 용이하며, 삽입 손실 특성 및 아이솔레이션 특성이 뛰어난 비가역 회로 소자를 제공하는 것이다.

본 발명의 비가역 회로 소자는 제1 입출력 포트와 제2 입출력 포트 사이에 배치된 제1 인덕턴스 소자와, 상기 제2 입출력 포트와 접지 사이에 배치된 제2 인덕턴스 소자와, 상기 제1 인덕턴스 소자와 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와, 상기 제2 인덕턴스 소자와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자와, 상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자와, 상기 제1 입출력 포트와 상기 제1 인덕턴스 소자와의 사이에 배치된 임피던스 조정 수단을 구비한 것을 특징으로 한다.

상기 임피던스 조정 수단은, 인덕턴스 소자 및/또는 커패시턴스 소자에 의해 구성되거나, 로 패스 필터(low pass filter) 또는 하이 패스 필터(high pass filter)에 의해 구성되는 것이 바람직하다. 상기 제2 병렬 공진 회로와 접지 사이에, 인덕턴스 소자를 접속하는 것도 바람직하다. 또한 상기 제2 병렬 공진 회로와 접지 사이에, 인덕턴스 소자와 병렬로 커패시턴스 소자를 접속하는 것도 바람직하다.

상기 제1 인덕턴스 소자 및 상기 제2 인덕턴스 소자는, 페리 자성체 상에 배치된 제1 중심 도체 및 제2 중심 도체로 형성되는 것이 바람직하다. 상기 제1 또는 제2 커패시턴스 소자의 적어도 일부는 적층 기판 내의 전극 패턴에 의해 형성되는 것이 바람직하다. 상기 임피던스 조정 수단용의 인덕턴스 소자 및/또는 커패시턴스 소자는 상기 적층 기판 내의 전극 패턴, 또는 상기 적층 기판에 탑재된 소자에 의해 구성되는 것이 바람직하다.

도 1은 본 발명의 일실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸다. 상기 비가역 회로 소자는 제1 입출력 포트 P1 및 제2 입출력 포트 P2를 구비한 2 단자 쌍 아이솔레이터이며, 포트 PT와 포트 PC 사이에 접속된 제1 인덕턴스 소자 L1과, 포트 PC와 포트 PE 사이에 접속된 제2 인덕턴스 소자 L2와, 포트 PT와 포트 PC 사이에 접속되어, 제1 인덕턴스 소자 L1과 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자 Ci와, 포트 PC와 포트 PE 사이에 접속되어, 제2 인덕턴스 소자 L2와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자 Cf와, 포트 PT와 포 트 PC 사이에 접속된 저항 소자 R과, 제1 입출력 포트 P1과 포트 PT 사이에 접속된 임피던스 조정 수단(90)을 구비한다. 여기서, 포트 PE는 접지되어 있다. 도 2의 등가 회로에 나타낸 바와 같이, 제1 인덕턴스 소자 L1 및 제2 인덕턴스 소자 L2는 페리 자성체 상에 배치된 제1 중심 도체(21) 및 제2 중심 도체(22)에 의해 구성된다.

도 3 내지 도 5는 임피던스 조정 수단(90)의 각종 예를 나타낸다. 임피던스 조정 수단(90)은 제3 인덕턴스 소자 및/또는 제3 커패시턴스 소자로 구성된다. 임피던스 조정 수단(90)은 포트 PT의 입력 임피던스가 유도성인지 용량성인지에 따라서 적절하게 선택된다. 예를 들면, 포트 PT의 2 단자 쌍 아이솔레이터의 입력 임피던스가 유도성을 나타내는 경우에는 입력 임피던스가 용량성을 나타내는 임피던스 조정 수단(90)을 사용하고, 역으로 입력 임피던스가 용량성을 나타내는 경우에는 입력 임피던스가 유도성을 나타내는 임피던스 조정 수단(90)을 이용하면, 원하는 임피던스 정합을 달성할 수 있다. 인덕턴스 소자 및 커패시턴스 소자는, 취급이 용이하며, 상수의 변경이 비교적 용이한 칩 부품으로 구성하는 것이 바람직하다. 인덕턴스 소자는 분포 상수 선로로 구성할 수도 있다.

임피던스 조정 수단(90)을 로 패스 필터로 구성하면, 제1 및 제2 인덕턴스 소자 L1, L2, 및 제1 및 제2 커패시턴스 소자 Ci, Cf를 변경하지 않아도, 용이하게 임피던스를 조정할 수 있고, 또한 전력 증폭기로부터의 2차 고조파 및 3차 고조파와 같은 불필요한 주파수 성분(고주파 신호)을 없앨 수가 있다.

상기 전력 증폭기는, 이용되는 고주파 전력용 트랜지스터의 출력단인 드레인 전극(drain electrode)에 대해서, 기본 주파의 파수에서의 임피던스 정합을 얻고, 또한 기본파의 짝수배의 주파수를 가지는 고주파 성분(예를 들면 2배파)에 대해서 임피던스를 쇼트 상태로 하여, 고주파 성분에 의해 소비되는 전력을 0로 한다. 이로써, 전력 증폭기는 고효율로 동작한다. 2 단자 쌍 아이솔레이터의 입력 임피던스 특성(S11)이 2배파에 있어서 실질적으로 쇼트가 되는 경우가 있지만, 이와 같은 임피던스 조건에서는 전력 증폭기의 동작이 불안정하게 되어, 발진 등을 일으킬 수 있다. 그래서, 임피던스 조정 수단(90)을 위상 회로로서 이용하면, 위상 θ의 이동에 의해 전력 증폭기와 2 단자 쌍 아이솔레이터의 정합을 비공역 정합(非共役整合)으로 하고, 전력 증폭기의 발진을 억제할 수 있다. 예를 들면, 임피던스 조정 수단(90)의 인덕턴스 소자를 제1 입출력 포트 P1과 포트 PT 사이에 배치되는 분포 상수 선로로 하면, 그 선로 길이 및 형태를 조정함으로써, 2차 고조파에 대한 입력 임피던스를 원하는 범위의 값으로 조정할 수 있다.

위상 θ를 크게 이동시키려면 분포 상수 선로를 길게 하면 되지만, 그렇게 하면 전기적 특성도 저하된다. 따라서, 임피던스 조정 수단(90)만으로는 충분히 위상 θ를 조정할 수 없는 경우, 도 17에 나타낸 바와 같이, 포트 PE와 접지 사이에 인덕턴스 소자(40)를 접속하는 것이 바람직하다. 인덕턴스 소자(40)는 칩 인덕터(chip inductor)나 분포 상수 선로로 형성할 수 있다. 포트 PE에 인덕턴스 소자(40)을 접속함으로써, 임피던스 조정 수단(90)의 분포 상수 선로를 길게 하는 경우와 마찬가지로, 위상 θ는 시계 방향(clockwise)으로 이동한다.

본 발명의 각 실시예를 첨부 도면을 참조하여, 이하에서 더 상세하게 설명하 지만, 본 발명은 그들에 한정되는 것은 아니다.

[실시예 1, 비교예 1]

도 6은 본 발명의 일실시예에 의한 비가역 회로 소자의 등가 회로이다. 본 실시예에 있어서, 임피던스 조정 수단(90)은 제1 입출력 포트 P1과 제1 인덕턴스 소자 L1 사이에 분로(shunt; 分路) 접속된 커패시턴스 소자 Cz로 이루어진다(도 3(a) 참조). 그 외의 회로 구성은 도 1에 나타낸 등가 회로와 동일하므로, 설명은 생략한다.

도 7은 본 발명의 일실시예에 의한 비가역 회로 소자의 외관을 나타낸 사시도 이며, 도 8은 분해 사시도이다. 비가역 회로 소자(1)는 마이크로파 페라이트(10) 및 그것을 둘러싸듯이 배치된 중심 도체(20)(마이크로파 페라이트(10) 상에서 서로 전기적 절연 상태로 교차하는 제1 중심 도체(21) 및 제2 중심 도체(22)를 가진다)로 이루어지는 중심 도체 조립체(30)와, 제1 중심 도체(21) 및 제2 중심 도체(22)로 공진 회로를 구성하는 제1 및 제2 커패시턴스 소자 Ci, Cf를 가지는 적층 기판(50)과, 적층 기판(50)과 접속하는 입력 단자(82a) 및 출력단자(83a)가 형성된 수지 케이스(80)와, 마이크로파 페라이트(10)에 직류 자계를 형성시키는 영구자석(40)과, 수지 케이스(80) 내에 수용된 영구자석(40), 중심 도체 조립체(30) 및 적층 기판(50)을 덮는 상부 케이스(70)를 구비하고 있다.

중심 도체 조립체(30)에 있어서는, 예를 들면 직사각형의 마이크로파 페라이트(10)의 표면에, 제1 중심 도체(21) 및 제2 중심 도체(22)가 절연층(도시하지 않음)을 통하여 교차하도록 배치되어 있다. 본 실시예에서는 제1 중심 도체(21) 및 제2 중심 도체(22)는 직교(교차각이 90°이다)하고 있지만, 교차 각이 90° 이외의 경우도 본 발명의 범위 내로 볼 수 있다. 일반적으로, 제1 중심 도체(21) 및 제2 중심 도체(22)는 80° ~ 110°의 범위에서 교차하면 된다. 교차각에 따라서도 비가역 회로 소자의 입력 임피던스는 변화하므로, 임피던스 조정 수단을 포함하여, 최적인 임피던스 정합 조건이 되도록, 교차각을 적절히 설정하는 것이 바람직하다.

도 9(a)는 중심 도체(20)의 평면 전개도이며, 도 9(b)는 중심 도체(20)를 마이크로파 페라이트(10) 상에 배치한 상태를 나타낸 사시도이다. 그리고, 도 9(b)에서는, 중심 도체(20)의 공통부(23)가 보일 수 있도록, 제1 중심 도체(21) 및 제2 중심 도체(22)에 의해 둘러싸이는 마이크로파 페라이트(10)는 생략되어 있다.

중심 도체(20)는 공통부(23)와, 공통부(23)의 한 변(23a)으로부터 직각으로 연장되는 제1 중심 도체(21)와, 공통부(23)와 인접하는 타 변(23b)으로부터 직각으로 연장되는 제2 중심 도체(22)가 일체로 구성되어, 전체적으로 'L'자 형상이다. 이와 같은 중심 도체(20)는 예를 들면 두께 30㎛의 동판을 펀칭하여 형성할 수 있다. 고주파에 있어서의 표피 효과에 의한 손실을 저감하기 위해, 동판에 두께 1 ~ 4㎛로 은도금을 하는 것이 바람직하다.

제1 중심 도체(21)는 3개의 병렬 도체부(선로) (211 ~ 213)로 이루어지고, 제2 중심 도체(22)는 1개의 도체부(선로) (221)로 이루어진다. 상기와 같은 구성에 의해, 제1 중심 도체(21)의 인덕턴스는 제2 중심 도체(22)의 인덕턴스보다 작아진다.

중심 도체(20)의 제1 중심 도체(21) 및 제2 중심 도체(22)는 마이크로파 페 라이트(10)를 둘러싸고 있으므로, 단지 마이크로파 페라이트(10)의 1주면에 중심 도체(20)를 배치하는 경우보다 큰 인덕턴스를 얻을 수 있다. 이와 같은 구조는 마이크로파 페라이트(10)의 소형화에 많이 기여하고 있다.

제1 중심 도체(21) 및 제2 중심 도체(22)를 한 장의 동판에 의해 일체로 형성하는 대신에, 별개의 동판에 의해 형성할 수도 있다. 또 폴리이미드(polyimide) 등의 가요성(可撓性; flexibility) 내열 절연 시트의 양면에, 제1 중심 도체(21) 및 제2 중심 도체(22)를 인쇄법 또는 에칭법(etching method)에 의해 형성할 수도 있다. 또한 마이크로파 페라이트(10)에 제1 중심 도체(21) 및 제2 중심 도체(22)를 인쇄할 수도 있다. 상기에서 설명한 바와 같이, 제1 중심 도체(21) 및 제2 중심 도체(22)의 형태는 한정적인 것은 아니다.

마이크로파 페라이트(10)의 형태는 도시한 바와 같이 직사각형으로 한정되지 않고, 원판형으로 할 수도 있다. 직사각형의 마이크로파 페라이트(10)를 사용하면, 원판형보다 체적이 크기 때문에, 그것을 싸는 제1 및 제2의 중심 도체(21, 22)가 길게 되어, 인덕턴스가 크게 된다.

마이크로파 페라이트(10)는 영구자석(40)으로부터의 직류 자계에 대해서 비가역 회로 소자로서 기능하는 자성재이면 된다. 바람직한 자성재로서는 이트륨 철 가닛(Yttrium Iron Garnet; YIG) 등과 같은 가닛 구조를 가지는 페라이트를 들 수 있지만, 사용 주파수에 따라서는 Ni계 페라이트를 사용할 수도 있다. YIG의 경우, Y의 일부를 Gd, Ca, V 등으로 치환할 수도 있고, 또 Fe의 일부를 Al, Ga 등으로 치환할 수도 있다.

중심 도체 조립체(30)에 직류 자계를 인가하는 영구자석(40)은, 상부 케이스(70)의 내벽면에 접착제 등에 의해 고정된다. 영구자석(40)으로서는 비용 및 마이크로파 페라이트(10)와 온도 특성과의 관계를 고려하면, 페라이트 자석[예를 들면, (Sr/Ba)O·nFe₂O₃]이 바람직하다. (Sr/Ba)O·nFe₂O₃에 의해 표현되는 조성을 가지는 페라이트 자석 중에서, (Sr/Ba)RO·n(FeM)₂O₃ [R은 Y를 포함하는 희토류 원소 중, 적어도 하나의 원소로서, Sr 및/또는 Ba의 일부를 치환하고, M은 Co, Mn, Ni 및 Zn으로 이루어지는 군으로부터 선택된 적어도 하나의 원소로서, Fe의 일부를 치환하고 있다]에 의해 표현되는 조성을 가지고, 마그네토플럼바이트(magnetoplumbite)형 결정 구조를 가지고, R 원소 및/또는 M원소가 화합물 상태로 연소 후의 분쇄 공정에서 첨가된 페라이트 자석은, 높은 자속 밀도를 가지므로, 비가역 회로 소자의 소형화 및 박형화를 가능하게 한다. 바람직하게는 페라이트 자석의 잔류 자속밀도 Br은 420 mT이상이며, 유지력 Hc는 300 kA/m이상이다.

도 10은 적층 기판(50)의 분해 사시도이다. 본 실시예에 있어서의 적층 기판(50)은 6층의 유전체 시트 S1 ~ S6으로 이루어진다. 유전체 시트 S1 ~ S6에 사용되는 세라믹은 Ag 등의 도체 페이스트(paste)와 동시에 소성할 수 있는 저온 소결 세라믹스(LTCC)인 것이 바람직하다.

환경친화적인 면을 고려하면, LTCC는 납을 포함하지 않는 것이 바람직하다. 상기와 같은 LTCC는 바람직하게는 10 ~ 60 질량%의 Al (Al₂O₃ 환산), 25 ~ 60 질량%의 Si (SiO₂ 환산), 7.5 ~ 50 질량%의 Sr (SrO 환산), 및 0 ~ 20 질량%의 Ti (TiO₂ 환산) 로 이루어지는 주성분과, 주성분 100 질량%에 대해서, 0.1 ~ 10 질량%의 Bi (Bi₂O₃ 환산), 0.1 ~ 5 질량%의 Na (Na₂O 환산), 0.1 ~ 5 질량%의 K (K₂O 환산), 및 0.1 ~ 5 질량%의 Co (CoO 환산) 으로 이루어지는 군으로부터 선택되는 적어도 한 종류의 부성분과, 0.01 ~ 5 질량%의 Cu (CuO 환산), 0.01 ~ 5 질량%의 Mn (MnO₂ 환산), 및 0.01 ~ 5 질량%의 Ag로 이루어지는 군으로부터 선택된 적어도 한 종류를 포함한다.

상기 조성의 세라믹 가루의 혼합물을 700℃ ~ 850℃로 연소하여, 평균 입경 0.6 ~ 2μm로 잘게 분쇄하고, 바인더 및 용제와 함께 슬러리(slurry)화하여, 닥터 블레이드(doctor blade)법 등으로 유전체의 그린 시트를 제작한다. 각 그린 시트에 via hole을 형성하고, 도전성 페이스트로 전극 패턴을 인쇄하고, via hole에도 도전성 페이스트를 충전(充塡)한다. 전극 패턴을 형성한 복수개의 그린 시트를 적층하고 소성하여, 일체로 된 적층 기판(50)을 제작한다.

이와 같이 저온 소결 세라믹스로 이루어지는 적층 기판(50)에서는, Ag, Cu, Au 등의 높은 도전율을 가지는 금속을 전극 패턴으로 사용할 수 있다. 전극 패턴은 Ag, Cu, Ag-Pd 등이 도금된 기초층과, Ni가 도금된 중간층과, Au가 도금된 표면층으로 이루어지는 것이 바람직하다. Au도금은 납땜이 잘 스며들게 하면서 도전율이 높기 때문에, 비가역 회로 소자의 손실 방지에 효과적이다. 전극 패턴의 두께는 통상 2 ~ 20μm정도이며, 표면 효과에 필요한 두께의 2배 이상으로 설정한다. 이와 같이 적층 기판(50)은, 높은 Q치를 가지는 유전체 상에 저저항 손실의 전극 패턴을 형성하기 때문에, 극히 손실이 적은 비가역 회로 소자를 구성할 수 있다.

적층 기판(50)은 약 4mm × 4mm이하로서, 작은 치수로 형성한다. 그래서, 다수의 적층 기판(50)으로 이루어지는 기본 적층 기판을 제작하고, 미리 형성한 분할 홈에 따라 개개의 적층 기판(50)으로 분할하거나, 다이서(dicer)나 레이저에 의해 절단하는 것이 바람직하다.

적층 기판(50)은 구속 소성법에 의해 소성되는 것이 바람직하다. 구속 소성법에서는, 적층 기판(50)의 조건(특히 소성 온도 1000℃이하)에서는 소성하지 않는 수축 억제 시트로 적층 기판(50)을 협지한 상태에서 적층 기판(50)을 소성함으로써, 평면 방향(X-Y 방향)으로 소성되어 수축되는 것을 억제하고, 소성 후에 초음파 세정법, 습식 호닝(honing)법, 블라스트(blast)법 등에 의해 수축 억제 시트를 제거한다. 이로써, 소성 불균일이 적은 적층 기판을 얻을 수 있다. 수축 억제 시트는 알루미나(산화 알미늄) 분말이나, 알루미나 분말과 안정화 산화 지르코늄(zirconium) 분말의 혼합물 등으로 이루어진다.

도 10에 나타낸 바와 같이, 유전체 시트 S1 ~ S6에는 도전성 페이스트로 전극 패턴이 인쇄되어 있다. 구체적으로는, 유전체 시트 S1에는 전극 패턴(501 ~ 504, 520)이, 유전체 시트 S2에는 전극 패턴(505, 506)이, 유전체 시트 S3에는 전극 패턴(507)이, 유전체 시트 S4에는 전극 패턴(508)이, 유전체 시트 S5에는 전극 패턴(509)이, 유전체 시트 S6에는 전극 패턴(510)이 각각 형성되어 있다.

유전체 시트 S1 ~ S6 상의 전극 패턴은, 도전성 페이스트를 충전한 via hole VHg1 ~ VHg6, VHi1 ~ VHi9, VHo1 ~ VHo9를 통하여 접속되어 있다. 구체적으로는, via hole VHg1 ~ VHg6은 전극 패턴(504, 505, 510)을 그라운드 전극 GND에 접속하고, via hole VHi1 ~ VHi9는 전극 패턴(502)을 전극 패턴(508)을 통하여 입력 단자 IN에 접속하고, via hole VHo1 ~ VHo9는 전극 패턴(520, 507, 509)를 출력단자 OUT에 접속한다. 전극 패턴(503, 506, 507, 508, 509)는 제1 커패시턴스 소자 Ci를 구성하고, 전극 패턴(520, 505, 507) 및 전극 패턴(509, 510)은 제2 커패시턴스 소자 Cf를 구성한다.

본 실시예에서는, 제1 및 제2 커패시턴스 소자 Ci, Cf를 구성하는 전극 패턴을 복수개의 층에 배치하고, 이들을 via hole을 통하여 병렬로 접속하고 있다. 이와 같은 구성에 의해, 한 층당 전극 패턴의 형성 면적을 넓게 할 수 있다. 구체적으로는, 30pF정도의 정전기 용량을 형성할 수 있다.

적층 기판의 주면에는, 유전체 시트 S1에 설치된 복수개의 전극 패턴이 나타난다. 전극 패턴(503, 504)에는, 임피던스 정합 회로(90)의 역할을 하는 칩 콘덴서(61)가 납땜되고, 전극 패턴(502, 520)에는, 칩 저항(64)이 납땜된다. 대략 원형의 전극 패턴(501)에는, 중심 도체(20)의 공통부(23)가 납땜된다. 본 실시예에서는, 전극 패턴(501)을 대략 원형으로 형성하기 때문에, 주위의 전극 패턴(502, 503, 504)의 형성 면적을 넓게 취하면서, 그 전극 패턴들과의 절연 거리를 최대로 취할 수 있다. 전극 패턴(503)에는 제1 중심 도체(21)의 단부(21a)가 납땜 등에 의해 접속되고, 전극 패턴(504)에는 제2 중심 도체(22)의 단부(22a)가 납땜 등에 의해 접속된다.

적층 기판(50)의 배면에는, 그라운드 전극 GND를 양쪽에서 협지하는 형태로 입력 단자 IN 및 출력단자 OUT가 설치되어있다. 그라운드 전극 GND는 납땜 등에 의해 수지 케이스(80)의 인서트 성형된 프레임(81)의 저부(81b)와 접속된다. 입력 단자 IN 및 출력단자 OUT은 수지 케이스(80)의 내측에 설치된 입력 단자의 노출단(82b) 및 출력 단자의 노출단(83b)에 각각 납땜 등에 의해 접속된다.

본 실시예에서는, 임피던스 조정 수단(90)용의 커패시턴스 소자 Cin은 적층 기판(50)의 주면(主面)에 실장한 칩 콘덴서(61)이다. 원하는 칩 콘덴서를 선택할 수 있으므로, 입력 임피던스의 조정이 용이하다. 도 11에 나타낸 바와 같이, 임피던스 조정 수단(90)의 커패시턴스 소자 Cin을 적층 기판(50)의 내부에 전극 패턴 511으로 형성할 수도 있다. 도 11에 나타낸 예에서는, 커패시턴스 소자 Cin은 유전체 시트 S7에 형성되고, 유전체 시트 S6에 형성된 전극 패턴(510) 및 유전체 시트 S7에 형성된 그라운드 전극 GND는 커패시턴스 소자 Cz를 형성하고 있다. 따라서, 칩 콘덴서의 탑재가 불필요하게 된다. 또 커패시턴스 소자를 적층 기판(50) 내에 형성하는 동시에, 칩 콘덴서를 적층 기판(50) 상에 실장함으로써, 임피던스 조정 수단(90)의 용량을 조정할 수 있다.

본 발명의 비가역 회로 소자의 임피던스 조정 수단(90)은 인덕턴스 소자 단독, 또는 인덕턴스 소자와 커패시턴스 소자의 조합에 의해 구성할 수도 있다. 인덕턴스 소자는 칩 인덕터로 할 수도 있고, 유전체 시트 상에 형성된 전극 패턴(라인 패턴)으로 할 수도 있다.

임피던스 조정 수단(90)용의 인덕턴스 소자 및 커패시턴스 소자를 전극 패턴으로 형성하는 경우, 트리밍 이외의 조정은 곤란하지만, 칩 콘덴서나 칩 인덕터를 사용하면, 임피던스 정합이 양호하게 이루어지도록 커패시턴스 및 인덕턴스를 미세하게 조정할 수 있다.

수지 케이스(80)에 인서트 성형된 금속 프레임(81)의 측벽(81a, 81c)과 접합되는 대략 상자 형태의 상부 케이스(70)는 연철 등의 강자성체에 의해 형성되고, 영구자석(40), 중심 도체 조립체(30) 및 적층 기판(50)을 둘러싸는 자기 회로를 형성하는 자기 요크로서 기능한다. 상부 케이스(70)에, Ag, Au, Cu 및 Al으로 이루어지는 군으로부터 선택된 적어도 하나의 금속 또는 그 합금으로 이루어지는 도금을 형성하는 것이 바람직하다. 도금층의 전기 저항율은 5.5μΩcm이하가 바람직하고, 3.0μΩcm이하가 더 바람직하며, 1.8μΩcm이하가 가장 바람직하다. 도금층의 두께는 0.5 ~ 25μm가 바람직하고, 0.5 ~ 10μm가 더 바람직하고, 1 ~ 8μm가 가장 바람직하다. 이와 같은 구성에 의해, 외부 회로와의 상호 간섭을 억제하여 손실을 저감할 수 있다.

도 12는 수지 케이스(80)를 나타낸 평면도이다. 인서트 성형된 수지 케이스(80)는 0.1mm정도의 얇은 금속 프레임(81)을 가진다. 금속 프레임(81)은 금속으로부터 펀칭이나 에칭 등에 의해 형성되고, 저부(81b)와, 그 양쪽의 2개의 측벽(81a, 81c)과, 단자(81d ~ 81g)를 일체로 형성한다. 프레임 단자(81d ~ 81g)는 그라운드 단자이다. 프레임 측벽(81a, 81c)은 상부 케이스(70)의 측벽과 서로 마주 보므로, 영구자석(40)의 자속을 중심 도체 조립체(30)에 균일하게 공급할 수 있다.

수지 케이스(80)에는 또 입력 단자(82a)(IN-등가 회로의 제1 입출력 포트 P1), 및 출력단자(83a)(OUT-등가 회로의 제2 입출력 포트 P2)가 일체로 형성되어 있다. 프레임 저부(81b)는 입력 단자 IN 및 출력단자 OUT과 전기적으로 절연시키기 위하여, 입력 단자 IN의 노출단(82b) 및 출력단자 OUT의 노출단(83b)으로부터 0.3 mm정도 이격하고 있다.

프레임(81)은 예를 들면 두께 0.15mm정도의 SPCC(JIS G3141)로 이루어지고, 표면에 두께 1 ~ 3μm의 Cu 및 두께 2 ~ 4μm의 Ag가 도금되어 있다. 상기와 같은 도금에 의해, 고주파 특성이 개선된다.

수지 케이스(80) 내에 적층 기판(50)을 수용하고, 적층 기판(50)의 입력 단자 IN 및 출력단자 OUT을 수지 케이스(80)의 입력 단자의 노출단(82b) 및 출력단자의 노출단(83b)에 각각 납땜한다. 적층 기판(50)의 저부 그라운드 GND는, 수지 케이스(80)의 프레임 저부(81b)에 납땜된다.

도 12에 나타낸 수지 케이스는, 4개의 그라운드 단자(81d ~ 81g) GND를 가지므로, 접지 전위를 확실하고 안정적으로 얻을 수 있다. 또한 입력 단자 IN 및 출력단자 OUT을 포함한 6군데에서 납땜하기 때문에, 비가역 회로 소자의 실장 강도가 높다.

수지 케이스(80)의 프레임 측벽(81a, 81c)은 양쪽 다 상부 케이스(70)에 납땜하는 것은 아니고, 한쪽만을 납땜하거나, 양쪽을 접착하는 것이 바람직하다. 프레임 측벽(81a, 81c)을 양쪽 다 상부 케이스(70)에 납땜하면, 삽입 손실이 높아진다. 이것은, 고주파 전류의 루프가 상부 케이스(70)에 형성됨으로써 발생하는 고주파 자계가 중심 도체 조립체(30)에 영향을 끼치기 때문으로 추측된다.

구체예로서, 직경 1.9mm × 두께 0.35mm의 가닛으로 이루어지는 마이크로파 페라이트(10), 길이 2.8mm × 폭 2.5mm × 두께 0.4mm의 페라이트 영구자석(40), 'L'자 모양의 두께 30μm의 Cu 판(두께 1 ~ 4μm의 반 광택 Ag로 도금)으로부터 에칭에 의해 일체로 성형한 제1 중심 도체(21) 및 제2 중심 도체(22)를 사용하고, 상기와 같이 하여 주파수 830 ~ 840MHz용의 모서리 길이가 3.2mm인 초소형 비가역 회로 소자를 제작했다. 제1 중심 도체(21)는 전체 폭이 1.0mm이며, 0.2 mm의 절결부를 두고 폭 0.2 mm의 3개의 병렬 스트립(strip)으로 이루어진다. 제2 중심 도체(22)는 폭 0.2mm의 1개의 스트립으로 이루어진다. 더미 저항으로서 70 Ω의 칩 저항을 적층 기판(50)에 납땜했다. 또 임피던스 정합 수단으로서, 1 pF의 칩 콘덴서를 제1 입출력 포트 P1과 그라운드 사이에 접속하도록, 적층 기판(50)에 납땜했다.

상기와 같이 제작한 비가역 회로 소자에 대해서, 주파수 785 ~ 885MHz로 네트워크 아날라이저에 의해, S11 스미스 차트, 입력측 반사 손실, 삽입 손실, 및 아이솔레이션을 측정했다. 또 비교예로서, 입력 임피던스의 정합 수단으로서의 칩 콘덴서를 접속하지 않는 것을 제외하고 다른 요소의 구성은 동일한 비가역 회로 소자에 대해서도, 동일한 측정을 행한다.

도 13은 제1 입출력 포트 P1의 반사 특성을 나타낸 S11 스미스 차트이다. 상기 S11 스미스 차트는, 제2 입출력 포트 P2를 특성 임피던스 50Ω으로 종단(終端)했을 때에, 제1 입출력 포트 P1 측의 입사파에 대한 반사파의 비율을 나타낸다. S11 스미스 차트로부터, 중심 주파수 835MHz에 있어서, 비교예 1의 임피던스가 50 + j11 Ω으로 유도성 임피던스를 나타내고 있는 것에 비해, 실시예 1에서는 50 + j0.3 Ω으로 허수부가 근소인 50Ω의 임피던스를 나타내어서, 양호한 임피던스 정 합이 이루어지고 있는 것을 확인할 수 있다.

도 14는 제1 입출력 포트 P1 측의 반사 손실의 주파수 특성을 나타낸다. 중심 주파수 835MHz에 있어서의 반사 손실은, 비교예 1에서는 19dB인데 비해, 실시예 1에서는 39dB로 현저하게 개선되었다. 도 15는 삽입 손실의 주파수 특성을 나타낸다. 중심 주파수 835 MHz에 있어서의 비가역 회로 소자의 삽입 손실은, 비교예 1에서는 0.52dB인데 비해, 실시예 1에서는 0.45dB로 개선되었다. 아이솔레이션 특성은 도 16에 나타낸 바와 같이, 실시예 1과 비교예 1은 실질적으로 차이가 없고, 양쪽 다 양호했다.

상기 실시예에서는 임피던스 정합 회로(90)로서 커패시턴스 소자를 사용하였지만, 본 발명은 물론 이것에 한정되지 않는다. 도 13에 나타낸 S11 스미스 차트에서는 비교예 1의 임피던스가 상반부에 위치(유도성)하고 있지만, 실시예 1에서는 용량성의 커패시턴스 소자 Cz로 허수부를 보정하고, 입력 임피던스를 50Ω으로 설정하였다. 그리고 입력 임피던스가 S11 스미스 차트의 하반부에 있을 경우(R-jX), 유도성의 인덕턴스 소자에 의해 허수부를 보정할 수 있다.

[실시예 2]

도 18은 본 발명의 다른 실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸다. 실시예 1과 다른 점은, 임피던스 정합 회로(90)를 커패시턴스 소자 Cz와, 제1 입출력 포트 P1과 포트 PT 사이에 직렬로 접속한 인덕턴스 소자 Lz1로 구성한 점이다. 인덕턴스 소자 Lz1은, 예를 들면 도 19에 있어서, 유전체 시트 S6에 형성된 전극 패턴(512)에 의해 구성된 분포 상수 선로이다. 도 20은 실시예 2의 비가 역 회로 소자에 인덕턴스 소자 Lz1을 접속하지 않을 경우의 S11 스미스 차트이며, 도 21은 실시예 2의 S11 스미스 차트이다. S11 스미스 차트에 있어서, 마크 1 ~ 3은 각각 835MHz, 1.68GHz 및 2.52GHz의 주파수를 나타낸다. 인덕턴스 소자 Lz1을 접속함으로써, 기본파(835MHz)의 정합 조건을 거의 변화시키지 않고, 고조파 성분(1.68GHz: 2배파, 2.52GHz: 3배파)의 위상 θ를 이동시킬 수 있다. 그러므로, 전력 증폭기와 2 단자 쌍 아이솔레이터의 정합이 공역 정합이 되는 것을 방지하여, 전력 증폭기의 발진을 억제할 수 있다.

[실시예 3]

도 22는 본 발명의 또 다른 실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸다. 실시예 1과 다른 점은, 포트 PE와 접지 사이에 인덕턴스 소자 LW와 커패시턴스 소자 CW의 병렬 공진 회로가 접속되어 있는 점이다. 상기 비가역 회로 소자는, 다른 구조의 비가역 회로 소자보다 통과 대역을 광대역화할 수 있다.

도 23에 나타낸 예에서는, 탑재 부품의 수를 증가시키지 않고 비가역 회로 소자를 소형화하기 위하여, 인덕턴스 소자 LW를 유전체 시트 S7에 형성된 전극 패턴(513)에 의해 구성된 분포 상수 선로에 의해 구성하고, 커패시턴스 소자 CW를 유전체 시트 S6에 형성된 전극 패턴(510), 배면의 전극 패턴 GND로 구성하고, 모두 적층 기판에 내장되어 있다. 그러나, 인덕턴스 소자 LW 및 커패시턴스 소자 CW는 적층 기판에 탑재하는 소자에 의해 구성할 수도 있다.

본 발명의 비가역 회로 소자는 제1 입출력 포트와 제1 인덕턴스 소자와의 사 이에 임피던스 조정 수단을 구비하는 것에 의해, 양호한 삽입 손실 특성 및 아이솔레이션 특성을 저하하지 않으면서, 입력 임피던스를 용이하게 조정할 수 있다. 그러므로, 이동체 통신 기기의 송신부에 있어서 전력 증폭기와 안테나 사이에 배치했을 경우에, 전력 증폭기로 흐르는 불필요한 신호의 역류를 막을 수 있을 뿐만 아니라, 전력 증폭기의 부하 측의 임피던스를 안정시킨다. 따라서, 본 발명의 비가역 회로 소자를 사용하면, 휴대폰 등의 전지 수명을 연장시킬 수도 있다.

Claims

고주파 신호에 대해서 비가역(非可逆) 전송 특성을 가지는 비가역 회로 소자에 있어서,

제1 입출력 포트와 제2 입출력 포트 사이에 배치된 제1 인덕턴스(inductance) 소자와,

상기 제2 입출력 포트와 접지 사이에 배치된 제2 인덕턴스 소자와,

상기 제1 인덕턴스 소자와 제1 병렬 공진(共振) 회로를 구성하는 제1 커패시턴스(capacitance) 소자와,

상기 제2 인덕턴스 소자와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자와,

상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자와,

상기 제1 입출력 포트와 상기 제1 인덕턴스 소자 사이에 배치된 임피던스(impedance) 조정 수단

을 구비한 것을 특징으로 하는 비가역 회로 소자.
제1항에 있어서,

상기 임피던스 조정 수단이 인덕턴스 소자 및/또는 커패시턴스 소자로 구성되는 것을 특징으로 하는 비가역 회로 소자.
제1항에 있어서,

상기 임피던스 조정 수단이 로 패스 필터(low pass filter) 또는 하이 패스 필터(high pass filter)인 것을 특징으로 하는 비가역 회로 소자.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제2 병렬 공진 회로와 접지 사이에 인덕턴스 소자가 형성되는 것을 특징으로 하는 비가역 회로 소자.
제4항에 있어서,

상기 제2 병렬 공진 회로와 접지 사이에, 상기 인덕턴스 소자와 병렬로 커패시턴스 소자가 형성되는 것을 특징으로 하는 비가역 회로 소자.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 제1 인덕턴스 소자 및 상기 제2 인덕턴스 소자는, 페리 자성체(ferrimagnetic substance) 상에 배치된 제1 중심 도체와 제2 중심 도체로 구성되는 것을 특징으로 하는 비가역 회로 소자.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 제1또는 제2의 커패시턴스 소자 중, 적어도 일부가 적층 기판의 전극 패턴에 의해 형성되는 것을 특징으로 하는 비가역 회로 소자.
제2항에 있어서,

상기 임피던스 조정 수단용의 인덕턴스 소자 및/또는 커패시턴스 소자가 상기 적층 기판 내의 전극 패턴, 또는 상기 적층 기판에 탑재된 소자에 의해 구성되는 것을 특징으로 하는 비가역 회로 소자.