KR101359544B1 - 패키징용 부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은 패키징용 부품 및 그 제조방법에 관한 것으로서, 보다 상세하게는 세라믹 재질의 출발물질을 혼합하여 슬러리를 제조하는 단계; 제조된 슬러리를 이용하여 세라믹 시트 성형체를 제조하는 단계; 상기 세라믹 시트 성형체의 적어도 일측에 시트간 전기적 연결이 가능하도록 제1도전성 물질이 충전되는 관통홀을 가공하는 단계; 상기 관통홀에 제1도전성 물질을 충전하는 단계; 시트에 회로 패턴을 인쇄하는 단계; 회로 패턴이 인쇄된 시트를 복수로 제조하고 적층하는 단계; 적층된 세라믹 시트의 최상층과 최하층 중 제1도전성 물질이 외부로 노출된 관통홀을 포함하는 영역에 전극 물질을 도포하는 단계; 상기 전극 물질이 도포된 적층된 세라믹 시트를 소성하는 단계; 및 상기 도포된 전극 물질 상에 와이어 본딩 또는 솔더 범핑을 위한 제2도전성 물질을 도금하여 입출력 단자를 형성하는 단계;를 포함하여 구성되어, 표면 실장 공정 및 와이어 본딩 공정을 선택적으로 사용할 수 있도록 하는 것을 특징으로 하는 패키징용 부품의 제조방법 및 패키징용 부품을 제공한다.
Description
본 발명은 패키징용 부품 및 그 제조방법에 관한 것으로서, 보다 상세하게는 세라믹 재질의 출발물질을 혼합하여 슬러리를 제조하는 단계; 제조된 슬러리를 이용하여 세라믹 시트 성형체를 제조하는 단계; 상기 세라믹 시트 성형체의 적어도 일측에 시트간 전기적 연결이 가능하도록 제1도전성 물질이 충전되는 관통홀을 가공하는 단계; 상기 관통홀에 제1도전성 물질을 충전하는 단계; 시트에 회로 패턴을 인쇄하는 단계; 회로 패턴이 인쇄된 각 시트를 적층하는 단계; 적층된 세라믹 시트의 최상층과 최하층 중 제1도전성 물질이 외부로 노출된 관통홀을 포함하는 영역에 전극 물질을 도포하는 단계; 상기 전극 물질이 도포된 적층된 세라믹 시트를 소성하는 단계; 및 상기 도포된 전극 물질 상에 와이어 본딩 또는 솔더 범핑을 위한 제2도전성 물질을 도금하여 입출력 단자를 형성하는 단계;를 포함하여 구성되어, 표면 실장 공정 및 와이어 본딩 공정을 선택적으로 사용할 수 있도록 하는 것을 특징으로 하는 패키징용 부품의 제조방법 및 패키징용 부품을 제공한다.
일반적으로 기판의 회로패턴과 연결되며 각종 수동기능을 포함하는 부품들은 소결, 전극형성, 실장을 위한 표면도금의 공정에 의해 제작된다. 보다 구체적으로는 내부에 회로패턴이 형성된 세라믹 재질의 구성몸체를 소결한 후 이를 연마하고, 이후에 은, 구리 또는 니켈 등을 재질로 하는 외부 전극 재료를 도포하여 내부회로와 컨택한 후 다시 열처리하여 세라믹 재질의 구성몸체와 견고한 물리적 결합을 형성하고, 이후에 기판의 회로패턴과 컨택을 용이하게 하며, 솔더링이 문제없이 이루어지도록 하기 위하여 니켈, 주석 또는 금 등을 재질로 하여 표면도금하며, 계속하여 기판의 실장위치에 부품을 본딩하기 위하여 기판의 본딩부위 또는 실장 부품의 본딩부위에 솔더를 도포하고 마운팅 장비를 이용하여 리플로우 함으로써 실장과정을 완료한다.
위와 같은 표면 실장 공정 이후에 시계열적 공정으로서, 와이어 본딩 공정을 이용하여 기판과 실장 부품을 도선 연결하는데, 표면 실장 공정의 솔더링 과정에서 사용되었던 플럭스(flux)의 잔류물이 리플로우 과정 중에서 기판에 대한 오염원으로 작용하며, 따라서 플럭스의 잔류물을 세정제를 이용하여 꼼꼼히 제거하여야 하고, 잔류하는 수분 또한 후공정을 위하여 반드시 제거하여야 한다.
표면 실장 공정과 관련하여 실장 과정을 예시하면, 종래의 실장부품들은 도 1에 도시된 바와 같이 솔더크림을 이용하여 실장하고자 하는 기판 위에 솔더를 도포한 후 실장하고자 하는 부품을 정위치시키고, 리플로우함으로써 기판위에 부품을 실장하였다. 한편, 기판상에 표면 실장 공정에 의하여 기판에 실장하는 부품과 와이어 본딩 공정에 의하여 기판에 실장하는 부품이 함께 실장되는 경우에는 통상적으로 표면 실장 공정에 의한 부품을 먼저 실장하고, 순차적으로 와이어 본딩 공정에 의한 부품을 실장한다. 따라서, 패키지의 불량을 예방하기 위해서는 선순위 공정인 표면 실장 공정에 의하여 실장하는 부품의 실장시 사용되는 플럭스를 깨끗이 세정해야 하고 와이어 본딩 공정을 수행하여야 하는데, 세정공정은 부가 공정에 해당하여 공정상 경제성이 저하되고, 세정의 완결을 담보하기 어려운 문제점이 있다. 이러한 패키지의 불량의 또다른 원인으로는 표면 실장 공정중의 요소공정인 리플로우 공정시 가열과정에 의한 기판의 물성변화가 우려된다는 점이며, 리플로우 공정의 생략이 불가능한 이상 기판의 물성변화는 부득이하게 받아들여져야 하며, 이러한 공정상 변수들은 경우에 따라서 완제품의 기구적 신뢰성에 악영향을 미치는 문제점이 있다.
또한, 이와 같은 표면 실장 공정에 의한 실장부품과 와이어 본딩 방법을 적용하는 입/출력단자를 갖는 실장부품을 하나의 기판에 패키징하기 위해서는 표면 실장 공정을 위한 시설과 와이어 본딩 공정을 위한 시설을 모두 구비하여야 하는데, 이는 시설의 대형화와 공정의 복잡화를 초래하는 문제점이 있다.
또한, 캐비티 구조를 갖는 기판에 표면 실장 공정에 의해 실장되는 부품을 이용하여 패키징할 때, SMT 장비의 픽업노즐보다 작은 캐비티내에 부품을 실장하는 경우에는, 기판에 솔더를 도포하는 과정과, 부품을 정확한 위치에 실장하는 과정이 매우 어렵다는 문제점도 내포하고 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 필요에 따라서 표면 실장 공정을 생략하고 와이어 본딩 공정만으로도 패키징이 가능하므로 제조공정이 간이하고, 설비 구축에 따른 소요비용을 절감할 수 있는 패키징용 부품 및 그 제조방법을 제공한다.
또한, 본 발명은 와이어 본딩용 부품과 표면 실장용 부품을 각각 별개로 제작하지 아니하므로, 부품의 제조에 있어서 공정이 크게 단축되도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
또한, 본 발명은 플럭스 또는 솔더 도포 및 부품의 정위치 작업의 정밀도상 표면 실장 공정에 의하여 부품을 실장하기 어려운 매우 협소한 캐비티 영역내에서도 부품의 실장이 가능하도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
또한, 본 발명은 비교적 넓은 영역을 갖는 시트의 표면에 단자 전극을 형성시키므로 전극 면적의 확보에 유리한 패키징용 부품 및 그 제조방법을 제공한다.
특히, 일반적인 어레이 타입의 I/O 단자를 갖는 부품들은 단자 전극을 부품의 사이드에 형성시키기 때문에 전극면적이 협소하며, 따라서 이와 같은 부품들은 제조 공정 중 전기적 숏트 불량 가능성을 내재하고 있다.
또한, 본 발명은 시트상에 형성되는 회로 패턴을 고려할 필요가 없으며, 단지 와이어 본딩시 사용되는 와이어의 길이, 재질 또는 두께를 포함하는 와이어 특성만을 공정변수로 하여 회로특성을 제어할 수 있도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
특히, 회로 패턴을 형성하기 위한 관련 설비의 경우 정밀도의 한계로 인하여 매우 미세한 패턴의 형성이 용이하지 아니하며, 따라서 미세한 패턴을 포함하는 I/O 단자의 형성 방법은 용이하지 아니하다.
또한, 본 발명은 시트상에 회로 패턴이 형성되지 아니하므로, 시트의 중앙부에 단자 전극의 도입이 가능하며, 또한, 적층된 시트 내부에 회로가 형성되도록 적의 부품 두께를 확보하므로, 따라서, 전기적 특성 등 물성 측정시 부품이 파손되거나 부품의 파손에 따라서 단자간 정렬 위치에 오차가 발생하여 컨택의 에러가 발생되지 않도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
특히, 회로 패턴이 시트 표면에 형성되고 그 시트의 두께가 얇은 경우, 단자가 통상 회로패턴의 주변부, 즉 시트의 사이드 부분에 위치하게 되며, 이 때 전기적 특성 측정 시 제품이 파손될 우려가 있고, 이로부터 사이드 단자간의 정렬 위치 오차에 의한 컨택 에러 및 미스 컨택만으로도 양품이 불량품으로 분류되는 문제가 발생될 수 있다.
또한, 본 발명은 시트의 상하 표면 또는 동일 표면에 I/O 단자를 구성할 수 있으며, 따라서 전극 단면적이 협소한 경우에 있어서 부품의 전기적 특성을 평가할 때 부품의 사이드에 위치한 I/O 단자를 컨택하여 측정하는 방법에 비하여 시트의 사이드가 아닌 상하 표면 또는 동일 표면에 위치한 전극 부분을 컨택하여 측정하도록 함으로써 전기적 특성을 보다 정밀하게 측정하는 것이 가능하도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
또한, 본 발명은 실장하고자 하는 부품이 열적으로 특성이 민감한 소재로 구성되어 있는 제품일 경우 표면 실장 공정을 배제할 수 있는 특성상 기존의 리플로우 공정의 생략이 가능하므로 제품에 thermal crack 등 열적 손상의 발생을 예방하도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
또한, 본 발명은 I/O단자 전극을 동일한 면에 여러 개를 배열시킨 후 단일 부품으로 분리시 단자수를 조정하여 분리시키는 것이 가능하며, 따라서 별도 단자 처리 공정 없이 멀티 I/O 단자를 갖는 제품 제작이 가능하도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
또한, 본 발명은 제품 자체를 기판 형태로 사용할 수 있으며, 와이어 본딩에 의한 패키지 to 패키지용 기판으로도 사용할 수 있도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
또한, 본 발명은 부품의 용도 및 실장면적에 따라 커팅공정 중 사이즈를 가변하여 절단하여 사용할 수 있으며, 따라서 별도의 후공정을 도입할 필요없이 간이하게 사이즈 변경이 가능하도록 하는 패키징용 부품 및 그 제조방법을 제공한다.
본 발명은 전술한 목적을 달성하기 위하여, 세라믹 재질의 출발물질을 혼합하여 슬러리를 제조하는 단계; 제조된 슬러리를 이용하여 세라믹 시트 성형체를 제조하는 단계; 상기 세라믹 시트 성형체의 적어도 일측에 시트간 전기적 연결이 가능하도록 제1도전성 물질이 충전되는 관통홀을 가공하는 단계; 상기 관통홀에 제1도전성 물질을 충전하는 단계; 상기 관통홀이 가공된 시트에 회로 패턴을 인쇄하는 단계; 회로 패턴이 인쇄된 시트를 복수로 제조하고 적층하여 세라믹 더미를 제조하는 단계; 세라믹 더미의 최상층과 최하층 중 제1도전성 물질이 외부로 노출된 관통홀을 포함하는 영역에 전극 물질을 도포하는 단계; 상기 전극 물질이 도포된 세라믹 더미를 소성하는 단계; 및 상기 도포된 전극 물질 상에 와이어 본딩 또는 솔더 범핑을 위한 제2도전성 물질을 도금하여 입출력 단자를 형성하는 단계;를 포함하여 구성되어, 표면 실장 공정 및 와이어 본딩 공정을 대체가능하게 사용할 수 있도록 하는 것을 특징으로 하는 패키징용 부품의 제조방법을 제공한다.
상기 세라믹 더미의 관통홀을 통하여 노출되는 제1도전성 물질이 상기 시트의 동일면에서 복수개인 경우, 상기 제2도전성 물질은 노출된 각각의 제1도전성 물질상에 국부적으로 도금되는 것이 바람직하다.
상기 최상층과 최하층에 각각 제2도전성 물질이 도금되어 입출력 단자가 형성되는 경우에는 최상층의 입출력 단자에는 와이어 본딩 공정이, 최하층의 입출력 단자에는 솔더 범핑이 되어 표면 실장 공정이 적용되는 것이 바람직하다.
상기 세라믹 더미의 최상층과 최하층의 표면에는 관통홀을 통하여 노출되는 제1도전성 물질 이외에 회로패턴이 별도로 형성되지 아니하며, 세라믹 더미의 내부에만 회로패턴이 형성되는 것이 바람직하다.
상기 패키징용 부품이 실장되는 기판은 캐비티 구조를 갖는 기판인 것이 바람직하다.
상기 패키징용 부품은 RF 모듈, 인덕터, 콘덴서, 저항 또는 노이즈 필터 부품을 포함하는 수동 전자부품인 것이 바람직하다.
와이어 본딩시 와이어의 길이, 재질 또는 두께를 포함하는 와이어 특성만을 공정변수로 하여 회로특성을 제어하는 것이 바람직하다.
또한, 본 발명은 내부 회로가 형성되며, 최상층과 최하층 중 적어도 하나의 층의 표면에 제1도전성 물질이 노출된 세라믹 더미; 상기 제1도전성 물질이 노출된 영역에 형성되는 전극층; 및 상기 전극층 상에 제2도전성 물질이 도금되어 형성되는 입출력 단자;를 포함하여 구성되며, 시트의 외부에는 회로 패턴이 형성되지 아니하고, 와이어 본딩 공정 및 표면 실장 공정을 선택적으로 적용할 수 있도록 하는 것을 특징으로 하는 패키징용 부품을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 작용효과가 기대된다.
첫째, 와이어 본딩용 부품과 표면 실장용 부품을 각각 별개로 제작하지 아니하므로, 부품의 제조에 있어서 공정이 크게 단축되는 작용효과가 기대된다.
둘째, 표면 실장이 가능한 부품을 와이어 본딩 또한 가능하도록 개량하여, 필요에 따라서 표면 실장 공정을 요하는 공정을 와이어 본딩 공정으로 대체할 수 있으므로, 패키징 공정을 단일화할 수 있는 작용효과가 기대된다.
세째, 솔더 도포 및 부품의 정위치 작업의 정밀도상 표면 실장 공정에 의하여 부품을 실장하기 어려운 매우 협소한 캐비티 영역내에서는 공정상 용이한 와이어 본딩을 적용할 수 있으므로, 협소한 캐비티 영역내에서도 부품의 실장이 가능하도록 하는 작용효과가 기대된다.
네째, 시트 표면에 회로 패턴이 형성되는 경우, 그 자체에 의해 회로 특성이 결정되어 회로특성의 수정이 용이하지 아니하였으나, 본 발명에 의하면 이와 같이 시트 표면에 형성되는 회로가 없기 때문에, 즉 관통홀을 통하여 노출되는 제1도전성 물질 이외에는 외부로 노출되는 회로 패턴이 존재하지 않기 때문에 와이어 본딩시 적용되는 와이어의 길이, 재질 또는 두께를 포함하는 와이어 특성만을 공정변수로 하여 회로특성을 제어할 수 있어 회로특성의 제어가 매우 용이한 작용효과가 기대된다.
도 1은 본 발명의 일 실시예에 의한 패키징용 부품의 구조를 나타내는 평면도, 정면도, 측면도이다.
도 2는 본 발명의 일 실시예에 의한 패키징용 부품의 내부 회로 패턴과 관통홀을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 의한 패키징용 부품의 기판위 계층구조를 나타내는 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 의한 패키징용 부품 하나에 의하여 와이어 본딩과 표면 실장 방법을 모두 적용한 도면이다.
도 6은 본 발명의 일 실시예에 의한 패키징용 부품에 솔더볼이 형성된 것을 나타내는 평면도와 정면도이다.
도 7은 본 발명의 일 실시예에 의한 솔더볼이 형성된 패키징용 부품을 기판에 실장하는 것을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 의한 패키징용 부품을 기판의 캐비티 내부와 캐비티 외부에 동시에 실장한 것을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 의한 패키징용 부품의 내부 회로 패턴과 관통홀을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 의한 패키징용 부품의 기판위 계층구조를 나타내는 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 의한 패키징용 부품 하나에 의하여 와이어 본딩과 표면 실장 방법을 모두 적용한 도면이다.
도 6은 본 발명의 일 실시예에 의한 패키징용 부품에 솔더볼이 형성된 것을 나타내는 평면도와 정면도이다.
도 7은 본 발명의 일 실시예에 의한 솔더볼이 형성된 패키징용 부품을 기판에 실장하는 것을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 의한 패키징용 부품을 기판의 캐비티 내부와 캐비티 외부에 동시에 실장한 것을 나타내는 도면이다.
이하에서는 본 발명을 바람직한 실시예 및 첨부되는 도면을 기초로 보다 상세히 설명하기로 한다.
여기서, 적층형 세라믹 시트는 세라믹 더미(110)와 동일한 개념이며, 따라서 혼용되는 경우에도 동일한 의미로 해석되어야 한다.
또한, 본 발명에서는 제1도전성 물질은 시트에 형성된 관통홀(111)을 통해서 노출되는 경우를 제외하고는 외부로 노출되지 아니한다. 즉, 세라믹 더미(110)의 표면에 회로 패턴이 형성되지 아니하고, 3차원 내부회로(113)만이 존재한다.
도 1은 본 발명의 일 실시예에 의한 패키징용 부품(100)의 구조를 나타내는 평면도, 정면도, 측면도이며, 도 2는 본 발명의 일 실시예에 의한 패키징용 부품(100)의 내부 회로 패턴과 관통홀(111)을 나타내는 도면이다.
도 1 및 도 2에서 도시된 바와 같이, 패키징용 부품(100)으로서의 세라믹 더미(dummy)는 회로 패턴이 형성된 단일의 세라믹 시트를 복수개 적층하여 형성한 것으로서 각 세라믹 시트에 형성된 관통홀(111)에 제1도전성 물질을 채우고, 이를 각 층에 형성된 회로 패턴과 전기적으로 연결함으로써 3차원 내부회로(113)가 형성되도록 하는 구조이다. 또한, 도 3에 도시된 바와 같이 관통홀(111)이 위치된 영역에 전극층과 제2도전성 물질이 순차적으로 도금된 입출력 단자(120)가 형성된다.
또한, 이와 같은 3차원 내부회로(113) 패턴은 도시된 형태로 한정되는 것이 아니며, 회로의 특성상 다양하게 표현될 수 있음은 지극히 자명한 것이다.
또한, 회로 패턴에 사용된 도전성 물질과 관통홀(111)에 충전된 도전성 물질은 동일한 물질일 수도 있고 다른 물질일 수도 있다.
한편, 이와 같이 3차원 내부회로(113)가 형성된 세라믹 더미(110)는 도 2에 예시적으로 표현한 바와 같이 최상층의 표면에 형성된 관통홀(111)을 통하여 제1도전성 물질이 노출되어 있으며, 그 노출된 상부 영역에 전극 물질을 도포하고 이를 소성하며, 다시 전극 물질 상에 제2도전성 물질의 도금층을 형성함으로써 상기 도금층에 솔더 범프를 형성하거나 와이어 본딩이 가능하도록 한다. 상기 전극물질은 은, 금 또는 구리와 그 밖의 전극 물질로서 가능한 다른 재질을 적용할 수 있으며, 제2도전성 물질은 바람직하게는 은, 니켈, 금을 재질로 할 수 있다. 그러나, 이외의 다른 도전성 물질을 적용하는 것도 가능하다. 보다 바람직하게는 상기 전극 물질 상에 제2도전성 물질로서 니켈과 금이 순차적으로 도금되도록 한다.
또한, 상기 제1도전성 물질과 제2도전성 물질은 동일한 물질일 수도 있고, 다른 물질일 수도 있다.
일반적으로 SMD 부품은 솔더로 접합시키기 위하여 입출력 단자에는 Ni, Sn 등을 버퍼 금속으로서 순차적으로 형성한다. 먼저 Ni층은 솔더링 작업시 하지층인 전극층(예를 들어 Ag)의 확산으로 인한 리칭 현상을 막기 위하여 사용하고, 그 위의 Sn층은 솔더 중의 Sn과 리플로우 열처리 공정중 서로 용융되어 물리적 결합력을 부여하는 역할을 한다. 본 발명의 도금 구성은 와이어 본딩과 플립칩 형태로 단자 연결 방법을 모두 적용하기 위하여 단자 부분의 전극 구성은 전극 물질인 전극층(124) 금속의 확산억제층(123)으로 Ni, Pd 또는 Cr층을 구성하였으며, 그 위에 Au, Cu, Al 재질인 와이어와 용융 접합이 잘 되도록 Cu, Ni, Al, Pd 등의 중간접합층(122)을 구현하였고, 그 위에 산화를 방지하기 위한 산화방지층(121)으로서 Au층을 적용하였다. 이와 같은 입출력 단자의 계층구조는 도 3에 도시된 바와 같다. 도3에서는 (a), (b)에서 각각 패키징용 부품(100)의 정면과 측면을 나타내었다. 여기 실시예에서는 제2도전성 물질은 확산억제층, 중간접합층, 산화방지층 등 3개의 층을 구성하는 물질을 총괄하여 표현하였으나, 제2도전성 물질은 이 중 중간접합층만으로 구성될 수도 있다. 즉, 이와 같은 계층구조는 어느 정도 변형이 가능하다.
한편, 기판상에도 입출력 단자(140)가 형성되며, 입출력 단자는 하지층으로서 전극층과 그 위에 확산방지층 및 솔더와의 접합력을 부여하기 위하여 Ni, Sn 등의 층이 순차적으로 적층된다. 즉, 패키징용 부품(100)의 입출력 단자(120)와 동일한 구성으로 형성된다. 그러나, 두 개의 입출력 단자가 반드시 동일할 필요는 없다.
또한, 세라믹 시트를 제조하는데 사용하는 출발물질은 세라믹 재질이면 대체로 가능하며, 특별히 어느 하나의 재질로 특정될 필요는 없다.
이와 같은 3차원 내부회로(113) 패턴을 갖고, 제1도전성 물질이 노출된 영역에 전극 물질을 도포하고 이를 소성한 후, 다시 제2도전성 물질을 도금하여 입출력단자(120)를 형성함으로써 제조되는 본 발명의 패키징용 부품(100)의 제조과정을 설명하면 다음과 같다.
본 발명은 일 실시예로서 수동전자 부품에 주로 적용될 수 있으며, 다만, 수동전자 부품이 아니더라도 본 발명의 적용이 가능한 부품이면 다른 형태의 부품도 포함하는 것으로 해석되어야 한다.
이와 같은 표면 실장형 수동전자 부품의 일반적인 형태는 전기 및 신호가 전달될 수 있도록 하는 금속성 회로 부분(제1도전성 물질)과 그 회로를 보호하는 세라믹 더미(110) 부분 그리고 전극층과, 솔더링을 통해 기판(130)과 연결할 수 있도록 하는 제2도전성 물질-주로 니켈 또는 주석 등 금속-을 도포한 입출력 단자(120)가 형성된 구조를 가지고 있다.
본 발명은 종래의 표면 실장타입의 수동부품의 한정된 실장 자유도를 보다 넓히고, 패키지 공정의 리드타임을 제거하며, 불량 요소를 최소화할 수 있도록 기존 수동전자 부품의 구조를 개량한 것이며, 이로써 표면 실장 공정과 와이어 본딩 공정이 하나의 부품으로도 모두 가능하도록 한 것을 특징으로 한다. 도 4 및 도 5에서는 하나의 패키징용 부품을 이용하여 표면 실장 방법 및 와이어 본딩 방법을 동시에 적용한 사례를 나타내었다. 도시된 바와 같이 세라믹 더미의 최상층은 기판과 와이어 본딩방법에 의해 연결되고, 최하층은 기판과 표면 실장 방법에 의해 연결됨을 알 수 있다.
3차원적인 내부 코일 구조가 형성된 세라믹 더미(110)는 세라믹 시트를 적층하여 제조하며, 세라믹 시트는 통상, 글라스 세라믹 또는 자성체를 포함하는 세라믹 재질로 이루어진다.
이와 같은 세라믹 더미(110)를 제조하기 위한 출발물질로서, 세라믹 분말, 바인더, 솔벤트, 가소제, 소포제 등을 사용하며, 상기 출발물질을 볼밀이나 바스켓 밀 등의 장비를 이용하여 혼합함으로써 슬러리를 제조한 후, 상기 슬러리를 예를 들어 닥터 블레이드 장치를 사용하여 테이프 캐스팅함으로써 미리 정해진 설계상의 두께로 단일의 시트 성형한다. 물론 적층을 위해서는 이와 같은 단일의 시트를 복수개 마련해야 함은 당연하다.
이후에, 시트 성형체 상에 펀칭 장비 또는 레이저 장비 등을 이용하여 시트간에 전기적으로 연결이 가능하도록 하기 위한 관통홀(111)을 형성하고, 상기 관통홀(111)에 층간 통전을 위한 제1도전성 물질을, 예를 들어 스크린 인쇄 기법을 이용하여 충전한다.
이후에, 관통홀(111)이 충전된 세라믹 시트상에 코일 형상으로 오픈 되어 있는 메쉬 스크린을 이용하여 미리 설계된 회로 패턴을 인쇄하고 건조한다.
이후, 이와 같은 공정이 동일하게 적용된 복수의 시트를 구조 설계에 맞추어 편집하고 가압하여 적층함으로써 3차원 회로패턴(코일)이 내장된 세라믹 더미(110)를 완성한다.
이후에, 전극층의 형성을 위하여 은, 구리 또는 금을 재질로 하는 물질을 이용하여 3차원의 내부코일 성형 방법과 동일하게 예를 들어 스크린 프린팅 방법을 적용함으로써 인쇄한 후 건조한다.
이 때, 상기 전극층의 재질은 위 물질에 한정되는 것으로 해석되어서는 아니되며, 그 밖의 가능한 다른 물질을 적용할 수 있음은 물론이다.
이후에, 건조된 세라믹 더미(110)를 핫 블레이드 커팅 방법, 다이싱 방법, 레이저 커팅 방법 등 다양한 가공방법을 이용하여 미리 정해진 크기로 커팅하며, 필요에 따라서는 이를 이용하여 여러개의 단위셀이 어레이된 블록 상태로 제작한 후, 850 ~ 950℃ 범위의 온도에서 소성하여 내부 코일과 외부 단자부분(제2도전성 물질이 도포된 부분)이 일체화 되어 요구되는 접합 강도를 가지도록 한다.
이와 같이 제작된 세라믹 더미(110)에 와이어 본딩 및 솔더 범핑이 가능하도록 제2도전성 물질(예를 들어 니켈, 주석 등)을 재질로 별도의 도금 처리(plating)를 한다. 도금층 구조에 대해서는 전술한 바와 같으며, 이와 같은 도금방법은 그 순서나 물질에 있어서 가능한 다른 순서 및 물질로 대체하여 적용하는 것이 가능하므로, 위 실시예에 한정되는 것으로 해석되어서는 아니된다.
한편, 도금방법은 통상적으로 세라믹 더미(110)에 전체적으로 적용될 수 있으며, 필요에 따라서는 단위 셀 상태에서도 도금이 가능하다.
이후, 도금된 세라믹 더미(110)는 설계 사이즈로 풀 다이싱(full dicing) 또는 트리밍(trimming)하여 단위셀화 함으로써 부품화 한다. 이와 같은 단위셀은 전기적 특성 검사를 통하여 양/부로 구분하여 와플팩, 젤팩, 실리콘 메탈 프레임에 붙여서 다이본딩 설비를 이용하여 패키징시 칩이 실장되고자 하는 위치에 전도성 또는 비전도성의 접합용 에폭시를 디스펜싱(dispensing), 스템핑(stamping), 프린팅(printing) 등이 가능한 장비를 이용하여 에폭시 전사후, 그 위에 본딩하고자 하는 부품을 위치시키고 150 ~ 250℃ 범위의 온도로 오븐에서 열경화하여 부품과 기판(130)간의 접합강도를 확보한다.
이후에 부품 상부의 입출력 단자(120) 부분에 와이어 본더를 이용하여 용도 및 사양 따라 알루미늄, 구리, 금 등의 와이어를 이용하여 부품과 기판(130)간의 전기적 도전성을 확보한다.
또한 도 6에서와 같이 솔더 범프(160)를 형성하기 위해서는 소성 전에, 노출된 입출력 단자(120) 주위를 글라스를 이용하여 도포 처리하고 동시 소성을 실시하여 솔더 범핑 작업시 솔더 범프(160)의 퍼짐을 방지할 수 있다. 도금은 전술한 바와 같이 무전해 또는 전해도금 방법으로 예를 들어 니켈/주석 도금처리 후 스크린 마스크를 이용하여 솔더 도포하며, 이후에 리플로우를 통과시켜 솔더 범프(160)를 형성시킨다. 이렇게 제작된 솔더 범프 형태를 갖는 부품은 부품 실장 공정에서 플럭스를 디핑하여 접합하고자 하는 위치에 올려 놓고 리플로우를 통과시켜 접합시키는데, 이와 같은 공정은 통상적인 공정이므로 구체적인 설명은 생략한다. 도 7에서는 솔더 범핑된 패키징용 부품(100)이 기판에 실장되는 태양을 나타내었다.
본 발명에 의한 패키징용 부품(100)은 실장되는 기판(130)의 형태가 어떠한 형태가 되든 무관하나, 특히 캐비티 구조를 갖는 기판(130)에서 유리하게 적용될 수 있으며, 더욱 바람직하게는 매우 협소한 크기를 갖는 캐비티 구조의 기판(130)에 실장하는 것이 가능하다. 매우 협소한 크기의 캐비티가 마련되는 기판(130)에는 필요에 따라 표면 실장 공정을 대체하여 와이어 본딩 공정을 적용함으로써 부품의 정위치가 어려운 표면 실장 공정상의 난점을 회피할 수 있어 매우 바람직한 공정에 해당된다고 할 것이다. 도 8은 캐비티가 형성된 기판(130)으로서, 좌측에 실장된 패키징용 부품(100)은 캐비티 내에 실장된 것을 나타내는 것이다.
한편, 상기 패키징용 부품(100)은 RF 모듈, 인덕터, 콘덴서, 저항 또는 노이즈 필터 부품을 포함하는 수동 전자부품인 것이 바람직한데, 이는 바람직한 부품을 나열한 것일 뿐, 본 공정에 의하여 제조될 수 있는 패키징용 부품(100)이라면 어떠한 부품도 가능하다고 할 것이어서, 위 열거된 부품으로 한정하여 해석되는 것은 바람직하지 않다.
한편, 종래, 시트의 표면에 형성된 회로 패턴의 각 단자를 이용하여 와이어 본딩하는 경우에 회로 특성이 위 회로 패턴에 의하여 결정됨으로써 회로 특성의 조절이 어려운 점이 있었으나, 본 발명에 의하면, 시트 표면에 회로 패턴이 형성되지 아니하므로 본딩되는 와이어의 길이, 재질 또는 두께를 포함하는 와이어 특성만을 공정변수로 하여 회로특성을 제어할 수 있으며, 따라서 회로특성의 제어 및 조절이 매우 용이한 특징이 있다.
한편, 도시되지는 아니하였으나, 전극층과 그위에 형성된 제2전극층으로 구성되는 입출력 단자(120)는 세라믹 더미(110)의 표면층에 전체적으로 형성될 수도 있고, 제1도전성 물질이 노출된 각 관통홀(111) 영역에 독립적으로 형성될 수도 있으며, 이는 공정의 편의상 또는 각 관통홀(111)에 충전된 제1도전성 물질간의 간섭을 고려하여 적의 선택할 수 있다.
이상과 같이 본 발명을 바람직한 실시예 및 첨부되는 도면을 기초로 설명하였으나, 이는 실시예일 뿐 본 발명의 보호범위를 위 실시예에 의하여 한정하여 해석하여서는 아니되며, 본 발명의 보호범위는 후술하는 특허청구범위의 해석에 의하여야 할 것이다.
100 : 패키징용 부품 110 : 세라믹 더미
113 : 3차원 회로 패턴 120, 140 : 입출력 단자
121 : 산화방지층 122 : 중간접합층
123 : 확산억제층 124 : 전극층
130 : 기판 160 : 솔더 범프
113 : 3차원 회로 패턴 120, 140 : 입출력 단자
121 : 산화방지층 122 : 중간접합층
123 : 확산억제층 124 : 전극층
130 : 기판 160 : 솔더 범프
Claims (8)
- 세라믹 재질의 출발물질을 혼합하여 슬러리를 제조하는 단계;
제조된 슬러리를 이용하여 세라믹 시트 성형체를 제조하는 단계;
상기 세라믹 시트 성형체의 적어도 일측에 시트간 전기적 연결이 가능하도록 제1도전성 물질이 충전되는 관통홀을 가공하는 단계;
상기 관통홀에 제1도전성 물질을 충전하는 단계;
상기 관통홀이 가공된 시트에 회로 패턴을 인쇄하는 단계;
회로 패턴이 인쇄된 시트를 복수로 제조하고 적층하여 세라믹 더미를 제조하는 단계;
세라믹 더미의 최상층과 최하층의 각 표면에 제1도전성 물질이 외부로 노출된 관통홀을 포함하는 영역에 전극 물질을 도포하는 단계;
상기 전극 물질이 도포된 세라믹 더미를 소성하는 단계; 및
상기 도포된 전극 물질 상에 와이어 본딩 또는 솔더범핑을 위한 제2도전성 물질을 도금하여 입출력 단자를 형성하는 단계;
를 포함하여 구성되되,
표면실장에 의해 기판과 연결되는 시트영역은 최하층에 형성된 입출력 단자에 의해 기판과 연결되며, 와이어본딩에 의해 기판과 연결되는 시트영역은 최상층에 형성된 입출력 단자에 의해 기판에 연결됨으로써 별개의 부품이 하나로 일체화되며, 일체화된 부품을 통해 표면실장과 와이어본딩이 동시에 이루어지도록 하는 것을 특징으로 하는 패키징용 부품의 제조방법. - 제1항에 있어서,
상기 세라믹 더미의 관통홀을 통하여 노출되는 제1도전성 물질이 상기 시트의 동일면에서 복수개인 경우, 상기 제2도전성 물질은 노출된 각각의 제1도전성 물질상에 국부적으로 도금되는 것을 특징으로 하는 패키징용 부품의 제조방법. - 제1항에 있어서,
상기 최상층과 최하층에 각각 제2도전성 물질이 도금되어 입출력 단자가 형성되는 경우에는 최상층의 입출력 단자에는 와이어 본딩 공정이, 최하층의 입출력 단자에는 솔더 범핑이 되어 표면 실장 공정이 적용되는 것을 특징으로 하는 패키징용 부품의 제조방법. - 제1항에 있어서,
상기 세라믹 더미의 최상층과 최하층의 표면에는 관통홀을 통하여 노출되는 제1도전성 물질 이외에 회로패턴이 별도로 형성되지 아니하며, 세라믹 더미의 내부에만 회로패턴이 형성되는 것을 특징으로 하는 패키징용 부품의 제조방법. - 제1항에 있어서,
상기 패키징용 부품이 실장되는 기판은 캐비티 구조를 갖는 기판인 것을 특징으로 하는 패키징용 부품의 제조방법. - 제1항에 있어서,
상기 패키징용 부품은 RF 모듈, 인덕터, 콘덴서, 저항 또는 노이즈 필터 부품을 포함하는 수동 전자부품인 것을 특징으로 하는 패키징용 부품의 제조방법. - 제1항에 있어서,
와이어 본딩시 와이어의 길이, 재질 또는 두께를 포함하는 와이어 특성만을 공정변수로 하여 회로특성을 제어하는 것을 특징으로 하는 패키징용 부품의 제조방법. - 제1항 내지 제7항 중 어느 한 항의 방법에 의하여 제조되며,
내부 회로가 형성되며, 최상층과 최하층 중 적어도 하나의 층의 표면에 제1도전성 물질이 노출된 세라믹 더미;
상기 제1도전성 물질이 노출된 영역에 형성되는 전극층; 및
상기 전극층 상에 제2도전성 물질이 도금되어 형성되는 입출력 단자;
를 포함하여 구성되고,
표면실장에 의해 기판과 연결되는 시트영역은 최하층에 형성된 입출력 단자에 의해 기판과 연결되며, 와이어본딩에 의해 기판과 연결되는 시트영역은 최상층에 형성된 입출력 단자에 의해 기판에 연결됨으로써 별개의 부품이 하나로 일체화되며, 일체화된 부품을 통해 표면실장과 와이어본딩이 동시에 이루어지도록 하는 것을 특징으로 하는 패키징용 부품.
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