KR102073726B1 - 복합 소자 및 이를 구비하는 전자기기 - Google Patents
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Abstract
본 발명은 서로 다른 기능을 하는 둘 이상의 기능부; 상기 기능부 사이에 마련되어 이들을 결합시키는 결합부; 및 상기 기능부와 결합부의 적층체 외부에 형성되어 상기 기능부의 적어도 일부와 연결된 외부 전극을 포함하고, 상기 적층체의 서로 대향되는 적어도 두 면은 서로 다른 색상 또는 밝기를 갖는 복합 소자 및 이를 구비하는 전자기기를 제시한다.
Description
본 발명은 복합 소자에 관한 것으로, 특히 서로 다른 기능을 하는 둘 이상의 기능층을 포함하는 복합 소자 및 이를 구비하는 전자기기에 관한 것이다.
전자 회로를 구성하는 수동 소자로는 저항(Resistor), 캐패시터(Capacitor), 인덕터(Inductor) 등이 있으며, 이들 수동 소자의 기능과 역할은 매우 다양하다. 예를 들면, 저항은 회로에 흐르는 전류의 흐름을 제어하며 교류 회로에서는 임피던스 정합(Impedance matching)을 이루는 역할을 하기도 한다. 캐패시터는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 한다. 또한, 캐패시터는 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 하며 캐패시터 자체로 노이즈(Noise)를 제거하는 역할을 하기도 한다. 인덕터의 경우는 고주파 노이즈(Noise)의 제거, 임피던스 정합 등의 기능을 수행한다.
또한, 전자 회로에는 외부로부터 전자기기로 인가되는 ESD 등의 과전압으로부터 전자기기를 보호하기 위해 배리스터, 서프레서 등의 과전압 보호 소자가 필요하다. 즉, 전자기기의 구동 전압 이상의 과전압이 외부로부터 인가되는 것을 방지하기 위해 과전압 보호 소자가 필요하다. 예를 들어, 배리스터는 인가 전압에 따라 저항이 변하기 때문에 과전압으로부터 전자 부품과 회로를 보호하는 소자로 널리 사용되고 있다. 즉, 평소에는 회로 내에 배치된 배리스터에는 전류가 흐르지 않지만 항복 전압 이상의 과전압이나 낙뢰 등에 의하여 배리스터의 양단에 과전압이 걸리면 배리스터의 저항이 급격히 감소하여 거의 모든 전류가 배리스터를 통해 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 회로 또는 회로 상에 실장된 전자 부품은 과전압으로부터 보호된다.
최근에는 전자기기의 소형화에 대응하여 이들 부품이 차지하는 면적을 줄이기 위해 서로 다른 기능 또는 특성을 갖는 적어도 둘 이상을 적층하여 칩 부품을 제작할 수 있다. 예를 들어, 캐패시터와 과전압 보호 소자를 하나의 칩 내에 적층하여 칩 부품을 구현하여 높은 배리스터 전압 및 캐패시턴스를 구현할 수 있다. 즉, 배리스터는 두께에 의해 항복 전압이 결정되는데, 높은 항복 전압을 구현하기 위해 상대적으로 배리스터의 캐패시턴스가 낮아지게 되며, 이를 보완하기 위해 유전율이 높은 물질로 이루어진 캐패시터를 적층하여 캐패시턴스를 향상 또는 유지하게 된다.
그러나, 서로 다른 기능을 하는 둘 이상의 기능층은 그 물성이 서로 상이하기 때문에 잘 접합되지 않는 문제가 있다. 예를 들어, 배리스터 물질과 캐패시터 물질이 적층된 적층체는 고온 소결에 의해 박리되거나 크랙이 발생되기 쉽다. 즉, 배리스터 물질과 캐패시터 물질은 서로 다른 열수축률을 가지고 있으므로 소결 과정 중에서 비틀림이 발생될 수 있고, 박리 및 크랙이 발생될 수 있다. 박리 및 크랙은 바리스터와 캐패시터의 특성을 저하시키므로 실용성 있는 복합 소자를 제조하기 어렵다. 또한, 소결 과정에서 각각의 기능층의 물질이 상호 확산되는데, 위치에 따라 분포되는 농도가 다르고, 그에 따라 각 기능층의 기능을 저하시키는 문제가 발생될 수 있다. 즉, 두 기능층의 경계 영역에 가까울수록 일 기능층에 포함된 다른 기능층 물질의 농도가 증가하게 되고, 그에 따라 농도의 불균일에 의해 각 기능층의 기능 저하가 발생될 수 있다.
한편, 둘 이상의 기능층이 적층된 소자는 방향성을 갖도록 전자기기의 PCB 상에 실장된다. 예를 들어, 배리스터와 캐패시터가 적층된 소자는 캐패시터의 주차수 이동 경로에 따른 기생 인덕턴스를 줄이기 위해 캐패시터가 하측에 마련되도록 실장된다. 즉, 캐패시터가 상측에 위치할 경우 하측에 위치할 경우에 비해 PCB의 일 단자로부터 캐패시터를 통해 PCB의 타 단자로의 주파수 이동 경로가 길어지게 되어 고주파 통신에서 기생 인덕턴스로 작용한다. 따라서, 고주파 통신에서 S21(투과 계수)에 영향을 주어 삽입 손실이 커지게 하거나, 주파수의 대역폭(bandwidth)이 좁아지게 한다. 이렇게 복합 소자에 방향성을 부여하기 위해 적층체의 상면, 예를 들어 배리스터의 상면에 형광체를 도포하는 방법을 이용할 수 있다. 그러나, 형광체를 도포하기 위한 공정이 추가되므로 공정 수가 증가되고 재료비가 증가되는 단점이 있다. 또한, 형광체를 도포하기 이전에 적층체의 방향을 조정해야 하는데, 배리스터와 캐패시터의 구분이 없어 방향을 조정하기 어려운 문제가 있다.
본 발명은 서로 다른 기능을 갖는 둘 이상의 기능부가 적층된 복합 소자를 제공한다.
본 발명은 둘 이상의 기능부를 이루는 물질의 상호 확산을 방지할 수 있는 복합 소자를 제공한다.
본 발명은 둘 이상의 기능부를 가지며 방향성을 갖는 복합 소자를 제공한다.
본 발명의 일 양태에 따른 복합 소자는 서로 다른 기능을 하는 둘 이상의 기능부; 상기 기능부 사이에 마련되어 이들을 결합시키는 결합부; 및 상기 기능부와 결합부의 적층체 외부에 형성되어 상기 기능부의 적어도 일부와 연결된 외부 전극을 포함하고, 상기 적층체의 서로 대향되는 적어도 두 면은 서로 다른 색상 또는 명암을 갖는다.
상기 둘 이상의 기능부는 서로 다른 색상 또는 명암을 갖는다.
상기 둘 이상의 기능부는 두께 및 크기 중 적어도 하나가 서로 다르다.
상기 기능부는 저항, 캐패시터, 인덕터, 노이즈 필터, 배리스터 및 서프레서 중 둘 이상을 포함한다.
상기 둘 이상의 기능부는 각각 복수의 시트와, 상기 복수의 시트 상에 선택적으로 형성된 도전층을 포함한다.
상기 둘 이상의 기능부 각각의 시트는 서로 다른 색상 또는 명암을 갖는다.
동일 기능부의 시트 중 적어도 하나는 다른 색상 또는 명암을 갖는다.
상기 둘 이상의 기능부 각각의 시트는 서로 다른 색상의 안료가 첨가된다.
상기 둘 이상의 기능부 각각의 시트는 동일 색상의 안료가 다른 양으로 첨가된다.
상기 도전층은 도전 물질로 형성되거나 적어도 하나의 적어도 일부가 도전 물질과 상기 시트와 동일 물질의 혼합물로 형성된다.
상기 둘 이상의 기능부는 서로 다른 공정으로 제조 및 소결된 후 상기 결합부에 의해 결합된다.
상기 결합부는 글래스, 폴리머 및 올리고머 중 적어도 하나를 포함한다.
상기 외부 전극은 적어도 일 영역의 두께가 다른 영역과 다르다.
본 발명의 다른 양태에 따른 전자기기는 사용자가 접촉 가능한 도전체와 내부 회로를 포함하고, 상기 도전체와 상기 내부 회로 사이에 상기 본 발명의 일 양태에 따른 복합 소자가 마련된다.
상기 도전체와 상기 복합 소자 사이에 마련된 적어도 하나의 도전성 부재를 더 포함하고, 상기 복합 소자는 접지 단자와 연결되거나 수동 소자를 통해 접지 단자와 연결된다.
상기 복합 소자는 캐패시터부 및 과전압 보호부를 포함하고, 상기 캐패시터부가 상기 내부 회로에 인접하여 실장된다.
본 발명의 실시 예들에 따른 복합 소자는 서로 다른 기능을 하는 둘 이상의 기능부가 적층되며, 둘 이상의 기능부가 결합부에 의해 결합될 수 있다. 이렇게 서로 다른 기능부를 결합부을 이용하여 결합함으로써 복합 소자의 수축률 차이에 의한 뒤틀림, 박리, 크랙 등을 방지할 수 있다.
또한, 둘 이상의 기능부가 각각의 공정으로 제조 및 소결된 후 결합부에 의해 결합되기 때문에 각 기능부를 이루는 물질의 상호 확산을 방지할 수 있고, 그에 따라 각 기능부의 기능 저하를 방지할 수 있다.
그리고, 기능부 중의 하나가 과전압 방지부로 이루어져 ESD 등의 과전압으로부터 복합 소자가 장착되는 전자기기를 보호할 수 있다. 이때, 과전압 방지부가 배리스터 또는 서프레서 타입으로 형성됨으로써 310V로부터 수십 kV까지의 다양한 항복 전압 또는 방전 개시 전압을 구현할 수 있다.
한편, 둘 이상의 기능부가 서로 다른 색상 또는 명암을 갖도록 함으로써 색상을 구분하여 복합 소자의 방향을 판별할 수 있다. 예를 들어, 하측의 기능부를 상측의 기능부보다 상대적으로 밝은색을 갖도록 할 수 있다. 따라서, 둘 이상의 기능부가 서로 다른 색상 또는 명암을 갖도록 하고 이를 판별함으로써 형광체의 도포 등을 실시하지 않고도 방향성이 부여된 복합 소자를 구현할 수 있다.
도 1은 본 발명의 실시 예들에 따른 복합 소자의 사시도.
도 2는 본 발명의 제 1 실시 예에 따른 복합 소자의 단면도.
도 3은 본 발명의 제 1 실시 예에 따른 복합 소자의 적어도 일부 표면의 개략도.
도 4는 본 발명의 제 2 실시 예에 따른 복합 소자의 단면도.
도 5는 본 발명의 제 3 실시 예에 따른 복합 소자의 단면도.
도 6은 본 발명의 제 4 실시 예에 따른 복합 소자의 단면도.
도 7은 본 발명의 제 5 실시 예에 따른 복합 소자의 단면도.
도 8 및 도 9는 본 발명의 실시 예들에 따른 복합 소자의 배치 형태를 도시한 블럭도.
도 10 및 도 11은 본 발명의 실시 예들에 따른 복합 소자의 캐패시터부의 위치에 따른 주파수 경로를 도시한 개략도.
도 12 내지 도 14는 본 발명의 실시 예들에 따른 복합 소자의 캐패시터부의 위치에 따른 삽입 손실을 나타낸 그래프.
도 15 및 도 16은 본 발명의 실시 예들에 따른 복합 소자를 수용하는 테이프 및 휠의 개략도.
도 17은 본 발명의 실시 예들에 따른 복합 소자의 방향성을 판단하고 포장하는 포장 장치의 블럭도.
도 18 및 도 19는 포장 장치의 개략도.
도 2는 본 발명의 제 1 실시 예에 따른 복합 소자의 단면도.
도 3은 본 발명의 제 1 실시 예에 따른 복합 소자의 적어도 일부 표면의 개략도.
도 4는 본 발명의 제 2 실시 예에 따른 복합 소자의 단면도.
도 5는 본 발명의 제 3 실시 예에 따른 복합 소자의 단면도.
도 6은 본 발명의 제 4 실시 예에 따른 복합 소자의 단면도.
도 7은 본 발명의 제 5 실시 예에 따른 복합 소자의 단면도.
도 8 및 도 9는 본 발명의 실시 예들에 따른 복합 소자의 배치 형태를 도시한 블럭도.
도 10 및 도 11은 본 발명의 실시 예들에 따른 복합 소자의 캐패시터부의 위치에 따른 주파수 경로를 도시한 개략도.
도 12 내지 도 14는 본 발명의 실시 예들에 따른 복합 소자의 캐패시터부의 위치에 따른 삽입 손실을 나타낸 그래프.
도 15 및 도 16은 본 발명의 실시 예들에 따른 복합 소자를 수용하는 테이프 및 휠의 개략도.
도 17은 본 발명의 실시 예들에 따른 복합 소자의 방향성을 판단하고 포장하는 포장 장치의 블럭도.
도 18 및 도 19는 포장 장치의 개략도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예들에 따른 복합 소자의 사시도이다. 또한, 도 2는 본 발명의 제 1 실시 예에 따른 복합 소자의 단면도로서 도 1의 A-A' 라인을 절취한 단면도이고, 도 3은 적어도 일부 표면의 개략도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제 1 실시 예에 따른 복합 소자는 적층된 복수의 시트(100)를 포함하는 적층체(1000)와, 적층체(1000) 내에 마련되며 서로 다른 기능을 하는 적어도 둘 이상의 기능부를 포함할 수 있다. 즉, 저항, 노이즈 필터, 인덕터 및 캐패시터 등의 적어도 하나를 포함하는 제 1 기능부와, 과전압을 보호하기 위한 배리스터, 서프레서 등의 과전압 보호부를 포함하는 제 2 기능부를 포함할 수 있다. 다시 말하면, 본 발명의 복합 소자는 수동 소자로서 기능하는 적어도 하나의 제 1 기능부와, 과전압 보호 소자로서 기능하는 적어도 하나의 제 2 기능부를 포함할 수 있다. 예를 들어, 본 발명의 제 1 실시 예에 따른 복합 소자는 복수의 시트(100)를 포함하는 적층체(1000)와, 적층체(1000) 내에 마련된 적어도 하나의 캐패시터부(2000)와, 적어도 하나의 과전압 보호부(3000), 즉 배리스터를 포함할 수 있다. 또한, 캐패시터부(2000)와 과전압 보호부(3000) 사이에 마련되어 이들을 결합하는 결합부(4000)와, 적층체(1000) 외부의 서로 대향되는 두 측면에 마련된 외부 전극(5100, 5200; 5000)을 더 포함할 수 있고, 적층체(5000)의 적어도 일 표면에 형성된 표면 개질 부재(6000)를 더 포함할 수도 있다. 여기서, 서로 다른 기능을 하는 둘 이상의 기능층, 예를 들어 캐패시터부(2000)와 과전압 보호부(3000)는 각각 소결된 후 결합부(4000)에 의해 결합될 수 있다. 즉, 캐패시터부(2000)의 일면과 과전압 보호부(3000)의 일면이 결합부(4000)에 의해 결합될 수 있다. 또한, 캐패시터부(2000)는 소정의 유전율을 갖는 복수의 시트가 적층되고, 과전압 보호부(3000)는 배리스터부를 포함하여 배리스터 특성을 갖는 복수의 시트가 적층된다. 즉, 과전압 보호부(3000)는 배리스터 타입으로 이루어질 수 있다. 물론, 과전압 보호부(3000)는 과전압 보호 부재를 포함하는 서프레서 타입으로 이루어질 수도 있다. 본 발명의 제 1 실시 예에서는 배리스터 타입의 과전압 보호부(3000)를 예를 들어 설명한다. 또한, 본 발명은 적층체(1000)의 적어도 일부가 다른 색상 또는 명암을 갖는다. 예를 들어, 캐패시터부(2000)와 과전압 보호부(3000)가 다른 색상 또는 명암을 가질 수 있고, 적층체(1000)의 상부면 및 하부면이 다른 색상 또는 명암을 가질 수 있다. 한편, 캐패시터부(2000)를 이루는 복수의 시트를 유전 시트(110; 101 내지 107)라 칭하고, 과전압 보호부(3000)를 이루는 복수의 시트를 방전 시트(120; 121 내지 127)라 칭하며, 유전 시트(110)와 방전 시트(120)를 포함한 전체 시트를 시트(100)라 칭한다. 그리고, 캐패시터부(2000)의 도전층은 내부 전극(210 내지 270)이라 하고, 과전압 보호부(3000)의 도전층은 방전 전극(311, 312)이라 한다. 한편, 배리스터 타입의 과전압 보호부(3000)의 방전을 시작하는 전압을 항복 전압이라 하고, 서프레서 타입의 과전압 보호부(3000)의 방전을 시작하는 전압을 방전 개시 전압이라 한다.
이러한 본 발명의 제 1 실시 예에 따른 복합 소자의 구성을 도 1 내지 도 3을 이용하여 상세히 설명하면 다음과 같다.
1.
적층체
적층체(1000)는 복수의 시트(100), 즉 복수의 유전 시트(110; 101 내지 107)와 복수의 방전 시트(120; 121 내지 127)가 적층되어 형성된다. 즉, 내부 전극(200)이 형성된 복수의 유전 시트(110)가 적층된 제 1 적층체와 방전 전극(310)이 형성된 복수의 방전 시트(120)가 적층된 제 2 적층체가 결합부(4000)에 의해 결합되어 적층체(1000)가 이루어진다. 이러한 적층체(1000)는 일 방향(예를 들어 X 방향) 및 이와 직교하는 타 방향(예를 들어 Y 방향)으로 각각 소정이 길이를 갖고, 수직 방향(예를 들어 Z 방향)으로 소정의 높이를 갖는 대략 육면체 형상으로 마련될 수 있다. 이때, 외부 전극(5000)의 형성 방향을 X 방향이라 할 때, 이와 수평 방향으로 직교하는 방향을 Y 방향이라 하고 수직 방향을 Z 방향이라 할 수 있다. 여기서, X 방향의 길이는 Y 방향의 길이 및 Z 방향의 길이보다 길고, Y 방향의 길이는 Z 방향의 길이와 같거나 다를 수 있다. 그러나, X, Y 및 Z 방향의 길이는 복합 소자가 연결되는 전자기기의 내부 구조, 복합 소자의 내부 구조 및 형상 등에 따라 다양하게 변형 가능하다. 또한, 적층체(1000) 내부에는 적어도 하나의 캐패시터부(2000)와 배리스터부 등의 적어도 하나의 과전압 보호부(3000)가 마련될 수 있다. 예를 들어, 캐패시터부(2000) 및 과전압 보호부(3000)가 시트들의 적층 방향, 즉 Z 방향으로 마련될 수 있다.
또한, 복수의 시트, 즉 유전 시트(110)와 방전 시트(120)는 모두 동일 두께로 형성될 수 있고, 적어도 어느 하나가 다른 것들에 비해 두껍거나 얇게 형성될 수 있다. 예를 들어, 과전압 보호부(3000)의 방전 시트(120)는 캐패시터부(2000)의 유전 시트(110)와 다른 두께로 형성될 수 있는데, 방전 시트(120)가 유전 시트(110)보다 두껍게 형성될 수 있다. 즉, 방전 시트(120) 각각의 두께가 유전 시트(110) 각각의 두께보다 두꺼울 수 있다. 그러나, 방전 시트(120) 각각의 두께가 유전 시트(110) 각각의 두께보다 얇을 수도 있고, 동일할 수도 있다. 또한, 방전 시트(120) 중에서 적어도 하나가 다른 방전 시트(120)의 두께보다 두꺼울 수 있고, 유전 시트(110) 중에서 적어도 하나가 다른 유전 시트(110)보다 두꺼울 수도 있다. 이때, 다른 유전 시트(110)보다 두꺼운 유전 시트(110)는 두께가 얇은 방전 시트(120)보다 두꺼울 수도 있다. 즉, 시트(100)는 복수의 유전 시트(110) 및 복수의 방전 시트(120) 중에서 적어도 하나가 다른 시트들(100)과는 다른 두께로 형성될 수 있다. 한편, 복수의 시트(100), 즉 각각의 유전 시트(110)와 방전 시트(120)는 ESD 등의 과전압 인가 시 파괴되지 않는 두께, 예를 들어 5㎛∼300㎛의 두께로 형성될 수 있다. 방전 시트(120)의 두께는 항복 전압과 비례하며, 복합 소자의 적어도 일부가 감전 방지 소자로 기능하기 위해서는 310V 이상의 항복 전압을 가져야 한다. 즉, 310V 미만의 전압을 차단하고 310V 이상의 전압을 바이패스시켜야 한다. 이를 위해 복합 소자의 1/2 정도의 두께인 과전압 보호부(3000) 내에서 방전 시트(120)의 두께가 50㎛∼250㎛ 정도가 좋다. 즉, ESD를 방호하는 기능을 하는 과전압 보호부(3000)의 방전 시트(120)는 두께가 너무 두꺼우면 바이패스 가능 전압이 상승하게 되고 너무 낮으면 항복 전압이 310V 이하로 낮아져 감전으로부터 사용자를 보호할 수 없게 된다. 따라서, 방전 시트(120)는 310V 이상의 항복 전압을 가질 수 있는 두께로 형성될 수 있다. 또한, 유전 시트(110)의 두께는 복합 소자의 캐패시턴스와 비례하고 감전 보호 소자로 기능하기 위해서는 150pF 이하가 적당하다. 이러한 캐패시턴스를 구현하기 위해 유전 시트(110)의 두께는 10∼3000의 유전율을 가져야 하며, 이를 위해 유전 시트(110)의 두께가 10㎛∼200㎛ 정도가 좋다. 유전 시트(110)는 두께가 두꺼울수록 캐패시턴스를 높게 구현할 수 있고, 얇을수록 과전압에 의해 파괴될 수 있다. 따라서, 유전 시트(110)는 과전압에 의해 파괴되지 않고 해당 기능에 적절한 캐패시턴스를 갖는 두께로 형성될 수 있다.
그리고, 캐패시터부(2000)와 과전압 보호부(3000)는 동일 두께를 가질 수도 있고, 다른 두께를 가질 수도 있다. 즉, 캐패시터부(2000)를 이루는 복수의 유전 시트(110)가 적층된 제 1 적층체와 과전압 보호부(3000)를 이루는 복수의 방전 시트(120)가 적층된 제 2 적층체는 동일 두께로 형성될 수 있고, 다른 두께로 형성될 수도 있다. 예를 들어, 과전압 보호부(3000)의 두께가 캐패시터부(2000)의 두께보다 같거나 두꺼울 수 있는데, 과전압 보호부(3000)가 캐패시터부(2000)보다 1배 내지 2배 두꺼울 수 있다. 즉, 캐패시터부(2000)의 두께를 100이라 할 때 과전압 보호부(3000)는 100 내지 200의 두께로 형성될 수 있다. 또한, 캐패시터부(2000)의 유전 시트(110)의 적층 수와 과전압 보호부(3000)의 방전 시트(120)의 적층 수는 서로 다를 수 있고 같을 수도 있다. 예를 들어, 방전 시트(120)의 적층 수가 유전 시트(110)의 적층 수보다 적을 수 있다. 구체적인 예로서, 방전 시트(120) 각각의 두께가 유전 시트(110) 각각의 두께보다 두껍고, 방전 시트(120)가 유전 시트(110)와 같거나 다른 수로 적층되어 방전 시트(120)가 적층된 제 2 적층체가 유전 시트(110)가 적층된 제 1 적층체의 두께보다 같거나 두꺼울 수 있다. 또한, 유전 시트(110) 각각의 두께가 방전 시트(120) 각각의 두께보다 두껍고, 유전 시트(110)가 방전 시트(120)와 같거나 다른 수로 적층되어 유전 시트(110)가 적층된 제 1 적층체가 방전 시트(120)가 적층된 제 2 적층체의 두께보다 같거나 두꺼울 수 있다. 그러나, 유전 시트(110) 각각의 두께와 방전 시트(120) 각각의 두께가 같고, 유전 시트(110)의 적층 수와 방전 시트(120)의 적층 수가 같거나 달라 제 1 적층체와 제 2 적층체의 두께가 같거나 다를 수 있다. 예를 들어, 캐패시터부(2000) 및 과전압 보호부(3000)는 각각 0.1㎜∼0.4㎜의 두께로 형성될 수 있다.
또한, 적층체(1000)는 캐패시터부(2000)와 과전압 보호부(3000)의 어느 하나가 다른 하나에 비해 외측으로 돌출될 수 있다. 즉, 캐패시터부(2000)와 과전압 보호부(3000) 중 어느 하나가 X 방향 및 Y 방향 중 적어도 한 방향으로 돌출될 수 있다. 따라서, 캐패시터부(2000)와 과전압 보호부(3000)는 측면이 수평을 이루지 못하고 단차를 가질 수 있다. 예를 들어, 캐패시터부(2000)는 과전압 보호부(3000)에 비해 약 1㎛∼100㎛ 정도 외측으로 돌출될 수 있다. 물론, 과전압 보호부(3000)가 캐패시터부(2000)에 비해 약 1㎛∼100㎛ 정도 외측으로 돌출될 수도 있다. 이때, 캐패시터부(2000) 및 과전압 보호부(3000)는 X 방향 및 Y 방향으로 동일 크기로 형성될 수 있고, 그에 따라 일 측면 및 이와 대향되는 타 측면에 단차가 형성될 수 있다. 예를 들어, X 방향의 일 측면으로 캐패시터부(2000)가 돌출되면 이와 대향되는 X 방향의 타 측면으로 과전압 보호부(3000)가 돌출될 수 있다. 또한, 캐패시터부(2000) 및 과전압 보호부(3000) 중 어느 하나는 다른 하나에 비해 X 방향 및 Y 방향의 어느 한 방향으로 사이즈가 다를 수 있다. 예를 들어, 캐패시터부(2000) 및 과전압 보호부(3000) 중 어느 하나는 X 방향 및 Y 방향 중 어느 한 방향으로 크게 형성되고 그에 따라 적층체(1000)의 측면 중 적어도 어느 하나가 단차를 가질 수 있다. 예를 들어, 캐패시터부(2000)는 과전압 보호부(3000)에 비해 약 1㎛∼100㎛ 정도 크게 형성될 수도 있고, 과전압 보호부(3000)가 캐패시터부(2000)에 비해 약 1㎛∼100㎛ 정도 크게 형성될 수도 있다. 그리고, 캐패시터부(2000) 및 과전압 보호부(3000)는 어느 하나가 다른 하나에 비해 두껍게 형성될 수도 있다. 예를 들어, 캐패시터부(2000)가 과전압 보호부(3000)에 비해 약 1㎛∼100㎛ 정도 두껍게 형성될 수도 있고, 과전압 보호부(3000)가 캐패시터부(2000)에 비해 약 1㎛∼100㎛ 정도 두껍게 형성될 수도 있다.
한편, 적층체(1000)는 하부 표면 및 상부 표면에 각각 마련된 하부 커버층(미도시) 및 상부 커버층(미도시)을 더 포함할 수 있다. 즉, 적층체(1000)는 캐패시터부(2000)의 하부 및 과전압 보호부(3000)의 상부에 각각 마련된 하부 커버층(미도시) 및 상부 커버층(미도시)을 더 포함할 수 있다. 물론, 적층체(1000)의 최하측의 시트가 하부 커버층으로 기능하고 최상층의 시트가 상부 커버층으로 기능할 수도 있다. 즉, 캐패시터부(2000)의 최하측 유전 시트, 즉 제 1 유전 시트(101)가 하부 커버층으로 기능할 수 있고, 과전압 보호부(3000)의 최상측 방전 시트, 즉 제 7 방전 시트(207)가 상부 커버층으로 기능할 수 있다. 별도로 마련되는 하부 및 상부 커버층은 동일 두께로 형성될 수 있으며, 자성체 시트가 복수 적층되어 마련될 수 있다. 그러나, 하부 및 상부 커버층은 다른 두께로도 형성될 수 있고, 예를 들어 상부 커버층이 하부 커버층보다 두껍게 형성될 수 있다. 여기서, 자성체 시트로 이루어진 하부 및 상부 커버층의 최외곽, 즉 하부 및 상부 표면에 비자성 시트, 예를 들어 유리질의 시트가 더 형성될 수 있다. 또한, 하부 및 상부 커버층은 내부의 절연 시트들보다 두꺼울 수 있다. 따라서, 최하층 및 최상층의 절연 시트가 하부 및 상부 커버층으로 기능하는 경우 그 사이의 절연 시트들 각각보다 두껍게 형성될 수 있다. 한편, 하부 커버층 및 상부 커버층이 형성되는 경우 하부 커버층과 상부 커버층은 서로 다른 색상 또는 명암을 가질 수 있다. 예를 들어, 하부 커버층의 색상 또는 명암이 상부 커버층의 색상 또는 명암보다 밝을 수 있다. 또한, 하부 커버층 및 상부 커버층이 서로 다른 색상 또는 명암을 갖는 경우 캐패시터부(2000) 및 과전압 보호부(3000)가 동일 색상 또는 명암을 가질 수 있다. 즉, 본 발명은 상하 구분을 위해 하측 및 상측의 색상 또는 명암이 다를 수 있는데, 하부 및 상부 커버층이 다른 색상 또는 명암을 가질 경우 그 내측의 캐패시터부(2000) 및 과전압 보호부(3000)는 동일 색상 또는 명암을 가질 수 있다. 물론, 캐패시터부(2000)가 하부 커버층과 동일 색상 또는 명암을 갖고 과전압 보호부(3000)가 상부 커버층과 동일 색상 또는 명암을 가질 수도 있다. 또한, 하부 및 상부 커버층을 별도로 구비하지 않는 경우에도 캐패시터부(2000)의 하부면과 과전압 보호부(3000)의 상부면이 다른 색상 또는 명암을 가질 수 있고, 그 내측은 동일 색상 또는 명암을 가질 수 있다.
한편, 적층체(1000) 표면의 적어도 일부에 표면 개질 부재가 형성되지 않고 하부 및 상부 커버층은 유리질 시트로 형성될 수도 있고, 적층체(1000)의 표면이 폴리머, 글래스 재질로 코팅될 수도 있다. 배리스터 물질로 구성된 과전압 보호부(3000)는 외부 전극(5000) 표면에 도금 공정으로 도금층을 형성할 때 배리스터 표면에도 도금층(즉, 도금 번짐)이 형성될 수 있다. 즉, 원하지 않는 배리스터 4면의 표면 영역에 도금층이 형성되면 ESD 등의 과전압 인가 시 바이패스 특성이 저하되거나, 항복 전압 이하에서 절연 특성이 저하될 수 있다. 즉, 과전압 보호부(3000)는 항복 전압 이상에서 도전체로 기능하여 과전압을 바이패스시켜야 하지만 표면에 도금층이 형성될 경우 항복 전압 이하에서 도전체로 기능할 수도 있다. 따라서, 과전압 보호부(3000)의 표면에 도금층이 형성되지 못하도록 해야 하며, 이를 위해 과전압 보호부(3000)를 완성한 후 결합 공정 전에 과전압 보호부(3000)의 표면에 절연 물질을 코팅해야 한다. 즉, 파릴렌, 글래스, 에폭시 및 폴리머 등의 절연 물질을 과전압 보호부(3000)의 표면에 코팅하여 표면 저항을 높여 도금층이 형성되지 못하도록 한다. 예를 들어, 절연 물질을 다양한 방법으로 액화 또는 기화시킨 후 침적 또는 증착을 통해 표면에 형성하고, 건조, 경화 또는 소성을 반복하여 표면을 절연화시킬 수 있다. 한편, 캐패시터부(2000)는 재료 특성상 절연체이므로 외부 전극(5000) 형성 시 표면에 도금층이 형성되는 현상이 적지만, 과전압 보호부(3000)와의 결합 시 밀착력 강화를 위해 캐패시터부(2000)에 동일 물질로 코팅할 수도 있다. 물론, 공정 간편화를 위해 캐패시터부(2000)와 과전압 보호부(3000)를 결합한 후 적층체(1000)의 표면에 절연 물질을 이용하여 코팅층을 형성할 수도 있다.
2.
캐패시터부
캐패시터부(2000)는 과전압 보호부(3000)의 하부 또는 상부에 마련될 수 있다. 그런데, 복합 소자가 실장되는 전자기기의 PCB를 기준으로 캐패시터부(2000)가 PCB에 대면하는 것이 바람직하다. 즉, 캐패시터부(2000)가 하측에 마련되는 것이 바람직하다. 이렇게 함으로써 캐패시터부(2000)를 통해 PCB로의 주파수 이동 경로를 짧게 할 수 있고, 그에 따라 고주파 통신에서 기생 인덕턴스를 줄일 수 있어 고주파 통신에서 삽입 손실이 커지는 것을 방지할 수 있고, 주파수의 대역폭(bandwidth)이 좁아지는 것을 방지할 수 있다. 이러한 캐패시터부(2000)는 적어도 둘 이상의 내부 전극(200)과, 이들 사이에 마련된 적어도 둘 이상의 유전 시트(110)를 포함할 수 있다. 예를 들어, 도 2에 도시된 바와 같이 캐패시터부(2000)는 제 1 내지 7 유전 시트(101 내지 107; 110)와, 제 1 내지 제 7 내부 전극(210 내지 270; 200)을 포함할 수 있다. 한편, 본 실시 예는 캐패시터부(2000)가 복수의 내부 전극(200)이 형성되고, 이를 위해 내부 전극(200)의 수보다 하나 많은 수로 유전 시트(110)가 형성되었지만, 캐패시터부(2000)는 내부 전극(200)이 둘 이상 형성되고 유전 시트(110)가 셋 이상 마련될 수 있다. 또한, 캐패시터부(2000)는 과전압 보호부(3000)와 다른 색상 또는 명암을 가질 수 있다. 예를 들어, 캐패시터부(2000)는 과전압 보호부(3000)보다 밝은 색을 가질 수 있다. 이를 위해 캐패시터부(2000)는 유전 시트(101 내지 107; 110)를 밝은색의 안료를 첨가하여 형성할 수 있다. 예를 들어, 유전 시트(110)를 형성할 때 유전체 물질에 컬러 안료를 첨가할 수 있다. 컬러 안료는 백색 안료, 투명 안료, 자색 안료 등을 포함할 수 있다. 즉, 캐패시터부(2000)에는 과전압 보호부(3000)에 첨가되는 안료보다 밝은색의 안료가 첨가될 수 있다. 백색 안료는 ZnO, TiO2, SiO2, Al2O3 등을 포함할 수 있고, 투명 안료는 CaCO3 등을 포함할 수 있으며, 자색 안료는 Fe2O3 등을 포함할 수 있다. 따라서, 첨가되는 안료에 따라 유전 시트(110)가 백색, 자색 등의 색상을 가질 수 있고, 그에 따라 캐패시터부(2000)가 백색, 자색 등의 색상을 가질 수 있다. 물론, 캐패시터부(2000)는 과전압 보호부(3000)에 첨가되는 안료가 첨가될 수 있는데, 이 경우 과전압 보호부(3000)에 첨가되는 양보다 적게 첨가되어 캐패시터부(2000)가 과전압 보호부(3000)보다 밝을 수 있다. 한편, 유전 시트(110)의 적어도 하나는 다른 유전 시트(110)와 다른 색상 또는 밝기를 가질 수 있다. 즉, 복수의 유전 시트(110) 중에서 적어도 하나에 첨가되는 안료의 양이 달라 적어도 하나의 유전 시트(110)의 색상 또는 밝기가 다를 수 있다. 그러나, 이러한 경우에도 유전 시트(110)는 방전 시트(120)보다 밝은 색상 또는 밝기를 가질 수 있다.
유전 시트(101 내지 107; 110)는 유전체 물질로 형성될 수 있다. 유전체 물질로는 예를 들어 5 내지 20000 정도의 유전율을 갖는 고유전 물질을 이용할 수 있는데, MLCC, LTCC, HTCC 등을 이용할 수 있다. 여기서, MLCC 유전체 물질은 BaTiO3 및 NdTiO3의 적어도 어느 하나를 주성분으로 Bi2O3, SiO2, CuO, MgO, ZnO 중 적어도 하나 이상이 첨가되고, LTCC 유전체 물질은 Al2O3, SiO2, 글래스 물질을 포함할 수 있다. 또한, 유전 시트(110)는 MLCC, LTCC, HTCC 이외에 BaTiO3, NdTiO3, Bi2O3, BaCO3, TiO2, Nd2O3, SiO2, CuO, MgO, Zn0, Al2O3 중의 하나 이상을 포함하는 물질로 형성될 수 있다. 예를 들어, 유전 시트(110)는 BaTiO3, NdTiO3, Bi2O3, ZnO, TiO2, SiO2, Al2O3, B2O3를 포함할 수 있고, 이들 물질의 함량을 조절함으로써 유전율을 조절할 수 있다. 따라서, 유전 시트(110)는 재질에 따라 각각 소정의 유전율, 예를 들어 5∼20000, 바람직하게는 7∼4000, 더욱 바람직하게는 100∼3000의 유전율을 가질 수 있다. 예를 들어, 유전 시트(110)는 BaTiO3, NdTiO3, Bi2O3, ZnO, TiO2, SiO2, Al2O3, B2O3를 포함할 수 있는데, BaTiO3의 함량을 증가시켜 유전율을 높일 수 있고, NdTiO3 및 SiO2의 함량을 증가시켜 유전율을 낮출 수 있다. 유전 시트(110)로 이용되는 물질중에서, ZnO, TiO2, SiO2, Al2O3는 백색 안료 물질일 수 있다. 따라서, ZnO, TiO2, SiO2, Al2O3 중에서 적어도 하나를 포함하여 유전 시트(110)의 유전율을 조절하는 동시에 유전 시트(110)에 색상을 부여할 수 있다. 안료 물질은 유전 물질과 안료 물질의 혼합 물질 100wt%에 대하여 0.1wt%∼10wt%의 양으로 함유될 수 있다. 한편, 유전 시트(110)는 유전체 물질과 예를 들어 배리스터 물질 등의 과전압 보호 물질이 혼합되어 형성될 수도 있다. 즉, 유전 시트(110)은 주로 유전체 물질로 이루어지고 일부 배리스터 물질이 포함될 수 있다. 과전압 보호 물질로는 이후 설명될 과전압 보호부(3000)를 구성하는 물질, 예를 들어 과전압 보호부(3000)의 방전 시트를 이루는 물질을 포함할 수 있다. 이러한 과전압 보호 물질은 배리스터 물질을 이용할 수 있는데, 배리스터 물질로는 ZnO, Bi2O3, Pr6O11, Co3O4, Mn3O4, CaCO3, Cr2O3, SiO2, Al2O3, Sb2O3, SiC, Y2O3, NiO, SnO2, CuO, TiO2, MgO, AgO의 적어도 어느 하나를 포함할 수 있다. 예를 들어 캐패시터부(2000)에 함유되는 배리스터 물질로는 ZnO일 수 있다. 이때, ZnO 입자의 크기는 평균 입도 분포(D50) 기준 1㎛ 이하일 수 있다. 한편, 캐패시터부(2000)에 함유되는 배리스터 물질의 양은 0.2wt%∼10wt%일 수 있다. 즉, 유전체 물질과 배리스터 물질의 혼합 물질 100wt%에 대하여 배리스터 물질이 0.2wt%∼10wt% 정도 함유되어 캐패시터부(2000)의 유전 시트(110)가 형성될 수 있다. 바람직하게는 캐패시터 물질과 배리스터 물질의 혼합물 100wt%에 대하여 배리스터 물질이 2wt%∼5wt% 함유될 수 있다. 이때, 과전압 보호 물질, 즉 배리스터 물질이 10wt%를 초과하여 함유될 경우 캐패시터부(2000)의 캐패시턴스를 저하시키거나 방전 전압의 적어도 일부가 캐패시터부(2000)를 통해 흐를 수 있다.
복수의 내부 전극(210 내지 270; 200)은 도전성 물질로 형성될 수 있는데, 예를 들어 Ag, Au, Pt, Pd, Ni, Cu 중 어느 하나 이상의 성분을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 합금의 경우 예를 들어 Ag와 Pd 합금을 이용할 수 있다. 또한, 내부 전극(200)은 유전 시트(110) 물질을 더 포함하여 형성될 수 있다. 즉, 내부 전극(200)은 금속 또는 금속 합금 등의 도전 물질과 예를 들어 BaTiO3, NdTiO3, Bi2O3, ZnO, TiO2, SiO2, Al2O3, B2O3 중 적어도 하나의 유전 물질을 포함할 수 있다. 이때, 내부 전극(200) 중의 유전 물질 함량은 20wt% 이하일 수 있다. 즉, 도전 물질과 유전 물질의 혼합물 100wt%에 대하여 유전 물질이 1wt%∼20wt% 함유될 수 있다. 이렇게 내부 전극(200)에 유전 물질이 함유됨으로써 내부 전극(200)과 유전 시트(110)의 밀착력을 개선시켜 내부 전극(200)과 유전 시트(110)의 수축률 차이에 의한 마이크로 딜라미네이션을 방지하고 그에 따른 캐패시턴스의 저하를 방지할 수 있다. 이때, 내부 전극(200) 중의 유전 물질의 함량이 1wt% 미만이면 내부 전극(200)과 유전 시트(110)의 밀착력 개선 효과가 없고 20wt%를 초과하면 내부 전극(200)의 전기 전도성을 저하시킬 수 있다. 한편, 내부 전극(200)은 예를 들어 1㎛∼10㎛의 두께로 형성할 수 있다. 여기서, 내부 전극(200)은 X 방향으로 서로 대향되도록 형성된 외부 전극(5100, 5200; 5000)과 일측이 연결되고 타측이 이격되도록 형성된다. 즉, 제 1, 제 3 및 제 5 내부 전극(210, 230, 250)은 제 1, 제 3 및 제 5 유전 시트(101, 103, 105) 상에 각각 소정 면적으로 형성되며, 일측이 제 1 외부 전극(5100)과 연결되고 타측이 제 2 외부 전극(5200)과 이격되도록 형성된다. 또한, 제 2, 제 4 및 제 6 내부 전극(220, 240, 260)은 제 2, 제 4 및 제 6 유전 시트(102, 104, 106) 상에 소정 면적으로 형성되며 일측이 제 2 외부 전극(5200)과 연결되고 타측이 제 1 외부 전극(5100)과 이격되도록 형성된다. 즉, 내부 전극들(200)은 외부 전극(5000)의 어느 하나와 교대로 연결되며 유전 시트(110)를 사이에 두고 소정 영역 중첩되도록 형성된다. 이때, 내부 전극(200)은 유전 시트(110) 각각의 면적 대비 10% 내지 85%의 면적으로 각각 형성된다. 또한, 인접한 두 내부 전극들, 예를 들어 제 1 및 제 2 내부 전극(210, 220)은 이들 전극 각각의 면적 대비 10% 내지 85%의 면적으로 중첩되도록 형성된다. 한편, 내부 전극(200)은 예를 들어 정사각형, 직사각형, 소정의 패턴 형상, 소정 폭 및 간격을 갖는 스파이럴 형상 등 다양한 형상으로 형성될 수 있다. 이러한 캐패시터부(2000)는 내부 전극들(200) 사이에 캐패시턴스가 각각 형성되며, 캐패시턴스는 인접한 내부 전극들(200)의 중첩 면적, 유전 시트들(110)의 두께 등에 따라 조절될 수 있다. 이러한 캐패시터부(2000)는 예를 들어 20μF 이상의 캐패시턴스를 가질 수 있다.
3. 과전압
보호부
과전압 보호부(3000)는 캐패시터부(2000) 상측에 마련될 수 있다. 이러한 과전압 보호부(3000)는 복수의 방전 시트(120)와, 적어도 둘 이상의 방전 전극(311, 312; 310)을 포함할 수 있다. 예를 들어, 과전압 보호부(3000)는 도 2에 도시된 바와 같이 제 1 내지 제 7 방전 시트(121 내지 127; 120)와, 제 2 내지 제 6 방전 시트(122 내지 126)를 사이에 두고 형성된 제 1 및 제 2 방전 전극(311, 312; 310)을 포함할 수 있다. 한편, 본 실시 예는 과전압 보호부(3000)는 7개의 방전 시트(110)와 두개의 방전 전극(310)이 마련되는 경우를 도시하고 설명하지만, 방전 시트(120)와 방전 전극(310)은 다양한 수로 마련될 수 있다. 한편, 과전압 보호부(3000)의 방전을 개시하는 항복 전압 또는 방전 개시 전압은 방전 시트(120)의 재질, 방전 전극(310) 사이의 거리 등에 따라 결정될 수 있다. 또한, 과전압 보호부(3000)는 캐패시터부(3000)와 다른 색상 또는 명암을 가질 수 있고, 예를 들어 캐패시터부(2000)보다 어두운 색을 가질 수 있다. 이를 위해 과전압 보호부(3000)는 방전 시트(121 내지 127; 120)를 어두운 색의 안료를 첨가하여 형성할 수 있다. 예를 들어, 방전 시트(120)를 형성할 때 배리스터 물질에 컬러 안료를 첨가할 수 있다. 컬러 안료는 검은색 안료, 암녹색 안료 등을 포함할 수 있다. 즉, 과전압 보호부(3000)에는 캐패시터부(2000)에 첨가되는 안료보다 어두운 색의 안료가 첨가될 수 있다. 검은색 안료는 Co3O4, CoO 등을 포함할 수 있고, 암녹색 안료는 MnO4 등을 포함할 수 있다. 따라서, 첨가되는 안료에 따라 방전 시트(120)는 검은색, 암녹색 등의 색상을 가질 수 있고, 그에 따라 과전압 보호부(3000)가 검은색, 암녹색 등의 색상을 가질 수 있다. 물론, 과전압 보호부(3000)는 캐패시터부(2000)에 첨가되는 안료가 첨가될 수 있는데, 이 경우 캐패시터부(2000)에 첨가되는 양보다 많이 첨가되어 과전압 보호부(3000)가 캐패시터부(2000)보다 어두울 수 있다. 한편, 방전 시트(120)의 적어도 하나는 다른 방전 시트(120)와 다른 색상 또는 밝기를 가질 수 있다. 즉, 복수의 방전 시트(120) 중에서 적어도 하나에 첨가되는 안료의 양이 달라 적어도 하나의 방전 시트(120)의 색상 또는 밝기가 다를 수 있다. 그러나, 이러한 경우에도 방전 시트(120)는 유전 시트(110)보다 어두운 색상 또는 밝기를 가질 수 있다.
방전 시트(121 내지 127; 120)는 배리스터 물질로 형성될 수 있다. 한편, 배리스터 물질은 ZnO, Bi2O3, Pr6O11, Co3O4, Mn3O4, CaCO3, Cr2O3, SiO2, Al2O3, Sb2O3, SiC, Y2O3, NiO, SnO2, CuO, TiO2, MgO, AgO 중 적어도 하나를 포함할 수 있다. 예를 들어, ZnO를 주성분으로 상기 물질의 적어도 하나가 혼합된 물질이 배리스터 물질로 이용될 수 있다. 물론, 배리스터 물질은 상기 물질 이외에 Pr계, Bi계, SiC계 물질을 이용할 수 있다. 방전 시트(120)로 이용되는 물질중에서, Co3O4는 검은색 안료 물질일 수 있다. 따라서, Co3O4를 포함하여 방전 시트(120)를 형성하는 동시에 방전 시트(120)에 컬러를 부여할 수 있다. 안료 물질은 배리스터 물질과 안료 물질의 혼합 물질 100wt%에 대하여 0.1wt%∼10wt%의 양으로 함유될 수 있다. 또한, 방전 시트(120)는 배리스터 물질과 유전체 물질이 혼합된 물질로 형성될 수 있다. 즉, 방전 시트(120)은 배리스터 특성을 갖는 물질과 캐패시터부(2000) 형성 물질, 즉 유전 물질이 혼합되어 형성될 수 있는데, 방전 시트들(120)은 주로 배리스터 물질로 이루어지고 일부 캐패시터 물질이 포함될 수 있다. 배리스터 물질에 혼합되는 유전 물질로는 캐패시터부(2000)의 유전 시트(110)의 주요 물질을 포함할 수 있다. 즉, 유전율이 5 내지 20000 정도인 MLCC, LTCC, HTCC 등의 유전체가 배리스터 물질에 혼합될 수 있다. 예를 들어, BaTiO3, NdTiO3, Bi2O3, BaCO3, TiO2, Nd2O3, SiO2, CuO, MgO, Zn0, Al2O3 중의 하나 이상을 포함하는 물질이 배리스터 물질에 혼합될 수 있다. 예를 들어, 과전압 보호부(3000)에 함유되는 캐패시터 물질, 즉 유전 물질로는 BaTiO3 및 NdTiO3의 적어도 어느 하나일 수 있다. 한편, 과전압 보호부(3000)에 함유되는 캐패시터 물질, 즉 유전 물질의 양은 0.2wt%∼10wt%일 수 있다. 즉, 방전 시트 물질과 유전 시트 물질의 혼합 물질 100wt%에 대하여 유전 시트 물질이 0.2wt%∼10wt% 함유될 수 있다. 바람직하게는 방전 시트 물질과 유전 시트 물질의 혼합물 100wt%에 대하여 유전 시트 물질이 2wt%∼5wt% 함유될 수 있다. 이때, 캐패시터 물질, 즉 유전 시트 물질이 10wt%를 초과하여 함유될 경우 과전압 보호부(3000)의 특성을 저하시킬 수 있다. 즉, 항복 전압이 변화되거나 완전한 부도체가 되어 과전압을 방전시키지 못하여 과전압 보호부(3000)로서의 기능을 상실할 수 있다.
제 1 및 제 2 방전 전극(311, 312; 310)은 도전성 물질로 형성될 수 있는데, 예를 들어 Ag, Au, Pt, Pd, Ni, Cu 중 어느 하나 이상의 성분을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 합금의 경우 예를 들어 Ag와 Pd 합금을 이용할 수 있다. 이때, 방전 전극(310)은 캐패시터부(2000)의 내부 전극들(220)과 동일 물질로 형성될 수 있다. 또한, 방전 전극(310)은 배리스터 물질을 더 포함하여 형성될 수 있다. 즉, 방전 전극(310)은 금속 또는 금속 합금 등의 도전 물질과 예를 들어 ZnO, Bi2O3, Co2O4, MnO4, Pr6O11, Al2O3, CaO 중 적어도 하나의 배리스터 물질을 포함할 수 있다. 이때, 방전 전극(310) 중의 배리스터 물질 함량은 20wt% 이하일 수 있다. 즉, 도전 물질과 배리스터 물질의 혼합물 100wt%에 대하여 배리스터 물질이 1wt%∼20wt% 함유될 수 있다. 이렇게 방전 전극(310)에 배리스터 물질이 함유됨으로써 방전 전극(310)과 방전 시트(120)의 밀착력을 개선시켜 방전 전극(310)과 방전 시트(120)의 수축률 차이에 의한 마이크로 딜라미네이션을 방지하고 그에 따른 ESD 내성의 저하를 방지할 수 있다. 이때, 방전 전극(310) 중의 배리스터 물질의 함량이 1wt% 미만이면 방전 전극(310)과 방전 시트(120)의 밀착력 개선 효과가 없고 20wt%를 초과하면 방전 전극(310)의 전기 전도성을 저하시킬 수 있다. 한편, 방전 전극(310)은 예를 들어 1㎛∼10㎛의 두께로 형성할 수 있다. 즉, 방전 전극(310)은 내부 전극들(200) 각각과 동일 두께로 형성될 수 있다. 그러나, 방전 전극(310)은 내부 전극들(200) 각각보다 얇거나 두껍게 형성될 수도 있다. 예를 들어, 방전 전극(310)은 내부 전극들(200) 각각보다 10% 내지 90%의 두께로 형성될 수 있다. 예를 들어, 방전 전극(310)은 1㎛∼5㎛의 두께로 형성되고, 각각의 내부 전극(200)은 2㎛∼10㎛의 두께로 형성될 수 있다. 한편, 배리스터 타입의 과전압 보호부(3000)는 에너지 전도 방식으로 과전압을 바이패스하므로 방전 전극(311, 312)에 대한 부하가 작다. 즉, 과전압 보호부(3000)를 서프레서 타입으로 형성할 경우 과전압이 서프레서 타입으로 바이패스되므로 방전 전극(310)에 대한 부하가 크지만, 배리스터 타입의 경우 서프레서 타입보다 방전 전극(310)에 대한 부하가 작다. 따라서, 배리스터 타입으로 과전압 보호부(3000)를 형성하면 귀금속으로 형성하는 방전 전극(310)의 두께를 줄일 수 있어 제조 원가를 줄일 수 있다. 이러한 방전 전극(310)은 외부 전극(5000)과 교대로 연결될 수 있다. 즉, 제 1 방전 전극(311)은 제 1 외부 전극(5100)과 연결되어 제 1 방전 시트(121) 상에 형성되고, 제 2 방전 전극(312)은 제 2 외부 전극(5200)과 연결되어 제 6 방전 시트(126) 상에 형성된다. 즉, 제 1 및 제 2 방전 전극(311, 312)은 외부 전극(5000)의 어느 하나와 교대로 연결되며 제 2 내지 제 6 방전 시트(122 내지 126)를 사이에 두고 소정 영역 중첩되도록 형성된다. 이때, 제 1 및 제 2 방전 전극(311, 312)은 방전 시트(120) 각각의 면적 대비 10% 내지 85%의 면적으로 각각 형성된다. 또한, 제 1 및 제 2 방전 전극(311, 312)은 이들 전극 각각의 면적 대비 10% 내지 85%의 면적으로 중첩되도록 형성된다. 한편, 방전 전극(310)의 길이는 내부 전극(200)의 길이와 같거나 작을 수 있고, 방전 전극(310)의 너비는 내부 전극(200)의 너비보다 같거나 작을 수 있다. 따라서, 방전 전극(310)은 내부 전극(200)보다 같거나 작은 면적으로 형성될 수 있다.
이러한 배리스터 타입의 과전압 보호부(3000)는 항복 전압을 예를 들어 310V∼2kV로 구현할 수 있다. 배리스터 타입의 과전압 보호부(3000)에 의해 서프레서 타입보다 낮은 전압으로부터 전자기기 등을 보호할 수 있다. 즉, 과전압 보호부(3000)를 서프레서 타입으로 구현할 경우 방전 개시 전압이 2kV 이상이기 때문에 2kV 이하의 과전압을 바이패스시키지 못하고 차단 상태를 유지함으로써 전자기기 내부의 인접한 다른 부품 또는 신호 라인으로 방전이 발생되어 다른 부품을 손상시키거나 비정상적인 동작을 유발할 수 있다. 그러나, 과전압 보호부(3000)를 배리스터 타입으로 구현함으로써 항복 전압 이상의 과전압을 모두 바이패스시켜 주변 회로의 손상을 방지할 수 있다. 즉, 배리스터 타입의 과전압 보호부(3000)는 항복 전압이 310V∼2kV 이므로 서프레서 타입보다 낮은 과전압으로부터 전자기기의 내부 회로를 보호할 수 있다.
한편, 과전압 보호부(3000)는 소정의 캐패시턴스를 갖는데, 캐패시터부(2000)의 캐패시턴스보다 작은 값을 갖는다. 즉, 캐패시터부(2000)의 캐패시턴스가 과전압 보호부(3000)의 캐패시턴스보다 크기 때문에 복합 소자의 전체 캐패시턴스를 증가시킬 수 있다. 이때, 캐패시터부(2000)의 캐패시턴스는 과전압 보호부(3000)의 캐패시턴스보다 1배 내지 500배 클 수 있다.
그리고, 과전압 보호부(3000)의 항복 전압은 310V 이상일 수 있고, 캐패시터부(2000)의 절연 파괴 전압보다 낮을 수 있다. 즉, 과전압 보호부(3000)의 항복 전압은 310V 이상 캐패시터부(2000)의 절연 파괴 전압 이하일 수 있다. 항복 전압이 절연 파괴 전압보다 낮음으로써 캐패시터부(2000)가 절연 파괴되기 전에 과전압을 방전시킬 수 있다. 또한, 캐패시터부(2000)의 내부 전극(200) 사이의 간격은 과전압 보호부(3000)의 방전 전극(310) 사이의 간격보다 작을 수 있다. 또한, 과전압 보호부(3000)의 방전 전극(310)의 중첩 면적은 캐패시터부(2000)의 내부 전극(200)의 중첩 면적보다 작을 수 있다.
4.
결합부
결합부(4000)은 적층체(1000) 내부의 캐패시터부(2000)와 과전압 보호부(3000) 사이에 마련될 수 있다. 여기서, 캐패시터부(2000) 및 과전압 보호부(3000)는 서로 다른 공정으로 제작된 후 결합부(4000)에 의해 결합될 수 있다. 이러한 결합부(4000)는 캐패시터부(2000)로 이루어진 제 1 적층체와 과전압 보호부(3000)로 이루어진 제 2 적층체를 접착하여 결합할 수 있는 물질을 포함할 수 있다. 이를 위해, 결합부(4000)은 접착력을 갖는 물질을 이용할 수 있는데, 건조, 경화 및 소성을 통해 접착력을 형성할 수 있는 물질을 이용할 수 있다. 이러한 결합부(4000)로는 예를 들어 글래스 페이스트, 폴리머 페이스트, 올리고머 페이스트 등으로 이루어질 수 있다. 즉, 글래스가 포함된 페이스트, 폴리머가 포함된 페이스트, 에폭시가 포함된 페이스트 및 올리고머가 포함된 페이스트 등으로 이루어질 수 있다. 글래스 페이스트는 SiO2, BiO2, B2iO3, B2O3, BaO, Al2O3, Na2O3, K2O3, ZrO2 중 적어도 하나를 포함할 수 있고, 폴리머 페이스트는 Si 수지 및 합성 수지를 포함할 수 있다. 또한, 올리고머 페이스트는 에폭시 수지를 포함할 수 있는데, 에폭시 수지로는 노볼락(novolac)계, 비스페놀(bisphenol)계, 아민(amine)계, 시클로알리파틱(cycloalipatic)계, 브롬계 에폭시 수지를 포함할 수 있다. 폴리머 페이스트와 에폭시 수지는 건조 및 경화를 통하여 접착력을 형성할 수 있으며, 예를 들어 20℃∼150℃의 온도에서 5분 이상의 건조와 20℃∼300℃의 온도에서 5분 이상의 경화가 가능하다. 또한, 접착 강도를 최대로 하고 건조 및 경화 시간을 단축하기 위해 경화제를 추가 이용할 수 있다. 글래스 페이스트는 글래스 물질을 20wt%∼90wt% 함유하고 그외 바인더 및 용매제 등을 함유할 수 있다. 즉, 글래스 페이스트 100wt%에 대하여 글래스 물질이 20wt%∼90wt% 함유되고 나머지가 바인더 및 용매제일 수 있다. 여기서, 바인더로는 EC계, 아크릴계 바인더가 이용되며, 용매제는 BCA, 테르피놀(Terpinol)계 등이 이용될 수 있다. 한편, 글래스 페이스트는 폴리머 페이스트 및 올리고머 페이스트 중 적어도 어느 하나와 혼합하여 이용할 수 있다. 에폭시 수지는 각각의 계가 가지는 장단점을 보완하기 위하여 일정 비율로 혼합할 수 있다. 즉, 에폭시 수지로는 둘 이상의 계열을 혼합하여 이용할 수도 있다.
결합부(4000)는 1㎛∼100㎛ 정도의 두께로 형성할 수 있다. 결합부(4000)를 1㎛ 미만의 두께로 형성하면 결합력이 저하될 수 있고, 100㎛를 초과하는 두께로 형성하면 결합 시 조립 불량, 지그(Jig)의 오염 문제가 발생될 수 있다. 또한, 결합부(4000)를 100㎛를 초과하여 형성하면 결합부(4000)를 형성하기 위한 페이스트 물질이 적층체(1000)의 측면까지 흐르게 되고 그에 따라 내부 전극(200) 및 방전 전극(300)을 덮도록 형성되어 내부 전극(200) 및 방전 전극(300)과 외부 전극(5000)의 접촉 불량을 발생시켜 소자 특성을 저하시킬 수 있다. 그리고, 결합부(4000)는 전체에 형성될 수도 있고, 적어도 일 영역에 부분적으로 형성될 수도 있다. 즉, 페이스트를 제 1 또는 제 2 적층체의 일면 전체에 도포하거나, 적어도 일 영역에 도포한 후 결합시킬 수 있다. 한편, 결합부(4000)는 적층체(1000)의 측면에 연장 형성될 수도 있는데, 내부 전극(200) 또는 방전 전극(300)을 덮지 않도록 형성하여 외부 전극(5000)과의 연결 불량을 방지하는 것이 바람직하다. 또한, 결합용 페이스트가 내부 전극(200) 또는 방전 전극(300)을 덮지 않도록 하기 위해 결합용 페이스트를 형성하기 이전에 외부 전극(5000)을 미리 형성함으로써 내부 전극(200) 또는 방전 전극(300)과 외부 전극(5000) 사이의 연결 불량을 방지할 수 있다. 이렇게 결합부(4000)가 적층체(1000)의 측면에 연장 형성됨으로써 밀착력을 더욱 향상시킬 수 있다. 또한, 결합부(4000)는 적어도 일 영역에 기공이 형성될 수 있고, 적어도 일 영역의 두께가 다른 영역과 다른 두께로 형성될 수도 있다.
한편, 결합부(4000)는 전자파 차폐 및 흡수 재료가 더 포함될 수 있다. 이러한 결합부(4000)를 형성하기 위해 결합력을 갖는 글래스 페이스트 등에 전자파 차폐 및 흡수 재료를 포함시킬 수 있다. 전자파 차폐 및 흡수 재료는 페라이트, 알루미나 등을 포함할 수 있으며, 결합부(4000) 내에 0.1중량% 내지 50중량% 함유될 수 있다. 즉, 결합부(4000) 재료 100중량%에 대하여 전자파 차폐 및 흡수 재료는 0.01중량% 내지 50중량% 함유될 수 있다. 전자파 차폐 및 흡수 재료가 0.01중량% 미만이면 전자파 차폐 및 흡수 특성이 낮으며, 50중량%를 초과할 경우 결합부(4000)를 이용한 접합 특성이 저하될 수 있다. 또한, 전자파 차폐 및 흡수 재료가 포함된 결합부(4000)는 1㎛∼100㎛의 두께로 형성할 수 있다. 여기서, 페라이트는 포화 자속 밀도가 높고 철손(Core Loss)이 낮은 MnZn계 페라이트, 전기 비저항값이 10㏀m 이상으로 높은 NiZn계 페라이트, 소성 온도가 비교적 낮은 CuZn계 페라이트를 이용할 수 있다. 또한, 재료의 높은 자기 손실 특성에 근거하여 결정 구조가 스피넬 구조인 NiZn계 페라이트는 1㎓ 미만의 대역에서 이용하고, BaO-MeO-Fe2O3계 또는 BaO 대신 Sr, Pb, Ca 원소로 대체한 육방정 구조의 페라이트는 1㎓에서 자연 공명 주파수가 나타나기 때문에 1㎓ 이상의 고주파 대역에서 전자파 흡수 및 차폐 재료로 이용할 수 있다. 그리고, R3Fe5O12(R은 Y 또는 Gd 등의 희토류 금속)의 일반식으로 표시되며, 결정 자기 이방성이 작아 전자계 손실이 적은 큐빅(cubic) 구조의 가밋(Garnet) 페라이트도 이용할 수 있다. 이렇게 결합부(4000) 내에 전자파 차폐 및 흡수 재료가 더 함유됨으로써 전자파를 차폐 또는 흡수할 수 있다.
한편, 결합부(4000)는 별도의 색상을 갖지 않을 수 있다. 즉, 결합부(4000)는 안료가 첨가되지 않아 별도의 색상을 갖지 않을 수 있다. 그러나, 결합부(4000) 또한 안료가 첨가되어 색상을 가질 수 있다. 이때, 결합부(4000)는 캐패시터부(2000)와 동일 색상을 가질 수 있고, 과전압 보호부(3000)와 동일 색상을 가질 수 있다. 즉, 결합부(4000)에는 캐패시터부(2000) 형성 시 이용된 안료가 첨가되어 캐패시터부(2000)와 동일 색상을 가질 수도 있고, 과전압 보호부(3000) 형성 시 이용된 안료가 첨가되어 과전압 보호부(3000)와 동일 색상을 가질 수도 있다. 물론, 결합부(4000)는 캐패시터부(2000) 및 과전압 보호부(3000)와는 다른 색상을 가질 수도 있다.
이러한 결합부(4000)을 이용한 캐패시터부(2000)와 과전압 보호부(3000)의 결합 방법을 설명하면 다음과 같다. 복수의 유전 시트(110) 상에 내부 전극(200)을 각각 형성한 후 적층 및 소결하여 캐패시터부(2000)를 제작하고, 복수의 방전 시트(120) 상에 방전 전극(310)을 각각 형성한 후 적층 및 소결하여 과전압 보호부(3000)를 제작한다. 이어서, 캐패시터부(2000)의 일면 상에 결합부(4000)을 형성한 후 과전압 보호부(3000)를 결합하여 적층체(1000)를 제작한다. 이를 위해, 캐패시터부(2000)를 지그(jig)에 정렬한 후 캐패시터부(2000)의 일면에 접착성 페이스트를 도포하고, 그 상부에 과전압 보호부(3000)를 정렬 및 압착하여 결합할 수 있다. 이때, 캐패시터부(2000) 및 과전압 보호부(3000)는 시트(100)의 적층 방향으로 적층하여 적층체(1000)의 서로 대향되는 두 면에 내부 전극(200) 및 방전 전극(310)이 노출되도록 한다. 또한, 캐패시터부(2000)와 과전압 보호부(3000)가 결합된 후 소정의 온도에서 열처리할 수 있다. 예를 들어, 글래스 페이스트를 이용한 경우 캐패시터부(2000) 및 과전압 보호부(3000)의 소결 온도보다 낮은 온도에서 열처리할 수 있고, 폴리머 페이스트를 이용한 경우 10℃ 내지 300℃의 온도에서 열처리할 수 있다.
한편, 본 발명의 실시 예는 페이스트를 이용하여 결합부(4000)를 형성하였지만, 세라믹 시트를 이용하고 캐패시터부(2000)와 과전압 보호부(3000) 사이에 결합부(4000)를 적층한 후 동시 소결하여 복합 소자를 구현할 수도 있다.
5. 외부 전극
외부 전극(5100, 5200; 5000)는 적층체(1000)의 서로 대향되는 두 측면에 마련될 수 있다. 예를 들어, 외부 전극(5000)은 X 방향, 즉 길이 방향으로 적층체(1000)의 대향되는 두 면에 각각 형성될 수 있다. 또한, 외부 전극(5000)은 적층체(1000) 내부에 형성된 내부 전극(200) 및 방전 전극(310)과 연결된다. 즉, 외부 전극(5000)은 서로 대향되는 두 측면, 예를 들어 제 1 및 제 2 측면에 각각 하나씩 형성될 수도 있고, 두개 이상씩 형성될 수도 있다. 이때, 외부 전극(5000)의 어느 하나는 전자기기 내부의 인쇄회로기판 등의 내부 회로와 접속될 수 있고, 다른 하나는 전자기기의 외부, 예를 들어 금속 케이스와 연결될 수 있다. 예를 들어, 제 1 외부 전극(5100)은 내부 회로에 접속될 수 있고, 제 2 외부 전극(5200)은 금속 케이스와 연결될 수 있다. 또한, 제 2 외부 전극(5200)은 도전성 부재, 예를 들어 컨택터 또는 도전성 가스켓을 통해 금속 케이스와 연결될 수 있다.
이러한 외부 전극(5000)은 다양한 방법으로 형성될 수 있다. 즉, 외부 전극(5000)은 도전성 페이스트를 이용하여 침지 또는 인쇄 방법으로 형성하거나, 증착, 스퍼터링, 도금 등의 다양한 방법으로 형성될 수도 있다. 침지 또는 인쇄에 의한 외부 전극(5000)의 형성 방법은 결합부(4000) 형성 재료에 따라 달라질 수 있다. 즉, 결합부(4000)가 폴리머 계열 또는 에폭시 계열의 건조 또는 경화 타입인 경우 폴리머 계열 또는 에폭시 계열의 물질을 이용하고 건조 또는 경화하여 외부 전극(5000)을 형성할 수 있다. 결합부(4000)가 건조 또는 경화 타입인데 외부 전극(5000)을 소성 타입으로 진행하면 결합부(4000) 재료가 번아웃(burn out)되어 결합력이 저하될 수 있다. 또한, 결합부(4000) 형성 재료가 글래스 계열인 경우 밀착력 확보를 위해 유리 전이 온도 이상으로 소성해야 하므로 외부 전극(5000)의 타입을 결정하는데 자유로울 수 있다. 즉, 글래스 계열의 결합부(4000) 형성 재료를 이용한 경우 외부 전극(5000)은 소성, 건조, 경화 타입을 이용하여 형성할 수 있다. 한편, 외부 전극(5000)은 Y 방향 및 Z 방향의 면에 연장 형성될 수 있다. 즉, 외부 전극(5000)은 X 방향으로 대향되는 두 면으로부터 이와 인접한 네 면에 연장 형성될 수 있다. 예를 들어, 도전성 페이스트에 침지하는 경우 X 방향의 대향되는 두 측면 뿐만 아니라 Y 방향의 전면 및 후면, 그리고 Z 방향의 상면 및 하면에도 외부 전극(5000)이 형성될 수 있다. 이에 비해, 인쇄, 증착, 스퍼터링, 도금 등의 방법으로 형성할 경우 X 방향의 두면에 외부 전극(5000)이 형성될 수 있다. 즉, 외부 전극(5000)은 인쇄회로기판에 실장되는 일 측면 및 금속 케이스와 연결되는 타 측면 뿐만 아니라 형성 방법 또는 공정 조건에 따라 그 이외의 영역에도 형성될 수 있다. 이러한 외부 전극(5000)은 전기 전도성을 가지는 금속으로 형성될 수 있는데, 예를 들어 금, 은, 백금, 구리, 니켈, 팔라듐 및 이들의 합금으로부터 이루어진 군으로부터 선택된 하나 이상의 금속으로 형성될 수 있다. 이때, 내부 전극(200) 및 방전 전극(310)과 연결되는 외부 전극(5000)의 적어도 일부, 즉 적층체(1000)의 적어도 일 표면에 형성되어 내부 전극(200) 및 방전 전극(310)과 연결되는 외부 전극(5000)의 일부는 내부 전극(200) 및 방전 전극(310)과 동일 물질로 형성될 수 있다. 예를 들어, 내부 전극(200) 및 방전 전극(310)이 구리를 이용하여 형성되는 경우 외부 전극(5000)의 이들과 접촉되는 영역으로부터 적어도 일부는 구리를 이용하여 형성할 수 있다. 이때, 구리는 앞서 설명한 바와 같이 도전성 페이스트를 이용한 침지 또는 인쇄 방법으로 형성하거나, 증착, 스퍼터링, 도금 등의 방법으로 형성할 수 있다. 바람직하게는 외부 전극(5000)은 도금으로 형성할 수 있다. 도금 공정으로 외부 전극(5000)을 형성하기 위해 적층체(1000)의 상하부면에 시드층을 형성한 후 시드층으로부터 도금층을 형성하여 외부 전극(5000)을 형성할 수 있다. 여기서, 외부 전극(5000)의 내부 전극(200) 및 방전 전극(310)과 연결되는 적어도 일부는 외부 전극(5000)이 형성되는 적층체(1000)의 측면 전체일 수 있고, 일부 영역일 수도 있다.
또한, 외부 전극(5000)은 적어도 하나의 도금층을 더 포함할 수 있다. 외부 전극(5000)은 Cu, Ag 등의 금속층으로 형성될 수 있고, 금속층 상에 적어도 하나의 도금층이 형성될 수도 있다. 예를 들어, 외부 전극(5000)은 구리층, Ni 도금층 및 Sn 또는 Sn/Ag 도금층이 적층 형성될 수도 있다. 물론, 도금층은 Cu 도금층 및 Sn 도금층이 적층될 수도 있으며, Cu 도금층, Ni 도금층 및 Sn 도금층이 적층될 수도 있다. 또한, 외부 전극(5000)은 예를 들어 0.5%∼20%의 Bi2O3 또는 SiO2를 주성분으로 하는 다성분계의 글래스 프릿(Glass frit)을 금속 분말과 혼합하여 형성할 수 있다. 이때, 글래스 프릿과 금속 분말의 혼합물은 페이스트 형태로 제조되어 적층체(1000)의 두면에 도포될 수 있다. 이렇게 외부 전극(5000)에 글래스 프릿이 포함됨으로써 외부 전극(5000)과 적층체(1000)의 밀착력을 향상시킬 수 있고, 적층체(1000) 내부의 전극들의 콘택 반응을 향상시킬 수 있다. 또한, 글래스가 포함된 도전성 페이스트가 도포된 후 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(5000)이 형성될 수 있다. 즉, 글래스가 포함된 금속층과, 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(5000)이 형성될 수 있다. 예를 들어, 외부 전극(5000)은 글래스 프릿과 Ag 및 Cu의 적어도 하나가 포함된 층을 형성한 후 전해 또는 무전해 도금을 통하여 Ni 도금층 및 Sn 도금층 순차적으로 형성할 수 있다. 이때, Sn 도금층은 Ni 도금층과 같거나 두꺼운 두께로 형성될 수 있다. 물론, 외부 전극(5000)은 적어도 하나의 도금층만으로 형성될 수도 있다. 즉, 페이스트를 도포하지 않고 적어도 1회의 도금 공정을 이용하여 적어도 일층의 도금층을 형성하여 외부 전극(5000)을 형성할 수도 있다. 한편, 외부 전극(5000)은 2㎛∼100㎛의 두께로 형성될 수 있으며, Ni 도금층이 1㎛∼10㎛의 두께로 형성되고, Sn 또는 Sn/Ag 도금층은 2㎛∼10㎛의 두께로 형성될 수 있다. 여기서, 외부 전극(5000)은 적어도 일 영역이 다른 영역과 다른 두께로 형성될 수 있다. 즉, 적층체(1000)의 측면으로부터 X 방향으로의 외부 전극(5000)은 적어도 일 영역의 두께가 다른 영역보다 두껍거나 얇게 형성될 수 있다. 예를 들어, 외부 전극(5000)의 측면에 캐패시터부(2000)와 과전압 보호부(3000) 사이에 단차가 형성되고, 단차를 따라 형성된 외부 전극(5000)의 두께가 다를 수 있다.
상기한 바와 같이, 외부 전극(5000)은 캐패시터부(2000)와 과전압 보호부(3000)를 결합부(4000)를 이용하여 결합한 적층체(1000)의 외부에 형성할 수 있다. 그러나, 외부 전극(5000)은 결합부(4000)를 이용하여 결합하기 이전에 캐패시터부(2000) 및 과전압 보호부(3000)에 각각 형성한 후 결합부(4000)를 이용하여 결합한 후 외부 전극을 연결하도록 형성할 수도 있다. 즉, 캐패시터부(2000) 및 과전압 보호부(3000) 각각의 서로 대향되는 두 측면에 외부 전극을 각각 형성하고 결합부(4000)를 이용하여 결합한 후 캐패시터부(2000) 및 과전압 보호부(3000)의 외부 전극을 연결하도록 외부 전극을 형성할 수도 있다. 이때, 각각의 소자는 건조 또는 경화 타입의 외부 전극 또는 소성 타입의 외부 전극을 형성할 수 있고, 이들을 연결하기 위한 외부 전극 또한 건조, 경화 또는 소성 타입을 이용할 수 있다.
6. 표면 개질 부재
표면 개질 부재(6000)는 적층체(1000) 표면의 적어도 일부에 형성될 수 있다. 즉, 표면 개질 부재(6000)는 적층체(1000)의 표면 전체에 형성될 수도 있고, 적층체(1000)의 외부 전극(5000)과 접촉되는 영역에만 형성될 수 있다. 다시 말하면, 표면 개질 부재(6000)가 적층체(1000) 표면의 일부에 형성되는 표면 개질 부재(6000)는 적층체(1000)와 외부 전극(5000) 사이에 형성될 수 있다. 이때, 표면 개질 부재(6000)는 외부 전극(5000)의 연장 영역에 접촉되어 형성될 수 있다. 즉, 적층체(1000)의 상부면 및 하부면으로 연장 형성된 외부 전극(5000)의 일 영역과 적층체(1000) 사이에 표면 개질 부재(6000)가 마련될 수 있다. 또한, 표면 개질 부재(6000)는 그 상부에 형성되는 외부 전극(5000)보다 같거나 다른 크기로 마련될 수 있다. 예를 들어, 적층체(1000)의 상부면 및 하부면으로 연장 형성된 외부 전극(5000)의 일부의 면적보다 50% 내지 150%의 면적으로 형성될 수 있다. 즉, 표면 개질 부재(6000)는 외부 전극(5000)의 연장 영역의 크기보다 작거나 큰 크기로 형성될 수도 있고, 같은 크기로 형성될 수도 있다. 물론, 표면 개질 부재(6000)는 적층체(1000)의 측면에 형성된 외부 전극(5000)과의 사이에도 형성될 수 있다. 이러한 표면 개질 부재(6000)는 유리(glass) 물질을 포함할 수 있다. 예를 들어, 표면 개질 부재(6000)는 소정 온도, 예를 들어 950℃ 이하에서 소성 가능한 무(無)붕규산 유리(non-borosilicate glass)(SiO2-CaO-ZnO-MgO계 유리)를 포함할 수 있다. 또한, 표면 개질 부재(6000)는 자성체 물질이 더 포함될 수 있다. 즉, 표면 개질 부재(6000)가 형성될 영역이 자성체 시트로 이루어져 있으면 표면 개질 부재(6000)와 자성체 시트의 결합을 용이하게 하기 위해 표면 개질 부재(6000) 내에 자성체 물질이 일부 포함될 수 있다. 이때, 자성체 물질은 예를 들어 NiZnCu계 자성체 분말을 포함하며, 유리 물질 100wt%에 대하여 자성체 물질이 예를 들어 1∼15wt% 포함될 수 있다. 한편, 표면 개질 부재(6000)는 적어도 일부가 적층체(1000)의 표면에 형성될 수 있다. 이때, 유리 물질은 도 3의 (a)에 도시된 바와 같이 적어도 일부가 적층체(1000) 표면에 고르게 분포될 수 있고, 도 3의 (b)에 도시된 바와 같이 적어도 일부가 서로 다른 크기로 불규칙적으로 분포될 수도 있다. 물론, 표면 개질 부재(6000)는 적층체(1000)의 표면에 연속적으로 형성되어 막 형태를 가질 수도 있다. 또한, 도 3의 (c)에 도시된 바와 같이 적층체(1000)의 적어도 일부 표면에는 오목부가 형성될 수도 있다. 즉, 유리 물질이 형성되어 볼록부가 형성되고 유리 물질이 형성되지 않은 영역의 적어도 일부가 패여 오목부가 형성될 수도 있다. 이때, 유리 물질은 적층체(1000) 표면으로부터 소정 깊이로 형성되어 적어도 일부가 적층체(1000) 표면보다 높게 형성될 수 있다. 즉, 표면 개질 부재(6000)는 적어도 일부가 적층체(1000)의 표면과 동일 평면을 이룰 수 있고, 적어도 일부가 적층체(1000)의 표면보다 높게 유지될 수 있다. 이렇게 외부 전극(5000) 형성 이전에 적층체(1000)의 일부 영역에 유리 물질을 분포시켜 표면 개질 부재(6000)를 형성함으로써 적층체(1000) 표면을 개질시킬 수 있고, 그에 따라 표면의 저항을 균일하게 할 수 있다. 따라서, 외부 전극의 형상을 제어할 수 있고, 그에 따라 외부 전극의 형성을 용이하게 할 수 있다. 한편, 표면 개질 부재(6000)를 적층체(1000) 표면의 소정 영역에 형성하기 위해 유리 물질을 포함하는 페이스트를 소정 시트의 소정 영역에 인쇄하거나 도포할 수 있다. 예를 들어, 제 1 유전 시트(111) 하면의 적어도 두 영역과 제 7 방전 시트(127) 상면의 적어도 두 영역에 유리 페이스트를 도포한 후 경화시켜 표면 개질 부재(6000)를 형성할 수 있다. 또한, 유리 페이스트는 적층형 소자의 사이즈로 절단하기 이전의 세라믹 그린 시트의 소정 영역에 도포될 수 있다. 즉, 세라믹 그린 시트의 복수의 영역에 유리질 페이스트를 도포한 후 유리질 페이스트가 형성된 부분을 포함하여 적층형 소자 단위의 절단선으로 그린 시트를 절단하고, 이를 노이즈 필터부 등이 형성된 시트와 적층하여 회로 보호 소자를 제작할 수 있다. 이때, 표면 개질 부재(6000)가 적층체(1000)의 가장자리에 형성되므로 유리질 페이스트가 도포된 영역을 중심으로 적층형 소자 단위로 절단될 수 있다.
한편, 표면 개질 부재(6000)는 산화물을 이용하여 형성할 수도 있다. 즉, 표면 개질 부재(6000)는 유리질 물질 및 산화물의 적어도 하나를 이용하여 형성할 수 있고, 자성체 물질을 더 포함하여 형성할 수도 있다. 이때, 표면 개질 부재(6000)는 결정 상태 또는 비결정 상태의 산화물이 적층체(1000)의 표면에 분산되어 분포될 수 있고, 표면에 분포된 산화물은 적어도 일부가 용융될 수 있다. 이때, 산화물의 경우에도 도 3의 (a) 내지 도 3의 (c)에 도시된 바와 같이 형성될 수 있다. 또한, 표면 개질 부재(6000)가 산화물로 형성되는 경우에도 산화물이 서로 이격되어 섬 형태로 분포될 수 있고, 적어도 일 영역에는 막 형태로 형성될 수도 있다. 여기서, 입자 상태 또는 용융 상태의 산화물은 예를 들어 Bi2O3, BO2, B2O3, ZnO, Co3O4, SiO2, Al2O3, MnO, H2BO3, H2BO3, Ca(CO3)2, Ca(NO3)2, CaCO3 중 적어도 하나 이상을 이용할 수 있다.
상기한 바와 같이 본 발명의 제 1 실시 예에 따른 복합 소자는 서로 다른 기능을 하는 적어도 둘 이상의 기능부가 결합부(4000)에 의해 결합될 수 있다. 예를 들어, 캐패시터부(2000) 등의 수동 소자와 과전압 보호부(3000)가 각각 제작된 후 결합부(4000)에 의해 결합될 수 있다. 따라서, 하나의 적층체(1000) 내에 이종의 물질로 제작되는 둘 이상의 기능부가 마련될 수 있다. 또한, 복합 소자는 각각의 제조 공정으로 제조 및 소결된 후 결합되기 때문에 서로 다른 기능부의 물질이 상호 확산되지 않고, 그에 따라 각각의 기능부의 기능을 저하시키지 않는다.
또한, 결합부(4000)를 사이에 두고 적어도 둘 이상의 기능부가 서로 다른 색상 또는 명암을 가질 수 있다. 예를 들어, 캐패시터부(2000)가 과전압 보호부(3000)보다 밝은색을 가질 수 있다. 따라서, 복합 소자가 색상에 의해 방향성을 가지므로 방향성을 부여하기 위한 별도의 형광체 도포 공정 등을 실시하지 않을 수 있다.
그리고, 표면 전체에 유리질 층이 형성되지 않음으로써 소자의 두께를 줄일 수 있고, 그에 따라 사이즈가 축소되어 실장 면적 및 높이가 감소되는 전자기기에 대응하여 회로 보호 소자를 장착할 수 있다. 한편, 소자의 사이즈가 작아지면 외부 전극의 면적이 작아져 외부 전극과 적층체의 밀착력이 감소되고 그에 따라 PCB에 실장 시 부착 강도가 낮아질 수 있지만, 본 발명에 의하여 외부 전극과 적층체의 밀착력을 향상시켜 부착 강도를 증가시킬 수 있다.
도 4는 본 발명의 제 2 실시 예에 따른 복합 소자의 개략 단면도이다.
도 4를 참조하면, 본 발명의 제 2 실시 예에 따른 복합 소자는 복수의 시트(100)를 포함하는 적층체(1000)와, 적층체(1000) 내에 마련된 적어도 하나의 캐패시터부(2000)와, 적층체(1000) 내에 캐패시터부(2000)와 이격되어 마련된 제 1 과전압 보호부(3100)와, 적층체(1000) 내의 캐패시터부(2000) 사이에 마련된 제 2 과전압 보호부(3200)와, 적층체(1000) 내의 캐패시터부(2000)와 제 1 과전압 보호부(3100) 사이에 마련된 결합부(4000)와, 적층체(1000) 외부에 마련된 외부 전극(5000)을 포함할 수 있다. 즉, 본 발명의 제 2 실시 예에 따른 복합 소자는 적층체(1000) 내에 두개의 과전압 보호부(3000)가 마련되며, 제 1 과전압 보호부(3100)는 캐패시터부(2000) 상에 마련되고, 제 2 과전압 보호부(3200)는 캐패시터부(2000) 내에 마련될 수 있다. 즉, 캐패시터부(2000) 내에 서프레서가 마련될 수 있다. 여기서, 제 1 과전압 보호부(3100)는 제 1 실시 예의 과전압 보호부(3000)와 동일하고, 캐패시터부(2000)는 제 1 실시 예의 캐패시터부(2000)와 동일하므로 자세한 설명은 생략하기로 한다. 다만, 캐패시터부(2000)는 제 1 내지 제 4 내부 전극(210 내지 240)을 포함하고, 제 2 내부 전극(220)과 제 3 내부 전극(240) 사이에 제 2 과전압 보호부(3200)가 마련될 수 있다. 여기서, 캐패시터부(2000) 내에 제 2 과전압 보호부(3200)가 형성되는 경우에도 캐패시터부(2000)는 제 1 과전압 보호부(3100)과는 다른 색상, 예를 들어 제 1 과전압 보호부(3100)보다 밝은색을 가질 수 있다. 즉, 캐패시터부(2000) 뿐만 아니라 제 2 과전압 보호부(3200)가 제 1 과전압 보호부(3100)보다 밝은색을 가질 수 있다. 이때, 제 2 과전압 보호부(3200)에도 캐패시터부(2000)와 동일한 안료가 첨가되어 제조될 수 있다. 즉, 제 2 과전압 보호부(3200)를 형성하는 시트는 캐패시터부(2000)의 유전 시트와 동일 물질로 형성할 수 있다.
제 2 과전압 보호부(3200)는 수직 방향으로 이격되어 형성된 적어도 두개의 방전 전극(313, 314)과, 방전 전극(313, 314) 사이에 마련된 적어도 하나의 과전압 보호 부재(320)을 포함할 수 있다. 예를 들어, 제 2 과전압 보호부(3200)는 제 3 및 제 4 유전 시트(113, 114) 상에 각각 형성된 제 3 및 제 4 방전 전극(313, 314)과, 제 4 시트(114)를 관통하여 형성된 과전압 보호 부재(320)를 포함할 수 있다. 여기서, 과전압 보호 부재(320)는 적어도 일부가 제 3 및 제 4 방전 전극(313, 314)과 연결되도록 형성될 수 있다. 제 3 및 제 4 방전 전극(313, 314)은 제 1 과전압 보호부(3100)의 제 1 및 제 2 방전 전극(311, 312)과 동일 두께 또는 다른 두께로 형성될 수 있고, 캐패시터부(2000)의 내부 전극들(200)과 동일 두께 또는 다른 두께로 형성될 수 있다. 예를 들어, 제 3 및 제 4 방전 전극(313, 314)은 1㎛∼10㎛의 두께로 형성될 수 있고, 제 1 및 제 2 방전 전극(311, 313)보다 두껍고 내부 전극(200)과 동일 두께로 형성될 수 있다. 이때, 배리스터 타입의 제 1 과전압 보호부(3100)는 에너지 전도 방식으로 과전압을 바이패스하므로 제 1 및 제 2 방전 전극(311, 312)에 대한 부하가 적지만, 서프레서 타입의 제 2 과전압 보호부(3200)는 서프레서 타입으로 과전압을 바이패스하므로 제 3 및 제 4 방전 전극(313, 314)에 대한 부하가 크다. 따라서, 제 2 과전압 보호부(3200)의 제 3 및 제 4 방전 전극(313, 314)의 두께를 제 1 과전압 보호부(3100)의 제 1 및 제 2 방전 전극(311, 312)의 두께보다 두껍게 해야 한다. 한편, 제 3 및 제 4 방전 전극(313, 314)는 유전 시트(110) 물질을 더 포함할 수 있다. 즉, 제 3 및 제 4 방전 전극(313, 314)은 도전 물질과 유전 물질의 혼합물을 이용하여 형성할 수 있다. 이때, 도전 물질과 유전 물질의 혼합물 100wt%에 대하여 유전 물질이 1wt%∼20wt% 정도 함유될 수 있다. 따라서, 제 3 및 제 4 방전 전극(313, 314)과 유전 시트(110)의 밀착성을 개선할 수 있고, 그에 따라 마이크로 딜라미네이션 발생을 감소시킬 수 있다. 제 3 방전 전극(313)은 제 2 외부 전극(5200)과 연결되어 제 3 시트(113) 상에 형성되며 말단부가 과전압 보호 부재(320)와 연결되도록 형성된다. 제 4 방전 전극(314)은 제 1 외부 전극(5100)과 연결되어 제 4 시트(114) 상에 형성되며 말단부가 과전압 보호 부재(320)와 연결되도록 형성된다. 즉, 제 3 및 제 4 방전 전극(313, 314)은 인접한 내부 전극(200)과 동일 외부 전극(5000)과 연결되도록 형성된다. 즉, 제 3 방전 전극(313)은 인접한 제 2 내부 전극(220)과 제 2 외부 전극(5200)에 연결되며, 제 4 방전 전극(314)은 인접한 제 3 내부 전극(230)과 제 1 외부 전극(5100)에 연결된다. 이렇게 제 3 및 제 4 방전 전극(313, 314)과 이와 인접한 내부 전극(200)이 동일 외부 전극(5000)과 연결됨으로써 유전 시트(110)가 열화, 즉 절연 파괴되는 경우에도 ESD 등의 과전압이 전자기기 내부로 인가되지 않는다. 즉, 제 3 및 제 4 방전 전극(313, 314)과 인접한 내부 전극(200)이 서로 다른 외부 전극(5000)과 연결된 경우 유전 시트(110)가 절연 파괴되면 일 외부 전극(5000)을 통해 인가되는 과전압이 방전 전극(313, 314)과 인접한 내부 전극(200)을 통해 타 외부 전극(5000)으로 흐르게 된다. 예를 들어, 제 3 방전 전극(313)이 제 1 외부 전극(5100)과 연결되고 이와 인접한 제 2 내부 전극(220)이 제 2 외부 전극(5200)과 연결된 경우 유전 시트(110)가 절연 파괴되면 제 3 방전 전극(313)과 제 2 내부 전극(220) 사이에 도전 경로가 형성되어 제 1 외부 전극(5100)을 통해 인가되는 ESD 전압이 제 3 방전 전극(313), 절연 파괴된 제 3 유전 시트(113) 및 제 2 내부 전극(220)으로 흐르게 되고, 그에 따라 제 2 외부 전극(5200)을 통해 내부 회로로 인가될 수 있다. 이러한 문제를 해결하기 위해서는 유전 시트(110)의 두께를 두껍게 형성할 수 있지만, 이 경우 소자의 사이즈가 커지는 문제가 있다. 그러나, 제 3 및 제 4 방전 전극(313, 314)과 이와 인접한 내부 전극(200)이 동일 외부 전극(5000)과 연결됨으로써 유전 시트(110)가 절연 파괴되는 경우에도 과전압이 전자기기 내부로 인가되지 않는다. 또한, 유전 시트(110)의 두께를 두껍게 형성하지 않고도 과전압이 인가되는 것을 방지할 수 있다. 물론, 제 3 및 제 4 방전 전극(313, 314)이 인접한 내부 전극(200)과 서로 다른 외부 전극(5000)에 연결될 수도 있다. 제 3 및 제 4 방전 전극(313, 314)과 인접한 내부 전극(200), 즉 제 2 및 제 3 내부 전극(220, 230) 사이의 거리를 A라 하고, 제 3 및 제 4 방전 전극(313, 314) 사이의 거리를 B라 하며, 내부 전극(200) 사이의 거리를 C라 할 때 제 3 및 제 4 방전 전극(313, 314)과 인접한 내부 전극(200)이 서로 다른 외부 전극(5000)에 연결된 경우 내부 전극(200)과 제 3 및 제 4 방전 전극(313, 314) 사이의 절연 파괴 현상을 개선하기 위하여 A>B, A>C의 관계를 가져야 한다. 그러나, 제 3 및 제 4 방전 전극(313, 314)과 인접한 내부 전극(200)이 동일 외부 전극(5000)에 연결된 경우 내부 전극(200)과 제 3 및 제 4 방전 전극(313, 314) 사이의 절연 파괴 현상이 개선되기 때문에 A≤B, A≤C의 관계를 가져도 된다. 또한, 제 3 및 제 4 방전 전극(313 314) 사이의 두께, 즉 제 4 유전 시트(114)의 두께(B)는 캐패시터부(2000)의 최하단 및 최상단 유전 시트(110)의 두께, 즉 제 1 및 제 7 유전 시트(111, 117)의 두께를 각각 D1 및 D2라 할 때 B≤D1, B≤D2일 수 있으며, 이때 D1=D2 또는 D1≠D2 일 수 있다. 여기서, 제 2 과전압 보호부(3200)의 두께는 캐패시터부(2000) 두께의 0.4%∼40%, 바람직하게는 4%∼20%이고, 캐패시터부(2000) 및 제 1 과전압 보호부(3100)를 포함한 적층체(1000) 두께의 0.2%∼20%, 바람직하게는 2%∼10%일 수 있다. 또한, 캐패시터부(2000)의 내부 전극(200) 사이의 두께(C)는 10㎛∼250㎛, 바람직하게는10㎛∼100㎛이고, 제 3 및 제 4 방전 전극(313, 314) 사이의 거리(B), 즉 과전압 보호 부재(320)의 두께는 1㎛∼100㎛, 바람직하게는 10㎛∼50㎛이다. 또한, 제 2 과전압 보호부(3200)의 제 3 및 제 4 방전 전극(313, 314) 사이의 거리는 제 3 및 제 4 방전 전극(313, 314)의 말단과 외부 전극(5000) 사이의 거리보다 작을 수 있고, 캐패시터부(2000)의 내부 전극(200) 사이의 거리는 내부 전극(200)의 말단과 외부 전극(5000) 사이의 거리보다 작을 수 있다. 한편, 외부 전극(5000)이 X 방향의 두 측면 뿐만 아니라 Y 방향 및 Z 방향의 네 면에도 연장 형성될 수 있는데, 제 1 외부 전극(5100)과 연결되는 내부 전극(200)은 말단부가 X 방향으로 이와 대향되는 제 2 외부 전극(5200) 사이의 거리 뿐만 아니라 제 2 외부 전극(5200)으로부터 연장된 영역 사이의 거리가 내부 전극(200) 사이의 거리보다 클 수 있다. 이렇게 함으로써 내부 전극(200) 사이에서 부하가 걸릴 수 있다.
한편, 제 3 및 제 4 방전 전극(313, 314)의 과전압 보호 부재(320)와 접촉되는 영역은 과전압 보호 부재(320)과 동일 크기 또는 이보다 작게 형성될 수 있다. 또한, 제 3 및 제 4 방전 전극(313, 314)은 과전압 보호 부재(320)를 벗어나지 않고 완전히 중첩되어 형성될 수도 있다. 즉, 제 3 및 제 4 방전 전극(313, 314)의 가장자리는 과전압 보호 부재(320)의 가장자리와 수직 성분을 이룰 수 있다. 물론, 제 3 및 제 4 방전 전극(313, 314)은 과전압 보호 부재(320)의 일부에 중첩되도록 형성될 수도 있다. 예를 들어, 제 3 및 제 4 방전 전극(313, 314)는 과전압 보호 부재(320)의 수평 면적의 10% 내지 100% 중첩되도록 형성될 수 있다. 즉, 제 3 및 제 4 방전 전극(313, 314)은 과전압 보호 부재(320)를 벗어나게 형성되지 않는다. 한편, 제 3 및 제 4 방전 전극(313, 314)은 과전압 보호 부재(320)와 접촉되는 일 영역이 접촉되지 않은 영역보다 크게 형성될 수 있다.
과전압 보호 부재(320)는 제 4 유전 시트(114)의 소정 영역, 예를 들어 중심부에 형성되어 제 3 및 제 4 방전 전극(313, 314)과 연결될 수 있다. 이때, 과전압 보호 부재(320)는 제 3 및 제 4 방전 전극(313, 314)과 적어도 일부 중첩되도록 형성될 수 있다. 즉, 과전압 보호 부재(320)는 제 3 및 제 4 방전 전극(313, 314)과 수평 면적의 10% 내지 100% 중첩되도록 형성될 수 있다. 과전압 보호 부재(320)는 제 4 유전 시트(114)의 소정 영역, 예를 들어 중심부에 소정 크기의 관통홀을 형성하고 후막 인쇄 공정을 이용하여 관통홀을 매립하도록 형성될 수 있다. 물론, 과전압 보호 부재(320)는 관통홀을 매립하지 않고 관통홀만으로 이루어질 수도 있다. 즉, 과전압 보호 부재(320)는 공극(void) 또는 공극의 적어도 일부에 마련된 과전압 보호 물질을 포함할 수 있다. 한편, 과전압 보호 부재(320)는 예를 들어 100㎛∼500㎛의 직경과 10㎛∼50㎛의 두께로 형성될 수 있다. 이때, 과전압 보호 부재(320)의 두께가 얇을수록 방전 개시 전압이 낮아진다. 과전압 보호 부재(320)는 도전성 물질과 절연성 물질을 이용하여 형성할 수 있다. 예를 들어, 도전성 세라믹과 절연성 세라믹의 혼합 물질을 제 4 유전 시트(114) 상에 인쇄하여 과전압 보호 부재(320)를 형성할 수 있다. 한편, 과전압 보호 부재(320)는 적어도 하나의 유전 시트(110) 상에 형성될 수도 있다. 즉, 수직 방향으로 적층된 적어도 하나, 예를 들어 두개의 유전 시트(110)에 과전압 보호 부재(320)가 각각 형성되고, 그 유전 시트(110) 상에 서로 이격되도록 방전 전극(310)이 형성되어 과전압 보호 부재(320)와 연결될 수 있다. 물론, 제 3 및 제 4 방전 전극(313, 314)가 동일 평면 상에 수평 방향으로 이격되어 형성되고, 그 사이에 과전압 보호 부재(320)가 형성될 수도 있다.
과전압 보호 부재(320)에 형성될 수 있는 과전압 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 도전성 물질을 혼합한 물질로 형성할 수 있다. 또한, 과전압 보호 물질은 상기 혼합 물질에 ZnO 등의 바리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다. 물론, 과전압 보호 물질은 상기 물질 이외에 다양한 물질이 이용될 수 있다. 예를 들어, 과전압 보호 물질은 다공성의 절연 물질 및 공극(void)의 적어도 어느 하나를 이용할 수 있다. 즉, 다공성의 절연 물질이 관통홀에 매립 또는 도포될 수도 있고, 관통홀 내에 공극이 형성될 수도 있으며, 다공성의 절연 물질과 도전 물질의 혼합 물질이 관통홀에 매립 또는 도포될 수도 있다. 또한, 다공성의 절연 물질, 도전 물질 및 공극이 관통홀 내에서 층을 이루어 형성될 수도 있다. 예를 들어, 도전층 사이에 다공성의 절연층이 형성되며, 절연층 사이에 공극이 형성될 수도 있다. 이때, 공극은 절연층의 복수의 기공이 서로 연결되어 형성될 수도 있다. 여기서, 다공성의 절연 물질은 50∼50000 정도의 유전율을 갖는 강유전체 세라믹이 이용될 수 있다. 예를 들어, 절연성 세라믹은 MLCC 등의 유전체 재료 분말, ZrO, ZnO, BaTiO3, Nd2O5, BaCO3, TiO2, Nd, Bi, Zn, Al2O3 중의 하나 이상을 포함한 혼합물을 이용하여 형성할 수 있다. 이러한 다공성의 절연 물질은 1㎚∼5㎛ 정도 크기의 기공이 복수 형성되어 30%∼80%의 기공률로 형성된 다공성 구조로 형성될 수 있다. 이때, 기공 사이의 최단 거리는 1㎚∼5㎛ 정도일 수 있다. 또한, 과전압 보호 물질로 이용되는 도전 물질은 도전성 세라믹을 이용하여 형성할 수 있으며, 도전성 세라믹은 La, Ni, Co, Cu, Zn, Ru, Ag, Pd, Pt, W, Fe, Bi 중의 하나 이상을 포함한 혼합물을 이용할 수 있다. 한편, 과전압 보호 부재(320) 상에 방전 유도층(미도시)이 더 형성될 수 있다. 즉, 방전 유도층은 방전 전극(310)과 과전압 보호 부재(320) 사이에 형성될 수 있고, 유전 시트(110)와 과전압 보호 부재(320) 사이에 형성될 수 있다. 이러한 방전 유도층은 과전압 보호 물질과 방전 전극(310)의 물질을 포함할 수 있고, 과전압 보호 물질과 유전 시트(110)의 물질을 포함할 수 있다. 또한, 방전 유도층은 과전압 보호 물질, 방전 전극(310) 물질 및 유전 시트(110) 물질을 포함할 수 있다. 즉, 방전 유도층은 과전압 보호 부재(320)와 방전 전극(310) 및 유전 시트(110)의 반응에 의해 형성될 수 있다. 이때, 과전압 보호 부재(320)와 방전 전극(310) 사이의 방전 유도층과 과전압 보호 부재(320)와 유전 시트(110) 사이의 방전 유도층은 서로 다른 조성을 가질 수 있다. 예를 들어, 다공성 ZrO 또는 TiO를 이용하여 과전압 보호 부재(332)를 형성하고 Al을 이용하여 방전 전극(310)을 형성하는 경우 과전압 보호 부재(320)와 방전 전극(310) 사이에 AlZrO 또는 TiAlO의 방전 유도층이 형성될 수 있다. 이러한 방전 유도층은 다공성의 구조로 형성되며, 방전 유도층에 의해 과전압의 방전이 더욱 원활하게 이루어질 수 있다.
한편, 본 발명에 따른 복합 소자는 과전압 보호부(3000)의 방전 전극(310)이 다양한 형상으로 형성될 수 있다. 예를 들어, 도 5 및 도 6에 도시된 바와 같이 동일 평면 상에 형성되며 서로 다른 외부 전극(5000)과 연결된 제 1 및 제 2 방전 전극(311, 312)이 소정 간격 이격되어 형성되고 그 상측 또는 하측에 제 1 및 제 2 방전 전극(311, 312)와 일부 중첩되도록 제 5 방전 전극(315)이 형성될 수 있다. 이를 보다 상세하게 설명하면 다음과 같다. 도 5 및 도 6에 도시된 바와 같이 제 1 방전 전극(311)이 제 1 외부 전극(5100)과 연결되어 일 방전 시트(310), 예를 들어 도 5의 제 5 방전 시트(125) 상에 형성되고, 제 2 방전 전극(312)이 제 2 외부 전극(5200)과 연결되어 제 1 방전 전극(311)이 형성된 일 방전 시트(310), 즉 제 5 방전 시트(125) 상에 형성된다. 이때, 제 1 및 제 2 방전 전극(311, 312)은 소정 간격 이격되어 형성된다. 또한, 제 5 방전 전극(315)이 제 1 및 제 2 방전 전극(311, 312) 하측의 일 방전 시트(120), 예를 들어 제 2 방전 시트(122) 상에 형성되고, 일측 및 타측이 제 1 및 제 2 방전 전극(311, 312)와 소정 영역 중첩되도록 형성된다. 여기서, 제 1 및 제 2 방전 전극(311, 312) 사이의 거리는 제 1 및 제 5 방전 전극(311, 315)의 거리와 제 2 및 제 5 방전 전극(312, 315)의 거리의 합보다 크다. 즉, 제 1 및 제 2 방전 전극(311, 312) 사이의 거리를 E라 하고, 제 1 및 제 5 방전 전극(311, 315)의 거리를 F라 하며, 제 2 및 제 5 방전 전극(312, 315)의 거리를 G라 할 때 E>F+G의 관계를 가질 수 있다. 이러한 구조를 갖는 과전압 보호부(3000)는 예를 들어 외부로부터 인가되는 과전압이 제 1 방전 전극(311)을 통해 제 5 방전 전극(315)으로 전달되고 다시 제 2 방전 전극(312)으로 전달되어 내부 회로의 접지 단자로 바이패스될 수 있다.
또한, 본 발명에 따른 복합 소자는 캐패시터부(2000)의 내부 전극(200)을 다양한 형상으로 형성할 수 있다. 예를 들어, 내부 전극(200)의 적어도 하나가 동일 평면에서 소정 간격 이격되도록 형성할 수 있다. 또한, 내부 전극(200)의 적어도 하나가 동일 평면 상에 소정 간격 이격되도록 형성된 내부 전극(200)과 수직 방향에서 중첩되도록 형성될 수 있다. 즉, 본 발명의 제 5 실시 예를 도시한 도 7에 도시된 바와 같이, 복수의 내부 전극(200) 중에서 적어도 하나의 내부 전극(200), 즉 제 1 내부 전극(211, 212) 및 제 6 내부 전극(261, 262)가 소정 간격 이격되도록 형성될 수 있다. 이때, 캐패시터부(2000)의 수직 방향(Z 방향)으로 최외곽에 형성된 내부 전극(200)이 동일 평면 상에 이격되어 형성될 수 있다. 즉, 제 1a 내부 전극(211)은 제 1 외부 전극(5100)과 연결되도록 형성되고, 제 1b 내부 전극(212)은 제 2 외부 전극(5200)과 연결되도록 형성되며, 제 1a 및 제 1b 내부 전극(211, 212)이 제 1 유전 시트(111) 상에서 소정 간격 이격되어 형성된다. 이와 마찬가지로, 제 6a 내부 전극(261)은 제 1 외부 전극(5100)과 연결되도록 형성되고, 제 6b 내부 전극(262)은 제 2 외부 전극(5200)과 연결되도록 형성되며, 제 6a 및 제 6b 내부 전극(261, 262)이 제 6 유전 시트(116) 상에서 소정 간격 이격되어 형성된다. 또한, 제 1 내부 전극(211, 212)과 일부 중첩되도록 제 1 내부 전극(211, 212) 상측에는 제 2 내부 전극(220)이 형성되고, 제 6 내부 전극(261, 262)와 일부 중첩되도록 제 6 내부 전극(261, 262) 하측에는 제 5 내부 전극(250)이 형성된다. 이때, 제 2 및 제 5 내부 전극(220, 250)은 외부 전극(5000)과 연결되지 않도록 형성된다. 이렇게 내부 전극(200) 중 적어도 하나를 동일 평면 상에 이격되도록 형성하고 이와 중첩되도록 다른 내부 전극(200)을 형성함으로써 이들 사이에 부유 용량(floating capacitance)이 발생되어 목표 용량보다 높은 용량을 얻을 수 있다. 또한, 반복적인 과전압 인가에 의해 캐패시터부(2000)가 파손되고 그로 인한 과전압 유입을 방지할 수 있다. 즉, 서로 다른 외부 전극(5000)과 연결된 인접한 두 내부 전극(200) 사이의 유전 시트(110)가 절연 파되될 경우 내부 전극(200)을 통해 과전압이 인가될 수 있지만, 내부 전극(200)을 플로팅 타입으로 형성함으로써 유전 시트(110)가 절연 파괴될 경우에도 과전압이 유입되지 못하도록 할 수 있다. 한편, 본 발명의 제 5 실시 예는 본 발명의 제 3 실시 예에서 캐패시터부(2000)의 내부 전극(200)의 형상을 변형하였지만, 그 이외의 나머지 실시 예들에도 적용 가능하다. 즉, 두개의 방전 전극(310)을 포함하는 제 1 실시 예와, 캐패시터부(2000)의 두 내부 전극(200) 사이에 제 2 과전압 보호부(3200)가 형성된 제 2 및 제 4 실시 예에도 캐패시터부(2000)의 내부 전극(200)의 형상을 변형하여 본 발명의 제 5 실시 예를 적용할 수 있다.
이러한 본 발명의 실시 예들에 따른 복합 소자는 스마트 폰 등의 휴대용 전자기기를 포함하는 전자기기 내에 마련될 수 있다. 예를 들어, 도 8에 도시된 바와 같이 전자기기의 내부 회로(예를 들어 PCB)(20)와 사용자가 접촉 가능한 도전체 또는 안테나로 이용되는 도전체, 예를 들어 금속 케이스(10) 사이에 캐패시터부와 과전압 보호부를 포함하는 복합 소자가 마련될 수 있다. 도 7에서 캐패시터부는 도면 부호 C로 표시하고, 과전압 보호부는 도면 부호 V로 표시하였다. 이때, 복합 소자는 전자기기의 내부 회로(20)에 실장되는데, 내부 회로(20)의 일 영역이 금속 케이스(10)와 접속되고, 다른 영역이 접지 단자에 접속될 수 있다. 즉, 복합 소자는 외부 전극(5000)의 어느 하나가 실장된 내부 회로(20)의 일 영역이 금속 케이스(10)에 접속되고 외부 전극(5000)의 다른 하나가 실장된 내부 회로(20)의 타 영역이 접지 단자에 접속될 수 있다. 이때, 접지 단자는 내부 회로(20)에 마련될 수 있고 내부 회로(20) 이외의 영역에 마련될 수도 있다. 따라서, 외부 전극(5000)의 어느 하나가 금속 케이스(10)에 연결되고 다른 하나가 접지 단자에 연결될 수 있다. 한편, 금속 케이스(10)와 복합 소자 사이에는 전도성 커넥터 또는 시트가 마련될 수 있고, 복합 소자와 내부 회로 사이에는 저항 및 인덕터가 마련될 수 있다. 따라서, 복합 소자는 내부 회로의 접지 단자와 직접 연결될 수도 있고, 저항 및 인덕터를 통해 접지 단자와 연결될 수도 있다. 또한, 금속 케이스(10)와 복합 소자 사이에는 도 9에 도시된 바와 같이 금속 케이스(10)와 전기적으로 접촉되며 탄성력을 가지는 콘택부(30)가 마련될 수 있다. 즉, 전자기기의 금속 케이스(10)와 내부 회로(20) 사이에 콘택부(30)와 본 발명에 따른 복합 소자가 마련될 수 있다. 이때, 복합 소자는 외부 전극(5000)의 어느 하나가 콘택부(30)와 접촉되고 다른 하나가 내부 회로(20)를 통해 접지 단자와 접속될 수 있다. 콘택부(30)는 전자기기의 외부에서 외력이 가해질 때 그 충격을 완화할 수 있도록 탄성력을 가지며, 도전성의 물질을 포함하는 재료로 이루어질 수 있다. 이러한 콘택부(30)는 클립(clip) 형상일 수 있으며, 도전성 가스켓일 수도 있다. 또한, 콘택부(30)는 적어도 일 영역이 내부 회로(20), 예를 들어 PCB에 실장될 수 있다. 이렇게 복합 소자가 금속 케이스(10)와 내부 회로(20) 사이에 마련되어 내부 회로(20)로부터 유입되는 누설 전류를 차단할 수 있다. 또한, ESD 등의 과전압을 접지 단자로 바이패스시키고, 과전압에 의해 절연이 파괴되지 않아 누설 전류를 지속적으로 차단할 수 있다. 즉, 본 발명에 따른 복합 소자는 정격 전압 및 누설 전류에 의한 감전 전압에서는 외부 전극(5000) 사이에서 전류가 흐르지 못하고, ESD 등의 과전압에서는 과전압 보호부(3000)를 통해 전류가 흘러 과전압이 접지 단자로 바이패스될 수 있다. 한편, 복합 소자는 항복 전압 또는 방전 개시 전압이 정격 전압보다 높고 ESD 등의 과전압보다 낮을 수 있다. 예를 들어, 복합 소자는 정격 전압이 100V 내지 240V일 수 있고, 감전 전압은 회로의 동작 전압과 같거나 높을 수 있으며, 외부의 정전기 등에 의해 발생되는 과전압은 감전 전압보다 높을 수 있고, 항복 전압 또는 방전 개시 전압은 350V∼15kV일 수 있다. 또한, 캐패시터부(2000)에 의해 외부와 내부 회로(20) 사이에 통신 신호가 전달될 수 있다. 즉, 외부로부터의 통신 신호, 예를 들어 RF 신호는 캐패시터부(2000)에 의해 내부 회로(20)로 전달될 수 있고, 내부 회로(20)로부터의 통신 신호는 캐패시터부(2000)에 의해 외부로 전달될 수 있다. 따라서, 금속 케이스(10)를 안테나로 이용하는 경우에도 캐패시터부(2000)를 이용하여 외부와의 통신 신호를 주고받을 수 있다. 이때, 금속 케이스(10)의 내측에 예를 들어 PIFA(Planar Inverted F Antenna) 등의 안테나가 구비될 수 있다. 즉, 안테나가 마련된 영역을 포함한 일 영역 또는 전체 영역을 둘러싸도록 도전체가 형성될 수 있다. 이때, 도전체를 안테나의 방사체로 이용하기 위하여 통신 주파수 대역의 감쇄 현상없이 교류 커플링(AC Coupling)이 필요한 전자기기에서 금속 케이스(10)는 전도성 커넥터 또는 전도성 시트를 통해 복합 소자와 연결될 수 있다. 즉, 복합 소자는 일 외부 전극(5000)이 전도성 커넥터 또는 전도성 시트를 통해 금속 케이스(10)와 연결되고, 타 외부 전극(5000)이 내부 회로의 접지 단자와 직접 연결되거나, 저항, 인덕터, 다이오드 등의 수동 소자를 통해 접지 단자와 연결될 수 있다. 결국, 본 발명에 따른 복합 소자는 내부 회로의 접지 단자로부터 유입되는 누설 전류를 차단하고, 외부로부터 인가되는 과전압을 접지 단자로 바이패스시키며, 외부와 전자기기 사이에 통신 신호를 전달할 수 있다. 즉, 복합 소자가 직류 차단(DC Block)을 통한 충전 중 감전 전류의 금속 케이스(10)로 전도되는 현상을 방지하며, 캐패시터 특성을 통한 교류 커플링으로 PIFA의 통신 주파수의 감쇄 없이 안테나의 방사체로 이용될 수 있다.
또한, 본 발명의 일 실시 예에 따른 복합 소자는 금속 케이스(10)와 내부 회로(20) 사이에 마련되어 감전 방지 소자로 이용될 수 있으며, 내압 특성이 높은 절연 시트, 즉 유전 시트를 복수 적층하여 캐패시터부(2000)를 형성함으로써 불량 충전기에 의한 내부 회로에서 금속 케이스로의 예를 들어 310V의 감전 전압이 인가될 때 누설 전류가 흐르지 않도록 절연 저항 상태를 유지할 수 있고, 과전압 보호부 역시 금속 케이스에서 내부 회로로의 과전압 인가 시 과전압을 바이패스시켜 소자의 파손없이 높은 절연 저항 상태를 유지할 수 있다. 따라서, 과전압에 의해서도 절연 파괴되지 않고, 그에 따라 금속 케이스를 구비하는 전자기기 내에 마련되어 불량 충전기에서 발생된 누설 전류가 전자기기의 금속 케이스를 통해 사용자에게 전달되는 것을 지속적으로 방지할 수 있다.
한편, 본 발명의 실시 예들에 따른 복합 소자와 캐패시터 또는 과전압 보호 기능을 갖는 소자의 특성을 비교하면 다음과 같다. 이러한 특성 비교는 각각의 소자들이 전자기기의 금속 케이스와 내부 회로 사이에 마련되는 경우 누설 전류, 즉 감전 전압 또는 전류의 보호 특성과 ESD 등의 과전압 보호 특성, 그리고 통신 주파수의 간섭 특성을 판단한 것이다.
먼저, 캐패시터의 경우, 즉 본 발명의 제 1 실시 예에서 과전압 보호부 및 결합부가 존재하지 않고 캐패시터부만으로 이루어진 경우 누설 전류 차단 특성을 가지며 통신 주파수 간섭이 발생되지 않지만, 과전압 보호 특성이 없기 때문에 ESD 등의 과전압에 의해 소자가 손상될 수 있다. 또한, 과전압에 의해 소자가 손상된 이후에는 누설 전류 차단 기능이 상실된다.
순간전압억제(TVS) 다이오드는 통신 주파수 간섭이 발생되지 않도록 하기 위해 20㎊ 이상의 캐패시턴스로 구현할 경우 소형 사이즈에서 320V의 항복 전압의 구현이 불가능하여 누설 전류 차단 특성을 얻지 못한다. 그리고, 감전 보호를 위해 320V 이상의 항복 전압을 구현하는 경우 소형 사이즈에서 20㎊ 이상의 캐패시턴스를 얻지 못한다. 즉, 순간전압억제 다이오드는 과전압 보호 특성을 가질 수 있지만, 감전 보호 특성을 위해서는 통신 주파수 간섭 문제가 발생되고, 통신 주파수 간섭을 피하기 위해서는 감전 보호 특성을 얻지 못하는 문제가 있다.
배리스터의 경우, 즉 본 발명의 제 1 실시 예에서 캐패시터부 및 결합부가 존재하지 않고 과전압 보호부만 존재하는 경우 통신 주파수 간섭을 피하기 위해 20㎊ 이상의 캐패시턴스로 구현할 경우 소형 사이즈에서 320V의 항복 전압의 구현이 불가능하여 누설 전류 차단 특성을 얻지 못한다. 그리고, 감전 보호를 위해 320V 이상의 항복 전압을 구현하는 경우 소형 사이즈에서 20㎊ 이상의 캐패시턴스를 얻지 못한다. 즉, 배리스터는 과전압 보호 특성을 얻을 수 있지만, 감전 보호 특성을 위해서는 통신 주파수 간섭 문제가 발생되고, 통신 주파수 간섭을 피하기 위해서는 감전 보호 특성을 얻지 못하는 문제가 있다
캐패시터와 과전압 보호부를 동시 소결한 소자의 경우, 즉 캐패시터부와 과전압 보호부를 적층 형성한 후 동시 소결한 경우 소자의 항복 전압 또는 방전 개시 전압 이상의 ESD 전압, 예를 들어 2kV 이상의 과전압은 바이패스시키지만 2kV 이하의 과전압을 바이패스시키지 못하는 문제가 있다. 즉, 동시 소결된 소자의 경우 과전압 보호 성능이 저하되는 문제가 있다.
그러나, 본 발명의 실시 예들에 따른 복합 소자, 즉 캐패시터부와 과전압 보호부를 별도로 제작한 후 결합부를 이용하여 결합한 복합 소자는 과전압 보호부가 400V∼500V 정도의 낮은 항복 전압 또는 방전 개시 전압을 얻을 수 있다. 따라서, 2kV 이하, 즉 400V 이상의 과전압을 바이패스시킬 수 있다. 또한, 낮은 항복 전압 또는 방전 개시 전압에도 불구하고 통신 주파수 간섭이 발생되지 않는 20㎊ 이상, 바람직하게는 30㎊∼100㎊의 캐패시턴스를 갖는 소자를 구현할 수 있다.
본 발명은 적어도 둘 이상의 기능층이 적층되고 적어도 둘 이상의 기능층에 서로 다른 색상 또는 명암을 부여하여 복합 소자가 방향성을 갖도록 한다. 이렇게 방향성을 가지면서 예를 들어 캐패시터부(2000)가 전자기기의 PCB, 즉 내부 회로에 대면하여, 즉 하측에 위치함으로써 삽입 손실을 줄일 수 있다. 즉, 도 10 및 도 11은 캐패시터부의 실장 위치에 따른 주파수 경로를 도시한 개략도로서, 도 10은 본 발명의 실시 예로서 캐패시터부가 하측에 위치할 경우의 주파수 경로를 도시하였고, 도 11은 비교 예로서 캐패시터부가 상측에 위치할 경우의 주파수 경로를 도시하였다. 한편, 도 10 및 도 11에서 복합 소자의 두 외부 전극(5100, 5200)이 내부 회로(21, 22)에 실장되는 것으로 도시하였는데, 이때 제 1 외부 전극(5100)은 내부 회로(21)를 통해 금속 케이스와 연결될 수 있고, 제 2 외부 전극(5200)은 내부 회로(22)의 타 영역 또는 접지 단자와 연결될 수 있다. 비교 예 및 실시 예에 따른 삽입 손실을 [표 1]과 도 12 내지 도 14에 도시하였다. 비교 예(A)는 과전압 보호부가 하측에 위치하고 캐패시터부가 상측에 위치한 경우의 주파수에 따른 삽입 손실을 나타낸 것이고, 실시 예(B)는 캐패시터부가 하측에 위치하고 과전압 보호부가 상측에 위치한 경우의 주파수에 따른 삽입 손실을 나타낸 것이다. 여기서, 도 12는 비교 예(A) 및 실시 예(B)의 주파수에 따른 삽입 손실을 나타낸 그래프이고, 도 13은 도 12를 확대하여 특정 주파수, 즉 1.8㎓ 및 2.4㎓에서의 삽입 손실을 나타낸 그래프이며, 도 14는 10㎓ 부근에서의 삽입 손실을 나타낸 그래프이다. 또한, 복합 소자는 도 1 및 도 2를 이용하여 설명한 본 발명의 제 1 실시 예에 따라 캐패시터와 배리스터가 결합부에 의해 결합된 구조를 이용하였고, 복합 소자의 캐패시턴스는 100㎊이다.
| 삽입 손실 | 비교 예 | 실시 예 |
| 1.8㎓ | -0.360dB | -0.320dB |
| 2.4㎓ | -0.408dB | -0.368dB |
[표 1] 및 도 13에 나타낸 바와 같이, 1.8㎓의 주파수에서 비교 예(A)의 삽입 손실은 -0.360dB이고 실시 예(B)의 삽입 손실은 -0.320dB이다. 또한 2.4㎓의 주파수에서 비교 예(A)의 삽입 손실은 -0.408dB이고 실시 예(B)의 삽입 손실은 -0.368dB이다. 따라서, 삽입 손실은 0dB에 가까울수록 우수하므로 캐패시터부가 하측에 위치하는 실시 예(B)가 캐패시터부가 상측에 위치하는 비교 예(A)보다 삽입 손실이 우수하다. 결국, 캐패시터부가 하측에 위치하도록 실장함으로써 삽입 손실을 줄일 수 있다. 또한, 도 14에 도시된 바와 같이 실시 예(B)는 비교 예(A)에 비해 고주파에서의 삽입 손실이 더 작고, 대역폭(bandwidth)이 고주파 방향으로 더 넓은 것을 확인할 수 있다. 즉, 컷오프 주파수의 기준인 3dB에서의 삽입 손실의 경우를 예로 들면 실시 예(B)의 주파수가 비교 예(A)의 주파수보다 더 높고, 그에 따라 실시 예의 대역폭이 더 넓다.
상기한 바와 같이 캐패시터부가 상측에 위치할 경우 하측에 위치할 경우에 비해 내부 회로(20)의 일 단자로부터 캐패시터를 통해 내부 회로(20)의 타 단자로의 주파수 이동 경로가 길어지게 되어 고주파 통신에서 기생 인덕턴스로 작용한다. 따라서, 고주파 통신에서 S21(투과 계수)에 영향을 주어 삽입 손실이 커지게 하거나, 주파수의 대역폭(bandwidth)이 좁아지게 한다. 결국, 캐패시터부가 내부 회로(20)에 대면하도록 하측에 위치하도록 하여 기생 인덕턴스를 줄이고 그에 따라 삽입 손실을 줄일 수 있다.
한편, 본 발명의 실시 예들에 따른 색상을 이용하여 방향성을 갖는 복합 소자는 일측 표면의 색상 또는 명암을 확인하여 방향성을 판단할 수 있다. 예를 들어, 복합 소자의 상측 표면, 즉 과전압 보호부 측의 표면 밝기를 확인하여 방향성을 판단할 수 있다. 이를 위한 판단 장치는 복합 소자의 표면을 센싱하는 센싱부를 포함할 수 있고, 센싱부로부터 센싱된 복합 소자의 예를 들어 표면 밝기를 제어부가 판단하여 복합 소자의 방향성을 판단할 수 있다. 예를 들어, 제어부는 센싱부에서 센싱된 복합 소자의 밝기가 설정된 밝기보다 밝을 경우 정상 위치로 판단할 수 있다. 물론, 제어부는 복합 소자의 밝기가 설정된 밝기보다 어두울 경우 정상 위치로 판단할 수도 있다. 제어부의 판단 결과에 따라 비정상 위치로 판단되는 경우 위치를 바로잡을 필요가 있다.
또한, 본 발명의 실시 예들에 따른 복합 소자는 색상 또는 명암을 이용하여 방향성을 판단한 후 개구가 형성된 테이프에 삽입될 수 있다. 예를 들어, 복합 소자는 도 15에 도시된 바와 같이 테이프(6000)에 마련된 복수의 수용홈(6100)에 삽입될 수 있다. 수용홈(6100)은 소정 간격 이격되어 복수 마련될 수 있고, 각각의 수용홈(6100) 내에 복합 소자가 삽입될 수 있다. 또한, 테이프(6000)은 수용홈(6100)의 일측에 보조홈(6200)이 더 형성될 수 있다. 보조홈(6200)은 톱니 형태의 장비로 테이프(6000)를 이동시키는데 이용될 수 있다. 한편, 복합 소자가 수용홈(6100) 내에 삽입되면 테이프(6000)는 도 16에 도시된 바와 같은 휠(7000)에 감겨 포장될 수 있다.
이렇게 센싱부 및 제어부를 포함하여 복합 소자의 방향성을 판단하고 복합 소자를 테이프(6000)의 수용 홈(6100)에 삽입하여 포장하는 장치의 예를 도 17 내지 도 19에 도시하였다.
도 17은 본 발명의 실시 예들에 따른 복합 소자의 방향성을 판단하고 포장하기 위한 포장 장치의 블럭도이다. 또한, 도 18은 포장 장치의 상면 개략도이며, 도 19는 테이프 공급부 및 테이프 와인딩부를 도시한 전면 개략도이다.
도 17 내지 도 19를 참조하면, 본 발명이 적용되는 포장 장치는 본 발명의 실시 예들에 따른 복합 소자, 즉 칩을 투입하는 투입부(7100)와, 투입부(7100)로부터 칩을 공급받아 일 방향으로 회전하면서 칩을 정렬시키는 정렬부(7200)와, 정렬부(7200)의 일측에 마련되어 칩의 표면을 센싱하는 센싱부(7300)와, 센싱부(7300)와 이격되어 정렬부(7200)의 일측에 마련되어 비정상적으로 위치하는 칩을 배출시키는 배출부(7400)와, 칩을 정렬부(7200)로부터 일 방향으로 이동시키는 이동부(7500)와, 이동부(7500)의 끝단에 마련되어 칩을 테이프(6000)의 수용 홈(6100)으로 삽입하는 삽입부(7600)와, 칩을 삽입하기 위한 테이프(6000)를 공급하는 테이프 공급부(7700)와, 칩이 삽입된 테이프를 와인딩하는 테이프 와인딩부(7800)와, 칩의 표면 색상 또는 명암을 확인하여 칩의 정렬 상태를 판단하고 포장 장치의 전체 구동을 제어하는 제어부(7900)를 포함할 수 있다. 또한, 도시되지 않았지만, 센싱부(7300)와 배출부(7400) 사이에 마련되어 비정상적으로 위치하는 칩의 위치를 반전시키는 반전부와, 센싱부(7300)에서 센싱된 칩의 영상을 표시하는 표시부를 더 포함할 수 있다.
투입부(7100)는 정렬부(7200)의 상측에 마련되어 다량의 칩을 저장하며, 제어부(7900)의 제어에 따라 정렬부(7200)에 칩을 투입할 수 있다. 또한, 투입부(7100)는 콘 형태의 외관을 가질 수 있다. 즉, 투입부(7100)는 상부가 소정의 직경을 갖는 대략 원형으로 마련되고 하측으로 갈수록 폭이 좁아지는 콘 형태로 마련될 수 있다. 이러한 투입부(7100)는 제어부(7900)의 제어에 따라 정렬부(7200) 상에 소정 시간마다 소정 시간 동안 칩을 투입할 수 있다. 즉, 투입부(7100)는 제어부(7900)의 제어에 따라 정렬부(7200)에 투입되는 칩의 양을 조절할 수 있다.
정렬부(7200)는 투입부(7100)로부터 투입된 칩을 정렬시킨다. 이러한 정렬부(7200)는 칩이 연쇄적으로 상향 이동될 수 있는 맴돌이 형태로 마련될 수 있다. 즉, 정렬부(7200)는 소정 깊이를 갖는 대략 원형으로 마련되며, 내측면에 맴돌이 형태의 단이 형성될 수 있고, 일 방향, 예를 들어 반시계 방향으로 회전할 수 있다. 따라서, 정렬부(7200)에 투입된 칩이 바닥면으로부터 측면을 따라 상측으로 이동할 수 있다. 또한, 정렬부(7200)는 하측에 진동부(미도시)가 마련되어 진동할 수 있다. 따라서, 정렬부(7200)는 칩에 진동을 제공하면서 일 방향으로 회전하여 칩을 이동시킬 수 있다.
센싱부(7300)는 정렬부(7200)의 일측에 마련되어 정렬부(7200)에 의해 이동하는 칩을 센싱할 수 있다. 이때, 센싱부(7300)는 이동되는 칩을 하나씩 센싱할 수 있다. 또한, 센싱부(7300)는 정렬된 상태의 칩을 센싱할 수 있다. 이를 위해 센싱부(7300)는 정렬부(7200)의 최상단의 소정 영역을 센싱하도록 마련될 수 있다. 한편, 센싱부(7300)는 칩의 명암, 즉 밝기를 센싱할 수 있고, 칩의 광량을 센싱할 수 있다. 칩의 밝기 또는 광량을 센싱하기 위해 센싱부(7300)는 칩으로부터 반사되는 광을 센싱할 수 있다.
배출부(7400)는 센싱부(7300)와 이격되어 정렬부(7200)의 외측에 마련될 수 있다. 이러한 배출부(7400)는 센싱부(7300)에서 센싱하고 제어부(7900)에서 판단한 비정상 칩을 배출하기 위해 마련될 수 있다. 여기서, 정상 칩은 설정된 밝기보다 밝은 면이 위를 향하는 칩이고 비정상 칩은 설정된 밝기보다 어두운 면이 위를 향상하는 칩일 수 있다. 물론, 반대로 정상 칩이 설정된 밝기보다 어두운 면이 위를 향하고 비정상 칩이 설정된 밝기보다 밝은 면이 위를 향할 수도 있다. 예를 들어, 센싱부(7300)가 센싱한 칩이 뒤집힌 상태일 경우 배출부(7400)는 이를 배출할 수 있다. 배출부(7400)는 비정상적으로 위치하는 칩을 공기를 이용하여 불어 배출할 수 있다. 배출부(7400)에 의해 배출된 칩은 정렬부(7200)의 다른 단 또는 정렬부(7200)의 바닥으로부터 다시 상향 이동될 수 있다.
이동부(7500)는 정렬부(7200)를 통해 상하 위치가 정렬되고 센싱부(7300) 및 제어부(7790)에 의해 정상 위치로 판단된 칩을 테이프(6000)에 삽입하기 위한 위치로 이동되는 통로이다. 이동부(7500)는 정렬부(7200)와 삽입부(7600) 사이에 직선으로 마련될 수 있다. 이러한 이동부(7500)는 구동력에 의해 칩을 이동시킬 수도 있고, 진동에 의해 칩을 이동시킬 수도 있다.
삽입부(7600)는 이동부(7500)를 통해 이동된 칩을 테이프(6000)의 수용 홈(6100)에 삽입하기 위해 마련될 수 있다. 삽입부(7600)는 예를 들어 칩을 흡입하여 테이프(6000) 상으로 이동한 후 수용홈(6100)에 삽입할 수 있다. 이를 위해 삽입부(7600)는 흡입 부재, 이동 부재, 밸브, 진공 펌프 등으로 구성될 수 있다. 예를 들어, 흡입 부재가 흡입력을 이용하여 칩을 흡입한 후 이동 부재가 칩을 수용홈(6100) 상에 위치하도록 이동하고 밸브를 이용하여 흡입력을 제거하여 수용홈(6100)에 칩이 삽입되도록 할 수 있다. 이때, 진공 펌프는 진공을 제공하고, 밸브는 진공을 개폐하여 흡입 부재에 흡입력을 제공하거나 해제할 수 있다. 이러한 밸브, 진공 펌프, 흡입 부재, 이동 부재의 구동은 제어부(7900)의 제어에 의해 이루어질 수 있다.
테이프 공급부(7700)는 칩을 수용하기 위한 테이프(6000)를 공급하고, 테이프 와인딩부(7800)는 칩이 수용된 테이프를 와인딩한다. 즉, 테이프 공급부(7700)는 포장 장치의 전면 하측에 마련되어 롤에 감긴 테이프(6000)를 풀어 공급하고, 테이프 와인딩부(7800)는 칩이 수용된 테이프를 롤에 감는다. 이때, 테이프(6000)는 이동부(7500)의 칩의 진행 방향으로 공급될 수 있다. 물론, 테이프(6000)는 칩의 이동 방향과 반대 방향으로 이동하거나, 칩의 이동 방향과 직교하는 방향으로 이동할 수도 있다. 또한, 테이프 공급부(7700)와 테이프 와인딩부(7800) 사이에는 테이프의 이동을 가이드하는 가이드 롤(7710 및 7720)이 마련된다. 예를 들어, 제 1 가이드 롤(7710)은 테이프(6000)가 공급되는 측의 상단에 마련되고, 제 2 가이드 롤(7720)은 데이프(6000)가 감기는 측의 상단에 마련될 수 있다.
제어부(7790)는 센싱부(7300)에서 센싱된 칩의 표면 이미지를 확인하여 칩의 정상 여부를 판단한다. 예를 들어, 제어부(7790)는 밝기 또는 광량을 설정하고 설정된 밝기 또는 광량 이상이면 칩이 정상적으로 위치된 것으로 판단하고 설정된 밝기 또는 광량 이하이면 칩이 비정상적으로 위치된 것으로 판단할 수 있다. 구체적으로, 색상 또는 명암이 다른 본 발명에 따른 복합 소자는 일면의 밝기가 3000∼3500cd이고, 타측의 밝기가 100∼500cd일 수 있는데, 기준값을 예를 들어 1700cd로 설정하고 측정된 밝기가 1700cd 이상이면 정상으로 판단하고 1700cd 이하이면 비정상으로 판단할 수 있다. 또한, 제어부(7790)는 포장 장치 전반의 구동을 제어한다. 즉, 투입부(7100)의 투입 시점 및 투입량을 제어하고 정럴부(7200)의 회전 및 진동이 가능하도록 제어하며, 배출부(7400)를 제어하여 비정상 칩을 배출하도록 한다. 또한, 이동부(7500)를 제어하여 칩이 삽입 위치로 이동되도록 하고 삽입부(7600)를 제어하여 칩이 테이프(600)에 삽입되도록 하며, 테이프 공급부(7700) 및 테이프 와인딩부(7800)를 제어하여 테이프를 공급 및 와인딩하도록 한다.
본 발명은 상기에서 서술된 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
1000 : 적층체 2000 : 캐패시터부
3000 : 과전압 보호부 4000 : 결합부
5000 : 외부 전극 6000 : 표면 개질 부재
3000 : 과전압 보호부 4000 : 결합부
5000 : 외부 전극 6000 : 표면 개질 부재
Claims (16)
- 방향성이 부여된 복합 소자로서,
복수의 시트가 적층된 적층체;
상기 적층체 내부에 마련되며, 서로 다른 기능을 하는 둘 이상의 기능부; 및
상기 적층체 외부에 형성되어 상기 기능부의 적어도 일부와 연결된 외부 전극을 포함하고,
상기 둘 이상의 기능부는 서로 다른 색상 또는 명암을 갖고,
상기 둘 이상의 기능부 각각의 시트는 서로 다른 색상의 안료를 포함하거나, 동일 색상의 안료가 다른 양으로 포함되며,
실장면으로부터 가까운 하측 기능부의 색상 또는 명암이 상측 기능부보다 밝은 복합 소자.
- 삭제
- 청구항 1에 있어서, 상기 둘 이상의 기능부는 두께 및 크기 중 적어도 하나가 서로 다른 복합 소자.
- 청구항 1에 있어서, 상기 기능부는 저항, 캐패시터, 인덕터, 노이즈 필터, 배리스터 및 서프레서 중 둘 이상을 포함하는 복합 소자.
- 청구항 1에 있어서, 상기 둘 이상의 기능부는 각각 복수의 시트와, 상기 복수의 시트 상에 선택적으로 형성된 도전층을 포함하는 복합 소자.
- 청구항 5에 있어서, 상기 둘 이상의 기능부 각각의 시트는 서로 다른 색상 또는 명암을 갖는 복합 소자.
- 청구항 6에 있어서, 동일 기능부의 시트 중 적어도 하나는 다른 색상 또는 명암을 갖는 복합 소자.
- 삭제
- 삭제
- 청구항 5에 있어서, 상기 도전층은 도전 물질로 형성되거나 적어도 하나의 적어도 일부가 도전 물질과 상기 시트와 동일 물질의 혼합물로 형성되는 복합 소자.
- 청구항 1에 있어서, 상기 둘 이상의 기능부는 서로 다른 공정으로 제조 및 소결된 후 결합부에 의해 결합되는 복합 소자.
- 청구항 11에 있어서, 상기 결합부는 글래스, 폴리머 및 올리고머 중 적어도 하나를 포함하는 복합 소자.
- 청구항 1에 있어서, 상기 외부 전극은 적어도 일 영역의 두께가 다른 영역과 다른 복합 소자.
- 사용자가 접촉 가능한 도전체와 내부 회로를 포함하고,
상기 도전체와 상기 내부 회로 사이에 청구항 1, 3 내지 7, 10 내지 13 중 어느 한 항 기재의 복합 소자가 마련된 전자기기.
- 청구항 14에 있어서, 상기 도전체와 상기 복합 소자 사이에 마련된 적어도 하나의 도전성 부재를 더 포함하고, 상기 복합 소자는 접지 단자와 연결되거나 수동 소자를 통해 접지 단자와 연결된 전자기기.
- 청구항 14에 있어서, 상기 복합 소자는 캐패시터부 및 과전압 보호부를 포함하고, 상기 캐패시터부가 상기 내부 회로에 인접하여 실장되는 전자기기.
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