KR102594641B1 - Eos 강화형 적층 세라믹 콘덴서 - Google Patents

Eos 강화형 적층 세라믹 콘덴서 Download PDF

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Abstract

제1 유전체와, 한 쌍의 내부전극으로 이루어진 단위 캐패시터가 복수 개로 적층되고, 제1 내부전극과 통전하는 제1 외부전극 및 제2 내부전극과 통전하는 제2 외부전극을 포함하는 적층 세라믹 콘덴서에 있어서, 상기 제1 유전체로 이루어진 상측부 또는 하측부 상에 서로 대칭된 형태로 위치하는 제1 차폐전극과 제2 차폐전극을 구비하는 차폐전극부를 포함하고, 상기 제1 차폐전극 및 제2 차폐전극 각각의 일단부는 상기 제1 외부전극 및 제2 외부전극과 각각 접하고, 상기 각각의 타단부는 중심을 향한 첨예한 형태로 형성되되 소정의 간격으로 이격된 것을 특징으로 하는 EOS 강화형 적층 세라믹 콘덴서를 제공한다.

Description

EOS 강화형 적층 세라믹 콘덴서{EOS reinforced MLCC}
본 발명은 적층 세라믹 콘덴서에 대한 것으로 회로에서 발생하는 고전압 써지(surge) 및 정전기(Electrostatic discharge; ESD)의 과전압 성분에 대해 EOS(Electric Over Stress) 강화형 고압 적층 세라믹 콘덴서에 관한 것이다.
적층 세라믹 전자부품은 복수 개로 적층된 세라믹층과 세라믹층 사이에 배열된 전극을 포함하는 구성으로 이루어지며, 적층 세라믹 콘덴서(Multi-Layer Ceramic Capacitor), 적층형 칩 인덕터(Multi-Layer Chip Inductor), 적층형 파워 인덕터(Multi-Layer Power Inductor) 또는 적층형 칩 비드((Multi-Layer Chip Bead) 등을 포함할 수 있다. 적층 세라믹 전자부품은 디지털 AV기기, 컴퓨터, 스마트 패드, 통신 단말기 등의 전자기기에서 DC-blocking, By-passing, 커플링 등의 다양한 용도로 사용되고 있다.
일반적으로 적층 세라믹 콘덴서(MLCC; Multi-Layer Ceramic Capacitor)의 경우, 대부분 직육면체의 형상으로 제조되는데, 전극패턴이 형성된 복수 개의 유전체 시트를 적층 압착한다. 압착한 칩을 절단하여 그린칩을 만들고 바인더를 탈지(가소)한 후 소성한다. 소결한 소성칩을 연마하여 내부전극을 도출시키고 외부 전극을 형성한 후 이를 도금함으로써 제조된다.
최근 전자제품의 초고집적화에 따라 전자부품들은 점차 소형화되고 고기능화되는 추세이며 적층 세라믹 전자부품 또한 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. 초고집적화에 따른 회로의 미세한 내부배선과 초박형의 절연층 구성은 필수적이라 할 수 있으며, 그에 따라 인접한 회로와 소자(부품) 간의 배치 간격이 점차 줄어들고 있다. 따라서 그로 인해 정전기(ESD)와 관련하여 회로와 부품의 오작동을 야기할 수 있는 전압과 전류의 한계치 또한 점차 낮아지고 있으며, 또한, 인체 접촉이 잦은 휴대용 전자기기의 수요 증가에 따라 정전기에 대한 회로와 소자의 보호기능이 점차 중요성이 확대되고 있다. 나아가서, 스위칭 시 고전압 충격(surge)을 가하는 EOS는 적층 세라믹 콘덴서에 유전체의 손상(깨짐)을 일으킬 수 있다.
정전기에 대한 전자제품의 보호 소자로써, 저전류에서는 절연성 고전류에서는 전도성을 보이는 비선형적인 전압-전류 특성을 가진 ESD 보호용 다이오드 및 바리스터, 고속신호를 전송하는 회로에 있어서 저정전용량이 구현가능한 서프레서 등이 있다.
그러나 ESD 보호용 다이오드는 온도와 인가전압에 따른 정전용량의 변화로 인해 내부 정전용량을 별도로 매칭해야하고 공정비용이 높은 편이며, 바리스터는 소재의 불안정성으로 균일한 정전용량이 필요한 회로에서는 적용이 불가능할 수 있으며, 서프레서는 매칭에 필요한 부가적인 캐패시터 등의 소자를 별도로 구성해야하는 문제가 발생할 수 있다.
따라서 초고집적 회로의 고기능화와 그에 따른 정전기에 대한 소자의 보호기능을 고려할 수 있는 적층 세라믹 전자부품에 대한 기술개발이 필요하다고 볼 수 있다.
한국등록특허 제 10-1069989호(등록일: 2011. 09. 27.) 한국등록특허 제 10-0946007호(등록일: 2010. 02. 26.)
본 발명이 이루고자 하는 기술적 과제는, 초고집적 회로의 고기능화 및 스위칭 회로 증가에 따라 발생할 수 있는 정전기(Electrostatic discharge; ESD) 및 고전압 surge 와 같은 전압에 대하여 소자 및 회로를 보호할 수 있으며 EOS 특성이 강화된 EOS 강화형 적층 세라믹 콘덴서를 제공하는 것에 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기의 문제를 해결하기 위하여 본 발명은 제1 유전체와, 한 쌍의 내부전극으로 이루어진 단위 캐패시터가 복수 개로 적층되고, 제1 내부전극과 통전하는 제1 외부전극 및 제2 내부전극과 통전하는 제2 외부전극을 포함하는 적층 세라믹 콘덴서에 있어서, 상기 제1 유전체로 이루어진 상측부 또는 하측부 상에 서로 대칭된 형태로 위치하는 제1 차폐전극과 제2 차폐전극을 구비하는 차폐전극부를 포함하고, 상기 제1 차폐전극 및 제2 차폐전극 각각의 일단부는 상기 제1 외부전극 및 제2 외부전극과 각각 접하고, 상기 각각의 타단부는 중심을 향한 첨예한 형태로 형성되되 소정의 간격으로 이격된 것을 특징으로 하는 EOS 강화형 적층 세라믹 콘덴서를 제공할 수 있다.
상기 제1 차폐전극 및 제2 차폐전극 각각의 타단부는 모서리가 곡률을 가지는 완만한 형태로 이루어진 것일 수 있다.
상기 제1 차폐전극 및 제2 차폐전극의 타단부가 이격된 영역은 주변 영역의 상기 제1 유전체보다 유전율이 낮은 제2 유전체로 형성된 것일 수 있다.
상기 제1 유전체로 이루어진 상측부 또는 하측부는, 상기 제1 차폐전극 및 제2 차폐전극의 타단부가 이격된 영역에 상기 제1 차폐전극 및 제2 차폐전극 각각의 타단부가 인접하는 홀이 형성된 것일 수 있다.
상기 제1 차폐전극 및 제2 차폐전극의 타단부 사이의 간격은 양단의 외부전극 사이의 길이 대비 0.5/10 이상 2.0/10 미만의 비율을 가지도록 이격된 것일 수 있다.
상기 차폐전극부는, 상기 제1 유전체로 이루어진 상측부 또는 하측부 상의 전면에 형성되되, 상기 제1 유전체보다 유전율이 낮은 제2 유전체를 포함하고, 상기 제1 차폐전극 및 제2 차폐전극은 상기 제2 유전체의 내부에 위치하는 것일 수 있다.
상기 EOS 강화형 적층 세라믹 콘덴서는, 상기 단위 캐패시터 사이에 개재되는 전도성 패턴을 포함하는 것일 수 있다.
본 발명의 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서는 초고집적 회로의 고기능화 및 스위칭 회로 증가에 따라 발생할 수 있는 정전기(Electrostatic discharge; ESD) 및 고전압 서지(surge)와 같은 전압에 대하여 소자 및 회로를 보호할 수 있으며 외부 EOS에 대하여 적층 세라믹 커패시터의 유전체 손상 또는 고장을 줄일 수 있는 장점이 있다.
도 1은 본 발명의 제1 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 상면도,
도 2는 본 발명의 제2 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 상면도,
도 3은 본 발명의 제3 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 상면도,
도 4는 본 발명의 제4 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 상면도,
도 5는 본 발명의 제5 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 단면도,
도 6은 본 발명의 제6 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 단면도,
도 7은 본 발명의 실험예로써 EOS(Electric over stress) 서지시험 파형을 나타낸 그래프,
도 8은 도 7의 서지 파형에 따른 결과를 나타낸 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 상면도이고, 도 2는 본 발명의 제2 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서 나타낸 상면도이고, 도 3은 본 발명의 제3 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 상면도이고, 도 4는 본 발명의 제4 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 상면도이고, 도 5는 본 발명의 제5 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 단면도이고, 도 6은 본 발명의 제6 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서를 나타낸 단면도이고, 도 7은 본 발명의 실험예로써 EOS(Electric over stress) 서지시험 파형을 나타낸 그래프이고, 도 8은 도 7의 서지 파형에 따른 결과를 나타낸 그래프이다.
도 1 내지 도 8을 참조하면, 본 발명에 따른 EOS 강화형 적층 세라믹 콘덴서는 제1 유전체(30)와, 한 쌍의 내부전극(40)으로 이루어진 단위 캐패시터가 복수 개로 적층되고, 제1 내부전극(41)과 통전하는 제1 외부전극(11) 및 제2 내부전극(43)과 통전하는 제2 외부전극(13)을 포함하고, 상기 제1 유전체(30)로 이루어진 상측부 또는 하측부 상에 서로 대칭된 형태로 위치하는 제1 차폐전극(22)과 제2 차폐전극(24)을 구비하는 차폐전극부(20)를 포함할 수 있다.
예로써 상기 단위 커패시터가 복수 개로 적층된 것을 세라믹 본체라 할 수 있으며, 세라믹 본체는 상기 제1 내부전극(41) 및 제2 내부전극(43) 사이에 제1 유전체(30)가 개재되는 것으로, 예를 들어 제1 내부전극(41) 및 제2 내부전극(43)은 제1 유전체(30) 내부에서 이격되어 번갈아 배치되는 것일 수 있다. 즉, 상기 세라믹 본체는 전도성 조성물로 이루어진 페이스트를 이용하여 내부전극으로 인쇄된 그린 시트 및 내부전극이 인쇄되지 않은 그린시트가 적층된 복수의 그린시트를 압착 소성함으로써 제공될 수 있다.
상기 그린시트는 세라믹 본체의 제1 유전체(30)를 구성하는 제1 유전체 파우더와, 상기 제1 유전체 파우더를 결합하는 바인더와, 용제 및 기타 첨가제 등을 포함할 수 있다. 상기 바인더는 PVB, 에폭시 수지와 같은 수지 조성물을 포함할 수 있으며, 바인더 또는 그 외의 탄소를 포함하는 유기 성분은 상기 그린시트의 소성 시 제거되는 것이 바람직한 것으로, 예를 들어 소성 과정에서 산소와 결합하여 이산화탄소(CO2)의 형태로 외부로 배출됨으로써 제거될 수 있다.
상기 제1 유전체(30)는 유전체인 BaTiO3 또는 (BaCa)TiO3를 포함하여 형성될 수 있으며, MnO2, MgO, Cr2O3, Y2O3, Dy2O3, Yb2O3, V2O5, SiO2 등으로 이루어진 군에서 선택된 하나 이상이 첨가될 수 있다. 상기 제1 내부전극(41) 및 제2 내부전극(43)은 Ni, Ag, Ag-Pd합금 중 선택된 것을 포함하여 형성될 수 있으며, 서로 다른 극성을 가지며 세라믹 몸체 내부에서 이격되어 교대로 위치하고, 상기 제1 유전체(30)에 의하여 전기적으로 절연될 수 있다.
외부전극(10)은 제1 유전체(30)로부터 노출된 복수 개의 제1 내부전극(41)의 단부와 연결되어 통전하는 제1 외부전극(11) 및 제1 유전체(30)로부터 노출된 복수 개의 제2 내부전극(43)의 단부와 연결되어 통전하는 제2 외부전극(13)을 포함할 수 있다. 즉, 외부전극(10)은 제 1 내부전극(41)과 제 2 내부전극(43)에 각각 전기적으로 연결되어 서로 다른 극성의 전기를 공급할 수 있으며, 예로써, 외부전극(10)은 Cu, Ag, Ag-Pd합금 등과 같은 금속으로 형성될 수 있거나, 전도성 조성물을 포함하는 페이스트를 제1 내부전극과 제2 내부전극의 노출된 단부 영역에 도포하고 소성함으로써 형성될 수 있으며 이에 한정되는 것은 아니다.
본 발명에 따른 EOS 강화형 적층 세라믹 콘덴서는, 상기 외부전극(10)의 외측면 일부가 노출되도록 균일하게 형성된 실란코팅층(미도시)을 구비할 수 있으며, 상기 외부전극(10)의 노출된 영역 상에 도금층(미도시)이 위치할 수 있다. 도금층은 Ni과 Sn의 도금을 통하여 구비될 수 있으며, 이후 적층 세라믹 콘덴서의 회로 기판에 대한 솔더링 공정 시 도금층을 통하여 솔더링의 접합성을 향상시키며, 실란코팅층으로 인해 외부전극(10)의 부식을 방지할 수 있다. 실란코팅층으로 인해 내습성이 개선됨으로써 습도에 의한 영향을 최소화하여 적층 세라믹 콘덴서의 수명 및 신뢰성을 향상시킬 수 있다. 예로써, 상기 실란코팅층은 두께가 10 내지 300nm인 것일 수 있다. 두께가 10nm 미만이면 내습성의 효과를 가지기 어려우며, 300nm를 초과하면 정전용량의 감소와 변색을 가져올 수 있으므로 상기 실란코팅층은 두께가 10 내지 300nm인 것이 바람직하다.
나아가서, 본 발명에 따른 EOS 강화형 적층 세라믹 콘덴서는, 상기 실란코팅층 상에 형성된 폴리크실렌 폴리머막을 더욱 포함할 수 있으며, 예를 들어 폴리크실렌 폴리머막은 패럴린막일 수 있다. 폴리크실렌 폴리머막은 증발기를 거쳐 열분해의 단계 이후에 증착챔버를 통하여 형성될 수 있고, 할로겐 프리 패럴린(Parylene-N)과 할로겐 포함 패럴린(Parylene-F)을 적용할 수 있으며 이에 한정되는 것은 아니다. 폴리크실렌 폴리머막을 포함하는 코팅을 통하여 외부전극의 표면이 더욱 강화됨으로써 적층 세라믹 콘덴서의 기계적 강도와 열충격에 의한 파괴특성이 개선될 수 있는 효과가 있으며, 나아가서 표면방전 및 전계 집중 최소화를 통하여 고압에도 적용할 수 있는 장점을 가질 수 있다. 상기 폴리크실렌 폴리머막은 두께가 10 내지 100Å인 것일 수 있다. 두께가 10Å 미만이면 내습성 향상과 표면 강화의 효과를 구현하기 어려우며, 100Å을 초과하면 외부전극(10)의 노출을 위한 폴리크실렌 폴리머막의 제거 작업에 장시간이 소요되거나 외관상 불량을 일으킬 수 있으므로 상기의 범위를 가지는 것이 바람직하다.
또한, 본 발명에 따른 EOS 강화형 적층 세라믹 콘덴서는 상기 외부전극(10)의 노출된 영역과 상기 도금층 사이에 금속 에폭시 전극층이 개재될 수 있다. 예를 들어 상기 금속 에폭시 전극층은 Ag 에폭시로 형성된 것일 수 있으며 이에 한정되는 것은 아니다. 따라서 적층 세라믹 콘덴서는 금속 에폭시 전극층을 외부전극(10)과 도금층 사이에 구비함으로써 벤딩 크랙에 대한 내구성이 향상되어 휨 강도 특성을 향상시킬 수 있는 장점이 있다.
본 발명에 따른 EOS 강화형 적층 세라믹 콘덴서의 차폐전극부(20)에 있어서, 상기 제1 차폐전극(22) 및 제2 차폐전극(24) 각각의 일단부는 상기 제1 외부전극(41) 및 제2 외부전극(43)과 각각 접하고, 상기 각각의 타단부는 중심을 향한 첨예한 형태로 형성되되 소정의 간격(L1)으로 이격된 것일 수 있다. 상기 소정의 간격(L1)을 통하여 차폐전극부(20)는 제1 외부전극(11)과 제2 외부전극(13) 사이에서 전기적 단락(쇼트)이 발생하는 것을 방지할 수 있으며, 별도의 방전을 위한 전자소자가 없어도 차폐전극부(20) 각각의 타단부 영역과 제1 유전체(30)를 통하여 공기 중에서 갭 방전이 이루어지므로 기존의 적용 회로 환경에서의 쇼트 등과 같은 치명적인 결함 발생 가능성을 낮출 수 있다. 또한, 높은 서지 전압이 인가될 경우, 내부전극 사이, 즉 유전체 두께(D) 또는 거리에서 발생하는 절연파괴로 인해 유전체가 파손될 수 있는데, 이때, 상부면에 형성된 차폐전극 사이에서 flash over 현상이 짧은 시간에 발생할 수 있으며, 이로 인해 적층 세라믹 콘덴서의 내부전극과 내부전극에 의한 유전체 파손을 최소화할 수 있다.
이는 고집적 회로의 간소화에 도움을 줄 수 있으며, 초고집적 회로의 고기능화에 따라 발생할 수 있는 정전기(Electrostatic discharge; ESD)와 같은 전압 및 EOS에 대하여 소자 및 회로를 보호할 수 있고, 오작동을 방지할 수 있다.
또한, 차폐전극부(20)의 타단부의 크기 또는 형태, 소정의 간격(L1)으로 이격된 영역의 제1 유전체(30)의 유전율 또는 두께 조절에 따라 바리스터 또는 다이오드에서는 나타낼 수 없는, 소자 전압보다 낮은 ESD 클램핑 전압의 구현이 가능하여 기존의 바리스터 또는 다이오드에 비해 더욱 우수한 ESD 특성을 구현할 수 있다.
나아가서, 도 3 및 도 4와 같이 상기 제1 차폐전극(22) 및 제2 차폐전극(24) 각각의 타단부는 모서리가 곡률을 가지는 완만한 형태(22a, 24a)로 이루어진 것일 수 있다. 따라서 제1 차폐전극(22) 및 제2 차폐전극(24) 각각의 타단부가 첨예한 형태를 가지더라도 외부의 충격에 의한 제1 유전체(30)의 크랙 발생을 최소화 수 있다. 도면에서는 도트의 형태를 예시하였으나, 곡률을 가지는 완만한 곡선의 형태도 가능한 것은 자명하다할 수 있다.
또한, 상기 제1 차폐전극(22) 및 제2 차폐전극(24)의 타단부가 이격된 영역은 주변 영역의 상기 제1 유전체(30)보다 유전율이 낮은 제2 유전체(33)로 형성된 것일 수 있다. 예를 들어, 제1 유전체(30)는 고용량을 얻기 위하여 유전율이 2000 ~ 6000인 것을 사용할 수 있으며, 제2 유전체(33)는 단위두께 당 절연 전압, 분극 특성을 고려하여 유전율이 20 ~ 200을 가지는 MgO-CaO-TiO2, CaTiO3계, SrTiO3계, (CaSr)(ZrTi)O3계 중 선택된 하나 이상으로 구비될 수 있다.
따라서 ESD 특성 개선을 위해 차폐전극부(20)가 위치하는 영역의 제1 유전체의 유전율에 관계없이, 제2 유전체(33)의 유전율을 반영하여 회로의 집적이나 간격에 따라 ESD 특성을 별도로 조절하여 적층 세라믹 콘덴서를 제공할 수 있다. 제2 유전체(33)의 유전 특성으로 인해 바리스터 또는 다이오드에서 나타낼 수 없는 소자 전압보다 낮은 ESD 클램핑 전압을 구현할 수 있으며, 이로 인해 매우 우수한 정전기, 서지 등의 과전압 성분 차단 특성 구현이 가능할 수 있다. 즉, 차폐전극이 이격된 영역에서 제1 차폐전극(22) 및 제2 차폐전극(24)의 타단부와 그 사이에 위치하는 유전체로 인해 또 다른 커패시터가 형성될 수 있는데, 이격 간격(L1) 간의 캐패시턴스가 증가하게 되면 신호의 지연 및 왜곡 등이 발생할 가능성이 있기 때문에 가급적 타단부는 첨예한 형태로 되는 것이 바람직하다. 또한, 상기 이격 간격(L1) 주변 영역에 위치하는 유전체의 유전율을 감소시킴으써 정전용량이 작아져 신호 지연 또는 왜곡 발생의 문제를 해결할 수 있다.
다른 예로써, 상기 제1 유전체(30)로 이루어진 상측부 또는 하측부는, 상기 제1 차폐전극(22) 및 제2 차폐전극(24)의 타단부가 이격된 영역에 상기 제1 차폐전극(22) 및 제2 차폐전극(24) 각각의 타단부가 인접하는 홀(36)이 형성된 것일 수 있다. 따라서 갭 방전이 이루어지는 공기의 체적을 더욱 증가시켜 갭 방전이 더욱 효율적으로 이루어지도록 하여 ESD 억제특성을 더욱 향상시킬 수 있다.
상기 제1 차폐전극(22) 및 제2 차폐전극(24)의 타단부 사이의 간격(L1)은 양단의 외부전극 사이의 길이(L2) 대비 0.5/10 이상 2.0/10 미만의 비율(L1/L2)을 가지도록 이격된 것일 수 있다.
상기 이격된 간격 비율(L1/L2)이 0.5/10 미만이면 제1 차폐전극(22)과 제2 차폐전극(24)이 근접함으로 인해 양 차폐전극 사이의 전계효과에 의해 통전될 수 있으므로 제1 외부전극(11)과 제2 외부전극(13) 사이에서 전기적 단락(쇼트)이 발생하거나 표면 아크가 발생할 수 있으며, 상기 이격된 간격 비율(L1/L2)이 2.0/10 이상이면 차폐전극(20)으로 인한 ESD 방지 효과가 미비할 수 있으므로 상기의 범위를 가지는 것이 바람직하다. 실제로 적층 세라믹 콘덴서 설계에 있어 내부전극 간 거리 또는 두께당 60 ~ 120 V/um의 내전압 특성을 나타낸다. 따라서 본 발명에서는 기존의 외부 전극 간 거리(L2)는 유지하면서, 내부 유전체의 두께 또는 내부전극 간의 거리(D)를 고려하면 내부 유전체간 거리는 외부 전극 간 거리 대비(D/L2) 6.0 이상 ~ 8.5/10 이하로 하는 것이 바람직하다.
나아가서 도 5와 같이 상기 차폐전극부(20)는, 상기 제1 유전체(30)로 이루어진 상측부 또는 하측부 상의 전면에 형성되되, 상기 제1 유전체(30)보다 유전율이 낮은 제2 유전체(33)를 포함하고, 상기 제1 차폐전극(22) 및 제2 차폐전극(24)은 상기 제2 유전체(33)의 내부에 위치하는 것일 수 있다. 이 경우, 적층된 전체 유전체 두께(T1) 대비 제2 유전체(33)의 두께(T2)의 비율(T2/T1)은 적정 커패시턴스를 고려하여 1/10 내지 2/10일 수 있다.
예로써, 상기 EOS 강화형 적층 세라믹 콘덴서는, 상기 단위 커패시터 사이에 개재되는 전도성 패턴을 포함하는 것일 수 있다. 단위 커패시터 사이에 위치하는 전도성 패턴은 또 다른 커패시터를 형성할 수 있으므로 제한된 크기의 콘덴서에서 커패시턴스를 향상시키거나 수직 압력에 대해 세라믹 본체의 내구성을 향상시킬 수 있는 효과가 있다.
다음의 표 1은 본 발명에 따른 실험예 및 그 결과로써, 도 6과 적층 세라믹 콘덴서를 제조하고, 그 특성을 시험한 결과를 나타낸 것이다.
즉, 본 발명에 따른 실험예로써, 2012(2.0 x 1.2mm)의 크기, 10 uF의 정전용량, 10V의 정격전압을 가지는 적층 세라믹 콘덴서를 제작하였다. 내부전극(40)은 Ni전극을 적용하였고, 제1 유전체(30)는 고유전율 재료로서 BaTiO3계를 사용하였으며, 제2 유전체(33)는 저유전율 재료로 유전율이 20 ~ 200을 가지는 (CaSr)(CaZr)TiO3계를 사용하였다. 제1 유전체(30)를 슬러리로 제작한 후 닥터 브레이드법으로 그린시트를 성형하고, Ni을 이용하여 내부전극(40)을 인쇄하였다. 또한, 제2 유전체(33)를 슬러리로 제작한 후 그린시트를 형성하고, Ni을 이용하여 차폐전극(20)을 인쇄하였다. 인쇄된 유전체 시트를 적층하되 상하부면에는 차폐전극(20)이 형성된 유전체 시트를 위치시키고, 압착한 후 절단하였다. 절단한 제품을 240℃에서 48시간 바인더 탈지 한 후 환원분위기기에서 1200 ~ 1280℃, 2시간 소결하였다. 소결한 소성체를 연마한 후 외부전극 및 코팅층을 형성하였다. 외부전극 및 코팅층이 형성된 칩을 Ni, Sn 도금하여 EOS 강화형 적층 세라믹 콘덴서를 제작하였다. 이 경우, 적층된 전체 유전체 두께(T1) 대비 제2 유전체(33)의 두께(T2)의 비율(T2/T1)은 적정 커패시턴스를 고려하여 1/10 내지 2/10의 범위를 가지도록 하였다.
이 때, 샘플의 케이스에 따라 차폐전극 간의 간격(L1), 외부 전극 사이 간격(L2), 내부전극 간의 거리(D), 제2 유전체(33)의 유전율, 제2 유전체(33)의 홀(36)의 유무를 서로 다르게 하여 적층 세라믹 콘덴서를 제작하였다. 그리고, EOS 서지 시험을 가하고, 이후 정전용량 감소율, 절열파괴 전압 감소율, 절연저항 감소율, ESD 클램핑 전압 감쇄율을 측정하여 하기의 표 1과 같이 나타내었다.
측정방법에 있어서, EOS는 도 7과 같은 파형의 surge 전압(파형 1.2 μs x 50 μs)을 적층 세라믹 콘덴서의 정격전압의 10배에 해당하는 전압을 50회 인가한 후 상온에서 24시간 방치하고, 이후 정전용량, 절연파괴전압, 절연저항을 측정하였다. 정전용량, 절연파괴전압, 절연저항의 변화율은 초기값과 EOS 후의 특성 변화값의 변화율로 계산하였다. ESD 측정은 ESD Test gun (NoiseKen(사),Model ESS-801을 이용하여 적층 세라믹 콘덴서에 펄스 간 1초 간격으로 10회 인가하였으며 테스트 전압은 접촉 방전 전압을 ㅁ8 kV로 하였고, 오실로스코프를 이용하여 클램핑 전압값을 측정하였다.
순번 L1/L2 D/L2 저유전율층
유전율		 홀의 유무 EOS stress후
정전용량
감소율(%)		 EOS
stress후
절연파괴 전압 감소율 (%)		 EOS
stress후
절연저항
감소율 (%)		 ESD 측정
클램핑
전압 감쇄율 (%)
1 10/10 1/10 3500 x 0.3 24.5 18.9 30
2 10/10 2/10 3500 x 0.3 23 18.4 30
3 10/10 3/10 3500 x 0.3 19.4 18 30
4 0.5/10 6.0/10 50 x 0.3 1.2 0.5 90
5 0.5/10 7.5/10 80 o 0.7 1.8 0.8 91
6 0.5/10 8/10 20 x 0.75 2.1 1.3 91
7 0.5/10 8.5/10 120 x 1 4.2 1.5 91
8 0.5/10 8.5/10 3500 o 1.1 5 1.5 68
9 0.5/10 9.0/10 50 x 1.5 10 6.7 91
10 0.5/10 9.5/10 3500 x 3 15 12.5 78
11 1.0/10 6.0/10 50 x 0.3 0.8 0.5 86
12 1.0/10 7.5/10 80 o 0.68 1.6 0.78 88
13 1.0/10 8/10 20 x 0.7 1.9 1.1 87
14 1.0/10 8.5/10 120 x 1.2 3.6 1.05 87
15 1.0/10 8.5/10 3500 o 1.1 4.3 1.4 67
16 1.0/10 9.0/10 50 x 1.3 9.3 6.2 89
17 1.0/10 9.5/10 70 x 2.2 12.5 10.3 79
18 1.5/10 6.0/10 50 x 0.3 0.8 0.45 81
19 1.5/10 7.5/10 80 o 0.5 1.4 0.77 82
20 1.5/10 8/10 20 x 0.75 1.5 1 81
21 1.5/10 8.5/10 120 x 1 3.1 0.97 81
22 1.5/10 8.5/10 3500 o 0.9 3.1 0.9 65
23 1.5/10 9.0/10 50 x 1.2 8.5 5.6 80
24 1.5/10 9.5/10 50 x 1.8 12.2 10.1 81
25 2.0/10 6.0/10 50 x 0.3 0.8 0.45 43
26 2.0/10 7.5/10 80 o 0.7 1.3 0.75 43
27 2.0/10 8/10 20 x 0.6 1.3 0.95 43
28 2.0/10 8.5/10 120 x 0.7 1.8 0.85 56
29 2.0/10 8.5/10 3500 o 1.1 1.9 0.9 56
30 2.0/10 9.0/10 50 x 1.2 7.5 5.3 58
31 2.0/10 9.5/10 3500 x 1.5 11.4 9.8 59
측정 결과에서는 ESD측정 클램핑 전압 감쇄율은 L1/L2에 크게 영향을 받는 것을 알 수 있으며, L1/L2가 0.5/10 내지 1.5/10에서 80% 이상 감소하여 ESD 오동작 성능을 개선시킬 수 있음을 확인할 수 있으나, 2.0/10 이상에서는 ESD 오동작 성능을 개선할 수 있는 능력이 저하됨을 알 수 있다. EOS에 대한 내구성은 절연저항 감소율과 내전압 감소율이 주영향으로 나타나는 데 D/L2에서 6.0 이상 ~ 8.5/10 이하의 범위에서는 절연저항 감소율이 5% 이내로 신뢰성에 크게 영향을 주지 않는 것을 알 수 있으며, 그 외의 범위에서는 EOS 의한 열화 현상이 나타나는 것을 알 수 있다.
본 발명의 실시예에 따른 EOS 강화형 적층 세라믹 콘덴서는 초고집적 회로의 고기능화 및 스위칭 회로 증가에 따라 발생할 수 있는 정전기(Electrostatic discharge; ESD) 및 고전압 서지(surge)와 같은 전압에 대하여 소자 및 회로를 보호할 수 있으며 외부 EOS에 대하여 적층 세라믹 커패시터의 유전체 손상 또는 고장을 줄일 수 있는 장점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10; 외부전극
11; 제1 외부전극
13; 제2 외부전극
20; 차폐전극
22; 제1 차폐전극
24; 제2 차폐전극
30; 제1 유전체
33; 제2 유전체
40; 내부전극
41; 제1 내부전극
43; 제2 내부전극
50; 전도성 패턴

Claims (7)

  1. 제1 유전체와, 한 쌍의 내부전극으로 이루어진 단위 캐패시터가 복수 개로 적층되고, 제1 내부전극과 통전하는 제1 외부전극 및 제2 내부전극과 통전하는 제2 외부전극을 포함하는 적층 세라믹 콘덴서에 있어서,
    상기 제1 유전체로 이루어진 상측부 또는 하측부 상에 서로 대칭된 형태로 위치하는 제1 차폐전극과 제2 차폐전극을 구비하는 차폐전극부를 포함하고,
    상기 제1 차폐전극 및 제2 차폐전극 각각의 일단부는 상기 제1 외부전극 및 제2 외부전극과 각각 접하고, 상기 각각의 타단부는 중심을 향한 첨예한 형태로 형성되되, 상기 제1 차폐전극 및 제2 차폐전극의 타단부 사이의 간격은 양단의 외부전극 사이의 길이 대비 0.5/10 이상 2.0/10 미만의 비율을 가지도록 이격되고,
    상기 제1 차폐전극 및 제2 차폐전극의 타단부가 이격된 영역은 주변 영역의 상기 제1 유전체보다 유전율이 낮은 제2 유전체로 형성된 것을 특징으로 하는 EOS 강화형 적층 세라믹 콘덴서.
  2. 제 1 항에 있어서,
    상기 제1 차폐전극 및 제2 차폐전극 각각의 타단부는 모서리가 곡률을 가지는 완만한 형태로 이루어진 것을 특징으로 하는 EOS 강화형 적층 세라믹 콘덴서.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 유전체로 이루어진 상측부 또는 하측부는, 상기 제1 차폐전극 및 제2 차폐전극의 타단부가 이격된 영역에 상기 제1 차폐전극 및 제2 차폐전극 각각의 타단부가 인접하는 홀이 형성된 것을 특징으로 하는 EOS 강화형 적층 세라믹 콘덴서.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 차폐전극부는, 상기 제1 유전체로 이루어진 상측부 또는 하측부 상의 전면에 형성되되, 상기 제1 유전체보다 유전율이 낮은 제2 유전체를 포함하고, 상기 제1 차폐전극 및 제2 차폐전극은 상기 제2 유전체의 내부에 위치하는 것을 특징으로 하는 EOS 강화형 적층 세라믹 콘덴서.
  7. 제 1 항에 있어서,
    상기 EOS 강화형 적층 세라믹 콘덴서는, 상기 단위 캐패시터 사이에 개재되는 전도성 패턴을 포함하는 것을 특징으로 하는 EOS 강화형 적층 세라믹 콘덴서.




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