KR20050029927A - 칩 인덕터 - Google Patents

Abstract

본 발명은 양 단자가 동일면 상에 형성되어 표면실장이 용이하면서, 외부단자 형성을 위한 공정이 간단하고 소형화 및 고기능화에 유리한 한 칩 인덕터를 제공하는 것으로, 본 발명에 의한 칩 인덕터는 다수의 세라믹시트가 적층되어 형성되며 그 내부에 나선형 코일 패턴이 형성된 세라믹 블록; 상기 세라믹블록의 내부 전극패턴의 길이방향과 수직하면서 서로 대향하는 양 측면에 상기 내부 코일패턴의 일부가 노출되도록 형성된 제1,2 오목홈; 및, 각각 상기 제1,2오목홈내에 각각 형성되어 상기 내부 코일패턴과 연결되는 측면전극패턴과, 상기 세라믹블록의 내부 전극패턴과 평행한 일면에 형성되고 상기 대응하는 측면전극과 일체로 연결되는 하면전극패턴으로 이루어진 제1,2외부단자로 이루어진다.

Description

칩 인덕터{Chip inductor}

본 발명은 코일패턴을 다수의 세라믹 시트에 분할하여 형성한 후 적층하여 제조되는 칩 인덕터에 관한 것으로서, 양 단자가 동일면 상에 형성되어 표면실장이 용이하면서, 외부단자 형성을 위한 공정이 간단하고 소형화 및 고기능화에 유리한 한 칩 인덕터에 관한 것이다.

일반적으로, 인덕터(inductor)는 도 1에 도시한 바와 같이, 소정의 인덕턴스를 갖는 코일(L)과, 상기 코일(L1)의 양단에 연결되는 양 단자(T1,T2)로 이루어지는 것으로서, 종래의 인덕터는 권선형과 적층형 두가지로 분류되며, 이 두 종류의 인덕터는 적용 범위 뿐만아니라 제조 방법도 완전히 상이하다.

먼저, 권선형 인덕터는 자성 재료등의 모재 또는 비자성체 보빈에 와이어를 권취하여 코일을 형성한 것으로서, 이 경우 코일에 부유용량(stray capacity : 도선간의 정전 용량)이 발생하기 때문에, 고용량의 인덕턴스를 얻기 위해 권선수를 증가시키면, 그만큼 고주파 특성이 열화되고 부피가 커진다는 단점이 있다. 또한, 보빈 자체의 크기로 인하여 소형화가 어려우며, 표면실장이 가능한 칩 타입으로서는 제조가 곤란하다는 문제점이 있다.

이와 대비하여, 적층형 인덕터는 나선형의 전극패턴이 인쇄된 다수의 세라믹 시트를 그 내부에 인쇄된 전극패턴들이 상호 전기적으로 연결되도록 적층한 후, 가압, 소결하여 제조되는 것으로서, 표면실장이 가능한 칩 타입으로 제조가 가능하며, 대량 생산에 매우 적합한 동시에 , 내부 전극이 은(Ag)으로 구현되기 때문에 고주파 특성이 우수하다는 장점이 있다.

그런데, 최근에 들어, 각종 전자기기가 소형화 및 경량화되어감에 따라서, 이에 사용되는 칩인덕터를 포함한 전자 부품 또한 경박 단소화되어가는 추세이다. 더불어, 전자기기의 다기능화 및 디지털 통신등의 발전으로 인하여 사용 주파수대역이 점차 고주파 대역으로 확대되고 있으며, 그 결과 칩인덕터등과 같은 전자부품의 고주파 특성이 중요한 과제로 대두되고 있다.

이러한 추세에서 볼때, 상술한 자성체 코어를 사용한 권선형 인덕터는 코어 재료로 사용되는 자성체의 종류에 따라 다소의 차이는 있지만 일정 주파수 이상에서 손실히 급격히 증가하는 한편 코일 선간에서 발생하는 기생용량에 의해 인덕턴스가 급격히 감소하여 수백 MHz~GHz 이상의 고주파 대역에서는 사용이 어려우며, 비자성체의 보빈에 와이어를 감는 권선형 인덕터의 경우는 보빈자체의 크기로 인하여 소형화에 불리하고 칩형태로 제조가 불가능하다.

따라서, 이러한 적층형 칩 인덕터가 범용 가전 제품은 물론 전자 산업기기등과 같은 각종 전자기기에 주로 사용되고 있다.

도 2는 종래 적층형 칩 인덕터의 사시도이고, 도 3은 상기 도 2에 보인 적층형 칩 인덕터의 내부 전극구조를 보이는 분해사시도로서, 종래의 적층형 칩 인덕터는 내부 전극이 나선형으로 인쇄된 다수의 세라믹시트를 적층, 가압, 소결하여 세라믹블록(20)을 형성한 후, 상기 세라믹블록(20)의 양 측부에 외부단자(23)을 도포하여 이루어진다.

그리고, 상기 세라믹블록(20)의 내부를 살펴보면, 도 3에 도시된 바와 같이, 상하부에서 내부 인쇄된 전극패턴을 보호하는 커버용 제1세라믹시트(31)와 제6세라믹시트(36)를 마련하고, 상기 제1세라믹시트(31)와 제6세라믹시트(36)의 사이에 위치하는 제2세라믹시트(32)~제5세라믹시트(35)의 상부에 나선형의 전극패턴(32a~35a)이 인쇄되며, 인접한 시트의 전극패턴간을 전기적으로 연결하기 위한 비아홀(32b, 33c, 34b)이 각각 형성된다. 이때 제1전극패턴(32a)와 제5전극패턴(35a)의 일단은 측면까지 연결되도록 형성하여, 상기 측면의 외부단자(23)가 연결시켜, 두 외부단자(23) 사이에 구비되는 코일(L)이 구현된다. 도 3에서, 미설명된 부호 33b, 34c, 35b는 대응하는 비아홀(32b, 33c, 34b)이 연결되는 위치를 표시한 것이다.

상기한 바와 같이, 종래의 적층형 칩인덕터는 제품의 측면에 외부단자가 형성되어, 내부의 전극과 전기적으로 연결되는 구조이기 때문에, 외부단자의 형성이 이루어지기 전에, 최종 열처리가 실시되며, 측면의 외부단자와 연결되는 내부패턴이 제품의 측면으로 드러나도록 하기 위하여, 제1~제6세라믹시트(31~36)의 적층, 가압, 소결 공정후에, 측면에 대한 연마작업이 이루어져야 한다는 번거로움이 있다.

더불어, 종래의 적층형 칩인덕터는 최종적으로 소결후 세라믹블록(20)의 측면에 형성되는 외부단자(23)이 인쇄방식이나 쓰루-필(Thru-fill)방식에 의하여 이루어지는 것으로서, 이러한 측면의 외부단자(23)을 형성하기 위한 공간 확보가 필요하고, 외부단자(23)이 세라믹블록(20)의 표면 형상대로 구현되며, 향후 제품의 크기가 더 감소될 경우 단자간의 전기적인 쇼트불량을 방지하기 위해서, 최소한의 단자간 거리를 확보하면서 외부단자의 크기를 확보하는데 어려움이 발생될 수 있다. 특히, 상기 측면의 외부단자(23)의 형성이 제품간에 균일하지 않기 때문에, 표면실장시 어려움이 많다.

또한, 상기와 같이 내부 전극을 길이 방향에 대해서 수직으로 적층하는 구조의 칩인덕터에 있어서, 종래와 같이 외부단자가 내부의 전극패턴과 수직한 측면에 형성되는 경우, 칩 인덕터의 실장시 놓인방향에 따라서, 내부 전극과 실장 기판의 랜드패턴간의 상대적 위치가 변화게 되므로, 소량의 인덕턴스 변화가 발생되는데, 이러한 인덕턴스 변화는 GHz 대 신호회로의 정합용으로 사용되는 경우 신뢰성 저하를 유발시킨다. 따라서, 종래의 적층형 칩인덕터의 경우, 도 2 및 도 3에 도시된 바와 같이, 상부 표면에 칩의 실장방향을 나타내는 마킹(23)이 반드시 요구된다.

또한, 외부단자의 전극면적이 커져 기생캐패시턴스가 증가될 수 있다.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 양 단자가 동일면 상에 형성되어 표면실장이 용이하면서, 외부단자 형성을 위한 공정이 간단하고 소형화 및 고기능화에 유리한 한 칩 인덕터를 제공하는 것이다.

상술한 목적을 달성하기 위하여, 본 발명에 의한 칩 인덕터는 다수의 세라믹시트가 적층되어 형성되며 그 내부에 나선형 코일 패턴이 형성된 세라믹 블록;

상기 세라믹블록의 내부 전극패턴의 길이방향과 수직하면서 서로 대향하는 양 측면에 상기 내부 코일패턴의 일부가 노출되도록 형성된 제1,2 오목홈; 및

각각 상기 제1,2오목홈내에 각각 형성되어 상기 내부 코일패턴과 연결되는 측면전극패턴과, 상기 세라믹블록의 내부 전극패턴과 평행한 일면에 형성되고 상기 대응하는 측면전극과 일체로 연결되는 하면전극패턴으로 이루어진 제1,2외부단자로 이루어지는 것을 특징으로 한다.

더하여, 본 발명에 의한 칩 인덕터에 있어서, 상기 세라믹 블록은 상부 커버용 제1세라믹시트; 상기 제1세라믹시트의 하부에 위치하고, 그 상면에 일단이 상기 제1외부단자의 측면전극패턴에 연결되도록 형성된 제1내부전극패턴과, 상기 제1내부전극패턴의 타단을 하부층과 전기적으로 연결되도록 하는 비아홀이 형성된 제2세라믹시트; 상기 제2세라믹시트의 하부에 순차적으로 위치하고, 각각 그 상부에 위치한 세라믹시트의 비아홀과 일측단이 연결되도록 형성된 제2내부전극패턴과, 상기 제2내부전극패턴의 타측단을 하부에 위치한 세라믹시트와 전기적으로 연결하기 위한 비아홀이 형성된 다수의 제3세라믹시트; 상기 복수의 제3세라믹시트의 하부에 위치하고, 그 상부에 인접한 세라믹시트의 비아홀과 일측단이 연결되고 타측단은 상기 제2외부단자의 측면전극패턴과 연결되는 제3내부전극패턴이 형성된 제4세라믹시트; 및, 상기 제4세라믹시트의 하부에 위치하고, 그 하면에 상기 제1,2외부단자의 하면전극패턴들이 상호 절연되도록 형성된 제5세라믹시트를 순차적으로 적층하여 이루어지고, 상기 제1내부전극패턴과 복수의 제2내부전극패턴과 제3내부전극패턴이 순차적으로 전기적으로 연결되어 코일패턴을 형성한다.

또한, 본 발명에 의한 칩 인덕터에 있어서, 상기 제1,2오목홈은 직육면체형상일 수 도 있고, 반원기둥형상일 수 도 있다.

더하여, 본 발명에 의한 칩 인덕터에 있어서, 상기 제1,2오목홈과 제1,2외부단자의 측면전극은 코일패턴이 형성된 다수 세라믹시트상의 동일 위치에 오목홈을 형성하고, 상기 오목홈에 도전성 물질을 충진시킨 후, 적층하여 이루어질 수 있다.

또한, 본 발명에 의한 칩 인덕터에 있어서, 상기 제1,2오목홈과 제1,2외부단자의 측면전극은 코일패턴이 형성된 다수 세라믹시트를 적층하여 된 세라믹블록의 양 측면을 상부에서 하부까지 기계적 가공하여 이루어질 수 도 있다.

또한, 본 발명에 의한 칩 인덕터에 있어서, 상기 다수 세라믹시트상에 각각의 전극패턴을 1턴 이상 회전하는 나선형으로 형성하는 것이 바람직하여, 이에 의하여 사이즈 증가없이 인덕터의 효율을 증가시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명에 의한 칩 인덕터의 구성 및 작용에 대하여 상세하게 설명한다.

도 4는 본 발명의 일실시예에 의한 칩 인덕터의 정면 및 후면 사시도이고, 도 5는 그 분해 사시도이다.

상기 도 4를 참조하면, 본 발명의 칩 인덕터는 다수의 세라믹시트가 적층되어 이루어진 것으로서, 그 내부에 코일 패턴이 형성된 세라믹 블록(40)과, 상기 세라믹블록(40)의 내부 코일패턴의 길이방향과 수직하면서 서로 대향하는 양 측면에 상기 내부 코일패턴의 일부가 노출되도록 형성된 제1,2 오목홈(44,45)과, 각각 상기 제1,2오목홈(44,45)내에 형성되어 상기 내부 코일패턴과 연결되는 측면전극과 상기 세라믹블록(40)의 내부 전극패턴과 평행한 하부면(42)에 형성되고 상기 대응하는 측면전극과 일체로 연결되는 하면전극패턴으로 이루어진 제1,2외부단자(46,47)로 이루어진다.

상기 도 4에 도시한 세라믹블록(40)은 도 5에 도시된 상부 커버용 제1세라믹시트(51)와, 일단이 상기 제1외부단자(46)의 측면전극부에 연결되도록 제1내부전극패턴(52a)이 형성되고, 상기 제1내부전극패턴(52a)의 타단에 비아홀(52b)이 형성되며 상기 비아홀(52b) 내부면에 상기 제1내부전극패턴(52a)과 연결된 도전성물질이 도포되어 상기 제1세라믹시트(51)의 하부에 위치하는 제2세라믹시트(52)와, 상기 제2세라믹시트(52)의 하부에 순차적으로 적층되고, 각각 그 상부에 인접한 세라믹시트(52,53)의 비아홀(52b,53c)과 일측단이 연결되도록 제2내부전극패턴(53a,54a)이 형성되고, 상기 제2내부전극패턴(53a,54a)의 타측단에 하부 세라믹시트의 전극패턴(54a,55a)와 전기적으로 연결되는 비아홀(53c,54c)이 형성된 다수의 제3세라믹시트(53,54)와, 최 하부 제3세라믹시트(54)의 하부에 적층되고 그 상부 세라믹시트(54)의 비아홀(54c)과 일측단 연결되고 타측단은 상기 제2외부단자(47)의 측면전극과 연결되는 제3내부전극패턴(55a)이 형성된 제4세라믹시트(55)와, 상기 제4세라믹시트(55)의 하부에 적층되며 그 하면에 상기 제1,2외부단자(46,47)의 하면전극이 상호 절연되도록 형성된 제5세라믹시트(56)가 순서대로 적층 되어 이루어진 것이다. 상기의 제1내부전극패턴(52a)과 복수의 제2내부전극패턴(53a,54a)과 제3내부전극패턴(55a)이 비아홀(52b,53c,54c)을 통해 전기적으로 직렬 연결되어 나선형의 코일패턴을 형성한다.

상기에서. 제1 내지 제3내부전극패턴(52a~55a)은 1턴 이상 회전하는 나선도체패턴으로 형성함으로서, 코일패턴의 턴수를 더 증가시킬 수 있으며, 상기 각 내부전극패턴의 턴수를 증가시킴으로서, 칩 사이즈의 증가없이 인덕터의 효율을 개선할 수 있다.

상기 제1,2오목홈(44,45)은 세라믹블록(40)의 적층방향과 평행한 양 측면을 기계적으로 펀칭하여 형성될 수 있으며, 이때, 상기 제1,2오목홈(44,45)는 다양한 기하학적인 형상을 갖는데, 예를 들어, 사각기둥 또는 반원기둥형상을 갖을 수 있다. 그리고, 상기 오목홈(44,45)은 내부 코일패턴의 끝단부가 노출되는 깊이로 형성된다. 이렇게 형성된 제1,2오목홈(44,45)의 표면에는 도전성 물질이 도포되어 제1,2외부단자(46,47)의 측면전극들이 형성되어, 세라믹블록(40) 내부의 코일패턴과 제1,2외부단자(46,47)가 연결된다.

그리고, 상기 제1,2외부단자(46,47)는 세라믹블록(40)의 적층방향과 수직한 면, 즉, 하면(42)상에 형성되며 상기 측면전극과 연결되는 하면전극을 포함하여 이루어진다. 상기 세라믹블록(40)의 하면(42)에 형성된 제1,2외부단자(46,47)의 전극은 표면실장시 본딩패드로 이용된다. 여기서, 제1,2외부단자(46,47)의 하면전극부는 상기 세라믹블록(40)을 형성하는 다수의 적층 세라믹시트의 적층될 최하부에 위치하는 세라믹시트(56)의 하면에 인쇄되어 형성되는 것으로, 따라서, 적층, 가압, 소결 처리전에 미리 형성될 수 있다.

상기 제1,2오목홈(44,45) 및 제1,2외부단자(46,47)의 측면전극은 다음의 두가지 방식으로 형성될 수 있다.

첫번째로, 상기 세라믹블록(40)을 구성하는 다수의 세라믹시트(51~56)의 동일부위에 동일한 형태로 기하학적인 기계가공을 실시한 후 내부 비아홀의 전극충진시 함께 도전성 물질을 충진시킨 후, 수직으로 적층시킴으로, 3차원 구조의 오목홈과 측면전극을 형성할 수 있다.

두번째로, 다수의 세라믹시트(51~56)를 수직으로 적층하여 세라믹블록(40)을 형성한 후, 상기 세라믹블록(40)의 측면에 펀칭과 같은 기계적인 가공을 실시하여 도 4에 도시한 바와 같이, 측면의 상부에서 하부까지 관통시켜 오목홈(44,45)을 형성하고, 상기 오목홈(44,45)에 도전성 물질을 충진시켜 제1,2외부단자(46,47)의 측면전극부를 형성할 수 있다.

상기에서 제1,2오목홈(44,45)과 제1,2외부단자(46,47)의 측면전극은 세라믹브록(40)내부의 코일패턴을 제1,2외부단자(46,47)의 하면전극부와 전기적으로 연결시키기 위한 것으로서, 그 폭은 가공가능한 최소한의 크기를 갖어도 되며, 되도록 작은 사이즈로 형성하는 것이 바람직하다. 왜냐하면, 외부단자의 전극면적에 비례하여 기생캐패시턴스가 발생되기 때문으로, 기생캐패시턴스를 줄이기 위해서는 전극의 면적이 작은 것이 좋다.

이상 설명한 구조를 갖는 칩인덕터의 경우, 본딩된 전극부분이 세라믹블록(40)의 하면에 형성되므로, 특별한 마킹이 없더라도 칩인덕터가 일정한 방향으로 실장될 수 있다.

도 6은 상술한 두번째 방식을 이용한 경우의 본 발명에 의한 칩인덕터의 제조 과정을 나타낸 플로우챠트이다. 상기 도 6을 참조하여 본 발명에 의한 칩인덕터의 제조공정을 설명한다.

상기 도 4 및 도 5에 보인 바와 같은 칩인덕터는, 먼저, 소정 면적을 갖는 복수의 세라믹시트에 도 5에 도시된 바와 같이 상하부의 전극패턴을 전기적으로 연결하기 위한 비아홀(52b,53c,54c)을 일정 간격으로 다수개 형성한다(51). 상기 비아홀(52b,53c,54c)들은 펀칭 공정에 의하여 기계적인 형성할 수 있다.

그 다음, 상기 복수의 세라믹시트의 상부면에 각각 상기 도 5에 보인 바와 같이, 코일패턴을 형성하는 제1,2,3내부전극패턴(52a~55a)을 일정 간격으로 다수개 형성한다(602).

또한, 소정의 하부 커버용 세라믹시트의 하부면에 상기 제1,2외부단자(46,47)의 하부전극부를 일정간격으로 다수개 형성한다(603).

그 다음으로, 상기와 같이 형성된 제1,2,3내부전극패턴(52a~55a) 및 비아홀비아홀(52b,53c,54c)들이 수직방향으로 배열되도록, 상기 복수의 세라믹시트를 도 5에 도시된 바와 같이, 상부커버용 세라믹시트, 제2외부단자(47)에 연결될 제1내부전극패턴(52a)이 형성된 제1세라믹시트, 상하부인접 전극과 비아홀로 연결되는 제2내부전극패턴(53a,54a)이 형성된 복수의 제2세라믹시트, 제1외부단자(46)에 연결된 제3내부전극패턴(55a)이 형성된 제3세라믹시트, 하부커버용 및 제1,2외부단자(46,47)의 하부전극부가 하면에 인쇄된 제4세라믹시트 순으로 적층한다(604).

그리고, 상기 적층된 세라믹시트의 적층면과 수직한 양 측면상에 상기 제1,3내부전극패턴(52a,55a)의 끝단이 노출될 수 있는 소정 깊이로 상부에서 하부까지 관통되는 오목홈을 형성하는데, 이는 상기 동일면 상에 일정 간격으로 형성된 복수의 동일 전극패턴의 중간을 기준으로 상부세라믹시트에서 하부세라믹시트까지 관통홀을 형성함으로서, 동시에 다수 인덕터 소자의 오목홈 형성이 가능하게 된다(605). 이때, 형성된 관통홀의 하부 세라믹시트의 하면에 형성된 전극과 연결된다.

그리고, 상기 단계에서 형성된 관통홀의 내부 표면에 도전성물질을 도포한 후(606). 다수 관통홀의 중심선을 따라 상기 적층된 세라믹시트를 다수의 행과 열로 절단하여 복수의 칩인덕터를 제조한다(607).

상기와 같이, 본 발명에 의한 칩인덕터는 외부단자의 하부전극부는 내부전극패턴을 각 세라믹시트에 형성할 때 동시에 형성할 수 있고, 상기 오목홈 및 측면전극은 각 세라믹시트의 비아홀 가공시 동시에 형성되거나, 한번의 관통홀 가공 및 도전성 물질의 충진공정에 의해 형성될 수 있기 때문에, 종래와 같은 외부단자 형성을 위한 복잡한 공정들이 생략될 수 있다.

상술한 바와 같이, 본 발명은 칩인덕터의 내부 코일패턴의 길이방향과 수직한 하면에 실장용 외부단자이 형성됨으로서, 실장면이 평면형상으로 정확한 표면 실장이 이루어질 수 있으며, 별도의 마킹없이도 내부 코일패턴이 균일한 방향을 향하도록 실장될 수 있으며, 외부단자의 전극면적이 감소되어 외부단자에 의한 기생캐패시턴스의 발생을 감소시키는 효과가 있고, 또한 외부단자의 크기가 감소됨으로서, 제품의 면적에서 외부단자의 크기를 제외한 설계유효면적을 증가시킬 수 있어 소형화에 유리하다.

도 1은 인덕터 소자를 나타내는 등가회로도이다.

도 2는 종래의 적층형 칩 인덕터의 정면 및 후면사시도이다.

도 3은 종래 적층형 칩 인덕터의 분해 사시도이다.

도 4는 본 발명에 의한 적층형 칩 인덕터의 정면도 및 후면도이다.

도 5는 본 발명에 의한 적층형 칩 인덕터의 분해 사시도이다.

도 6은 본 발명에 의한 적층형 칩 인덕터의 제조 방법을 나타낸 플로우챠트이다.

* 도면의 주요 부분에 대한 부호의 설명 *

40 : 세라믹블럭 41 : 상면

42 : 하면 44 : 제1측면전극

45 : 제2측면전극 46 : 제1하부전극

47 : 제2하부전극

Claims (7)

1. 다수의 세라믹시트가 적층되어 형성되며 그 내부에 나선형 코일 패턴이 형성된 세라믹 블록;

   상기 세라믹블록의 내부 전극패턴의 길이방향과 수직하면서 서로 대향하는 양 측면에 상기 내부 코일패턴의 일부가 노출되도록 형성된 제1,2 오목홈; 및

   각각 상기 제1,2오목홈내에 각각 형성되어 상기 내부 코일패턴과 연결되는 측면전극패턴과, 상기 세라믹블록의 내부 전극패턴과 평행한 일면에 형성되고 상기 대응하는 측면전극과 일체로 연결되는 하면전극패턴으로 이루어진 제1,2외부단자

   로 이루어지는 것을 특징으로 하는 칩 인덕터.
2. 제 1 항에 있어서, 상기 세라믹 블록은

   상부 커버용 제1세라믹시트;

   상기 제1세라믹시트의 하부에 위치하고, 그 상면에 일단이 상기 제1외부단자의 측면전극패턴에 연결되도록 형성된 제1내부전극패턴과, 상기 제1내부전극패턴의 타단을 하부층과 전기적으로 연결되도록 하는 비아홀이 형성된 제2세라믹시트;

   상기 제2세라믹시트의 하부에 순차적으로 위치하고, 각각 그 상부에 위치한 세라믹시트의 비아홀과 일측단이 연결되도록 형성된 제2내부전극패턴과, 상기 제2내부전극패턴의 타측단을 하부에 위치한 세라믹시트와 전기적으로 연결하기 위한 비아홀이 형성된 다수의 제3세라믹시트;

   상기 복수의 제3세라믹시트의 하부에 위치하고, 그 상부에 인접한 세라믹시트의 비아홀과 일측단이 연결되고 타측단은 상기 제2외부단자의 측면전극패턴과 연결되는 제3내부전극패턴이 형성된 제4세라믹시트; 및

   상기 제4세라믹시트의 하부에 위치하고, 그 하면에 상기 제1,2외부단자의 하면전극패턴들이 상호 절연되도록 형성된 제5세라믹시트

   를 순차적으로 적층하여 이루어지고, 상기 제1내부전극패턴과 복수의 제2내부전극패턴과 제3내부전극패턴이 순차적으로 전기적으로 연결되어 코일패턴을 형성하는 것을 특징으로 하는 칩 인덕터.
3. 제 1 항에 있어서,

   상기 제1,2오목홈은 직육면체형상인 것을 특징으로 하는 칩 인덕터.
4. 제 1 항에 있어서,

   상기 제1,2오목홈은 반원기둥형상인 것을 특징으로 하는 칩 인덕터.
5. 제 1 항에 있어서,

   상기 제1,2오목홈과 제1,2외부단자의 측면전극은 코일패턴이 형성된 다수 세라믹시트상의 동일 위치에 오목홈을 형성하고, 상기 오목홈에 도전성 물질을 충진시킨 후, 적층하여 이루어진 것을 특징으로 하는 칩 인덕터.
6. 제 1 항에 있어서,

   상기 제1,2오목홈과 제1,2외부단자의 측면전극은 코일패턴이 형성된 다수 세라믹시트를 적층하여 된 세라믹블록의 양 측면을 상부에서 하부까지 기계적 가공하여 이루어진 것을 특징으로 하는 칩 인덕터.
7. 제 2 항에 있어서,

   상기 제1 내지 제3내부전극패턴은 1턴 이상 회전하는 나선형으로 이루어지는 것을 특징으로 하는 칩 인덕터.