KR100344626B1 - 칩 인덕터 - Google Patents

Abstract

본 발명은 칩 인덕터에 있어서, 내부전극과 외부전극 사이에 차폐전극을 형성하여 부유용량의 증가를 미연에 방지토록 하는 칩 인덕터에 관한 것으로서 그 기술적인 구성은, 칩 인덕터를 구성하는 복수의 자성체 시트 상측에 일정패턴을 갖도록 전극을 형성하여 적층시 나선 코일형상을 갖도록 연결되고, 상기 내부전극의 시점및 종점에 연결토록 외부전극이 형성되며, 상기 외부전극의 내측에 외부전극과 절연토록 되면서 내부전극과 외부전극 사이에 위치토록 차폐전극이 형성되는 것을 요지로 한다.

Description

칩 인덕터{chip inductor}

본 발명은 고주파의 노이즈를 필터링(filtering)하는 칩 인덕터에 있어서, 내부전극과 외부전극 사이에 더미전극을 형성하여 내,외부 전극의 근접에 따른 부유용량(parasitic capacitance)의 영향을 최소화하여 칩의 특성저하를 방지함은 물론 제품의 신뢰성을 향상시킬수 있도록 하는 칩 인덕터에 관한 것이다.

보다 상세하게 설명하면, 칩 인덕터를 구성하는 복수의 자성체 시트 상측에 일정패턴을 갖도록 전극이 적층 형성되며, 상기 자성체 시트의 전극이 비어홀을 통하여 코일형상을 갖도록 연결되고, 상기 내부전극의 시점및 종점에 연결토록 외부전극을 형성되며, 상기 외부전극의 내측에 외부전극및 내부전극과 전기적으로 절연토록 차폐전극이 형성되는 것을 특징으로 한다.

최근에는 전자 및 통신기기의 비약적인 발달과 더블어 전자 및 통신기기의 빈번한 사용빈도에 따른 상호간의 간섭에 의해 통신장애등의 문제가 빈번하게 발생하고 있으며, 이에따라 무선통신 기기 및 멀티미디어의 사용에 따라 발생되는 악화된 전자기적 환경을 개선하고자 각국의 전자기 장애규제가 강화되고 있는 추세이다.

이러한 추세에 따라 근래에는 전자파 장애 제거소자에 대한 개발이 요구되고, 그 부품수요의 급증과 함께 기능의 복잡화, 고집적화 및 고효율화 측면으로 기술이 발전되고 있으며, 이 가운데 적층형 칩 인덕터는 고주파의 노이즈를 제거하는 필터로 개인용컴퓨터, 전화기 및 통신장치에 주로 사용되고 있다.

이와같은 기술과 관련된 종래의 칩 인덕터는 도1A,B에 도시한 바와같이, 복수의 자성체시트(51) 적층시 적층방향에 나선형의 권선을 갖도록 일정패턴의 전극(52)이 적층 형성되고, 상기 전극(52)의 시점및 종점(55a)(55b)이 외측으로 돌출되어 이에 외부회로와 연결시키는 외부단자(53)가 자성체 시트(51)의 양측면 전체에 형성되어 칩(56)이 형성되는 구성으로 이루어 진다.

상기와 같은 칩 인덕터는, 칩 인덕터의 부피를 감소토록 적층턴수를 줄여 내부전극(52)의 단면적을 확대할 경우 내부전극(52)과 외부단자(53) 사이의 거리가 가까워져 양측 전극사이에서 부유용량이 커지게 되고, 이로 인하여 칩(56)의 공진주파수가 감소하여 고주파 특성이 저하되며, 인덕터의 자기공명주파수가 감소되는 단점이 있는 것이다.

본 발명은 상기한 바와같은 종래의 여러 문제점들을 개선하기 위한 것으로서 그 목적은, 내,외부 전극의 근접에 따른 부유용량의 영향을 최소화하여 칩의 특성저하를 미연에 방지함은 물론 제품의 신뢰성을 향상토록 하고, 일반적인 적층 공정에 의한 간단한 공정으로 제품의 생산이 가능함은 물론 부유용량의 영향을 최소화 할수 있도록 한 칩 인덕터를 제공하는데 있다.

도1A,B는 종래의 칩 인덕터를 도시한 개략도

도2는 본 발명에 따른 칩 인덕터를 도시한 개략도

도3은 본 발명에 따른 칩 인덕터의 적층구조를 도시한 측단면 구조도

* 도면의 주요 부분에 대한 부호의 설명 *

100...내부전극 110...자성체시트

130...비어홀 200...외부전극

210...연결전극 230...차폐전극

240...절연층

상기 목적을 달성하기 위한 기술적인 구성으로서 본 발명은, 칩 인덕터를 구성하는 복수의 자성체 시트 상측에 일정패턴을 갖도록 전극을 형성하여 적층시 나선 코일형상을 갖도록 연결되고, 상기 내부전극의 시점및 종점에 연결토록 외부전극이 형성되며, 상기 외부전극의 내측에 외부전극과 절연토록 되면서 내부전극과 외부전극 사이에 위치토록 차폐전극이 형성되는 구성으로 이루어진 칩 인덕터를 마련함에 의한다.

이하, 첨부된 도면에 의거하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.

도2는 본 발명에 따른 칩 인덕터를 도시한 개략도이고, 도3은 본 발명에 따른 칩 인덕터의 적층구조를 도시한 측단면 구조도로서 본 발명은, 내부전극(100)과 외부전극(200)으로서 이루어 진다.

상기 내부전극(100)은, 칩 인덕터(300)를 구성하는 복수의 자성체 시트(110) 상측에 일정패턴을 갖도록 적층 인쇄되고, 상기 내부전극(100)의 시점및 종점이 상호 연결토록 비어홀(130)을 형성하며, 상기 복수의 자성체시트(110) 적층시 적층방향에 비어홀(130)을 통하여 내부전극(100)이 상호 전기적으로 연결토록 되면서 나선 형상의 코일이 일체을 형성된다.

상기 내부전극(100)에 연결토록 칩 인덕터(300)의 양측에 형성되는 외부전극(200)은, 상기 최상부및 최하부의 내부전극(100)에 일체로 연결되는 연결전극(210)에 접속토록 형성되고, 상기 칩인덕터(300)의 양측에 연결전극(210)과 절연되면서 내부전극(100)과 외부전극(200) 사이를 차폐토록 차폐전극(230)이 적층되는 자성체시트(110)의 측면에 접합되어 그 일측에 절연층(240)이 적층 형성되는 구성으로 이루어 진다.

이와같은 구성으로 이루어진 본 발명의 작용을 설명하면 다음과 같다.

도2 내지 도4에 도시한 바와같이, 칩 인덕터(300)를 구성토록 적층되는 복수의 자성체 시트상(110)에 펀칭이나 레이저가공 또는 드릴링등의 공정에 의하여 비어 홀(130)을 형성토록 하고, 상기 비어홀(130)에 도전성 물질을 도포할때 각각의 자성체시트(110)에 인쇄되는 내부전극(100)이 상호 전기적으로 연결되어 나선형상의 코일이 형성토록 된다.

상기 비어 홀(130)의 내측에 도전성 물질이 도포될때 상기 자성체시트(110)에 각각 인쇄토록 되는 내부전극(100)의 시점이나 종점중 그 일단이 비어 홀(130)에 의해 상호 전기적으로 연결됨으로써 나선형상의 코일이 소정의 턴수를 갖도록 형성된다.

상기 내부전극(100)이 일체로 인쇄되는 복수의 자성체시트(110)를 적층하여 칩인덕터(300)를 형성한후 상기 최상부및 최하부의 자성체시트(110)에 인쇄되는 내부전극(100)에 각각 일체로 연결되는 연결전극(210)이 칩 인덕터(300)의 양측으로 돌출되는 형태가 되어 이에 외부전극(200)을 디핑등의 공정을 통하여 전기적으로 연결토록 된다.

이때, 상기 외부전극(200)의 내측에는 형성되는 차폐전극(230)은, 외부전극(200)과 연결되는 연결전극(210)과의 간섭이 방지토록 되면서 내부전극(100)및 외부전극(210)과 연결전극(210)이 각각 절연토록 내부전극(100)의 측면에 근접되는 외부전극(200) 사이를 차폐토록 전극(100)(200)과 동일 재질로 형성된다.

또한, 상기 차폐전극(230)의 일측에는 외부전극(200)과 절연토록 세라믹 보호막으로 이루어지는 절연층(240)이 디핑등의 공정에 의해 차폐전극(230)과 외부전극(200)을 상호 절연토록 한다.

그리고, 상기 적층체의 양측면에 내부전극(100)과 연결토록 외부전극(200)을 은(Ag)의 디핑(dipping)등에 의하여 형성하여 칩 인덕터를 제조한다.

이때, 상기 외부전극(200)에 근접토록 되는 내부전극(100)의 사이에는 차폐전극(230)이 형성되어 내부전극(100)과 외부전극(150) 사이에서 형성되는 부유용량의 증가현상을 최소화 하여 이에따른 자기공명 주파수의 감소 현상을 방지토록 한다.

또한, 상기 외부전극(200)과 연결토록 내부전극(100)의 시점과 종점에 연결전극(210)이 일체로 형성되어 외부전극(200)의 접촉면을 증가시킴으로써 연결의 신뢰성을 제공하게 된다.

더하여, 상기 차폐전극(230)에 의해 자성체시트(110)에 인쇄되는 내부전극(100)의 면적을 최대화 할수 있도록 되어 최소의 크기로 최대의 인덕턴스 값을 구현하여 칩인덕터의 소형화가 가능토록함은 물론 동일턴수를 갖는 칩부품에 비하여 향상된 인덕턴스 값을 얻을수 있는 것이다.

이상과 같이 본 발명에 따른 칩 인덕터에 의하면, 최소의 크기로 최대의 인덕턴스 값을 구현하여 칩인덕터의 소형화가 가능하고, 자속의 단면적을 증가시켜 인덕턴스를 증가시키며, 동일턴수를 갖는 칩부품에 비하여 향상된 인덕턴스 값을 얻을수 있고, 동일 체적의 칩 사이즈에서 인덕턴스의 값을 최대로 하는 등의 우수한 효과가 있는 것이다.

또한, 내,외부 전극의 근접에 따른 부유용량의 영향을 최소화하여 칩의 특성저하를 미연에 방지함은 물론 신뢰성을 향상토록 하고, 일반적인 적층 공정에 의해 부유용량의 영향을 최소화 하는 등의 효과가 있다.

Claims (3)

1. 칩 인덕터에 있어서,

   적층되는 복수의 자성체 시트(110)에 비어홀(130)을 통하여 전기적으로 연결되며, 자성체시트(110)가 적층되어 형성되는 칩인덕터(300)의 높이방향에 나선형상을 갖도록 형성되는 내부전극(100)과,

   상기 내부전극(100)과 연결토록 적층되는 자성체 시트(110)의 양측에 형성되며, 내측에 내부전극(100)및 외부전극(200)과 절연토록 차폐전극(230)이 측면에 접합되는 외부전극(200)을 포함하여 구성되는 것을 특징으로 하는 칩 인덕터
2. 제 1항에 있어서, 상기 차폐전극(230)은, 그 일측에 적층되는 절연층(240)에 의해 외부전극(200)및 내부전극(100)과 전기적으로 절연토록 설치되는 것을 특징으로 하는 칩 인덕터
3. 제 2항에 있어서, 상기 절연층(240)은, 세라믹 보호막으로 이루어 지는 것을 특징으로 하는 칩 인덕터