KR20000024888A - 적층형 칩 인덕터 - Google Patents

Abstract

본 발명의 적층형 칩 인덕터는 코일의 역할을 하는 전극 패턴이 형성되어 있고 상기 전극 패턴과 연결되는 비어홀을 가지고 있으며 차례로 쌓여 있는 다수의 제1 세라믹 시트가 형성되어 있으며, 이 다수의 제1 세라믹 시트의 위, 아래에 각각 외부와 전기적으로 연결하기 위한 전극 패턴을 가지는 제2 및 제3 세라믹 시트가 형성되어 있다. 그리고, 제2 및 제3 세라믹 시트의 위, 아래에 각각 위, 아래에 각각 제1 및 제2 전자파 차폐용 금속 패턴을 가지고 있는 제4 및 제5 세라믹 시트가 형성되어 있다.

이때, 제1 및 제2 전자파 차폐용 금속 패턴은 코일의 중심부에 생기는 전자파를 차폐하므로, 본 발명에 따르면 적층형 칩 인덕터 제조 시 코일의 방향을 나타내는 마킹을 할 필요가 없다.

Description

적층형 칩 인덕터

본 발명은 인덕터에 관한 것으로서, 특히 적층형 칩 인덕터에 관한 것이다.

인덕터는 저항(resistor), 커패시터(capacitor)와 더불어 전자 회로를 이루는 3대 수동 부품 중의 하나로서, 노이즈(noise) 제거나 LC 공진 회로를 이루는 부품으로 사용된다.

인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있으며, 이중에서도 적층형이 널리 보급되어 가고 있는 추세이다.

그러면, 첨부한 도면을 참고로 하여 종래의 적층형 칩 인덕터의 구조에 대하여 설명한다.

도 1은 종래 적층형 칩 인덕터의 분해 사시도이다.

도1에 도시한 바와 같이, 종래의 적층형 칩 인덕터는 단자(terminal) 패턴이 형성되어 있는 두 세라믹 (페라이트 또는 저유전율) 시트(sheet)(20, 60)와, 이들 세라믹 시트(20, 60) 사이에 코일을 형성하기 위한 금속 패턴(이하, '코일 패턴'이라 함)이 형성되어 있는 세라믹 시트(30, 40, 50)가 있다. 그리고, 상기 세라믹 시트(20,30, .. 60)를 가운데 두고 양쪽으로 금속 패턴이 없는 다수의 세라믹 시트(10, 70)가 적층되어 있다.

도 1에서, 세라믹 시트(20, 60)에는 외부와 전기적으로 연결하기 위한 단자 패턴(21, 61)과 코일 패턴(22, 62)이 형성되어 있으며, 세라믹 시트(20)의 코일 패턴(22)의 끝에는 비어홀(23)이 형성되어 있다.

세라믹 시트(30, 40, 50)에는 세라믹 시트의 가장자리를 따라 코일 패턴(31, 41, 51)이 형성되어 있으며, 코일 패턴의 끝에는 비어홀(32, 42, 52)이 형성되어 있다.

이들 비어홀(23, 32, 42, ...,52) 안에는 도전성 페이스트(paste)가 채워져 있어, 각 시트(20, 30, 40, 50, 60)에 형성된 코일 패턴이 도전성 페이스트를 통하여 연결된다. 따라서, 비어홀을 통해 연결된 이들 코일 패턴은 코일을 형성하므로, 인덕턴스 값이 구현된다. 이 때, 인덕턴스의 값은 코일 패턴의 길이, 코일의 감긴 횟수, 코일 패턴의 폭(면적)에 의해 결정된다.

한편, 도1에 도시한 적층형 칩 인덕터는 외부로부터 터미널 단자에 전기적인 신호가 인가되면 코일의 중심부를 통해 자기장이 형성된다. 이때, 특히 외부로부터 인가되는 전기적인 신호가 고주파 신호인 경우에는 코일의 중심부에는 노이즈 성분인 전자파가 발생되어, 적층형 칩 인덕터의 인접 부품에 영향을 미치게 된다.

따라서, 도1에 도시한 적층형 칩 인덕터를 인쇄 회로 기판(printed circuit board; 이하 'PCB'라 함) 위에 적층하는 경우에는, 인접 부품에 미치는 노이즈 영향을 감소시키기 위해 코일의 중심 방향이 위쪽을 향하도록 해야한다.

이를 위해서는 적층형 칩 인덕터 생산시 코일의 중심 방향을 표시하기 위한 마킹(marking)이 필요하며, 각각의 특성 선별 및 제품 포장 시 시각(visual) 검사가 이루어져야 하므로, 생산성의 저하를 초래한다는 문제점이 있다.

이와 같은 문제점을 해결하기 위해 도2에 도시한 적층형 칩 인덕터의 구조가 종래 개발되었다.

도2에 도시한 적층형 칩 인덕터의 구조는 단자 패턴(80)이 양 쪽 끝면에 형성되어 있으며, 단자 패턴 사이에 코일(80)이 형성되어 있다. 이때, 코일은 양 단자 방향으로 감겨 있다. 이 적층형 칩 인덕터는 다수의 비어홀(도시하지 않음)과 코일 패턴(또는 단자 패턴)이 형성되어 있는 세라믹 시트를 위 방향(도2를 기준으로 하는 경우)으로 적층하여 형성한 것이다

도2에 도시한 적층형 칩 인덕터의 구조에서는 코일의 중심 부분에 양 단자 패턴이 형성되어 있기 때문에, 코일의 중심부에 전자파가 생성되는 경우 단자 패턴이 전자파를 차폐시키는 역할을 한다. 따라서, 인접 부품에 전자파에 의한 영향을 감소시킬 수 있으므로, 적층형 칩 인덕터를 PCB에 장착하는 경우에 장착 방향이 제한 받지 않으며, 이에 따라 마킹이 불필요하다는 장점이 있다.

그러나, 도2에 도시한 종래의 적층형 칩 인덕터는 세라믹 시트에 형성되는 비어홀의 수가 많아지고, 또한 높은 적층 정밀도가 요구되어 지기 때문에 생산 수율의 저하 및 생산성이 저하된다는 문제점이 있다. 또한, 코일 패턴의 단면적이 도1에 도시한 적층형 칩 인덕터에 비해 작고, 코일을 감는 횟수가 한정되므로 인덕턴스 값이 제한된다는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로서, 마킹이 필요 없으며, 인덕턴스 값을 크게 만들 수 있는 적층형 칩 인덕터를 제조하기 위한 것이다.

도 1은 종래의 적층형 칩 인덕터의 분해 사시도이다.

도 2는 종래의 적층형 칩 인덕터의 구조도이다.

도 3내지 도 5는 각각 본 발명의 제1 내지 제3 실시예에 따른 적층형 칩 인덕터의 분해 사시도이다.

이러한 과제를 달성하기 위하여 본 발명에서는 코일의 중심부에 생기는 전자파를 차폐하기 위한 금속 패턴이 형성된 세라믹 시트를 단자 패턴이 형성된 세라믹 시트의 위, 아래에 형성한다.

구체적으로 본 발명에 따른 적층형 칩 인덕터에는

코일의 역할을 하는 전극 패턴이 형성되어 있고 상기 전극 패턴과 연결되는 비어홀을 가지고 있으며 차례로 쌓여 있는 다수의 제1 세라믹 시트가 형성되어 있으며, 상기 다수의 제1 세라믹 시트의 위, 아래에 각각 외부와 전기적으로 연결하기 위한 전극 패턴을 가지는 제2 및 제3 세라믹 시트가 형성되어 있다. 이때, 상기 비어 홀에는 도전성 페이스트가 충진되어 있으며, 이 도전성 페이스트에 의해 상기 전극 패턴은 서로 연결된다. 상기 제2 및 제3 세라믹 시트의 위, 아래에 각각 제1 및 제2 전자파 차폐용 금속 패턴을 가지고 있는 제4 및 제5 세라믹 시트가 형성되어 있다.

여기서, 상기 제2 및 제4 세라믹 시트와, 상기 제3 및 제4 세라믹 시트의 사이에는 각각 전극 패턴이 형성되어 있지 않은 제6 및 제7 세라믹 시트가 형성되어 있는 것이 바람직하며, 또한 상기 제4 및 제5 세라믹 시트의 위, 아래에 각각 전극 패턴이 형성되어 있지 않은 제8 및 제9 세라믹 시트가 형성되어 있는 것이 바람직하다.

또한, 상기 제1 및 제2 전자파 차폐용 금속 패턴은 각각 상기 제4 및 제5 세라믹 시트의 마주보는 두 변에 동시에 연결되지 않은 것이 바람직하다.

이를 위해, 상기 제1 및 제2 전자파 차폐용 금속 패턴은 각각 상기 제4 및 제5 세라믹 시트의 제1 변에 연결되며 상기 제1 변과 마주 보는 제2 변에는 연결되지 않을 수 있으며, 또한 각각 상기 제4 및 제5 세라믹 시트의 어는 변에도 연결되지 않을 수 있다. 또한, 상기 제1 및 제2 전자파 차폐용 금속 패턴은 각각 상기 제4 및 제5 세라믹 시트의 제1 변에 연결되는 제1 패턴과, 상기 제1 변과 마주 보는 제2 변에 연결되며 상기 제1 패턴과 분리되어 있는 제2 패턴으로 이루어질 수도 있다.

그러면, 본 발명의 실시예에 따른 적층형 인덕터에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부한 도면을 참고로 하여 상세히 설명한다.

도3은 본 발명의 제1 실시예에 따른 적층형 칩 인덕터의 분해 사시도를 나타낸다.

도3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 적층형 칩 인덕터는 단자 패턴이 형성되어 있는 두 세라믹 시트(110, 120)와, 두 세라믹 시트 사이에 코일을 형성하기 위한 금속 패턴이 형성되어 있는 세라믹 시트(210, 220, 230)와, 각각 두 세라믹 시트(110, 120)를 세라믹 시트를 가운데에 두고 형성되며 금속 패턴이 없는 세라믹 시트(320, 330)가 형성되어 있다. 그리고, 세라믹 시트(320, 330)의 위, 아래 방향으로 전자파를 차폐하기 위한 금속 패턴이 형성되어 있는 세라믹 시트(410, 420)와, 금속 패턴이 없는 세라믹 시트(310, 340)가 형성되어 있다. 도3에서, 세라믹 시트(310, 320, 330, 340)는 각각 다수의 세라믹 시트로 이루어질 수도 있다.

도3에서, 세라믹 시트(110, 120)에는 외부와 전기적으로 연결하기 위한 단자 패턴과 코일 패턴(111, 121)이 형성되어 있으며, 세라믹 시트(110)의 코일 패턴(111)의 끝에는 비어홀(112)이 형성되어 있다.

세라믹 시트(210, 220, 230)에는 세라믹 시트의 가장자리를 따라 코일 패턴(211, 221, 231)이 형성되어 있으며, 코일 패턴의 끝에는 비어홀(212, 222, 232)이 형성되어 있다.

이들 비어홀(112, 212, 222, 232) 안에는 도전성 페이스트(paste)가 채워져 있어, 각 시트에 형성된 코일 패턴이 도전성 페이스트를 통하여 연결된다.

세라믹 시트(410, 420)에는 코일의 중심부에서 발생하는 전자파를 차폐하기 위한 금속 패턴(411, 421)이 형성되어 있는데, 이 금속 패턴은 각각 세라믹 시트(410, 420)의 한쪽 변에 연결되며, 이 변의 반대 방향의 변에는 연결되어 있지 않다. 또한, 이들 금속 패턴(411, 421)은 세라믹 시트(320, 330)에 의해 단자 패턴(111, 121)과 절연되며, 세라믹 시트(310, 340)에 의해 외부와 절연된다.

한편, 도2에 도시한 본 발명의 제1 실시예에서는 금속 패턴을 절연시키기 위해, 세라믹 시트(320, 330, 310, 340)를 사용하였으나 이를 사용하지 않고 절연시켜도 무방하다. (예컨대, 금속 패턴이 형성된 세라믹 시트를 절연이 가능할 정도로 두껍게 형성할 수도 있다.)

이하에서는 본 발명의 제1 실시예에 따른 적층형 칩 인덕터의 구조의 동작을 설명한다.

먼저, 외부로부터 단자 패턴(111, 121)에 전기적인 신호가 인가되면, 적층형 칩 인덕터는 코일의 감긴 수, 코일의 단면적에 의해 결정되는 인덕턴스 값에 의해 인가된 전기적인 신호를 필터링하거나 공진시킨다.

이 때, 외부로부터 인가되는 전기적인 신호가 고주파인 경우 코일의 중심부에 고주파의 잡음 성분인 전자파가 발생하게 되는 데, 이 전자파는 금속 패턴(411, 421)에 의해 차폐된다. 따라서, 인덕터의 외부로 나가는 전자파가 감소하게 된다. 이때, 금속 패턴이 차지하는 면적이 클수록 전자파 차폐가 효과적으로 된다.

이와 같이, 본 발명의 제1 실시예에서는 코일의 중심부에 형성되는 전자파가 금속 패턴에 의해 차폐되므로, 적층형 칩 인덕터를 PCB에 장착하는 경우에도 인접하는 부품에 전자파에 의한 영향을 끼치지 않게 된다.

따라서, 인덕터를 제조하는 경우에도 인덕터의 방향을 나타내는 마킹을 할 필요가 없으므로 제조 공정이 간단해진다. 또한, 코일의 단면적이 도2에 도시한 종래의 적층형 칩 인덕터보다도 크고 또한 두 단자 패턴이 형성되어 있는 세라믹 시트 사이에 끼워지는 코일 패턴이 형성되는 세라믹 시트의 수를 조절할 수 있기 때문에 큰 인덕턴스 값을 얻을 수 있다.

한편, 도3에 도시한 본 발명의 제1 실시예에서 금속 패턴(411, 421)은 세라믹 시트의 한쪽 변에 연결되고, 이에 대향하는 다른 쪽 변에는 연결되지 않는 구조를 취하고 있으나, 본 발명의 적층형 칩 인덕터에서 상기 차폐용 금속 패턴은 이와 같은 구조에 한정되지 않으며 다양한 형태의 변경이 가능하다. 이를 도4 및 도5를 참고로 하여 설명한다.

도4는 본 발명의 제2 실시예에 따른 적층형 칩 인덕터의 분해 사시도를 나타낸다. 도4에서, 도3에 도시한 적층형 칩 인덕터와 동일한 구조는 동일 부호로 나타내었으며, 이에 대한 중복되는 설명은 생략한다.

도4에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 적층형 칩 인덕터에서 차폐용 금속 패턴(511, 521)은 세라믹 시트(510, 520)의 모든 변에 연결되지 않게 형성되어 있다. 즉, 금속 패턴(511, 521)은 각각 세라믹 시트(510, 520)의 중심부에 형성되어 있다.

또한, 도5에는 본 발명의 제3 실시예에 따른 적층형 칩 인덕터의 분해 사시도가 도시되어 있는 데, 본 발명의 제3 실시예에 따르면 차폐용 금속 패턴(611,612,621,622)은 각각 세라믹 시트(610, 620)의 마주보는 변에 서로 분리되게 연결된다. 즉, 세라믹 시트에는 서로 분리되어 있는 두 개의 금속 패턴이 각각 마주보는 변에 연결되어 있다.

이와 같이, 본 발명의 제1 내지 제3 실시예에 따르면, 차폐용 금속 패턴이 세라믹 시트의 마주보는 변에 동시에 연결되지 않고 있는데 이는 다음과 같은 이유 때문이다.

도3 내지 도5에 도시한 적층형 칩 인덕터에서 예컨대 단자 패턴(111)에 전기적인 신호가 인가되는 경우, 이 전기적인 신호는 단자 패턴(121)을 통해 외부로 출력된다. 이때, 외부로부터 인가되는 전기적인 신호는 또한 차폐용 금속 패턴(도3 및 도5의 경우)에 전달될 수도 있다. 따라서, 금속 패턴이 세라믹 시트의 마주 보는 두 변에 동시에 연결되는 경우에는 전기적으로 단락이 되게 되므로, 인덕터의 특성이 제대로 나오지 않게 된다.

이상에서 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에 한정되는 것이 아니라 그 외의 다양한 변형이나 변경이 가능한 것은 물론이며, 또한 본 발명의 권리 범위도 후술하는 특허 청구 범위에 의해 결정된다.

이상에서 설명한 바와 같이, 본 발명의 적층형 칩 인덕터에 따르면 전자파 차폐용 금속 패턴을 형성하여 코일의 중심부에 생기는 전자파를 차폐하기 때문에 인덕터 제조 시 마킹이 필요 없어 제조 공정을 단순화 할 수 있으며, 또한 인덕턴스 값을 크게 만들 수 있다.

Claims (7)

1. 코일의 역할을 하는 전극 패턴이 형성되어 있고, 상기 전극 패턴과 연결되며 도전성 페이스트가 충진된 비어홀을 가지고 있으며 차례로 쌓여 있는 다수의 제1 세라믹 시트;

   상기 다수의 제1 세라믹 시트의 위, 아래에 각각 형성되어 있으며, 각각 외부와 전기적으로 연결하기 위한 전극 패턴을 가지는 제2 및 제3 세라믹 시트;

   상기 제2 및 제3 세라믹 시트의 위, 아래에 각각 형성되어 있으며 제1 및 제2 전자파 차폐용 금속 패턴을 가지고 있는 제4 및 제5 세라믹 시트를 포함하는 적층형 칩 인덕터.
2. 제1항에서,

   상기 제2 및 제4 세라믹 시트와, 상기 제3 및 제5 세라믹 시트 사이에 각각 형성되어 있으며, 전극 패턴이 형성되어 있지 않은 제6 및 제7 세라믹 시트를 더 포함하는 적층형 칩 인덕터.
3. 제2항에서,

   상기 제4 및 제5 세라믹 시트의 위, 아래에 각각 형성되어 있으며 전극 패턴이 형성되어 있지 않은 제8 및 제9 세라믹 시트를 더 포함하는 적층형 칩 인덕터.
4. 제1항 내지 제3항 중 어느 한 항에서,

   상기 제1 및 제2 전자파 차폐용 금속 패턴은

   각각 상기 제4 및 제5 세라믹 시트의 마주보는 두 변에 동시에 연결되지 않은 것을 특징으로 하는 적층형 칩 인덕터.
5. 제4항에서,

   상기 제1 및 제2 전자파 차폐용 금속 패턴은

   각각 상기 제4 및 제5 세라믹 시트의 제1 변에 연결되며, 상기 제1 변과 마주 보는 제2 변에는 연결되지 않은 것을 특징으로 하는 적층형 칩 인덕터.
6. 제4항에서,

   상기 제1 및 제2 전자파 차폐용 금속 패턴은

   각각 상기 제4 및 제5 세라믹 시트의 어는 변에도 연결되지 않은 것을 특징으로 하는 적층형 칩 인덕터.
7. 제4항에서,

   상기 제1 및 제2 전자파 차폐용 금속 패턴은

   각각 상기 제4 및 제5 세라믹 시트의 제1 변에 연결되는 제1 패턴과, 상기 제1 변과 마주 보는 제2 변에 연결되며 상기 제1 패턴과 분리되어 있는 제2 패턴으로 이루어지는 것을 특징으로 하는 적층형 칩 인덕터.