JP2000269407A - 電子モジュール及び電子機器 - Google Patents

電子モジュール及び電子機器

Info

Publication number
JP2000269407A
JP2000269407A JP11068754A JP6875499A JP2000269407A JP 2000269407 A JP2000269407 A JP 2000269407A JP 11068754 A JP11068754 A JP 11068754A JP 6875499 A JP6875499 A JP 6875499A JP 2000269407 A JP2000269407 A JP 2000269407A
Authority
JP
Japan
Prior art keywords
semiconductor chip
electronic module
substrate
semiconductor chips
electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11068754A
Other languages
English (en)
Other versions
JP4228457B2 (ja
Inventor
Nobuhiro Hanai
信洋 花井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP06875499A priority Critical patent/JP4228457B2/ja
Publication of JP2000269407A publication Critical patent/JP2000269407A/ja
Application granted granted Critical
Publication of JP4228457B2 publication Critical patent/JP4228457B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 面積が少なく小型集積化が図れ、かつ接続の
信頼性も確保することができる電子モジュール及び電子
機器を提供する。 【解決手段】 基板４上に複数の半導体チップ２，３が
積層された電子モジュール１を構成する。また、この構
成の電子モジュール１を搭載した電子機器１００を構成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プが基板に接続された電子モジュール及びこの電子モジ
ュールを備えた電子機器に係わる。
【０００２】
【従来の技術】従来、半導体チップのパッケージにおい
て、ＱＦＰ（Quad Flat Package ）構造やＳＯＰ（Smal
l Outline Package ）構造のパッケージが用いられてい
た。これらの構造では、それぞれ離れて配置された半導
体チップとリードフレームとの間をワイヤで接続してい
るため、その分マザー基板への実装面積が大きくなる。
【０００３】
【発明が解決しようとする課題】そこで、最近半導体チ
ップと同等或いはわずかに大きいＣＳＰ（チップ・サイ
ズ（スケール）・パッケージ）構造が採用されてきてい
る。
【０００４】このＣＳＰ構造を採ることにより、マザー
基板への実装面積を大幅に低減することができるが、接
続端子数は従来とほぼ同じで減少しないため、マザー基
板の配線ルールによって厳しい仕様が要求され、その結
果コストアップや品質低下の問題が生じることがある。
【０００５】この問題に対して、パッケージ内に複数の
半導体チップを形成してＭＣＭ（マルチチップモジュー
ル）化することにより、回路的に関連の強い半導体チッ
プ間の配線をパッケージ内に集約させて、マザー基板と
の接続点数を減らすことが可能である。
【０００６】内部に２つの半導体チップを配置した電子
モジュールの断面図を図１６に示す。この電子モジュー
ル５１は、第１の半導体チップ５２及び第２の半導体チ
ップ５３が、インターポーザー基板５４上に並列して配
置され、その周囲を封止樹脂６２で埋めて構成される。
【０００７】第１の半導体チップ５２及び第２の半導体
チップ５３は、共にダイペースト５５を介してインター
ポーザー基板５４に接合されている。
【０００８】また、第１の半導体チップ５２及び第２の
半導体チップ５３の上面には、それぞれパッド６１が形
成され、このパッド６１とインターポーザー基板５４の
上面に形成されたランド５６との間がワイヤ６０を介し
て電気的に接続されている。
【０００９】インターポーザー基板５４の下面には、薄
い板状の電極端子５８が形成され、電極端子５８以外の
部分にはソルダーレジスト５７が形成されている。ま
た、インターポーザー基板５４の外縁部には補強端子５
９が形成されて、電子モジュール５１と図示しないマザ
ー基板との半田接続を補強している。
【００１０】インターポーザー基板５４の上面のランド
５６と、下面の電極端子５８との間には図示しないが配
線が形成されて電気的に接続される。この配線は、例え
ばインターポーザー基板５４を貫通したスルーホールに
よって構成することができる。
【００１１】しかしながら、この場合には、半導体チッ
プの数が増えることにより、電子モジュール５１の面積
が増加する。
【００１２】また、電子モジュール５１が大面積になる
ことにより、マザー基板との接続の信頼性が低下する等
の問題もある。特に、メモリ素子の半導体チップを使用
する場合には、端子数のが少ない割にチップが大きく、
この傾向が顕著になる。
【００１３】上述した問題の解決のために、本発明にお
いては、面積が少なく小型集積化が図れ、かつ接続の信
頼性も確保することができる電子モジュール及び電子機
器を提供するものである。
【００１４】
【課題を解決するための手段】本発明の電子モジュール
は、基板上に複数の半導体チップが積層されて成るもの
である。
【００１５】本発明の電子機器は、基板上に複数の半導
体チップが積層されて成る電子モジュールを搭載したも
のである。
【００１６】上述の本発明によれば、基板上に複数の半
導体チップが積層されていることにより、複数の半導体
チップを基板上に並列に配置した場合と比較して、電子
モジュールの面積を低減することができる。
【００１７】
【発明の実施の形態】本発明は、基板上に複数の半導体
チップが積層されて成る電子モジュールである。
【００１８】また本発明は、上記電子モジュールにおい
て、外部との接続を行う電極端子が、全て基板の裏面内
に配置されている構成とする。
【００１９】また本発明は、上記電子モジュールにおい
て、電極端子が薄い板状である構成とする。
【００２０】また本発明は、上記電子モジュールにおい
て、複数の半導体チップのうち、基板の直上の半導体チ
ップが基板とフリップチップ接続されている構成とす
る。
【００２１】また本発明は、上記電子モジュールにおい
て、積層された複数の半導体チップにおいて、上の半導
体チップが下の半導体チップから少なくとも一部がはみ
出して積層されている構成とする。
【００２２】また本発明は、上記電子モジュールにおい
て、上の半導体チップが下の半導体チップからはみ出し
た部分の下にスペーサが形成された構成とする。
【００２３】また本発明は、上記電子モジュールにおい
て、上の半導体チップが下の半導体チップからはみ出し
た部分の下に樹脂が充填されている構成とする。
【００２４】また本発明は、上記電子モジュールにおい
て、複数の半導体チップに並列して、基板上に他の電子
部品が接続されている構成とする。
【００２５】本発明は、基板上に複数の半導体チップが
積層された電子モジュールを搭載して成る電子機器であ
る。
【００２６】図１及び図２は本発明の一実施の形態とし
て、電子モジュールの概略構成図を示す。図１Ａは電子
モジュールの表面側の斜視図、図１Ｂは裏面側の斜視
図、図２は断面図をそれぞれ示す。
【００２７】この電子モジュール１は、第１の半導体チ
ップ２と第２の半導体チップ３が積層されて、この積層
された２つの半導体チップがインターポーザー基板４上
に配置され、その周囲を封止樹脂１２で埋めて構成され
る。
【００２８】第１の半導体チップ２は、ダイペースト５
を介してインターポーザー基板４に接合されている。第
２の半導体チップ３は、同様にダイペースト５を介して
第１の半導体チップ２に接合されている。この第２の半
導体チップ３は、縦・横が共に第１の半導体チップ２よ
り小さくなっていて、第１の半導体チップ２の主面内に
収まる大きさとなっている。
【００２９】また、第１の半導体チップ２及び第２の半
導体チップ３の上面には、それぞれパッド１１が形成さ
れ、このパッド１１とインターポーザー基板４の上面に
形成されたランド６との間がワイヤ１０を介して電気的
に接続されている。
【００３０】インターポーザー基板４の下面には、薄い
略円板状の電極端子８が形成され、電極端子８以外の部
分にはソルダーレジスト７が形成されている。ソルダー
レジスト７は、プリント基板等のマザー基板と半田によ
り接続を行う際に、隣接する電極端子８間を半田が短絡
しないようにする作用も有している。また、下面の外縁
部には補強端子９が形成されて、電子モジュール１と図
示しないマザー基板との半田接続を補強している。この
補強端子９は、図１Ｂに示すようにインターポーザー基
板４の４隅に形成され、うち１つのみ四角形状とするこ
とにより、電子モジュール１の向きを示す目印としてい
る。
【００３１】インターポーザー基板４の上面のランド６
と、下面の電極端子８との間には図示しないが配線が形
成されて電気的に接続される。この配線は、例えばイン
ターポーザー基板４を貫通したスルーホールによって構
成することができる。
【００３２】電子モジュール１の各部の材料は、特に限
定しないが、例えば次のような材料を用いることができ
る。インターポーザー基板４は、例えばポリイミドやガ
ラスエポキシを用いることができる。ダイペースト５
は、ダイボンディングに通常用いられる材料、例えばエ
ポキシ樹脂中に無機フィラーを充填した絶縁ペーストを
用いることができる。ランド６は、例えばパターン表面
に金メッキをすることにより形成することができる。ワ
イヤ１０は、例えば金ワイヤにより形成することができ
る。パッド１１は、例えばアルミにより形成することが
できる。封止樹脂１２には、例えばエポキシ樹脂やその
他熱硬化樹脂を用いることができる。
【００３３】上述の本実施の形態の電子モジュール１に
よれば、インターポーザー基板４上に２つの半導体チッ
プ２，３を積層して構成したことにより、図１６に示し
た２つの半導体チップ５２，５３を横に並べた電子モジ
ュール５１よりも面積が低減される。そして、２つの半
導体チップ２，３を積層していることにより、単位面積
当たりの集積度が向上している。
【００３４】また、前述のＱＦＰのように外側にリード
フレームを引き出す代わりに、電極端子８を全てインタ
ーポーザー基板４の下面に設けているので、リードフレ
ームを引き出した場合よりも面積が低減されている。
【００３５】マザー基板の反りや衝撃等により、マザー
基板と電子モジュールとの接続状態に及ぶ影響は、電子
モジュールの面積が大きいほど顕著になる。本実施の形
態によれば、電子モジュール１の面積が低減されるた
め、この影響を小さくすることができ、従ってマザー基
板との接続の信頼性をより向上させることができる。
【００３６】本実施の形態の電子モジュール１は、例え
ば次のようにして製造することができる。まず、複数個
の電子モジュール１に対応する面積のインターポーザー
基板４を用意する。
【００３７】このインターポーザー基板４上に、第１の
半導体チップ２をダイペースト５を介してマウントし、
加熱してダイペースト５を熱硬化させることで第１の半
導体チップ２を固定する。次に、第１の半導体チップ２
上面のパッド１１と、インターポーザー基板４上面のラ
ンド６とを、ワイヤ１０で接続する。
【００３８】次に、第２の半導体チップ３を同様にダイ
ペースト５を介して第１の半導体チップ２上にマウント
する。続いて、第２の半導体チップ２上面のパッド１１
と、インターポーザー基板４上面のランド６とワイヤ１
０で接続する。このとき、下の第１の半導体チップ２の
ワイヤ１０に接触しないように第２の半導体チップ３を
マウントすると共に、第２の半導体チップ３のワイヤ１
０が下段の第１の半導体チップ１やそのワイヤ１０に接
触しないように、ワイヤの１０ループ形状を制御する。
【００３９】次に、全てのワイヤ１０が隠れる厚さの封
止枠（図示せず）をインターポーザー基板４に張り付け
る。
【００４０】その後、封止枠内の半導体チップ２，３と
ワイヤ１０が隠れるように、封止樹脂１２を充填する。
さらに、真空脱泡した後、封止樹脂１２を熱硬化させ
る。
【００４１】最後に、インターポーザー基板４をダイサ
ーにて単体即ち各電子モジュール１に切り分けて、上述
の電子モジュール１を形成することができる。製造した
電子モジュール１に対して、必要な電気チェックを行
う。
【００４２】尚、上述の製造方法において、インターポ
ーザー基板４は、複数個の電子モジュール１に対応した
面積のものであったが、封止樹脂１２は各電子モジュー
ル１に対応して分離して設けてもよいし、インターポー
ザー基板４と同様に複数個の電子モジュール１に対応し
た面積に形成してもよい。封止樹脂１２を各電子モジュ
ール１に対応して分離する場合には、上述の封止枠を各
電子モジュール１に対応した格子状にして、格子の中に
それぞれ封止樹脂１２を充填する。この場合、ダイサー
で切断するのは封止枠とインターポーザー基板４とな
る。封止樹脂１２をインターポーザー基板４と同様に複
数個の電子モジュール１に対応した面積に形成する場合
には、封止枠をインターポーザー基板４の外縁にのみ略
ロ字形状にして、封止樹脂１２をインターポーザー基板
４上に一体に充填する。この場合、ダイサーで切断する
のは封止樹脂１２とインターポーザー基板４となる。
【００４３】また、上述の製造方法では、第１の半導体
チップ２にワイヤ１０を接続してから第２の半導体チッ
プ３を取り付けたが、先に２つの半導体チップ２，３を
取り付けてから各半導体チップにワイヤ１０を接続する
ようにしてもよい。
【００４４】尚、製造方法については、その他の従来公
知の技術を適用することが可能である。
【００４５】尚、本実施の形態の電子モジュール１で
は、インターポーザー基板４は１層の基板の両面に端子
が形成されていたが、その他の構成、例えば１層の基板
の上面のみに端子が形成された構成、２層以上の基板を
積層してその層間にも配線を通す構成等を採ることがで
きる。
【００４６】また、電極端子８は、上述の薄い板状の
他、いわゆるＢＧＡ（ボールグリッドアレイ）のように
ボール状にしてもよい。上述のように電極端子８を薄い
板状にすると、ボール状にした場合より、電子モジュー
ル１をマザー基板に接続したときの高さを低くすること
ができる利点を有する。
【００４７】上述の実施の形態の電子モジュール１で
は、上段の第２の半導体チップ３が下段の第１の半導体
チップ２の主面に収まる構成であったが、上段の半導体
チップ３が下段の半導体チップから一部はみ出すように
構成することもできる。その場合の実施の形態を次に示
す。
【００４８】本発明の他の実施の形態の電子モジュール
の概略構成図を図３に示す。図３Ａは電子モジュールの
斜視図、図３Ｂは平面図を示す。尚、図３Ｂではワイヤ
１０と基板４上のランド６は省略している。図３Ａ及び
図３Ｂに示すように、この電子モジュール２１は、下段
の長方形の第１の半導体チップ２上に、略正方形の第２
の半導体チップ３を積層した構成であり、上段の第２の
半導体チップ３の一部が下段の第１の半導体チップ２か
らはみ出している。以下、このはみだしている部分をオ
ーバーハング部３ａとする。
【００４９】この電子モジュール２１では、第２の半導
体チップ３のパッド１１の１端子分がオーバーハング部
３ａとなっている。そして、パッド１１及びワイヤ１０
は、各半導体チップ２，３のオーバーハング部３ａ以外
の２辺に形成されている。
【００５０】尚、その他の構成は、先の実施の形態の電
子モジュール１と同様であるので、同一符号を付して重
複説明を省略する。
【００５１】尚、半導体チップのパッド（端子）にワイ
ヤ１０をボンディングするには、通常超音波と圧力を印
加して熱圧着させており、オーバーハング部３ａが振動
することで、超音波が減衰し、ボンディング強度が低
下、ないしはボンディングができないことがあるが、こ
の電子モジュール２１のようにオーバーハング部３ａが
１端子分程度なら、問題ないことが確認されている。
【００５２】本実施の形態の電子モジュール２１によれ
ば、オーバーハング部３ａを形成することにより、上下
の半導体チップ２，３が異形のものでも積層することが
可能となり、目的に合った最適の半導体チップを選択し
て電子モジュールを構成することが可能になる。
【００５３】ところで、オーバーハング部を大きくした
場合、即ち上段の半導体チップが下段の半導体チップか
ら大きくはみ出して積層させた場合に、上段の半導体チ
ップのオーバーハング部にパッドを形成してワイヤを接
続しようとすると、オーバーハング部の振動により超音
波が減衰するため、ワイヤの接続が不安定になる。従っ
て、オーバーハング部３ａを余り大きくすることができ
なかった。このように、オーバーハング部を設けた場合
でも、まだ上段の半導体チップの設計条件に制約があ
る。
【００５４】そこで、上段の半導体チップの設計条件の
自由度をさらに上げる目的で、オーバーハング部の隙間
を埋めるようにする。実際には、オーバーハング部の下
の隙間に、スペーサを入れたり或いは樹脂やペースト等
を充填したりすることにより、隙間を埋めておいてから
ボンディングを行う。その場合の電子モジュールの実施
の形態を次に示す。
【００５５】図４は、スペーサを設けた電子モジュール
の概略構成図を示す。図４Ａは電子モジュールの斜視図
を示し、図４Ｂは複数の半導体チップの積層方法を斜視
図で示す。尚、図４ではパッド１１に接続するワイヤと
基板４上のランドは省略している。また図４Ｃと図４Ｄ
は製造工程を平面図及び断面図で示す。
【００５６】この電子モジュール２２は、下段の第１の
半導体チップ２と比較して、上段の第２の半導体チップ
３の寸法及び面積が充分大きくなっており、上段の第２
の半導体チップ３がはみ出したオーバーハング部３ａの
下の隙間に、下段の第１の半導体チップ２と略同じ厚さ
のスペーサ１３を入れて構成されている。
【００５７】そして、図４Ｂに示すように、インターポ
ーザー基板４上の、第１の半導体チップ２の両側にそれ
ぞれスペーサ１３を配置してから、上段の第２の半導体
チップ３を接合する。
【００５８】尚、図４では、下段の第１の半導体チップ
２のボンディング方法を示していないが、上段の第２の
半導体チップ３の下から見えている部分にパッドを設け
れば、ワイヤによるボンディングを行うことができる。
また、後述する実施の形態のように、フリップチップ接
続を用いることも可能である。
【００５９】半導体チップのパッドへワイヤをボンディ
ングする際には、通常超音波と圧力をかけ熱圧着させて
いる。本実施の形態の電子モジュール２２によれば、オ
ーバーハング部３ａへのボンディングにおいて、上段の
第２の半導体チップ３にかかる圧力をスペーサ１３で受
けて上段の第２の半導体チップ３の振動を防ぐことがで
きるので、より安定した確実なボンディングが可能とな
る。
【００６０】尚、スペーサ１３を入れる代わりに、オー
バーハング部の下の隙間に樹脂やペーストを充填するよ
うにしてからボンディングしても同様の効果が得られ
る。
【００６１】この樹脂やペーストは、例えば印刷によ
り、ダイペーストと同時に供給することも可能である。
例えば図４Ｃに示すように、基板上に樹脂やペーストを
印刷するときに、スペーサ１３となる部分とダイペース
ト１３′となる部分とをそれぞれ同時に印刷より形成す
る。次に、図４Ｄに示すように、ダイペースト１３′と
なる部分上に第１の半導体チップ２を押しつけて、第１
の半導体チップ２の上面とスペーサ１３の上面が同じ高
さになるようにする。この面の上に図４Ｂに示すように
第２の半導体チップ３が取り付けられる。
【００６２】次に、本発明のさらに他の実施の形態とし
て、フリップチップ接続を用いた電子モジュールの概略
構成図（断面図）を図５に示す。本実施の形態の電子モ
ジュール３１では、下段の第１の半導体チップ２をフリ
ップチップ接続によりインターポーザー基板４と接続し
たものである。
【００６３】図５に示すように、この電子モジュール３
１では、下段の第１の半導体チップ２下面のパッド１１
にスタッドバンプ１４が形成され、このスタッドバンプ
１４がインターポーザー基板４上面のランド１５に配置
されて、さらに半田１６により周囲を覆われて電気的に
接続されている。
【００６４】また、図５では、インターポーザー基板４
の上面のランド６と下面の電極端子８との間の配線とな
るスルーホール１７を一部図示している。スタッドバン
プ１４に接続されたランド１５についても同様に配線に
より電極端子８と接続される。
【００６５】第１の半導体チップ２のスタッドバンプ１
４以外の部分とインターポーザー基板４との間の隙間に
は、封止樹脂１２が充填されている。尚、この隙間に充
填される樹脂は、電子モジュール３１全体の封止樹脂１
２と同一の樹脂に限定されない。
【００６６】上段の第２の半導体チップ３は、前述の実
施の形態の電子モジュール１と同様に、その上面のパッ
ド１１とインターポーザー基板４上面のランド６とをワ
イヤ１０で接続することにより、電気的に接続されてい
る。その他の構成は、前述の実施の形態の電子モジュー
ル１と同様であるので、同一符号を付して重複説明を省
略する。
【００６７】尚、スタッドバンプ１４の代わりに、メッ
キまたは蒸着後ウエットバックした半田バンプ等、その
他の種類のバンプを形成するようにしてもよい。
【００６８】本実施の形態の電子モジュール３１によれ
ば、基板４上に複数の半導体チップ２，３を積層してい
ることにより、先の実施の形態と同様に電子モジュール
３１の面積を低減することができる。そして、本実施の
形態では、特に半導体チップをフェイスダウンで実装す
るフリップチップ接続を用いているため、全てワイヤ接
続でボンディングを行う場合に比べて、ワイヤ１０が少
なくてすみ、ワイヤ１０が減る分のスペースを詰めるこ
とができるので、電子モジュール３１を確実に小さくす
ることができる。
【００６９】また、ワイヤ接続だけの場合には、複数の
半導体チップ２，３と接続される基板４表面のランド６
を全て半導体チップ２，３の外側まで出して、それから
基板４に形成された配線で内側に持ってくる必要があ
る。これに対して、下段の半導体チップ２をフリップチ
ップ接続にした場合には、半導体チップ２の下面でボン
ディングされるため、その分基板配線を短くすることが
できる。また、上段の半導体チップ３と接続するランド
６からの基板配線との引き回しの制約も少なくなる。
【００７０】上述の本実施の形態の電子モジュール３１
は、例えば次のようにして製造することができる。尚、
前述の実施の形態の電子モジュール１の製造と共通する
工程は説明を省略する。
【００７１】まず、予め第１の半導体チップ２下面のパ
ッド１１に、ワイヤを用いることによりスタッドバンプ
１４を形成しておく。また、インターポーザー基板４上
面の、フリップチップ接続用のランド１５に、スクリー
ン印刷でクリーム状の半田１６を供給する。
【００７２】次に、第１の半導体チップ２を、そのスタ
ッドバンプ１４がある面を下にしてマウントを行う。こ
のとき、各スタッドバンプ１４がそれぞれ該当するラン
ド１５に乗るように位置合わせをする。
【００７３】続いて、リフロー炉を通して半田１６によ
る接続を行い、洗浄によりフラックスを除去し、乾燥さ
せる。
【００７４】次に、第１の半導体チップ２の一辺に、封
止樹脂例えばエポキシ系樹脂を供給し、第１の半導体チ
ップ２とインターポーザー基板４との間の隙間に浸透さ
せた後、加熱硬化させる。
【００７５】次に、上段の第２の半導体チップ３をダイ
ペースト５を介してマウントし、加熱してペーストを熱
硬化させることでチップを固定する。そして、第２の半
導体チップ３のパッド１１とインターポーザー基板４の
ランド６とをワイヤ１０で接続する。
【００７６】その後は、先の実施の形態で説明したと同
様の工程を経て、本実施の形態の電子モジュール３１を
製造することができる。
【００７７】上述の実施の形態ではフリップチップ接続
を半田１６を用いて行ったが、その他の接続方法を採っ
た実施の形態を次に示す。
【００７８】図６は、電子モジュールの概略断面図であ
る。この電子モジュール３２では、先の実施の形態の電
子モジュール３１で用いた半田１６の代わりに、接合材
１８を用いてフリップチップ接続を行った構成である。
【００７９】この接合材１８としては、異方性導電フィ
ルム（ＡＣＦ）、絶縁性の接着剤となる樹脂を用いるこ
とができる。絶縁性の接着剤となる樹脂としては、例え
ばエポキシ樹脂等の熱硬化性樹脂、ポリイミドとの熱可
塑性樹脂を用いることができる。そして、第１の半導体
チップ２とインターポーザー基板４との間の隙間には、
接合材１８が充填されて接合がなされる。
【００８０】いずれの材料を接合材１８に用いた場合
も、同様にインターポーザー基板４上に接合材１８を形
成した後、第１の半導体チップ２を加熱加圧して押しつ
けることにより、スタッドバンプ１４とランド１５とを
接続される。
【００８１】ただし、異方性導電フィルムを接合材１８
に用いた場合には、フィルム中の微細な導電性粒子がス
タッドバンプ１４とランド１５の間に挟まれるようにし
て電気的に接続させる。一方、樹脂を接合材１８に用い
た場合は、接続部の周囲に樹脂が逃げるようにしてスタ
ッドバンプ１４とランド１５との間には樹脂が残らない
ようにする。
【００８２】異方性導電フィルム（ＡＣＦ）を接合材１
８に用いた場合には、例えば次のように製造を行う。イ
ンターポーザー基板４の第１の半導体チップ２を乗せる
位置に、第１の半導体チップ２のサイズと同等以上の異
方性導電フィルムを貼り付け、カバーフィルムを剥が
す。
【００８３】次に、第１の半導体チップ２を、そのスタ
ッドバンプ１４が形成された面を下にして、各バンプ１
４が該当するランド１５に乗るように位置合わせをして
マウントする。続いて、加熱加圧して、バンプ１４とラ
ンド１５とを接触させると共に異方性導電フィルムを硬
化させる。
【００８４】その後は上段の第２の半導体チップ３を、
ダイペースト５を介してマウントし、以降は前述の実施
の形態と同様にして電子モジュールを製造することがで
きる。
【００８５】また、樹脂を接合材１８として用いた場合
は、例えば次のようにして製造を行う。インターポーザ
ー基板４の第１の半導体チップ２を載せる位置に、樹脂
ペーストを供給する。尚、樹脂の供給方法は、ディスペ
ンサによって行う他、スクリーン印刷によって行うこと
も可能である。
【００８６】次に、第１の半導体チップ２を、そのスタ
ッドバンプ１４が形成された面を下にして、各バンプ１
４が該当するランド１５に乗るように位置合わせをして
マウントする。続いて、加熱して樹脂ペーストを熱硬化
させることにより第１の半導体チップ２を固定する。
【００８７】その後は上段の第２の半導体チップ３を、
ダイペースト５を介してマウントし、以降は前述の実施
の形態と同様にして電子モジュール３２を製造すること
ができる。
【００８８】次に、本発明のさらに他の実施の形態とし
て、フリップチップ接続を用いたさらに他の電子モジュ
ールの概略構成図を図７及び図８に示す。図７Ａは電子
モジュールの斜視図を示し、図７Ｂは複数の半導体チッ
プの積層方法を示す斜視図であり、図８Ｂは電子モジュ
ールの断面図を示す。
【００８９】この電子モジュール３３は、下段の第１の
半導体チップ２の上面から、上段の第２の半導体チップ
３の４辺がはみ出している構成である。下段の第１の半
導体チップ２をワイヤ接続とすると、半導体チップ２の
パッドを上面に形成する必要があり、ワイヤ接続をする
ために上段の半導体チップ３を４辺ではみ出すように構
成することができないが、下段の第１の半導体チップ２
に前述のフリップチップ接続を用いることにより、この
ように上段の第２の半導体チップ３の４辺がはみ出した
構成とすることができる。
【００９０】従って、上段の第２の半導体チップ３の設
計条件の自由度が向上する。また、図７に示すように、
オーバーハング部の幅が小さい場合には、スペーサ等を
設けなくても接続が可能である。
【００９１】尚、オーバーハング部の幅を大きく取りた
い場合には、前述の電子モジュール２２と同様に、オー
バーハング部の下にスペーサ１３を入れるか或いは樹脂
を充填しておく。
【００９２】次に、本発明のさらに他の実施の形態とし
て、３つの半導体チップを積層した電子モジュールの概
略構成図（斜視図）を図９に示す。
【００９３】この電子モジュール３４は、３つの半導体
チップを積層させた構成である。即ち、第１の半導体チ
ップ２と第２の半導体チップ３と第３の半導体チップ２
０とが積層されて構成されている。第１の半導体チップ
２は、フリップチップ接続によりインターポーザー基板
４と接続されている。第２の半導体チップ３は、ワイヤ
１０によりインターポーザー基板４と電気的に接続され
ている。そして、第２の半導体チップ３は、第１の半導
体チップ２より２辺がはみ出している。
【００９４】そして、第３の半導体チップ２０は、第２
の半導体チップ３上にダイペース値５を介して接合さ
れ、ワイヤ１０によりインターポーザー基板４と電気的
に接続されている。この第３の半導体チップ２０は、第
２の半導体チップ３から一部が後退した大きさとなって
いて、第２の半導体チップ３上面のワイヤ１０を接続す
るためのパッド１１付近を露出させている。これによ
り、第２の半導体チップ３と第３の半導体チップ２０の
それぞれにワイヤ１０を接続することができる。
【００９５】本実施の形態の電子モジュール３４によれ
ば、３つの半導体チップ２，３，２０を有していても、
これらが積層されていることにより、電子モジュール３
４の占有する面積は小さくて済み、単位面積当たりの集
積度がさらに向上する。
【００９６】本発明のさらに他の実施の形態として、３
つの半導体チップを積層した他の電子モジュールの概略
構成図を図１０に示す。図１０Ａは電子モジュールの斜
視図を示し、図１０Ｂは複数の半導体チップの積層方法
を斜視図で示す。
【００９７】この電子モジュール３５では、半導体チッ
プを３つ有して構成されている。そして、そのうち２つ
の半導体チップ、即ち第１の半導体チップ４１及び第２
の半導体チップ４２が共に並列してインターポーザー基
板４の上面にフリップチップ接続され、残りの第３の半
導体チップ４３がこれら２つの半導体チップ４１，４２
上に積層された構成である。
【００９８】第３の半導体チップ４３は、第１の半導体
チップ４１及び第２の半導体チップ４２の上面に、ダイ
ペーストを介して接合されている。また、上面のパッド
１１とインターポーザー基板４上面のランド６とがワイ
ヤ１０で電気的に接続されている。
【００９９】３つの半導体チップ４１，４２，４３は、
それぞれ主面の寸法が異なっており、第１の半導体チッ
プ４１は主面が長方形であり、第２の半導体チップ４２
は主面が略正方形であり、第３の半導体チップ４３は主
面が長方形でありかつ下段の２つの半導体チップが収ま
る大きさとなっている。
【０１００】このように、それぞれ大きさや形状が異な
る半導体チップ４１，４２，４３を積層して、電子モジ
ュール３５を構成することもできる。これにより、各種
の半導体チップを組み合わせても、容易に面積の小さい
電子モジュールを構成することができる。
【０１０１】図１１は、スペーサを設けた電子モジュー
ルの他の構成における半導体チップの積層方法を示す斜
視図である。この電子モジュール３６は、下段の第１の
半導体チップ２の略２倍の面積の第２の半導体チップ３
を上段に載せる場合であり、スペーサ１３の大きさが下
段の第１の半導体チップ２と略同一面積となっている。
尚、図示しないが下段の半導体チップ２は、フリップチ
ップ接続により基板４と接続されている。
【０１０２】このように構成することにより、大きく面
積が異なる半導体チップ２，３を積層することができ
る。
【０１０３】図１２は、スペーサを設けた電子モジュー
ルのさらに他の構成における半導体チップの積層方法を
示す斜視図である。この電子モジュール３７は、下段の
第１の半導体チップ４１及び第２の半導体チップ４２を
間隔を置いて並列に配置して、これら２つの半導体チッ
プ４１，４２の間にスペーサ１３を入れている。そし
て、２つの半導体チップ４１，４２及びスペーサ１３上
に、上段の第３の半導体チップ４３を載置するようにし
ている。尚、図示しないが下段の半導体チップ４１，４
２は、フリップチップ接続により基板４と接続されてい
る。
【０１０４】即ち、この電子モジュール３７は、図１０
に示した電子モジュール３５にさらにスペーサ１３を設
けた構造になっている。スペーサ１３を設けたことによ
り、上段の半導体チップ４３のパッド１１の配置の自由
度が高まると共に、ボンディングの際の圧力をスペーサ
１３に吸収させることができる利点を有している。
【０１０５】上述の各実施の形態では、電子部品として
は半導体チップのみを有して電子モジュールが構成され
ていたが、複数の半導体チップと一般の電子部品とを組
み合わせて、より機能的な電子モジュールを構成するこ
ともできる。その場合を次に示す。
【０１０６】図１３及び図１４は、本発明のさらに別の
実施の形態として、半導体チップの他の電子部品を混載
した電子モジュールの概略構成図を示す。図１３は斜視
図、図１４は図１３のＸ−Ｘにおける断面図を示す。
【０１０７】この電子モジュール４０は、インターポー
ザー基板４上に第１の半導体チップ２及び第２の半導体
チップ３が積層されている。下段の第１の半導体チップ
２は、先に図５に示した電子モジュール３１と同様に、
フリップチップ接続によりインターポーザー基板４上面
のランド１５に接続され、接続部のスタッドバンプ１４
の周囲が半田１６により接続されている。
【０１０８】本実施の形態の電子モジュール４０では、
特に２つの半導体チップ２，３の周囲のインターポーザ
ー基板４上に、一般の電子部品１９が配置接続されてい
る。この電子部品１９は、上段の第２の半導体チップ３
とを電気的に接続するワイヤ１０の付近に配置されてい
る。また、電子部品１９の下のランド１５は、図示した
スルーホール１７を介してインターポーザー基板４下面
の電極端子８と接続されている。
【０１０９】その他の構成は、先に図５に示した電子モ
ジュール３１と同様であるので、重複説明を省略する。
【０１１０】そして、この一般の電子部品１９として
は、小さいチップ状の素子や抵抗素子、コンデンサ等を
配置することが可能である。半導体チップ２，３に比し
て面積が比較的小さい電子部品１９であれば、このよう
に搭載することが可能である。
【０１１１】さらに、本実施の形態の電子モジュール４
０では、フリップチップ接続の接続部の周囲に半田１６
を用いていることにより、容易に一般の電子部品１９と
の混載が可能になりモジュール化することができる。
【０１１２】尚、半田接続を使用しない場合には、一般
の電子部品１９の実装が別工程になる。このとき、下段
の半導体チップ２を先に基板４に付けると、一般の電子
部品１９用の半田印刷が困難になってしまう。一方、一
般の電子部品１９の半田接続を先に行うと、薄い半導体
チップの実装するときに電子部品が邪魔になってしま
う。このため、周りの電子部品１９を半導体チップ２，
３から遠ざけて配置することや、下段の半導体チップ２
の実装前に一般部品１９を実装した後のごみや余分なフ
ラックスを洗浄する作業等が必要になる。
【０１１３】従って、半田接続を用いた方が、他の一般
の電子部品１９と混載した電子モジュール４０を容易に
製造することができる。
【０１１４】尚、電子部品１９が下段の半導体チップ２
と比較して薄い場合には、上段の半導体チップ３をオー
バーハングさせて、そのオーバーハング部の下に電子部
品１９を配置する構成も可能である。この場合はオーバ
ーハング部の下にスペーサ等を配置できないので、ワイ
ヤ１０用のパッド１１は、主としてオーバーハング部以
外の部分に配置する。
【０１１５】本実施の形態の電子モジュール４０によれ
ば、半導体チップ２，３以外に一般の電子部品１９も一
括してリフローで半田接続することができ、半導体チッ
プ周辺の回路を取り込んで、機能的な電子モジュール４
０を形成することができる。
【０１１６】本実施の形態の電子モジュール４０は、例
えば次のようにして製造することができる。尚、先の実
施の形態と同様の工程は重複説明を省略する。
【０１１７】インターポーザー基板４上面のフリップチ
ップ接続用のランド１５に、スクリーン印刷でクリーム
状の半田１６を供給する。
【０１１８】次に、一般の電子部品１９の接続用のラン
ド１５に、スクリーン印刷でクリーム状の半田を供給す
る。このとき、先に印刷したフリップチップ接続用の半
田１６がつぶれないように、メタルスクリーンの基板４
側をエッチングにより削って逃がしておく。
【０１１９】続いて、インターポーザー基板４上に、位
置合わせして一般の電子部品１９をマウントする。
【０１２０】その後は、第１の半導体チップ２、第３の
半導体チップ３を順次マウントし、以下前述の実施の形
態と同様にして、電子モジュール４０を製造することが
できる。
【０１２１】尚、本発明において、複数の半導体チップ
の種類の組み合わせは任意であり、同種の半導体チップ
同士を組み合わせても、異種の半導体チップ同士を組み
合わせてもよい。
【０１２２】半導体チップの種類としては、ＲＯＭ，Ｓ
ＲＡＭ，ＤＲＡＭ，フラッシュメモリ等のメモリ素子、
ＣＰＵやＭＰＵ等の制御素子・演算素子、或いはその他
の素子を用いることが可能である。
【０１２３】ここで、上述の各実施の形態のように複数
の半導体チップが積層されて構成された電子モジュール
を搭載することにより、図１５に示すような携帯電話等
の電子機器１００を構成することができる。そして、上
述のように面積が小さくかつ複数の半導体チップを有し
て集積度の高い電子モジュール１０１を搭載しているの
で、小型でかつ高機能の電子機器１００を構成すること
ができる。また、上述のように電子モジュール１０１の
信頼性が高いため、電子機器１００の信頼性も高くな
る。
【０１２４】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。
【０１２５】
【発明の効果】上述の本発明によれば、複数の半導体チ
ップを積層することにより、複数の半導体チップを平面
的に並べる場合と比較して、著しく電子モジュールの面
積を低減することができる。従って、単位面積当たりの
集積度を向上させることができる。
【０１２６】そして、電子モジュールの面積が低減され
るため、マザー基板の反りや衝撃等によりマザー基板と
電子モジュールとの接続状態に及ぶ影響を小さくするこ
とができ、マザー基板との接続の信頼性をより向上させ
ることができる。
【０１２７】また、基板の直上の下段の半導体チップを
フリップチップ接続する構成としたときには、その上に
載せる上段の半導体チップの大きさの制約がなくなり、
設計の自由度が向上する。さらに、下段の半導体チップ
のワイヤ接続のためのスペースが不要になるため、電子
モジュールの面積をより小さくすることができる。ま
た、基板配線を短くすると共に、基板配線の配置の制約
を低減することができる。
【０１２８】また、上の半導体チップが下の半導体チッ
プから少なくとも一部がはみ出して積層された構成とし
たときには、上下の半導体チップが異形のものでも積層
することが可能となり、目的に合った最適の半導体チッ
プを選択して電子モジュールを構成することが可能にな
る。
【０１２９】さらに、上の半導体チップが下の半導体チ
ップからはみ出した部分の下に、スペーサが形成されて
いるか或いは樹脂やペーストが充填されている構成とし
たときには、ボンディングの際ににかかる圧力を受ける
ことができると共に、超音波が逃げる（減衰する）のを
防止するという働きを有し、より安定した確実なボンデ
ィングが可能となる。
【０１３０】また、外部との接続を行う電極端子が全て
基板の裏面内に配置されている構成としたときには、リ
ードフレームを引き出した場合よりも面積を低減するこ
とができる。
【０１３１】また、複数の半導体チップに並列して、基
板上に他の電子部品が接続されている構成としたときに
は、より機能的な電子モジュールを構成することができ
る。
【０１３２】この場合に、さらに基板の直上の半導体チ
ップを半田接続を用いたフリップチップ接続としたとき
には、他の電子部品と一括して半田接続を行うことによ
り、容易に他の電子部品と半導体チップを混載した電子
モジュールを製造することができる。
【０１３３】また、複数の半導体チップが積層されて構
成された電子モジュールを搭載して電子機器を構成する
ことにより、小型でかつ高機能の電子機器を構成するこ
とができる。そして、電子モジュールの信頼性が高いた
め、電子機器の信頼性も高くなる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の電子モジュールの概略
構成図である。 Ａ 表面側の斜視図である。 Ｂ 裏面側の斜視図である。
【図２】図１の電子モジュールの断面図である。
【図３】本発明の他の実施の形態の電子モジュールの概
略構成図である。 Ａ 斜視図である。 Ｂ 平面図である。
【図４】スペーサを設けた電子モジュールの概略構成図
である。 Ａ 斜視図である。 Ｂ 複数の半導体チップの積層方法を示す斜視図であ
る。 Ｃ，Ｄ 図４Ａの電子モジュールの製造工程を示す平面
図及び断面図である。
【図５】フリップチップ接続を用いた電子モジュールの
概略構成図（断面図）である。
【図６】フリップチップ接続を用いた他の電子モジュー
ルの概略構成図（断面図）である。
【図７】フリップチップ接続を用いたさらに他の電子モ
ジュールの概略構成図である。 Ａ 斜視図である。 Ｂ 複数の半導体チップの積層方法を示す斜視図であ
る。
【図８】図７の電子モジュールの断面図である。
【図９】３つの半導体チップを積層した電子モジュール
の概略構成図（斜視図）である。
【図１０】３つの半導体チップを積層した他の電子モジ
ュールの概略構成図である。 Ａ 斜視図である。 Ｂ 複数の半導体チップの積層方法を示す斜視図であ
る。
【図１１】スペーサを設けた電子モジュールの他の構成
における半導体チップの積層方法を示す斜視図である。
【図１２】スペーサを設けた電子モジュールのさらに他
の構成における半導体チップの積層方法を示す斜視図で
ある。
【図１３】半導体チップの他の電子部品を混載した電子
モジュールの概略構成図（斜視図）である。
【図１４】図１３の電子モジュールの断面図である。
【図１５】電子機器に電子モジュールを搭載した状態を
示す図である。
【図１６】内部に２つの半導体チップを配置した電子モ
ジュールの断面図である。
【符号の説明】
１，２１，２２，３１，３２，３３，３４，３５，３
６，３７，４０，１０１電子モジュール、２，４１ 第
１の半導体チップ、３，４２ 第２の半導体チップ、４
インターポーザー基板、５ ダイペースト、６，１５
ランド、７ ソルダーレジスト、８ 電極端子、９
補強端子、１０ ワイヤ、１１ パッド、１２ 封止樹
脂、１３ スペーサ、１４ スタッドバンプ、１６ 半
田、１７スルーホール、１８ 接合材、１９ 電子部
品、２０，４３ 第３の半導体チップ、１００ 電子機
器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基板上に、複数の半導体チップが積層さ
    れて成ることを特徴とする電子モジュール。
  2. 【請求項２】 外部との接続を行う電極端子が、全て上
    記基板の裏面内に配置されていることを特徴とする請求
    項１に記載の電子モジュール。
  3. 【請求項３】 上記電極端子が薄い板状であることを特
    徴とする請求項２に記載の電子モジュール。
  4. 【請求項４】 上記複数の半導体チップのうち、上記基
    板の直上の半導体チップが該基板とフリップチップ接続
    されていることを特徴とする請求項１に記載の電子モジ
    ュール。
  5. 【請求項５】 積層された上記複数の半導体チップにお
    いて、上の半導体チップが下の半導体チップから少なく
    とも一部がはみ出して積層されていることを特徴とする
    請求項１に記載の電子モジュール。
  6. 【請求項６】 上記上の半導体チップが上記下の半導体
    チップからはみ出した部分の下にスペーサが形成されて
    いることを特徴とする請求項５に記載の電子モジュー
    ル。
  7. 【請求項７】 上記上の半導体チップが上記下の半導体
    チップからはみ出した部分の下に樹脂が充填されている
    ことを特徴とする請求項５に記載の電子モジュール。
  8. 【請求項８】 上記上の半導体チップが上記下の半導体
    チップからはみ出した部分の下にペーストが充填されて
    いることを特徴とする請求項５に記載の電子モジュー
    ル。
  9. 【請求項９】 上記複数の半導体チップに並列して、上
    記基板上に他の電子部品が接続されていることを特徴と
    する請求項１に記載の電子モジュール。
  10. 【請求項１０】 基板上に複数の半導体チップが積層さ
    れた電子モジュールを搭載してなることを特徴とする電
    子機器。
JP06875499A 1999-03-15 1999-03-15 電子モジュール及び電子機器 Expired - Fee Related JP4228457B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06875499A JP4228457B2 (ja) 1999-03-15 1999-03-15 電子モジュール及び電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06875499A JP4228457B2 (ja) 1999-03-15 1999-03-15 電子モジュール及び電子機器

Publications (2)

Publication Number Publication Date
JP2000269407A true JP2000269407A (ja) 2000-09-29
JP4228457B2 JP4228457B2 (ja) 2009-02-25

Family

ID=13382873

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06875499A Expired - Fee Related JP4228457B2 (ja) 1999-03-15 1999-03-15 電子モジュール及び電子機器

Country Status (1)

Country Link
JP (1) JP4228457B2 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031760A (ja) * 2001-07-11 2003-01-31 Nec Kyushu Ltd 半導体装置
EP1187210A3 (en) * 2000-09-07 2005-03-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2005217397A (ja) * 2004-01-29 2005-08-11 Hynix Semiconductor Inc 直列ダイオードセルを利用した不揮発性メモリ装置
US6992396B2 (en) 2002-12-27 2006-01-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7119426B2 (en) 2002-11-07 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method of same
JP2007027526A (ja) * 2005-07-20 2007-02-01 Kyushu Institute Of Technology 両面電極パッケージ及びその製造方法
US7183651B1 (en) 2004-06-15 2007-02-27 Storage Technology Corporation Power plane decoupling
JP2007150078A (ja) * 2005-11-29 2007-06-14 Renesas Technology Corp 半導体装置及びその製造方法
JP2008226943A (ja) * 2007-03-09 2008-09-25 Sanyo Electric Co Ltd 半導体装置
JP2008294478A (ja) * 2008-08-25 2008-12-04 Panasonic Electric Works Co Ltd チップ間端子接続方法及びそれを用いて作製した回路基板とそれを具備する火災感知器
JP2009522113A (ja) * 2006-01-10 2009-06-11 バレオ・エチユード・エレクトロニク 少なくとも２個の積層部材を互いにろう付けする方法
JP2009527944A (ja) * 2006-03-31 2009-07-30 インテル・コーポレーション 単一パッケージの無線通信装置
JP2010239344A (ja) * 2009-03-31 2010-10-21 Fujikura Ltd 無線回路モジュール
JP2011124604A (ja) * 2011-02-09 2011-06-23 Renesas Electronics Corp 半導体装置の製造方法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1187210A3 (en) * 2000-09-07 2005-03-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2003031760A (ja) * 2001-07-11 2003-01-31 Nec Kyushu Ltd 半導体装置
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
US7119426B2 (en) 2002-11-07 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method of same
US6992396B2 (en) 2002-12-27 2006-01-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2005217397A (ja) * 2004-01-29 2005-08-11 Hynix Semiconductor Inc 直列ダイオードセルを利用した不揮発性メモリ装置
US7183651B1 (en) 2004-06-15 2007-02-27 Storage Technology Corporation Power plane decoupling
JP2007027526A (ja) * 2005-07-20 2007-02-01 Kyushu Institute Of Technology 両面電極パッケージ及びその製造方法
JP4635202B2 (ja) * 2005-07-20 2011-02-23 国立大学法人九州工業大学 両面電極パッケージの製造方法
JP2007150078A (ja) * 2005-11-29 2007-06-14 Renesas Technology Corp 半導体装置及びその製造方法
JP2009522113A (ja) * 2006-01-10 2009-06-11 バレオ・エチユード・エレクトロニク 少なくとも２個の積層部材を互いにろう付けする方法
US8723079B2 (en) 2006-01-10 2014-05-13 Valeo Etudes Electroniques Laser soldering using thermal characteristics
JP2009527944A (ja) * 2006-03-31 2009-07-30 インテル・コーポレーション 単一パッケージの無線通信装置
JP4688934B2 (ja) * 2006-03-31 2011-05-25 インテル・コーポレーション 単一パッケージの無線通信装置
US8138599B2 (en) 2006-03-31 2012-03-20 Intel Corporation Wireless communication device integrated into a single package
US10439265B2 (en) 2006-03-31 2019-10-08 Intel Corporation Single-package wireless communication device
US10727567B2 (en) 2006-03-31 2020-07-28 Intel Corporation Single-package wireless communication device
US11552383B2 (en) 2006-03-31 2023-01-10 Tahoe Research, Ltd. Single-package wireless communication device
US11942676B2 (en) 2006-03-31 2024-03-26 Tahoe Research, Ltd. Single-package wireless communication device
JP2008226943A (ja) * 2007-03-09 2008-09-25 Sanyo Electric Co Ltd 半導体装置
JP2008294478A (ja) * 2008-08-25 2008-12-04 Panasonic Electric Works Co Ltd チップ間端子接続方法及びそれを用いて作製した回路基板とそれを具備する火災感知器
JP2010239344A (ja) * 2009-03-31 2010-10-21 Fujikura Ltd 無線回路モジュール
JP2011124604A (ja) * 2011-02-09 2011-06-23 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP4228457B2 (ja) 2009-02-25

Similar Documents

Publication Publication Date Title
US8432033B2 (en) Electronic device and manufacturing method therefor
US8786102B2 (en) Semiconductor device and method of manufacturing the same
US10297582B2 (en) BVA interposer
JP3765952B2 (ja) 半導体装置
JP5383024B2 (ja) 多層半導体パッケージ
KR100533673B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
JP2541487B2 (ja) 半導体装置パッケ―ジ
JP3718205B2 (ja) チップ積層型半導体装置およびその製造方法
JP3689694B2 (ja) 半導体装置及びその製造方法
US9768137B2 (en) Stud bump structure for semiconductor package assemblies
JP2001127246A (ja) 半導体装置
JP2002343899A (ja) 半導体パッケージ用基板、半導体パッケージ
JP4228457B2 (ja) 電子モジュール及び電子機器
JP2001077294A (ja) 半導体装置
CN112768437B (zh) 多层堆叠封装结构和多层堆叠封装结构的制备方法
JP4556671B2 (ja) 半導体パッケージ及びフレキシブルサーキット基板
JP2007150346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4339032B2 (ja) 半導体装置
TWI838125B (zh) 半導體封裝及其製造方法
JP2008311347A (ja) 半導体モジュール及びその製造方法
KR20070019359A (ko) 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법
JPH11204573A (ja) 半導体装置の製造方法および半導体装置
JP2001291821A (ja) 半導体装置およびその製造方法
JP2001291818A (ja) 半導体装置およびその製造方法
KR101088814B1 (ko) 플립 칩 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060502

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080718

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081124

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111212

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees