JP5098558B2 - 半導体装置 - Google Patents

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Description

本発明は、パッケージ基板上に半導体チップとチップ部品を搭載した半導体装置に関し、特にボンディングパッドの配置の制約を緩和することができる半導体装置に関するものである。
増幅用トランジスタを有する半導体チップを多層基板上に搭載した高周波電力増幅器が提案されている（例えば、特許文献１参照）。このような高周波電力増幅器は、パッケージ基板上に半導体チップとチップ部品を搭載したモノリシックマイクロ波集積回路(MMIC: Monolitic Microwave IC)として実現される。
図１１は従来の半導体装置を示す上面図であり、図１２は図１１の半導体装置のパッケージ基板の最上層を示す上面図である。パッケージ基板１０の表面には、第１，第２の実装ランド１１，１２、ボンディングパッド１３、及び、第１の実装ランド１１とボンディングパッド１３を接続する接続パターン１４が形成されている。パッケージ基板１０上に、半導体チップ１５が搭載されている。第１，第２の実装ランド１１，１２上に半田を介してチップ部品１７が搭載されている。この半田がボンディングパッド１３へ流れるのを防ぐために、接続パターン１４の一部を覆うようにソルダーレジスト１８が形成されている。半導体チップ１５とボンディングパッド１３は金ワイヤ１９により接続されている。これらの半導体チップ１５、金ワイヤ１９及びチップ部品１７は樹脂により封止されている。
特開平１０−４３２２号公報
金ワイヤ１９が長いと電気的特性が劣化する。そこで、金ワイヤ１９を短くするために、図１３，１４に示すようにボンディングパッド１３を半導体チップ１５に近づけることが考えられる。しかし、これに伴ってソルダーレジスト１８と第２の実装ランド１２の間隔が狭くなり、チップ部品１７の下に樹脂が入り込み難くなる。これにより、半田の融点以上の高温時において、半田が溶けて第１，第２の実装ランド１１，１２間が短絡するという問題があった。従って、ボンディングパッド１３の配置には設計上の制約があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、ボンディングパッドの配置の制約を緩和することができる半導体装置を得るものである。
本発明に係る半導体装置は、第１，第２の実装ランド、ボンディングパッド、及び、第１の実装ランドとボンディングパッドを接続する接続パターンが表面に形成されたパッケージ基板と、パッケージ基板上に搭載された半導体チップと、半導体チップとボンディングパッドを接続するワイヤと、第１，第２の実装ランド上に半田を介して搭載されたチップ部品と、半導体チップ、ワイヤ及びチップ部品を封止する樹脂とを備え、接続パターンの一部はソルダーレジストで覆われ、第１，第２の実装ランドとチップ部品とパッケージ基板で囲まれた領域に樹脂が充填され、ソルダーレジストと第２の実装ランドの間隔が狭くなっている配置であって、第１，第２の実装ランドにおいて第２の実装ランドのソルダーレジストに近接する部分のみに切り欠きが形成され、切り欠きは第２の実装ランドの第１の辺と第２の辺の間に形成され、切り欠きの第１の辺に沿った幅と第２の辺に沿った幅がそれぞれチップ部品とパッケージ基板の間隔よりも大きく、切り欠きを形成した第２の実装ランドの面積が切り欠きを形成していない第２の実装ランドの面積の９０％以上である。本発明のその他の特徴は以下に明らかにする。
本発明により、ボンディングパッドの配置の制約を緩和することができる。
図１は、本発明の実施の形態に係る半導体装置を示す上面図であり、図２は図１のＸ−Ｘ’における断面図であり、図３は図１のＹ−Ｙ’における断面図である。ただし、パッケージ基板１０の内部構造については図示を省略している。なお、半導体装置の平面形状は３ｍｍ角の正方形である。
パッケージ基板１０の表面には、第１，第２の実装ランド１１，１２、ボンディングパッド１３、及び、第１の実装ランド１１とボンディングパッド１３を接続する接続パターン１４が形成されている。パッケージ基板１０上に、ＧａＡｓなどで構成された半導体チップ１５がダイボンド材により搭載されている。第１，第２の実装ランド１１，１２上に半田１６を介して、キャパシタなどのチップ部品１７が搭載されている。
この半田１６がボンディングパッド１３へ流れるのを防ぐために、接続パターン１４の一部を覆うようにソルダーレジスト１８が形成されている。ソルダーレジスト１８の厚みは、第１，第２の実装ランド１１，１２、ボンディングパッド１３又は接続パターン１４の厚みと同程度である。
半導体チップ１５とボンディングパッド１３は金ワイヤ１９により接続されている。これらの半導体チップ１５、金ワイヤ１９及びチップ部品１７は樹脂２０により封止されている。
また、第１，第２の実装ランド１１，１２とチップ部品１７とパッケージ基板１０で囲まれた領域に樹脂２０が充填されている。これにより、半田１６の融点以上の高温時において、半田１６が溶けて第１，第２の実装ランド１１，１２間が短絡するのを防ぐことができる。
また、第１，第２の実装ランド１１，１２同士の間隔Ｓ０は２００〜３００μｍ程度である。そして、チップ部品１７とパッケージ基板１０の間隔ｔは、第１，第２の実装ランド１１，１２の厚みと半田１６の厚みの合計であり、ここでは３０μｍ程度である。
図４は、本発明の実施の形態に係る半導体装置の等価回路を示す図である。半導体チップ１５は、増幅用トランジスタ２１，２２と、バイアス回路２３と、整合回路２４〜２６とを有する。また、パッケージ基板１０は、端子Ｐｉｎ，Ｐｏｕｔ，Ｖｒｅｆ，Ｖｃｂ，Ｖｃ１，Ｖｃ２と、バイアスライン２７，２８と、端子Ｖｃ１，Ｖｃ２と接地点との間にそれぞれ設けられたバイアスコンデンサＣ１，Ｃ２と、出力側ＤＣカット用コンデンサＣ３とを有する。
前段の増幅用トランジスタ２１のベースは、整合回路２４を介して端子Ｐｉｎに接続されている。後段の増幅用トランジスタ２２のベースは、整合回路２５を介して前段の増幅用トランジスタ２１のコレクタに接続されている。後段の増幅用トランジスタ２２のコレクタは、出力側ＤＣカット用コンデンサＣ３を介して端子Ｐｏｕｔに接続されている。増幅用トランジスタ２１，２２のコレクタには、それぞれバイアスライン２７，２８を介して端子Ｖｃ１，Ｖｃ２から駆動電圧が印加される。増幅用トランジスタ２１，２２のエミッタは接地されている。
また、バイアス回路２３には端子Ｖｒｅｆを介して基準電圧が印加され、端子Ｖｃｂを介して駆動電圧が印加される。この駆動電圧に応じてバイアス回路２３は、増幅用トランジスタ２１，２２のベースに電圧を供給して、増幅用トランジスタ２１，２２を駆動する。そして、端子Ｐｉｎから入力された高周波信号は、増幅用トランジスタ２１，２２により増幅されて、端子Ｐｏｕｔから出力される。
図５は、本発明の実施の形態に係るパッケージ基板を示す断面図である。図６〜９は、それぞれ図５のＡ−Ａ´，Ｂ−Ｂ´，Ｃ−Ｃ´，Ｄ−Ｄ´における上面図である。
複数の樹脂材３１〜３３及び複数の導体３４〜３６が交互に重なっている。最下層の樹脂材３１の下面に接地電極３７と電極端子４１が設けられている。導体３４と接地電極３７はビアホール３８により、導体３４と導体３５はビアホール３９により、導体３５と導体３６はビアホール４０によりそれぞれ電気的に接続されている。
本実施の形態では、樹脂材３２がコア基板であり、その上下に設けられた樹脂材３１，３３がビルドアップ材である。最下層の樹脂材３１の上面に設けられた導体３４は、増幅用トランジスタ２１，２２に駆動電圧を供給するためのバイアスライン２７，２８を有する。
図１０は、図６の円で囲った部分を拡大した上面図である。ソルダーレジスト１８と第２の実装ランド１２の間隔Ｓ１が狭くなっている。そこで、第２の実装ランド１２には、ソルダーレジスト１８に近接する部分に切り欠き４２が形成されている。具体的には、切り欠き４２は第２の実装ランド１２の第１の辺４３と第２の辺４４の間に形成されている。そして、切り欠き４２の第１の辺４３に沿った幅ａと第２の辺４４に沿った幅ｂが、それぞれチップ部品１７とパッケージ基板１０の間隔ｔよりも大きくなるようにする。これにより、チップ部品１７とパッケージ基板１０の間に樹脂２０が充填されやすくなるため、ボンディングパッド１３の配置の制約を緩和することができる。ただし、実装強度を確保するため、切り欠き４２を形成した第２の実装ランド１２の面積が切り欠き４２を形成していない第２の実装ランド１２の面積の９０％以上となるように幅ａ，幅ｂの値を設定する。なお、ここではＳ１≧２ｔ（＝６０μｍ）である。
なお、幅ａと幅ｂの大小関係については任意に設定することができる。また、第１の実装ランド１１だけでなく、第２の実装ランド１２に別のボンディングパッドが接続されている場合にも、本発明を適用することができる。
本発明の実施の形態に係る半導体装置を示す上面図である。 図１のＸ−Ｘ’における断面図である。 図１のＹ−Ｙ’における断面図である。 本発明の実施の形態に係る半導体装置の等価回路を示す図である。 本発明の実施の形態に係るパッケージ基板を示す断面図である。 図５のＡ−Ａ´における上面図である。 図５のＢ−Ｂ´における上面図である。 図５のＣ−Ｃ´における上面図である。 図５のＤ−Ｄ´における上面図である。 図６の円で囲った部分を拡大した上面図である。 従来の半導体装置を示す上面図である。 図１１の半導体装置のパッケージ基板の最上層を示す上面図である。 改良された従来の半導体装置を示す上面図である。 図１３の半導体装置のパッケージ基板の最上層を示す上面図である。
符号の説明
１０ パッケージ基板
１１ 第１の実装ランド
１２ 第２の実装ランド
１３ ボンディングパッド
１４ 接続パターン
１５ 半導体チップ
１６ 半田
１７ チップ部品
１８ ソルダーレジスト
１９ 金ワイヤ（ワイヤ）
２０ 樹脂
４２ 切り欠き
４３ 第１の辺
４４ 第２の辺

Claims (2)

  1. 第１，第２の実装ランド、ボンディングパッド、及び、前記第１の実装ランドと前記ボンディングパッドを接続する接続パターンが表面に形成されたパッケージ基板と、
    前記パッケージ基板上に搭載された半導体チップと、
    前記半導体チップと前記ボンディングパッドを接続するワイヤと、
    前記第１，第２の実装ランド上に半田を介して搭載されたチップ部品と、
    前記半導体チップ、前記ワイヤ及び前記チップ部品を封止する樹脂とを備え、
    前記接続パターンの一部はソルダーレジストで覆われ、
    前記第１，第２の実装ランドと前記チップ部品と前記パッケージ基板で囲まれた領域に前記樹脂が充填され、
    前記ソルダーレジストと前記第２の実装ランドの間隔が狭くなっている配置であって、前記第１，第２の実装ランドにおいて前記第２の実装ランドの前記ソルダーレジストに近接する部分のみに切り欠きが形成され、
    前記切り欠きは前記第２の実装ランドの第１の辺と第２の辺の間に形成され、
    前記切り欠きの前記第１の辺に沿った幅と前記第２の辺に沿った幅がそれぞれ前記チップ部品と前記パッケージ基板の間隔よりも大きく、
    前記切り欠きを形成した前記第２の実装ランドの面積が前記切り欠きを形成していない前記第２の実装ランドの面積の９０％以上であることを特徴とする半導体装置。
  2. 前記切り欠きは前記第２の実装ランドの第１の辺と第２の辺の間に形成され、
    前記切り欠きの前記第１の辺に沿った幅と第２の辺に沿った幅は、それぞれ前記チップ部品と前記パッケージ基板の間隔よりも大きいことを特徴とする請求項１に記載の半導体装置。
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