JP5957103B2 - 半導体チップと半導体チップパッケージ - Google Patents

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Description

本発明は、半導体チップに関するものであって、半導体チップのタイミングスキュー均衡に関するものである。
現代の高速超大規模集積回路（ＶＬＳＩ）において、チップパフォーマンスの決定およびタイミングとデザイン収束の促進で、クロック設計は重要な役割を担う。合成システムの機能、領域、速度およびワット損に影響するので、同期システムのレイアウト設計において、クロックルーティングが重要である。よって、クロックのタイミングスキューの最小化は、ＶＬＳＩ設計のハイパフォーマンス、且つ、高速回路の重大問題になっている。
一般に、クロックツリー合成（ＣＴＳ）が実行されて、バッファを挿入し、タイミングスキューを減少させると共に、クロックツリーを構成して、タイミングスキュー、回路領域、および、電力消耗を考慮に入れることにより、最適化ソリューションになる。しかし、クロックツリーのタイミングスキューは、異なるプロセス、温度、および、電圧コーナーによって明らかに変化する。先進技術においては、この影響がさらにひどくなる。この問題を解決しようとするひとつの方法として、提案される半導体チップとパッケージを用いることである。
タイミングスキューの平衡を保つ半導体チップと半導体チップパッケージが提供される。
半導体チップの実施形態が提供される。この半導体チップは、基準信号を提供する第一回路、第二回路、第三回路、基準信号を第一回路から第二回路に送信する第一信号経路、および、基準信号を第一回路から第三回路に送信する第二信号経路を有する。第一信号経路および第二信号経路のタイミングスキューは平衡状態で、第一信号経路および第二信号経路は全体的に通じる。
さらに、半導体チップパッケージの実施形態が提供される。この半導体チップパッケージは、パッケージ構造と半導体チップを有する。パッケージ構造は、第一接触パッド、第二接触パッドおよび第三接触パッドを有する。半導体チップは、パッケージ構造にマウントされる。半導体チップは、第一パッド、第二パッド、第三パッド、第一パッドと第一接続ユニットにより第一接触パッドに結合されて、基準信号を提供する第一回路、第二パッドと第二接続ユニットにより第二接触パッドに結合する第二回路、第三パッドと第三接続ユニットにより第三接触パッドに結合される第三回路を有する。パッケージ構造は、さらに、第一接触パッドから第二接触パッドに基準信号を送信する第一信号経路と、第一接触パッドから第三接触パッドに基準信号を送信する第二信号経路を有する。第一信号経路および第二信号経路のタイミングスキューは平衡状態である。
本発明により、タイミングスキューの平衡を保つことができる。
本発明の実施形態による半導体チップを示す図である。 本発明の他の実施形態による半導体チップを示す図である。 本発明の実施形態による遅延ユニットを示す図である。 本発明の他の実施形態による遅延ユニットを示す図である。 本発明の他の実施形態による遅延ユニットを示す図である。 本発明の実施形態による半導体チップパッケージの断面図である。 図４に示す半導体チップパッケージの上面図である。 図５に示すパッケージ構造の上面図である。
図１は、本発明の実施形態による半導体チップ１００を示す図である。半導体チップ１００は、集積回路領域１１０、遮蔽領域１２０およびトレースｔｒ１、ｔｒ２、ｔｒ３を有する。集積回路領域１１０は、クロック生成器１３０、コマンド処理回路１４０とデータ処理回路１５０を含む。実施態様において、コマンド処理回路１４０とデータ処理回路１５０により、メモリデバイス、例えばメモリ（ＬＤＤＲ２やＬＤＤＲ３）の命令信号とデータ信号を処理する。さらに、集積回路領域１１０において、コマンド処理回路１４０とデータ処理回路１５０は反対側に設置されて、メモリデバイスのピンシーケンス要求に従わせる。たとえば、コマンド処理回路１４０は半導体チップ１００の左側に位置し、データ処理回路１５０は半導体チップ１００の右側に位置する。トレースｔｒ１とトレースｔｒ２は信号経路Ｓ１を形成し、トレースｔｒ１とトレースｔｒ３は信号経路Ｓ２を形成し、トレースｔｒ１は、信号経路Ｓ１とＳ２の共通面である。実施態様において、クロック生成器１３０は、信号経路Ｓ１により、参照クロックＣＬＫをコマンド処理回路１４０に送信（出力）し、クロック生成器１３０は、さらに、信号経路Ｓ２により、参照クロックＣＬＫをデータ処理回路１５０に送信（出力）する。特に、参照クロックＣＬＫは、コマンド処理回路１４０とデータ処理回路１５０のクロックソースである。コマンド処理回路１４０とデータ処理回路１５０の内部回路、例えば位相ロックループ（ＰＬＬｓ）は、参照クロックＣＬＫにしたがって、複数の内部クロック信号を生成することができる。注意すべきことは、トレースｔｒ１、ｔｒ２とｔｒ３は、集積回路領域１１０の外側に位置することである。さらに、信号経路Ｓ１と信号経路Ｓ２は遮蔽領域１２０により囲まれている。たとえば、信号経路Ｓ１と信号経路Ｓ２は、集積回路領域１１０と遮蔽領域１２０の間に設置され、信号経路Ｓ１と信号経路Ｓ２内の参照クロックＣＬＫを保護する。本実施形態の一例として、第一追加遮蔽領域は、集積回路領域１１０と信号経路Ｓ１の間に位置し、第二追加遮蔽領域は、集積回路領域１１０と信号経路Ｓ２の間に設置される。さらに、トレースｔｒ１、トレースｔｒ２、トレースｔｒ３は同じ導電層（たとえば、頂部金属層）により形成され、信号経路Ｓ１と信号経路Ｓ２の長さはほぼ同じである。よって、信号経路Ｓ１と信号経路Ｓ２のタイミングスキューは平衡状態で、クロックツリー合成がないため、設計の複雑さと設計時間を減少させる。本実施形態の他の例として、トレースｔｒ１、ｔｒ２、ｔｒ３は異なる導電層により形成され、信号経路Ｓ１と信号経路Ｓ２のインピーダンスはほぼ整合している。とくに、信号経路Ｓ１と信号経路Ｓ２のタイミングスキューは平衡状態で、信号経路Ｓ１とＳ２は全体的に通じる。つまり、信号経路Ｓ１と信号経路Ｓ２は全体的なルーティングにより生成される。全体的なルーティングが用いられており、局部的なルーティングから識別されている。局部的なルーティングにおいて、経路のスケールは、チップのスケールに対して極めて小さく、経路は、通常、機能ブロック中にある。たとえば、チップの一面は、長さが数ミリメートル（ｍｍ）であり、経路の長さは、数マイクロメートル（ｕｍ）であり、経路は、加算器の出力ともうひとつの加算器の入力を接続し、両加算器は一機能ユニットに属し、加算操作を行う。一方、全体的なルーティングは、通常、チップの異なる主要な機能ブロックまたは異なるクロックドメインを横切る経路に関連している。平方ミリメートル（ｍｍ２）の次数のチップサイズにおいて、全体的なルーティングは長さが数ミリメートルである。また、注意すべきことは、半導体チップ１００は、通常、ダイとして知られることである。半導体製造技術によると、ウェハは、複数のダイにスライスされる。ダイの内側で、すべての機能回路は一領域内に位置し、この領域は、本実施形態において、集積回路領域と称される。通常、ダイの境界と集積回路領域の境界の間に限界領域があり、ウェハスライス中に、機能回路にダメージを与えないようにする。遮蔽領域１２０、信号経路Ｓ１と信号経路Ｓ２はこのような限界領域に位置する。
注意すべきことは、前の段落中の開示は本発明の実施形態を示し、本発明には、その他の変形も含まれることである。たとえば、まず、クロック生成器１３０は、基準信号生成器により代替され、クロック信号に限定されない基準信号を生成する。一方、コマンド処理回路１４０とデータ処理回路１５０は、それぞれ、第一回路と第二回路により代替され、コマンドまたはデータ処理機能の実行に限定されない。第二に、信号経路Ｓ１と信号経路Ｓ２は、必ずしも集積回路領域１１０の外側ではなくてもよく、ルーティング制約が満たされている限り、どちらも、集積回路領域１１０内で、完全にまたは部分的に通じてもよい。第三に、干渉が強くないとき、遮蔽領域１２０が用いられて、よい信号品質のために、信号経路Ｓ１と信号経路Ｓ２を干渉から保護し、全体的または部分的に除去される。第四に、信号経路Ｓ１と信号経路Ｓ２は互いに重複しないが、二つは完全に経路を分離する。さらに注意すべきことは、クロック生成器１３０、コマンド処理回路１４０、データ処理回路１５０が、すべて、集積回路領域１１０の異なる側に位置するとは限らないことである。さらに、三つの回路は、集積回路領域１１０の境界上にもまたは近くにも位置しなくてもよい。
図２は、本発明の他の実施形態による半導体チップ２００を示す図である。半導体チップ２００は、集積回路領域２１０、遮蔽領域２２０、遅延ユニット２６０およびトレースｔｒ４、ｔｒ５、ｔｒ６、ｔｒ７を含む。集積回路領域２１０は、第一回路２３０、第二回路２４０、及び第三回路２５０を含む。図２において、第一回路２３０のポートＰ１が用いられて、基準信号ＲＥＦが第二回路２４０のポートＰ２と第三回路２５０のポートＰ３に送信され、第二回路２４０と第三回路２５０が、集積回路領域２１０の異なる端に設置される。とくに、第二回路２４０は第三回路２５０から離れている。基準信号ＲＥＦは、信号経路Ｓ３を介して、第一回路２３０のポートＰ１から、第二回路２４０のポートＰ２に送信され、信号経路Ｓ３は、トレースｔｒ４とｔｒ５により形成される。さらに、基準信号ＲＥＦは、信号経路Ｓ４を介して、第一回路２３０のポートＰ１から第三回路２５０のポートＰ３に送信され、信号経路Ｓ４は、トレースｔｒ４、トレースｔｒ６、遅延ユニット２６０とトレースｔｒ７により形成される。上述のように、トレースｔｒ４は信号経路Ｓ３と信号経路Ｓ４の共通面である。本実施態様において、集積回路領域２１０の周辺のポートＰ１とポートＰ２との間の最短距離は、集積回路領域２１０の周辺のポートＰ１とポートＰ３との間の最短距離より長い。よって、遅延ユニット２６０により、信号経路Ｓ４中の基準信号ＲＥＦの送信を遅延させることで、基準信号ＲＥＦは、同時に、第二回路２４０のポートＰ２と第三回路２５０のＰ３に到達する。さらに、トレースｔｒ６とトレースｔｒ７の合計は、トレースｔｒ５より短い。このほか、トレースｔｒ４、ｔｒ５、ｔｒ６、ｔｒ７は、同じ導電層または異なる導電層により形成され、信号経路Ｓ３と信号経路Ｓ４のインピーダンスはほぼ整合する。よって、信号経路Ｓ３と信号経路Ｓ４のタイミングスキューは平衡状態で、クロックツリー合成がなく、信号経路Ｓ３と信号経路Ｓ４は全体的に通じる。
前の段落中の開示は遅延ユニット２６０の実施形態を示し、図１の変形例に係る実施形態は図２に示される実施形態にも適用してもよい。このほか、ポートＰ１、Ｐ２、Ｐ３は必ずしも必要ではなく、状況に応じて除去される。
図３Ａは本発明の実施形態による遅延ユニット３００Ａを示す図である。図２と図３Ａを同時に参照すると、遅延ユニット３００Ａは、蛇状のトレース３１０を有し、複数のセクションを有する蛇状の構造に形成された導電ラインを有し、セクションの数量は、トレースｔｒ５の長さと、トレースｔｒ６及びトレースｔｒ７を合計した長さとの差にしたがって決定される。上述のように、トレースｔｒ４−ｔｒ７と蛇状のトレース３１０は、同じ導電層または異なる導電層により形成される。図３Ｂは本発明の他の実施形態による遅延ユニット３００Ｂを示す図である。図２と図３Ｂを参照し、遅延ユニット３００Ｂは、複数のインバーター３２０を含むバッファチェーンであり、インバーター３２０の数量は、トレースｔｒ５とインバーター３２０の伝搬遅延との間の差にしたがって決定される。本実施態様において、インバーターの数量は偶数である。本実施形態において、バッファチェーンは複数のバッファにより形成される。図３Ｃは本発明の他の実施形態による遅延ユニット３００Ｃを示す図である。図３Ｃにおいて、遅延ユニット３００Ｃはローパスフィルター３３０により形成される。
図４は本発明の実施形態による半導体チップパッケージ４００の断面図である。半導体チップパッケージ４００は、パッケージ構造４１０、複数のピン４２０、パッケージ構造４１０上に搭載される半導体チップ４３０、ボンディングワイヤー４４０、４５０、４６０、及び、伝送回線４７０を有し、ボンディングワイヤー４４０、４５０、４６０は、伝送回線４７０により、互いに結合される。
図５は、図４の半導体チップパッケージ４００の上面図である。図５において、半導体チップ４３０は、複数のパッド５１０、第一回路５２０、第二回路５３０、及び第三回路５４０を含む。半導体チップパッケージ４００は、さらに、パッケージ構造４１０上に設置される複数の接触パッド５５０を有する。第一回路５２０が用いられて、パッケージ構造４１０により、基準信号ＲＥＦが、第二回路５３０と第三回路５４０に送信される。本実施態様において、ボンディングワイヤー４４０は、接触パッド５５０中の特定の接触パッド（５５０ａで示される）とパッド５１０中の特定のパッド（５１０ａで示される）との間に結合され、パッド５１０ａは、ボンディングワイヤー４４０により、第一回路５２０に結合されて、基準信号ＲＥＦが、第一回路５２０から接触パッド５５０ａに送信される。ボンディングワイヤー４５０は、接触パッド５５０中の特定の接触パッド（５５０ｂで示される）とパッド５１０中の特定のパッド（５１０ｂで示される）との間で結合され、パッド５１０ｂは、ボンディングワイヤー４５０により、第二回路５３０に結合されて、基準信号ＲＥＦが、接触パッド５５０ｂから第二回路５３０に送信される。ボンディングワイヤー４６０は、接触パッド５５０中の特定の接触パッド（５５０ｃで示される）とパッド５１０中の特定のパッド（５１０ｃで示される）との間で結合され、パッド５１０ｃは、ボンディングワイヤー４６０により、第三回路５４０に結合されて、基準信号ＲＥＦは接触パッド５５０ｃから第三回路５４０に送信される。
図６は、図５のパッケージ構造４１０の上面図である。図４、図５と図６を参照し、伝送回線４７０は、遅延ユニット６１０と導電トレース６２０、６３０、６４０、６５０により形成され、伝送回線４７０が用いられて、基準信号ＲＥＦを、接触パッド５５０ａから接触パッド５５０ｂ、５５０ｃに送信する。これにより、基準信号ＲＥＦは、パッド５１０ａ、ボンディングワイヤー４４０、接触パッド５５０ａ、信号経路Ｓ５、接触パッド５５０ｂ、ボンディングワイヤー４５０、及びパッド５１０ｂの順で、第一回路５２０から第二回路５３０に送信される。信号経路Ｓ５は、導電トレース６２０と導電トレース６３０により形成される。さらに、基準信号ＲＥＦは、パッド５１０ａ、ボンディングワイヤー４４０、接触パッド５５０ａ、信号経路Ｓ６、接触パッド５５０ｃ、ボンディングワイヤー４６０、及びパッド５１０ｃの順で、第一回路５２０から第三回路５４０に送信される。信号経路Ｓ６は、導電トレース６２０、導電トレース６４０、遅延ユニット６１０および導電トレース６５０により形成される。本実施態様において、接触パッド５５０ａと接触パッド５５０ｂとの間の最短レイアウト経路は、接触パッド５５０ａと接触パッド５５０ｃとの間の最短レイアウト経路より長いため、遅延ユニット６１０が用いられており、信号経路Ｓ６中の基準信号ＲＥＦの送信が遅延して、基準信号ＲＥＦは、同時に、第二回路５３０と第三回路５４０に到達する。とくに、信号経路Ｓ５と信号経路Ｓ６のタイミングスキューは平衡状態で、信号経路Ｓ５と信号経路Ｓ６は全体的に通じる。本実施態様において、トレース６２０は信号経路Ｓ５と信号経路Ｓ６の共通面である。さらに、遅延ユニット６１０は蛇状のトレースを有し、蛇状のトレースは、複数のセクションを有する蛇状の構造として形成される導電ラインであり、セクションの数量は、トレース６３０と、トレース６４０とトレース６５０の合計との間の差異に従って決定される。上述のように、接触パッド５５０ａと接触パッド５５０ｂとの間の最短レイアウト経路が、接触パッド５５０ａと接触パッド５５０ｃとの間の最短レイアウト経路にほぼ等しい場合、遅延ユニット６１０は信号経路Ｓ６から除去される。さらに、注意すべきことは、図４または図５のボンディングワイヤー４４０、４５０、４６０の長さの関係は一例にすぎず、長さは限定されない。
図５と図６に示される実施形態において、注意すべきことは、図１中の実施形態に示される変形例が適用されてもよい。たとえば、経路Ｓ５と経路Ｓ６の長さがほぼ同じであるとき、遅延ユニット６１０が除去されるが、タイミングスキューは平衡を保っている。一方、上記のボンディングワイヤーアプローチの使用以外に、タイミング均衡のためのパッケージ構造を使用するいくつかの方法がある。それらのうちの一つは、フリップチップ技術である。図５と図６を参照し、第一回路５２０から第三回路５４０への基準信号ＲＥＦの送信に注目する。ボンディングワイヤーを用いることにより、基準信号ＲＥＦは、第一回路５２０から、パッド５１０ａ、ボンディングワイヤー４４０、接触パッド５５０ａ、信号経路Ｓ６、接触パッド５５０ｃ、ボンディングワイヤー４６０の順で、最後にパッド５１０ｃにより、第三回路５４０に送信される。一方、フリップチップアプローチを用いることにより、ボンディングワイヤー４４０、４６０が除去される。また、接触パッド５５０ａ、５５０ｃは必要ない。代わりに、第一接続ユニット例えば第一バンプが設置されて、直接、パッド５１０ａとパッケージ構造４１０を接続し、第三接続ユニット、例えば第三バンプが設置されて、直接、パッド５１０ｃとパッケージ構造を接続する。この方法で、信号経路Ｓ６は、基準信号ＲＥＦを、第一回路のパッド５１０ａに結合される第一バンプから、第二回路のパッド５１０ｃに結合される第三バンプに送信する。第一回路５２０から第二回路５４０への基準信号ＲＥＦ送信が同じ方法で実行され、信号経路Ｓ５は、基準信号ＲＥＦを、第一回路のパッド５１０ａに結合される第一バンプからパッド５１０ｂに結合される第二バンプに送信する。当業者なら理解できるように、簡潔にするため、図５と図６は、フリップチップのアプローチの説明は省略されている。
実施形態によると、半導体チップ中の信号経路（たとえば、図１のＳ１とＳ２又は図２のＳ３とＳ４）又はパッケージ構造で実施される信号経路（たとえば、図４の４７０）を用いることにより、基準信号のクロックスキューは、クロックツリー合成なしでも制御でき、導電トレースと遅延ユニットは、異なるプロセス電圧温度（ｄｉｆｆｅｒｅｎｔ ｐｒｏｃｅｓｓ ｖｏｌｔａｇｅ ｔｅｍｐｅｒａｔｕｒｅ、ＰＶＴ）コーナーで、わずかな変化を有する。よって、半導体チップの設計はさらに信用でき、大きいタイミング限度（ｔｉｍｉｎｇ ｍａｒｇｉｎ）が得られる。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、各種の変形を加えることができる。
１００、２００…半導体チップ
１１０、２１０…集積回路領域
１２０…遮蔽領域
１３０…クロック生成器
１４０…コマンド処理回路
１５０…データ処理回路
２１０…集積回路領域
２２０…遮蔽領域
２３０…第一回路
２４０…第二回路
２５０…第三回路
２６０、３００Ａ、３００Ｂ、３００Ｃ、６１０…遅延ユニット
３１０…蛇状のトレース
３２０…複数のインバーター
３３０…ローパスフィルター
４００…半導体チップパッケージ
４１０…パッケージ構造
４２０…複数のピン
４３０…半導体チップ
４４０、４５０、４６０…ボンディングワイヤー
４７０…伝送回線
５１０…複数のパッド
５２０…第一回路
５３０…第二回路
５４０…第三回路
５５０、５５０ａ、５５０ｂ…接触パッド
６２０、６３０、６４０、６５０…導電トレース
ｔｒ１、ｔｒ２、ｔｒ３、ｔｒ４、ｔｒ５、ｔｒ６、ｔｒ７…トレース
Ｓ１、Ｓ２、Ｓ３、Ｓ４…信号経路
ＣＬＫ…参照クロック
ＰＬＬｓ…位相ロックループ
ＲＥＦ…基準信号
Ｐ１、Ｐ２、Ｐ３…ポート

Claims (15)

  1. 半導体チップであって、
    基準信号を送信する第一回路と、
    第二回路と、
    第三回路と、
    第一導電トレースを有し、且つ、前記基準信号を前記第一回路から前記第二回路に送信する第一信号経路と、
    前記基準信号を前記第一回路から前記第三回路に送信する第二信号経路とを備え、
    前記第一信号経路および第二信号経路における前記基準信号のタイミングスキューは平衡状態であり、
    前記第一回路、第二回路及び第三回路は、集積回路領域の内側に設置され、
    前記第一信号経路及び前記第二信号経路は、前記半導体チップの境界と前記集積回路領域の境界との間の限界領域内に設置されている
    半導体チップ。
  2. 前記第二信号経路は、第二導電トレースを有し、前記第一導電トレースと第二導電トレースの長さは同じである
    ことを特徴とする請求項１に記載の半導体チップ。
  3. 前記第一信号経路と前記第二信号経路は、コモン導電トレースを有する
    ことを特徴とする請求項２に記載の半導体チップ。
  4. 前記第二信号経路は、第二導電トレースと遅延ユニットにより形成され、前記第二導電トレースの長さは、前記第一導電トレースの長さと異なる
    ことを特徴とする請求項１に記載の半導体チップ。
  5. 前記第一信号経路と前記第二信号経路は、コモン導電トレースを有する
    ことを特徴とする請求項４に記載の半導体チップ。
  6. 前記遅延ユニットは、蛇状の導電トレース、バッファチェーン、及びローパスフィルターの少なくとも一つを含むことを特徴とする請求項４に記載の半導体チップ。
  7. 前記第一信号経路および第二信号経路は、前記集積回路領域の外側に設置されることを特徴とする請求項１に記載の半導体チップ。
  8. 前記第一信号経路および第二信号経路を囲む遮蔽領域を有することを特徴とする請求項７に記載の半導体チップ。
  9. 前記基準信号はクロックソースであることを特徴とする請求項１に記載の半導体チップ。
  10. パッケージ構造と半導体チップを備えた半導体チップパッケージであって、
    前記パッケージ構造は、
    第一接触パッドと、
    第二接触パッドと、
    第三接触パッドと、を有し、
    前記パッケージ構造上にマウントされる単一半導体チップは、
    第一パッドと、
    第二パッドと、
    第三パッドと、
    前記第一パッドと第一接続ユニットにより、前記第一接触パッドに結合され、基準信号を送信する第一回路と、
    前記第二パッドと第二接続ユニットにより、前記第二接触パッドに結合される第二回路と、
    前記第三パッドと第三接続ユニットにより、前記第三接触パッドに結合される第三回路とを有し、
    前記第一接触パッド、前記第二接触パッド、及び第三接触パッドは前記単一半導体チップの周囲に設置され、
    前記パッケージ構造は、さらに、
    前記基準信号を前記第一接触パッドから前記第二接触パッドに送信する第一信号経路、および、
    前記基準信号を前記第一接触パッドから前記第三接触パッドに送信する第二信号経路、を有し、
    前記第一信号経路および第二信号経路における前記基準信号のタイミングスキューは平衡状態であることを特徴とする半導体チップパッケージ。
  11. 前記第一接続ユニットは第一バンプを有し、前記第二接続ユニットは第二バンプを有し、前記第三接続ユニットは第三バンプを有することを特徴とする請求項１０に記載の半導体チップパッケージ。
  12. 前記第一接続ユニットは第一ボンディングワイヤーを有し、前記第二接続ユニットは第二ボンディングワイヤーを有し、前記第三接続ユニットは第三ボンディングワイヤーを有することを特徴とする請求項１０に記載の半導体チップパッケージ。
  13. 前記第一信号経路は、第一導電トレースを有し、前記第二信号経路は第二導電トレースを有し、前記第一導電トレースと第二導電トレースの長さは同じであることを特徴とする請求項１０に記載の半導体チップパッケージ。
  14. 前記第一信号経路と前記第二信号経路は、さらに、コモン導電トレースを有することを特徴とする請求項１０に記載の半導体チップパッケージ。
  15. 前記第一信号経路は第一導電トレースを有し、前記第二信号経路は第二導電トレースと遅延ユニットを有し、前記第二導電トレースの長さは、前記第一導電トレースの長さと異なることを特徴とする請求項１０に記載の半導体チップパッケージ。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150349764A1 (en) * 2014-05-30 2015-12-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flip-Flop Having Integrated Selectable Hold Delay
US9490787B1 (en) * 2015-06-11 2016-11-08 Infineon Technologies Ag System and method for integrated circuit clock distribution

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824143B2 (ja) 1989-02-08 1996-03-06 株式会社東芝 集積回路の配置配線方式
JPH05136125A (ja) 1991-11-14 1993-06-01 Hitachi Ltd クロツク配線及びクロツク配線を有する半導体集積回路装置
JPH05159080A (ja) 1991-12-05 1993-06-25 Hitachi Ltd 論理集積回路
US5307381A (en) 1991-12-27 1994-04-26 Intel Corporation Skew-free clock signal distribution network in a microprocessor
KR100293596B1 (ko) 1993-01-27 2001-09-17 가나이 쓰도무 Lsi내클럭분배회로
JPH06244282A (ja) * 1993-02-15 1994-09-02 Nec Corp 半導体集積回路装置
US5586307A (en) 1993-06-30 1996-12-17 Intel Corporation Method and apparatus supplying synchronous clock signals to circuit components
JPH0830655A (ja) 1994-07-19 1996-02-02 Matsushita Electric Ind Co Ltd 半導体装置の同期回路レイアウト設計方法
US5656963A (en) * 1995-09-08 1997-08-12 International Business Machines Corporation Clock distribution network for reducing clock skew
US6922818B2 (en) * 2001-04-12 2005-07-26 International Business Machines Corporation Method of power consumption reduction in clocked circuits
DE10157836B4 (de) 2001-11-26 2004-02-19 Infineon Technologies Ag Signalverteilung zu einer Mehrzahl von Schaltungseinheiten
JP5097542B2 (ja) * 2004-05-24 2012-12-12 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 高速クロック配分伝送路ネットワーク
US20060290377A1 (en) * 2005-05-31 2006-12-28 Jongsun Kim Capacitively coupled pulsed signaling bus interface
JP2007336003A (ja) * 2006-06-12 2007-12-27 Nec Electronics Corp クロック分配回路、半導体集積回路、クロック分配回路の形成方法及びそのプログラム
US8102665B2 (en) 2006-06-21 2012-01-24 Broadcom Corporation Integrated circuit with intra-chip clock interface and methods for use therewith
US20080115004A1 (en) * 2006-11-15 2008-05-15 International Business Machines Corporation Clock Skew Adjustment Method and Clock Skew Adjustment Arrangement
KR20110134180A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 쉴드 트리를 포함하는 반도체 장치 및 그것의 레이아웃 방법
JP5928454B2 (ja) * 2011-05-13 2016-06-01 日本電気株式会社 信号同期送信システム、光変調器用同期駆動システム、信号同期送信方法及びそのプログラム
JP5982836B2 (ja) 2012-01-30 2016-08-31 株式会社ソシオネクスト 集積回路装置及び試験方法
US9502355B2 (en) * 2014-02-26 2016-11-22 Nvidia Corporation Bottom package having routing paths connected to top package and method of manufacturing the same

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