JP2015534263A - 外部配線を使用してダイ信号をラウティングするための方法および装置 - Google Patents

外部配線を使用してダイ信号をラウティングするための方法および装置 Download PDF

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Abstract

外部配線（２０２＋２２２＋２１２）を使用してダイ（１５２）の内側部分においてダイ信号をラウティングするためのアプローチの様々な態様が本明細書で説明される。このアプローチは、ダイ（１５２）の内側部分の回路に結合されたコンタクト（１０２，１１２）を提供し、これらのコンタクト（１０２，１１２）はダイ（１５２）の外側部分に露出している。外部配線（２０２＋２２２＋２１２）は、ダイ（１５２）の内側部分の回路からの信号が外部からダイ（１５２）にラウティングされそれらをダイ（１５２）に再挿入するために、これらのコンタクト（１０２，１１２）を結合するように構成される。開示されるアプローチの様々な態様では、外部配線（２０２＋２２２＋２１２）は、ダイ（１５２）のためのパッケージング（２５２）によって保護される。テストモード中に回路を結合するように構成されたテスト回路は、ダイ（１５２）の内側部分で予見される。【選択図】 図１

Description

関連出願への相互参照
[0001] 本願は、米国特許商標庁に２０１２年８月３１日に出願された「METHOD AND APPARATUS FOR ROUTING DIE SIGNALS USING EXTERNAL INTERCONNECTS」と題する仮特許出願第６１／６９６０９２号の優先権および利益を主張し、この内容全体は参照により本明細書に組み込まれる。
[0002] 本開示の態様は一般に集積回路に関し、より具体的には、外部配線（external interconnect）を使用してダイ信号をラウティング(routing)するための方法および装置に関する。
[0003] 現代の集積回路における様々な信号の効率的なラウティングは、信号分配の適切なタイミングを確実にすること、クロストークを最小化すること、およびインピーダンスを整合させることを含む多くの課題を、すべてがより高い部品数（component count）によりかつてないほど縮小している利用可能な面積（real estate）に適合すると同時に、克服することを伴う。クロック信号のラウティングは、これらの信号が集積回路の異なる部分から到達する異なるデータ信号を同期させるために使用されるため、特に重要である。しかしながら、配線に存在するインピーダンスに起因して、クロックソースと、このクロックソースに結合された回路の位置との間の様々な空間距離により、集積回路の様々な位置でのクロック信号到達時間に不整合がある場合が多い。タイミングにおけるこれらの不整合はクロックキューとして知られている。また、クロック信号ラインと並列して延びている（run）ような、他の配線によって引き起こされるノイズのために、同一のクロック入力を有する２つの異なるロケーションに到達するクロック信号もまた、通称クロックジッタとして知られている位相ノイズを経験しうる。
[0004] クロック分配ネットワーク（ＣＤＮ）は、クロックキューに関する制約を確実にする目的で使用されることができ、ジッタは最小化される。高速な遷移時間およびバランスしたデューティサイクルのような他の検討事項もまた考慮に入れられる必要がある。ＣＤＮは、Ｈツリー、バッファクロックツリー、平衡クロックツリー、メッシュクロックネットワークのような異なる技法を使用して設計されうる。しかしながら、高いクロック周波数で動作する、急速にスケーリングするトランジスタの加工寸法（feature size）に比例して配線がスケーリングしないため、効率的なＣＤＮを設計するというタスクは、これらの技法を使用した場合であっても、より一層難しくなってきている。例えば、ダイ内プロセス変動によるクロックバッファの不整合がスキューを最小化する能力を制限するため、ただクロックツリー平衡化を使用するだけでは次第に不十分になる。また、典型的なＨツリーは、非対称かつ不規則な形状のクロックドメインへのクロックの分配にそれ程適しておらず、むしろ、集積回路のフロアプランニングおよびレイアウトにさらなる複雑性（complication）を加える。さらに、既存のＨツリー分配に対するスキュー低減技法は、配線の高い電力消費と非効率的な使用により阻害される（suffer from）。他のアプローチは、リーフごとに独立して、ソースでスキュー補正（skew compensation）を実行する。しかしながら、これらのアプローチは、各リーフからソースに返る、長く様々な長さの基準線を必要とし、それは、各フィードバックラインのプロセスに依存した遅延により、スキュー補正に誤差をもたらす。加えて、効率的なＣＤＮを設計する際の難易度が設計の終盤では増加するため、ＣＤＮ設計は多くの場合、集積回路内の残りの回路の設計が完了しうる前に完成（finalize）させられなければならない。
[0005] 差動シグナリングは、クロック信号を分配するために使用されうる別のアプローチである。差動シグナリングはクロックツリーアプローチと比べて多くの面でより効率的であるが、この技法の実現は、差動シグナリングを提供するのに必要とされる比較的複雑な回路に使用するためにより多くの面積を必要とする。また、長距離にわたる差動信号の低抵抗を確実にするためには慎重なラウティングが必要とされ、この要件を達成するために上層が使用されることが多いため、これは多くの場合貴重なラウティングリソースを消費する。さらに別の検討事項は、差動シグナリング回路が、シールドを必要とし、このアプローチの望ましさ（desirability）をさらに低減させる条件（provision）を必要とすることである。
[0006] ますます複雑化するシステム、低下した電源電圧、より大きいダイサイズ、およびより高いクロックレートにより、現代の集積回路のためのクロック分配は実現することがより一層困難になってきているため、説明された課題を克服することができる望ましさもまた明らかになってきている。
[0007] 本開示の１つまたは複数の態様の簡略化された概要を、そのような態様の基本的な理解を提供するために以下に提示する。この概要は、考えられる本開示のすべての特徴の広範な概観ではなく、本開示のすべての態様の重要な要素または決定的な要素を識別することも、本開示のいずれかまたはすべての態様の適用範囲（scope）を線引きすることも意図されていない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、本開示の１つまたは複数の態様のいくつかの概念を簡略な形式で提示することである。
[0008] 外側配線（exterior interconnect）を使用してダイの内側部分（interior portion）でダイ信号をラウティングするためのアプローチの様々な態様が本明細書で説明される。このアプローチは、ダイの内側部分の回路に結合されたコンタクト（contact）を提供し、これらのコンタクトはダイの外側部分（exterior portion）に露出している（exposed）。外側配線は、ダイの内側部分の回路からの信号が外部からダイにラウティングされうるように、これらのコンタクトを結合するように構成される。開示されるアプローチの様々な態様では、外側配線はダイのパッケージングによって保護される。
[0009] 一態様では、本開示は、外側部分と、複数の回路を含む内側部分とを含むダイを含む装置を提供する。内側部分の複数の回路は、ダイの第１のエリアに形成された第１の回路と、ダイの第２のエリアに形成された第２の回路とを含む。ダイは、ダイの外側部分上の第１のダイ外側コンタクト（die exterior contact）および第２のダイ外側コンタクトと、ここにおいて、第１のダイ外側コンタクトは第１の回路に電気的に接続され、第２のダイ外側コンタクトは第２の回路に電気的に接続される、第１のダイ外側コンタクトと第２のダイ外側コンタクトとを電気的に接続し、第２の回路を第１の回路に結合するように構成された配線とをさらに含み、ここにおいて、配線はダイの外側部分上に位置する。
[0010] 別の態様では、本開示は、外側部分と、複数の回路を含む内側部分とを含むダイを含む装置を提供する。内側部分の複数の回路は、ダイの第１のエリアに形成された第１の回路と、ダイの第２のエリアに形成された第２の回路とを含む。ダイは、ダイの外側部分上の第１のダイ外側コンタクト手段および第２のダイ外側コンタクト手段と、ここにおいて、第１のダイ外側コンタクト手段は第１の回路に電気的に接続され、第２のダイ外側コンタクト手段は第２の回路に電気的に接続される、第１のダイ外側コンタクトと第２のダイ外側コンタクトとを電気的に接続し、第２の回路を第１の回路に結合するように構成された配線手段とをさらに含み、ここにおいて、配線手段はダイの外側部分上に位置する。
[0011] さらに別の態様では、本開示は、外側部分と、複数の回路を含む内側部分とを含むダイを含む半導体デバイスを提供する。内側部分の複数の回路は、ダイの第１のエリアに形成された第１の回路と、ダイの第２のエリアに形成された第２の回路とを含む。ダイは、ダイの外側部分上の第１のダイ外側コンタクトおよび第２のダイ外側コンタクトと、ここにおいて、第１のダイ外側コンタクトは第１の回路に結合され、第２のダイ外側コンタクトは第２の回路に結合される、第１のダイ外側コンタクトおよび第２のダイ外側コンタクトに結合され、第２の回路を第１の回路に結合するように構成された配線を含むパッケージとをさらに含み、ここにおいて、パッケージはダイの外側部分上に位置する。
[0012] さらに別の態様では、本開示は、ダイの外側部分上に複数のコンタクトを露出させることを含む方法を提供し、複数のコンタクトは、第１の回路に結合された第１のコンタクトと、第２の回路に結合された第２のコンタクトとを含み、第１の回路および第２の回路はダイの内側部分にある。方法は、ダイの内側部分にある第１の回路と第２の回路とを接続するために、ダイの外部にある少なくとも１つの配線を介して複数のコンタクトのうちの少なくとも２つのコンタクトを結合することをさらに含む。
[0013] 本発明のこれらの態様または他の態様は、以下に続く詳細な説明を精査した上で、より十分に理解されることとなる。
[0014] 本開示のこれらの態様および他の例示的な態様が以下に続く詳細な説明および添付の図面で説明されている。
図１は、開示されるアプローチの様々な態様にしたがって構成された半導体デバイスアセンブリのためのダイ信号ラウティング実現の例の分解側面図である。 図２は、図エラー！参照先が見当たらない。のダイ信号ラウティング実現の平面図である。 図３は、開示されるアプローチの様々な態様にしたがって構成された外部ダイ信号ラウティング実現の例の分解側面図である。 図４は、図エラー！参照先が見当たらない。の外部ダイ信号ラウティング実現の平面図である。 図５は、開示されるアプローチの様々な態様にしたがって構成された概念化ダイ信号ラウティング実現のブロック図である。 図６は、開示されるアプローチの様々な態様にしたがって構成された概念化ダイ信号ラウティング実現のフロー図である。 図７は、開示されるアプローチの様々な態様にしたがって説明されるダイ信号ラウティング実現を利用しうる処理システムを採用した装置のためにハードウェア実現の例を例示するブロック図である。
発明の詳細な説明
[0022] 一般の慣習にしたがって、図面のうちのいくつかは明瞭さのために簡略化されうる。ゆえに、これらの図面は、所与の装置（例えば、デバイス）の構成要素または方法のすべてを描写するわけではなく、また実物大でもない。最後に、本明細書および図面を通じて同様の特徴を表すために同様の参照番号が使用されうる。
[0023] 添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図するものであり、本明細書で説明される概念が実施されうる唯一の構成を表すことを意図したものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施されうることは当業者には明らかであろう。いくつかの事例では、周知の構造および構成要素が、そのような概念を曖昧にしないためにブロック図の形式で示されている。
[0024] 図１は、本明細書で詳しく説明される方法で組み立てられる前の、ダイ１５２およびパッケージ２５２を含む半導体デバイスアセンブリ１００の分解側面図を例示する。具体的な例は、半導体デバイスアセンブリ１００と、例示される他のアセンブリとを説明するために本明細書で提供されうるが、開示されるアプローチの様々な態様が様々な集積回路パッケージに適用されうることに留意されたい。ゆえに、これらの例は、別途示されていない限り制限するものであると考えられるべきではない。例えば、半導体デバイスアセンブリ１００は、単一のデバイスとしてまたはパッケージデバイスアセンブリ上のパッケージの一部として実現されうる。
[0025] ダイ１５２は、シリコンウエハから形成されえ、ここでは、ダイ１５２がシリコンウエハから切断されてパッケージ２５２へと組み立てられる前に、典型的には個々のディスクリート構成要素および１つまたは複数の回路がエッチングされている。パッケージ２５２は、ダイ１５２を包含および保護するための、金属、プラスチック、ガラス、および／またはセラミック材料で作られているケーシングでありうる。パッケージ２５２は、衝撃および腐食に対する保護を提供し、外部回路をダイ１５２に接続するために使用されるコンタクトピン（contact pin）またはリード線を保持し、ダイ１５２で生じた熱を放散する。開示されるアプローチの一態様では、パッケージ２５２はまた、通常ダイ１５２内でラウティングされる信号をラウティングするための導電性配線層を含む。しかしながら、ダイ１５２内からこれらの信号を抽出してダイ１５２にそれらを再挿入するだけのことによって、信号をラウティングするこのアプローチは、レイアウト設計において大幅な柔軟性と低減された複雑性とを提供し、そうでなければこれらの信号のために確保される必要のある貴重なダイ面積を解放し、ラウティングされた信号の動作速度と信頼性とを増加させる。
[0026] ダイ１５２は、ダイ１５２の外面（exterior surface）１５４上に露出した第１および第２のコンタクトピラー（contact pillar）１０２，１１２を含む。第１および第２のコンタクトピラー１０２，１１２は、それぞれ第１および第２のトレース（trace）１０８，１１８を介して、ダイ１５２の内側部分の１つまたは複数の回路に結合されうる。例えば、第１のトレース１０８は、クロック信号を生成するクロック信号生成回路に結合され、第２のトレース１１８は、このクロック信号を使用する（すなわち、消費する）メモリ回路またはＩ／Ｏ回路のクロック信号入力に結合されうる。第１のコンタクトピラー１０２はクロック信号生成回路の出力に結合され、第２のコンタクトピラー１１２はメモリ回路のクロック入力に結合されうる。本明細書で使用される例は、クロック回路から他の回路へのクロック信号の分配を伴いうるが、開示されるアプローチの様々な態様は、本システムにおいて説明されるクロックおよびメモリ回路に加え、他のタイプの信号の分配および他のタイプの回路の結合にも適用されうる。
[0027] 開示されるアプローチの一態様では、第１のコンタクトピラー１０２を第２のコンタクトピラー１１２に接続するために配線の形式の導電路（conductive path）がパッケージ２５２内のダイ１５２の外に設けられ、それによって、クロック信号生成回路の出力からのクロック信号のような信号は、メモリ回路のクロック信号入力に結合されうる。図１に例示される実現では、外部導電路が、パッケージ２５２内のパッケージ配線層２２２として示されている。この外部導電路は、それが、ダイ１５２内の様々な層から離れてかつそれとは別に配線層を設けるため、ダイ１５２において信号をラウティングする際の制限を回避する。
[0028] 開示されるアプローチの一態様では、第１および第２のパッケージ配線層コンタクト２０２，２１２による第１および第２のコンタクトピラー１０２，１１２へのそれぞれの電気接続が、それぞれのはんだキャップ１０４，１１４によってなされうる。ゆえに、実現では、パッケージ２５２およびダイ１５２のアセンブリは、第１および第２のパッケージ配線層コンタクト２０２，２１２と第１および第２のコンタクトピラー１０２，１１２との間の電気接続がはんだキャップ１０４，１１４を使用してなされることを可能にするために、パッケージ２５２およびダイ１５２を物理的に近くに配置することを伴う。はんだキャップ１０４，１１４は、組み立て中のはんだの這い上がり（solder wicking）を制限し、それ程アグレッシブでないはんだフラックスの使用を可能にし、鉛の含有量を最小化する比較的平滑なドームを形成するようにリフローされている共晶はんだキャップ（eutectic solder cap）でありうる。はんだキャップ１０４，１１４はまた、鉛フリーはんだ、すなわちインジウムでありうる。開示されるアプローチの別の態様では、コンタクトピラー１０２とパッケージ配線層コンタクト２０２との間の接続を形成するために熱圧縮技法が使用されうる。開示されるアプローチのさらに別の態様では、コンタクトピラー１０２とパッケージ配線層コンタクト２０２との間の接続は導電性接着剤（conductive adhesive）を用いて達成されうる。
[0029] 図２は、ダイ１５２内の位相ロックループ（ＰＬＬ）回路１６２によって生成されたクロック信号をラウティングするために図１のパッケージ配線層２２２を使用して実現されうるラウティングスキーム２００を例示する。クロック信号は、複数のルート２２２ａ−ｄを介してラウティングされることができ、それらの各々は、ダイ１５２の内側にある様々な他の回路からのそれぞれの複数のコンタクトのうちの１つまたは複数をクロック信号に結合するために使用されうる。図２はダイ１５２およびパッケージ２５２の両方の組み合わせられた視点であるため、それら２つをより明確に区別するために、ダイ１５２自体を含むダイ１５２に関連付けられた素子は点線を使用して例示されるだろう。例えば、ＰＬＬ回路１６２はダイ１５２に関連付けられるため、このＰＬＬ回路１６２は点線を使用して表される。
[0030] さらに、図２が平面図であり、第２のコンタクトピラー１１２のような、クロック信号を消費するダイの内側にある回路に接続されたダイ１５２上のコンタクトピラーは複数のルート２２２ａ−ｄの直下にありうるため、これらのコンタクトピラーは通常この視点からは見ることができない。しかしながら、本明細書でより詳細に説明されるように、第２のコンタクトピラー１１２が複数のルート２２２ａ−ｄのうちの少なくとも１つの真下にあることを例示するために、第２のコンタクトピラー１１２の誇張表現が使用されるだろう。ゆえに、クロック信号を消費するダイの内側にある回路に接続された他のコンタクトピラーは、それらが複数のルート２２２ａ−ｄのうちのそれぞれ１つによってカバーされているためこの図では見ることができないが、第２のコンタクトピラー１１２と同様の方式で構成されうることに留意されたい。
[0031] 図１も参照すると、パッケージ配線層２２２は、第２のコンタクトピラー１１２に結合されうるルート２２２ｃを含む複数のルート２２２ａ−ｄを含みうる。ゆえに、第１のトレース１０８を通して、ＰＬＬ回路１６２によって生成されたクロック信号に結合されうる第１のコンタクトピラー１０２は、図１の例で説明されるようにメモリ回路に結合されうる第２のコンタクトピラー１１２に、ルート２２２ｃを通してこのクロック信号を送出（pass）しうる。ゆえに、第２のトレース１１８を通して第２のコンタクトピラー１１２に結合されるメモリ回路は、第１のコンタクトピラー１０２からのクロック信号を使用することができる。
[0032] 図２はまた、図１には例示されておらず、ダイ１５２内の回路へのアクセスを可能にするコンタクトに対応する複数のコンタクト１８２ａ−ｄを含む。これらのコンタクトは、パッケージ２５２の他のピン（示されない）に接続されえ、複数のルート２２２ａ−ｄには電気的に結合されない。ゆえに、複数のコンタクト１８２ａ−ｄは、入力／出力（Ｉ／Ｏ）、電力、またはダイ１５２のための他の接続に対して使用されるコンタクトでありうる。複数のコンタクト１８２ａ−ｄによって搬送される信号が、上述されたよな、パッケージ配線層２２２を使用してダイ１５２内の他のロケーションに分配される信号とは異なることに留意されたい、というのも、後者のタイプの信号はそれらが外部からダイ１５２にラウティングされる場合であってもパッケージ２５２内に留まるためである。ゆえに、パッケージを通してダイから外部回路に典型的に導通される信号とは異なり、本明細書で開示される様々な態様を使用して分配される信号は、ダイの外部からラウティングされるがパッケージ内に留まりうる。上述されたように、これらの信号を外部からダイにラウティングするアプローチは多くの利点を提供する。
[0033] 図１を再度参照すると、第１および第２のコンタクトピラー１０２，１１２が、機械的および電気的な接続を、それぞれ第１および第２のトレース１０８，１１８の露出パッド部に提供するそれぞれの第１および第２のＵＢＭ（under-bump metallization）層１０６，１１６上に形成される。ゆえに、第１のＵＭＢ層１０６は、第１のトレース１０８の露出パッド部１０８’への機械的および電気的な接続を第１のコンタクトピラー１０２に提供し、第２のＵＭＢ層１１６は、第２のトレース１１８の露出パッド部１１８’への機械的および電気的な接続を第２のコンタクトピラー１１２に提供する。
[0034] ダイ１５２はパッシベーション層１１０を含み、これは、第１および第２のＵＭＢ層１０６，１１６とともに、ダイ１５２に対して環境保護を提供する。この例示にみられうるように、パッシベーション層１１０は、第１のトレース１０８の露出パッド部１０８’および第２のトレース１１８の露出パッド部１１８’の両方のエッジを覆い（overlap）、それらを密封（seal）しうる。第１および第２のＵＭＢ層１０６，１１６は、パッシベーション層１１０の開口を密封し、ゆえに、上述されたように、これらのパッドに機械的および電気的な結合を提供しつつそれらを保護する。
[0035] 開示されるアプローチの一態様では、第１および第２のコンタクトピラー１０２，１１２は、円柱形の銅を使用して形成されることができ、また、オプションで電気めっきされうる。第１および第２のコンタクトピラー１０２，１１２に関連付けられたパラメータの例となる範囲は下記パラメータを含む：
−ピッチ：電流範囲が約８０−１１０μｍで、約６０μｍ程度の低さ；
−直径：２０〜５０μｍ；および
−高さ：１５〜５０μｍ；
ここで、ピッチは、中心から中心を測定した場合の、隣接するコンタクトピラー間の最短距離であり、直径はコンタクトピラーの直径であり、高さはコンタクトピラーの高さである。
[0036] 通常使用されるより大きな球状の有鉛はんだバンプの代わりに銅のピラーを使用することで、多くの望ましくない副作用が回避されうる。例えば、はんだバンプの直径は、典型的には１００μｍほどの大きさであり、これははんだバンプ間により大きい間隔（ピッチ）を必要とし、それによって相互接続密度（interconnection density）を低減させる。より大きな球体を通るより長い導電路はまた、任意の接続の電気抵抗および熱抵抗の両方を増加させる。
[0037] 非溶解の銅の円柱（copper cylinder）は、はんだバンプよりも大きい、ダイからパッケージまでの間隔を提供し、それによって、より優れたストレス緩和を提供する。銅の円柱の高い縦横比はまた、所与の高さに対してより狭い間隔（ピッチ）を可能にし、それによって接続密度を増加させうる。多くの場合、ダイ１５２とパッケージ２５２との間により強い機械接続を提供するため、ヒートブリッジを提供するため、ならびに、ダイ１５２およびシステムの残りの部分の異なる加熱によりはんだ接合部に圧力が加わらないことを確実にするために、電気絶縁接着剤がそれらの間にアンダーフィルされる。アンダーフィルが使用される場合、より大きな高さであれば、より速いアンダーフィルフローと、より均一な散布とが可能になりうる。加えて、鉛と比べてより強い銅の機械的せん断強度は、接続の強度を改善するだけでなく、半導体デバイスアセンブリ１００の耐久性を全面的に増加させる。鉛と比べて増加した銅の熱伝導性もまた、このアセンブリの熱性能を改善する。
[0038] より重要なことには、鉛と比べて、増加した銅の電気伝導性と、第１および第２のコンタクトピラー１０２，１１２、第１および第２のパッケージ配線層コンタクト２０２，２１２、パッケージ配線層２２２の比較的大きなサイズとは、信号損失を最小化し、したがって、クロック信号のようなクリティカル（critical）な信号でさえも、顕著なスキューまたはジッタ効果なく、ダイ１５２内の多くの異なる位置に分配されることができる。例えば、パッケージ配線層２２２は、任意の適切な導電材料で構成され、２０μｍと同程度の厚みであるかまたはそれよりも厚い可能性がある。これは、合わせても合計で約１０μｍにしかなりえないダイ１５２内の導電層の基準値（typical value）と比べて格段に厚い。開示されるアプローチの様々な態様では、パッケージ配線層１２２の厚みに制限はない。例えば、パッケージ配線層１２２の厚みは、ダイ１５２のものの５倍でありうる。さらに、外部的にダイ１５２からラウティングされる信号の別個の分配を可能にすることによって、通常存在する他のトレースからのクロストークが効率的に除去されうる。
[0039] 図３は、ダイ３５２およびパッケージ４５２を含む別の半導体デバイスアセンブリ３００の分解側面図を例示する。ダイ３５２およびパッケージ４５２は、以下で説明される違いはあるが、ダイ１５２およびパッケージ２５２について説明されたものと類似している。示される例では、半導体デバイスアセンブリ１００のコンタクトピラー１０２，１１２のようなコンタクトピラーの代わりに、第１および第２のトレース３０８，３１８を、各トレースの露出パッド部３０８’，３１８’を通して電気的に接触させるためにダイ３５２の外面３５４上にコンタクトバー３０２が露出している。例えば、第１のトレース３０８は、クロック信号を生成するクロック信号生成回路に結合され、第２のトレース３１８は、クロック信号入力においてクロック信号の使用を必要とする（すなわち、消費する）メモリ回路のクロック信号入力に結合されうる。ゆえに、コンタクトバー３０２は、クロック信号生成回路の出力をメモリ回路のクロック入力と結合しうる。
[0040] 図４は、ダイ３５２内の位相ロックループ（ＰＬＬ）回路３６２によって生成されたクロック信号をラウティングするために図３のコンタクトバー３０２を使用して実現されうるラウティングスキーム４００を例示する。クロック信号は、複数のコンタクトバー３０２ａ，ｂを介してラウティングされることができ、それらは各々、ダイ３５２の内側にある様々な他の回路からのそれぞれ複数のコンタクトのうちのいずれか１つをクロック信号に結合するために使用されうる。図４はダイ３５２およびパッケージ４５２の両方の組み合わせられた視点であるため、それら２つをより明確に区別するために、ダイ３５２自体を含むダイ３５２に関連付けられた要素は点線を使用して例示されるだろう。例えば、ＰＬＬ回路３６２はダイ３５２に関連付けられるため、このＰＬＬ回路３６２は点線を使用して表される。
[0041] さらに、図４が平面図であり、第２のトレース３１８の露出パッド部３１８’のような、クロック信号を消費するダイの内側にある回路に接続されたダイ３５２上の露出パッド部は、複数のコンタクトバー３０２ａ，ｂの直下にありうるため、これらの露出パッド部は、通常この視点からは見ることができない。しかしながら、本明細書でより詳細に説明されるように、露出パッド部３１８’が複数のコンタクトバー３０２ａ，ｂのうちの少なくとも１つの真下にあることを例示するために、露出パッド部の誇張表現が使用されるだろう。ゆえに、クロック信号を消費するダイの内側にある回路に接続された他の露出パッド部は、それらが複数のコンタクトバー３０２ａ，ｂのうちのそれぞれ１つによってカバーされているためこの図では見ることができないが、露出パッド部３１８’と同様の方式で構成されうることに留意されたい。
[0042] 例えば、戻って図３を参照すると、コンタクトバー３０２は、第２のトレース３１８の露出パッド部３１８’に接続するために使用されるコンタクトバー３０２ｂを含む複数のコンタクトバー３０２ａ，ｂを含みうる。ゆえに、第１のトレース３０８の露出パッド部３０８’からコンタクトバー３０２への接続を通して、ＰＬＬ回路３６２によって生成されたクロック信号に結合されうる第１のトレース３０８は、その信号を、図３の例によって説明されたようにメモリ回路に結合され、コンタクトバー３０２ｂの下の露出パッド部３１８’として例示される第２のトレース３１８にコンタクトバー３０２ｂを通して送出させうる。ゆえに、第２のトレース３１８に結合されるメモリ回路は、第１のトレース３０８からのクロック信号を使用することができる。
[0043] 図４はまた、図３には例示されておらず、ダイ３５２内の回路へのアクセスを可能にするコンタクトに対応する複数のコンタクト３８２ａ−ｂを含む。これらのコンタクトは、他のピンに接続されえ、コンタクトバー３０２ａ，ｂには電気的に結合されない。ゆえに、複数のコンタクト３８２ａ−ｂは、入力／出力（Ｉ／Ｏ）、電力、またはダイ３５２のための他の接続に対して使用されるコンタクトでありうる。この場合もまた、図２についての説明と同じように、複数のコンタクト３８２ａ−ｂによって搬送される信号が、上述されたような、コンタクトバー３０２を使用してダイ３５２内の他の位置に分配される信号とは異なることに留意されたい。というのも、後者のタイプの信号は、それらが外部からダイ３５２にラウティングされる場合であってもパッケージ４５２内に留まるためである。ゆえに、典型的にはパッケージを通してダイから外部回路に導通される信号とは異なり、本明細書で開示される様々な態様を使用して分配される信号は、ダイの外部からラウティングされるが、パッケージ内に留まりうる。上述されたように、これらの信号を外部からダイにラウティングするアプローチは多くの利点を提供する。
[0044] ダイ１５２と同じように、ダイ３５２はパッシベーション層３１０を含み、これは、ＵＭＢ層３０６とともに、ダイ３５２に対して環境保護を提供する。図３にみられうるように、パッシベーション層３１０は、第１のトレース３０８の露出パッド部３０８’および第２のトレース３１８の露出パッド部３１８’の両方のエッジを覆い、それらを密封しうる。第１および第２のＵＭＢ層３０６は、パッシベーション層３０６の開口を密封し、ゆえに、上述されたように、これらのパッドに機械的および電気的な結合をそれらに提供しつつそれらを保護する。
[0045] 開示されるアプローチの一態様では、コンタクトバー３０２は、複数の銅コンタクトピラーを使用して形成されることができ、また、オプションで電気めっきされうる。具体的には、図１の第１および第２のコンタクトピラー１０２，１１２に類似した銅コンタクトピラーは、配線を形成するために互いの十分近くに配置されうる。具体的には、図３に示されるように、これらの銅コンタクトピラーは、銅の「バー（bar）」を形成しうる。コンタクトバー３０２に関連付けられたパラメータの例となる範囲は下記パラメータを含む：
−厚さ：２０〜５０μｍ；および
−高さ：２０〜５０μｍ；
ここで、厚さはコンタクトバー３０２の厚さであり、上述された直径範囲と大きさが類似しえ、高さは、コンタクトバーの高さである。コンタクトバー３０２は、必ずしも棒状に構成される必要はないが、直線ではない形状を含む他の形状で作られうることに留意されたい。
[0046] 図５は、ダイ５２２内の１つの回路によって生成され、ダイ５２２内の他の回路によって使用されるダイ信号を外部からラウティングするための開示されるアプローチの別の態様を説明するための回路図５００を例示する。具体的には、回路図は、ダイ５２２をテストするためのアプローチを例示する。提供されている例では、ＰＬＬ ５１２のようなクロック信号生成回路によって提供されるクロック信号は、外部信号ルート５０２を通して宛先回路５４６に送信されうる。例えば、宛先回路５４６は、適切に動作するためにＰＬＬ ５１２からのクロック信号を使用するメモリ回路でありうる。外部信号ルート５０２は、上述されたアプローチのうちの１つでありうる。例えば、外部信号ルート５０２は、図１で紹介されたパッケージ配線層２２２でありうるか、図３で紹介されたコンタクトバー３０２でありうる。外部信号ルート５０２を使用して宛先回路５４６がＰＬＬ ５１２に結合されるために、パッケージ配線層が位置するパッケージ（または、ダイ上に形成されるコンタクトバー）は、ダイ５２２に結合される必要がある。しかしながら、これは、パッケージラウティングアプローチが使用された場合にはダイ５５２がテストされる前にそれがパッケージと組み立てられることを、または、コネクタバーラウティングアプローチが使用された場合にはコネクタバーを含めるようにダイ５５２が処理されることを必要とし、これは、最終的にダイ５２２が不完全であると決定された場合にアセンブリ／処理リソースを無駄にする。
[0047] 開示されるアプローチの一態様では、パッケージへの組み立ての前にダイ５２２をテストすることを可能にするために、一次信号経路５１０とは別に、二次信号経路５８０が提供されうる。例えば、二次信号経路５８０は、ダイ５２２がパッケージと一体化される前にダイ５２２をテストするために使用されるか、または外部信号ルート５０２を追加するためにさらに処理される第２のクロック経路でありうる。二次信号経路５８０は、フル動作クロック周波数である必要はないが、ダイ５２２をテストするのに十分なクロック周波数で動作されうる複数のリピーター５８２−１〜ｎを含む。一次信号経路５１０と二次信号経路５８０は両方とも、マルチプレクサ（ＭＵＸ）５４２に結合されうる。ＭＵＸ ５４２は、ダイ５２２がテスト下にある（二次信号経路５８０）か、通常の動作モード下にある（一次信号経路５１０）かに基づいて適切な信号を選択的に送出しうる。開示されるアプローチの一態様では、ＭＵＸ ５４２は、プログラムで、または、自動テスト装置ベクトルを通して制御されうる。
[0048] 外部信号ルート５０２に関して、ダイ５５２は、一対のダイオード５３４，５３６およびリピーター５３２に結合された抵抗素子５３８を含む受信機に信号を送信するために、リピーター５２２に加え、一対のダイオード５２４，５２６、および抵抗素子５２８を含む送信機を含む。これらの素子は、ダイ５５２に静電気放電保護を提供するために使用されることができ、それらがクロック信号の機能を提供することと直接関係がないため、オプションでありうる。
[0049] 図６は、外部配線を使用してダイ信号をラウティングするための、ダイ１５２のようなダイを構成するためのプロセス６００を例示し、６０２では、複数のコンタクトがダイの外側部分上に露出しており、ここで、複数のコンタクトは、第１の回路に結合された第１のコンタクトと、第２の回路に結合された第２のコンタクトとを含み、第１および第２の回路はダイの内側部分にある。ゆえに、第１および第２のコンタクトピラー１０２，１１２のような複数のコンタクトは、ダイ１５２の外部表面１５４のような、ダイの外部部分に露出している。複数のコンタクトは、上述されたように、開示されるアプローチの様々な態様にしたがって形成され、ダイの内側部分の回路に結合されうる。
[0050] ６０４では、ダイの外側部分にある第１および第２の回路を接続するために、ダイの外部にある少なくとも１つの配線を介して複数のコンタクトのうちの少なくとも２つのコンタクトが結合される。ゆえに、ダイの外側部分上の複数のコンタクトのうちの２つ以上のコンタクトは、第１および第２のコンタクトピラー１０２，１１２を結合するための、パッケージ２５２内のパッケージ配線層２２２のような配線を使用して結合されうる。開示されるアプローチの一態様では、配線は、パッケージ２５２のようなデバイスパッケージ内に位置しうる。開示されるアプローチの別の態様では、配線は、ダイ３５２の外面３５４のようなダイの外側部分上に形成されたダイ３５２のコンタクトバー３０２のような導体でありうる。
[0051] 開示されるアプローチの様々な態様は、ラウティングを構成する際の柔軟性を提供するだけでなく、信号がダイの内側でラウティングされなければならない場合の空間および干渉問題のような問題を回避する。例えば、外部配線の使用は、クロック信号のような、通常ダイの内側でラウティングされる信号のラウティングが、ダイの外でラウティングされることを可能とする。
[0052] 開示されるアプローチの様々な態様の説明を簡略にする目的で、半導体、追加のパッシベーション層、および金属層のような特定の素子および層は示されていない。さらに、例示される様々なアセンブリの構築に使用されうる共通の材料は、それらが当業者によって当然知られているため説明されていない。
[0053] 開示された方法におけるステップの特定の順序または階層が例示的なプロセスを例示する図であることは理解されるべきである。設計の選好に基づいて、これらの方法における特定の順序または階層が並べ替えられうるということは理解されるべきである。添付の方法の請求項は、様々なステップの要素を、例示的な順序で提示するものであり、本明細書で明確に記載されていない限り、提示された特定の順序または階層に限定されるように意図されるものではない。
[0054] 図７は、半導体デバイスにおけるダイ信号の外部信号ラウティングに関する開示されたアプローチの様々な態様を利用しうる処理システム７１０を採用する装置７００についてのハードウェア実現の例を例示する概念図である。ゆえに、本開示の様々な態様によれば、ワイヤレスノードを含む、任意のデバイスを実現するために使用されうる装置７００内の一素子または一素子の任意の部分、あるいは複数の素子のあらゆる組み合わせは、本明細書で説明された外部ダイラウティングアプローチを利用しうる。本明細書に含まれる装置７００についての説明は、多様なデバイスに役立つように、開示されるアプローチの様々な態様がどのようにして使用されうるかについての非限定的な例を提供することを意味する。
[0055] 例えば、処理システム７１０は、プロセッサ７１４として例示される１つまたは複数のプロセッサを含む。プロセッサ７１４の例には、マイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、ステートマシン、ゲート論理、ディスクリートハードウェア回路、および本開示全体にわたって説明される様々な機能を実行するように構成された他の適切なハードウェアが含まれる。プロセッサ７１４のようなプロセッサは、典型的に、ダイ上に形成される様々なサブシステムを含み、ここで、これらの様々なサブシステムは、ダイの様々な部分全体にわたって分配される必要がある共通のクロック信号に依存する。開示されるアプローチの様々な態様によれば、クロック信号は、ダイの外部にある少なくとも１つの配線を使用してパッケージ内のダイに外部から分配されうる。外部ラウティングは、プロセッサ７１４において分配されているクロック信号のクロックスキューと位相オフセットとを低減させるだけでなく、ダイの内側部分の利用可能な空間を増加させうる。処理システム７１０のプロセッサ７１４に加えて、装置７００内の任意の集積回路が、外部ラウティング技法を有利な方法で利用しうることに留意されたい。
[0056] 処理システム７１０は、概ねバス７１２で表されるバスアーキテクチャを有するものとして実現されうる。バス７１２は、処理システム７１０の特定の用途と設計の制約全体に依存して、任意の数の相互接続バスおよびブリッジを含みうる。バス７１２は、１つまたは複数のプロセッサ（概ねプロセッサ７１８で表される）、メモリ７１８、およびコンピュータ可読媒体（概ねコンピュータ可読媒体７１６で表される）を含む様々な回路を互いにリンク付けする。バス７１２はまた、当技術分野において周知であり、そのためより詳細には説明されないであろうタイミングソース、周辺機器、電圧レギュレータ、および電力管理回路のような様々な他の回路をリンク付けしうる。バスインターフェース７２０は、バス７１２とトランシーバ７５０との間のインターフェースを提供する。トランシーバ７５０は、送信媒体を通じて様々な他の装置と通信するための手段を提供しうる。装置の性質に依存して、ユーザインタフェース７３０（例えば、キーパッド、ディスプレイ、スピーカ、マイクロフォン、ジョイスティック）もまた提供されうる。
[0057] プロセッサ７１４は、バス７１２の管理と、コンピュータ可読媒体７１６またはメモリ７１８に記憶されうるソフトウェアの実行を含む汎用処理とを担っている。このソフトウェアは、プロセッサ７１４によって実行されると、処理システム７１０に、あらゆる特定の装置に関して本明細書で説明された様々な機能を実行させる。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、等のいずれで呼ばれても、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数等を意味するものと広く解釈されるものとする。
[0058] コンピュータ可読媒体７１６またはメモリ７１８はまた、ソフトウェアを実行する際にプロセッサ７１４によって操作されるデータを記憶するために使用されうる。コンピュータ可読媒体７１６は、コンピュータ可読記憶媒体のような非一時的コンピュータ可読媒体でありうる。非一時的コンピュータ可読媒体は、例として、磁気記憶デバイス（例えば、ハードディスク、フロッピー（登録商標）ディスク、磁気ストリップ）、光学ディスク（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ））、スマートカード、フラッシュメモリデバイス（例えば、カード、スティック、キードライブ）、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能なＰＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、リムーバブルディスク、および、コンピュータによってアクセスされ読み取りすることができるソフトウェアおよび／または命令を記憶するためのその他の適切な媒体を含む。コンピュータ可読媒体はまた、例として、キャリア波、送信ライン、ならびに、コンピュータによってアクセスされ読み取られうる命令および／またはソフトウェアを送信するためのその他の適切な媒体を含みうる。処理システム７１０内に存在するように例示されているが、コンピュータ可読媒体７１６は、処理システム７１０の外部に存在しうるか、あるいは、処理システム７１０を含む多数のエンティティにわたって分散されうる。コンピュータ可読媒体７１６は、コンピュータプログラム製品に具現化されうる。例として、コンピュータプログラム製品は、パッケージング材料のコンピュータ可読媒体を含みうる。当業者は、特定の用途およびシステム全体に課された設計制約全体に依存して本開示全体を通して示されている説明された機能を実現することがどれ程最良であるかを認識することになる。
[0059] 当業者はさらに、本明細書で開示された態様と関係して説明された様々な実例となる論理ブロック、モジュール、プロセッサ、手段、回路、およびアルゴリズムステップが、電子ハードウェア（例えば、ソースコーディングまたは何らかの他の技法を使用して設計されうる、デジタル実現、アナログ実現、またはこれら２つの組み合わせ）、命令を組み込んでいる様々な形式のプログラムまたは設計コード（本明細書では便宜上、「ソフトウェア」または「ソフトウェアモジュール」と呼ばれる）、あるいは両方の組み合わせ、として実現されうることがさらに認識されるだろう。このハードウェアおよびソフトウェアの互換性を明確に例示するために、様々な実例となる構成要素、ブロック、モジュール、回路、およびステップが、それらの機能の観点から概ね上で説明されている。このような機能がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の用途およびシステム全体に課せられる設計制約に依存する。当業者は、特定の用途ごとに、様々な方法で上に説明された機能を実現することができるが、このような実現の決定は本開示の適用範囲からの逸脱の原因になるとして解釈されるべきではない。
[0060] 本明細書に開示される態様と関連して説明される様々な実例となる論理ブロック、モジュール、および回路は、集積回路（ＩＣ）、アクセス端末、またはアクセスポイント内で実現されるか、またはそれらによって実行されうる。ＩＣは、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア構成要素、電気的構成要素、光学的構成要素、機械的構成要素、あるいは本明細書で説明された機能を実行するように設計され、ＩＣ内に、ＩＣの外に、またはその両方に存在するコードまたは命令を実行しうるこれらの任意の組み合わせを備えうる。汎用プロセッサはマイクロプロセッサでありうるが、代替的に、このプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンでありうる。プロセッサはまた、例えば、ＤＳＰと、１つのマクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに関連する１つまたは複数のマイクロプロセッサ、またはその他の上記構成の組み合わせといったコンピューティングデバイスの組み合わせとしても実現されうる。
[0061] 開示されたプロセスにおけるステップの任意の特定の順序または階層が例示的なアプローチの一例であることは理解される。設計の選好に基づいて、プロセスにおけるステップの特定の順序または階層が本開示の範囲内でありながら並べ替えられうることは理解される。添付の方法の請求項は、様々なステップの要素を例示的な順序で提示するが、提示された特定の順序または階層に限定されることは意図されない。
[0062] 本明細書に開示された態様に関連して説明されたアルゴリズムまたは方法のステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組み合わせにおいて具現化されうる。ソフトウェアモジュール（例えば、実行可能な命令および関連データを含む）および他のデータは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭのようなデータメモリ、あるいは当技術分野において知られているその他の任意の形式のコンピュータ可読記憶媒体内に存在しうる。例示的な記憶媒体は、プロセッサがこの記憶媒体から情報（例えばコード）を読み取り、この記憶媒体に情報を書き込むことができるように、例えば、コンピュータ／プロセッサ（本明細書では便宜上「プロセッサ」と呼ばれる）のような機械に結合されうる。例示的な記憶媒体はプロセッサに一体化されうる。プロセッサおよび記憶媒体はＡＳＩＣ内に存在しうる。ＡＳＩＣはユーザ機器内に存在しうる。代替的に、プロセッサおよび記憶媒体は、ユーザ機器内のディスクリート構成要素として存在しうる。さらに、いくつかの態様では、任意の適切なコンピュータプログラム製品は、本開示の態様のうちの１つ以上に関連したコード（例えば、少なくとも１つのコンピュータによって実行可能な）を備えるコンピュータ可読媒体を備えうる。いくつかの態様では、コンピュータプログラム製品はパッケージング材料を備えうる。
[0063] 先の説明は、本明細書で説明された様々な態様を当業者が実施することができるようにするために提供される。これらの態様に対する様々な変更は当業者には容易に明らかであり、本明細書において定義された包括的な原理は他の態様に適用されうる。ゆえに、特許請求の範囲は、本明細書に示された態様に制限されることを意図せず、特許請求の範囲の言語と合致する全範囲が与えられるべきであり、ここで、単数形の要素への参照は、別途明記されていない限り、「１つまたは１つだけの」を意味することを意図せず、むしろ「１つまたは複数の」を意味することを意図する。別途明記されていない限り、「いくつかの／何らかの（some）」という用語は「１つまたは複数の」を指す。項目のリスト「のうちの少なくとも１つ」を指す表現は、単一のメンバを含む、それらの項目の任意の組み合わせを指す。例として、「ａ，ｂ、またはｃのうちの少なくとも１つ」は、ａ，ｂ、ｃ、ａとｂ、ａとｃ、ｂとｃ、ａとｂとｃをカバーすることが意図される。当業者に知られているまたは後に知られることとなる、本開示全体にわたって説明された様々な態様の要素に対するすべての構造的および機能的な均等物は、参照によって本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図される。さらに、本明細書に開示されたものはいずれも、そのような開示が特許請求の範囲に明示的に記載されているかどうかに関らず、公に献呈されることが意図されない。特許請求の範囲の要素は、その要素が「〜のための手段」という表現を使用して明確に記載されていない限り、または、方法請求項の場合には、その要素が「〜のためのステップ」という表現を使用して記載されていない限り、いずれも米国特許法第１１２条６項の規定のもとで解釈されるべきではない。

Claims (37)

  1. 装置であって、
    外側部分と、複数の回路を備える内側部分とを備えるダイ、ここにおいて、前記内側部分の前記複数の回路は、
    前記ダイの第１のエリアに形成された第１の回路と、
    前記ダイの第２のエリアに形成された第２の回路と
    を備える、と、
    前記ダイの前記外側部分の上の第１のダイ外側コンタクトおよび第２のダイ外側コンタクト、ここにおいて、前記第１のダイ外側コンタクトは前記第１の回路に電気的に接続され、前記第２のダイ外側コンタクトは前記第２の回路に電気的に接続される、と、
    前記第１のダイ外側コンタクトと前記第２のダイ外側コンタクトと電気的に接続し、前記第２の回路を前記第１の回路に結合するように構成された配線、ここにおいて、前記配線は、前記ダイの前記外側部分上に位置する、と、
    を備える装置。
  2. 前記配線は、銅またはアルミニウムのうちの少なくとも１つを備える、請求項１に記載の装置。
  3. 前記配線は、複数の導電性ピラーを備える、請求項１に記載の装置。
  4. 前記複数の導電性ピラーは、棒状を形成するために互いに物理的に接触している隣接した柱として形成される、請求項３に記載の装置。
  5. 前記ダイおよび前記配線は各々厚みを備え、前記配線の前記厚みは、前記ダイの前記厚みの少なくとも５倍である、請求項１に記載の装置。
  6. パッケージをさらに備え、前記ダイは前記パッケージによって支持され、前記パッケージは前記配線を備える、請求項１に記載の装置。
  7. 前記配線は、前記パッケージに形成された導電性材料の層を備える、請求項６に記載の装置。
  8. 前記第１の回路によって生成され、前記第２の回路に供給される信号は、前記パッケージと前記ダイとの間に留まる、請求項６に記載の装置。
  9. 前記第１の回路によって生成され、前記第２の回路に供給される信号は、前記パッケージ内に留まる、請求項６に記載の装置。
  10. 前記第１のダイ外側コンタクトおよび前記第２のダイ外側コンタクトのうちの少なくとも１つは銅のピラーを備える、請求項１に記載の装置。
  11. 前記第１のダイ外側コンタクトおよび前記第２のダイ外側コンタクトは、前記ダイの前記外側部分の下の配線層にさらに結合され、前記配線層は、前記第１のダイ外側コンタクトを前記第１の回路に、前記第２のダイ外側コンタクトを前記第２の回路にそれぞれ別個に結合するように構成される、請求項１に記載の装置。
  12. 前記第１の回路は信号ソースを備え、前記第２の回路は信号シンクを備える、請求項１に記載の装置。
  13. 前記信号ソースはクロック回路である、請求項１２に記載の装置。
  14. 前記第１の回路は、クロック信号を提供するように構成されたクロック生成器を備える、請求項１に記載の装置。
  15. 前記ダイの前記内側部分の前記複数の回路は、テストモード中、前記第１の回路および前記第２の回路を結合するように構成されたテスト回路をさらに備える、請求項１に記載の装置。
  16. 前記テスト回路は、前記第１の回路および前記第２の回路を結合するために、前記テスト回路および前記配線から選択することを可能にするように構成されたマルチプレクサを備える、請求項１５に記載の装置。
  17. 前記テスト回路だけが、前記テストモード中、前記第１の回路および前記第２の回路を結合させる、請求項１５に記載の装置。
  18. 前記テスト回路は、前記テストモード中以外、前記第１の回路を前記第２の回路に結合させるように動作不可能である、請求項１５に記載の装置。
  19. 装置であって、
    外側部分と、複数の回路を備える内側部分とを備えるダイ、ここにおいて、前記内側部分の前記複数の回路は、
    前記ダイの第１のエリアに形成された第１の回路と、
    前記ダイの第２のエリアに形成された第２の回路と
    を備える、と、
    前記ダイの前記外側部分上の第１の外側コンタクト手段および第２の外側コンタクト手段、ここにおいて、前記第１の外側コンタクト手段は、前記第１の回路に電気的に接続され、前記第２の外側コンタクト手段は、前記第２の回路に電気的に接続される、と、
    前記第２の回路を前記第１の回路に電気的に接続するための配線手段、ここにおいて、前記配線手段は、前記ダイの前記外側部分上に位置する、と、
    を備える、装置。
  20. 前記配線手段は、銅またはアルミニウムのうちの少なくとも１つを備える、請求項１９に記載の装置。
  21. 前記配線手段は、複数の導電性ピラーを備える、請求項１９に記載の装置。
  22. 前記複数の導電性ピラーは、棒状を形成するために互いに物理的に接触している隣接した柱として形成される、請求項２１に記載の装置。
  23. 前記ダイおよび前記配線手段は各々厚みを備え、前記配線手段の前記厚みは、前記ダイの前記厚みの少なくとも５倍である、請求項１９に記載の装置。
  24. パッケージをさらに備える、ここにおいて、前記ダイは前記パッケージによって支持され、前記パッケージは前記配線手段を備える、請求項１９に記載の装置。
  25. 前記配線手段は、前記パッケージ内に形成された、導電性素材の層を備える、請求項２４に記載の装置。
  26. 前記第１の回路によって生成され、前記第２の回路に供給される信号は、前記パッケージと前記ダイとの間に留まる、請求項２４に記載の装置。
  27. 前記第１の回路によって生成され、前記第２の回路に供給される信号は、前記パッケージ内に留まる、請求項２４に記載の装置。
  28. 前記第１の外側コンタクト手段および前記第２の外側コンタクト手段のうちの少なくとも１つは銅柱を備える、請求項１９に記載の装置。
  29. 前記第１の外側コンタクト手段および前記第２の外側コンタクト手段は、前記ダイの前記外側部分の下の配線層にさらに結合され、前記配線層は、それぞれ、前記第１の外側コンタクト手段を前記第１の回路に、前記第２の外側コンタクト手段を前記第２の回路に別個に結合するように構成される、請求項１９に記載の装置。
  30. 前記第１の回路は信号を生成するための手段を備え、前記第２の回路は信号シンクを備える、請求項１９に記載の装置。
  31. 前記信号を生成するための前記手段はクロック回路である、請求項３０に記載の装置。
  32. 前記ダイの前記内側部分の前記複数の回路は、テストモード中、前記第１の回路および前記第２の回路を結合するように構成されたテスト手段をさらに備える、請求項１９に記載の装置。
  33. 前記テスト手段は、前記第１の回路および前記第２の回路を結合させるために、テスト回路および前記配線手段から選択することを可能にするように構成されたマルチプレクサを備える、請求項３２に記載の装置。
  34. 前記テスト手段だけが、前記テストモード中、前記第１の回路および前記第２の回路を結合させる、請求項３２に記載の装置。
  35. 前記テスト手段は、前記テストモード中以外、前記第１の回路を前記第２の回路に結合させるように動作不可能である、請求項３２に記載の装置。
  36. 半導体デバイスであって、
    外側部分と、複数の回路を備える内側部分とを備えるダイ、ここにおいて、前記内側部分の前記複数の回路は、
    前記ダイの第１のエリアに形成された第１の回路と、
    前記ダイの第２のエリアに形成された第２の回路と
    を備える、と、
    前記ダイの前記外側部分の上の第１のダイ外側コンタクトおよび第２のダイ外側コンタクト、ここにおいて、前記第１のダイ外側コンタクトは前記第１の回路に結合され、前記第２のダイ外側コンタクトは前記第２の回路に結合される、と、
    前記第１のダイ外側コンタクトおよび前記第２のダイ外側コンタクトに結合され、前記第２の回路を前記第１の回路に結合するように構成された配線を備えるパッケージ、ここにおいて、前記パッケージは、前記ダイの前記外側部分上に位置する、と、
    を備える装置。
  37. 方法であって、
    ダイの外側部分上に複数のコンタクトを露出させることと、ここにおいて、複数のコンタクトは、第１の回路に結合された第１のコンタクトと、第２の回路に結合された第２のコンタクトとを備え、前記第１の回路および前記第２の回路は、前記ダイの内側部分にある、
    前記ダイの前記内側部分の前記第１の回路および前記第２の回路を接続するために、前記複数のコンタクトのうちの少なくとも２つのコンタクトを、前記ダイの外部にある少なくとも１つの配線を介して結合することと
    を備える方法。
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