KR101632105B1 - 반도체 칩 및 반도체 칩 패키지 - Google Patents

반도체 칩 및 반도체 칩 패키지 Download PDF

Info

Publication number
KR101632105B1
KR101632105B1 KR1020140049873A KR20140049873A KR101632105B1 KR 101632105 B1 KR101632105 B1 KR 101632105B1 KR 1020140049873 A KR1020140049873 A KR 1020140049873A KR 20140049873 A KR20140049873 A KR 20140049873A KR 101632105 B1 KR101632105 B1 KR 101632105B1
Authority
KR
South Korea
Prior art keywords
circuit
signal path
semiconductor chip
signal
conductive trace
Prior art date
Application number
KR1020140049873A
Other languages
English (en)
Other versions
KR20150101885A (ko
Inventor
더 핑 리우
타이 유 루
Original Assignee
미디어텍 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미디어텍 인크. filed Critical 미디어텍 인크.
Publication of KR20150101885A publication Critical patent/KR20150101885A/ko
Application granted granted Critical
Publication of KR101632105B1 publication Critical patent/KR101632105B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 칩이 제공된다. 반도체 칩은 제 1 회로, 제 2 회로, 제 3 회로, 제 1 신호 경로, 및 제 2 신호 경로를 포함한다. 제 1 회로는 기준 신호를 제공한다. 제 1 신호 경로는 제 1 전도성 트레이스를 포함하고, 기준 신호를 제 1 회로에서부터 제 2 회로에 전송한다. 제 2 신호 경로는 기준 신호를 제 1 회로에서부터 제 3 회로에 전송한다. 제 1 신호 경로 및 제 2 신호 경로의 타이밍 스큐는 균형이 유지되고, 제 1 신호 경로 및 제 2 신호 경로는 글로벌하게 라우팅된다.

Description

반도체 칩 및 반도체 칩 패키지{SEMICONDUCTOR CHIP AND SEMICONDUCTOR CHIP PACKAGE}
본 발명은 반도체 칩에 관한 것으로, 보다 구체적으로 반도체 칩의 타이밍 스큐(timing skew)의 균형 유지에 관한 것이다.
현대의 고속 초고밀도 집적 회로(very-large-scale integrated circuit; VLSI)에서, 클럭 설계는 칩 성능을 결정하고 타이밍 및 설계 융합을 용이하게 하는데 결정적인 역할을 한다. 클럭 라우팅은 동기식 시스템의 레이아웃 설계에 중요한데, 이것이 합성된 시스템의 기능, 영역, 속도, 및 전력 소모에 영향을 미치기 때문이다. 그러므로, 클럭의 타이밍 스큐의 최소화는 VLSI 설계의 고성능 및 고속 회로에 중요한 문제가 되었다.
일반적으로, 클럭 트리 합성(clock tree synthesis; CTS)은 타이밍 스큐를 줄이기 위해 버퍼를 삽입하고, 타이밍 스큐, 회로 영역 및 전력 소비를 고려함으로써, 최적화된 해결책에 도달하기 위해 클럭 트리를 구성하도록 수행된다. 그러나, 클럭 트리의 타이밍 스큐는 상이한 공정, 온도 및 전압 코너에서 아주 명백하게 달라진다. 첨단 기술의 경우, 이러한 효과는 더욱 악화된다. 이러한 문제를 다루는 한가지 방법은 제안된 반도체 칩 및 패키지를 이용하는 것이다.
본 발명의 목적은 반도체 칩 및 반도체 칩 패키지를 제공하는 것이다.
타이밍 스큐의 균형을 유지하기 위한 반도체 칩 및 반도체 칩 패키지가 제공된다. 반도체 칩의 실시예가 제공된다. 반도체 칩은, 기준 신호를 제공하는 제 1 회로, 제 2 회로, 제 3 회로, 제 1 전도성 트레이스를 포함하고 기준 신호를 제 1 회로에서부터 제 2 회로에 전송하는 제 1 신호 경로, 및 기준 신호를 제 1 기준 회로에서부터 제 3 회로에 전송하는 제 2 신호 경로를 포함한다. 제 1 신호 경로 및 제 2 신호 경로의 타이밍 스큐는 균형이 유지되고, 제 1 신호 경로 및 제 2 신호 경로는 글로벌하게 라우팅된다.
더욱이, 반도체 칩 패키지의 실시예가 제공된다. 반도체 칩 패키지는, 패키지 기판 및 반도체 칩을 포함한다. 패키지 기판은, 제 1 콘택 패드, 제 2 콘택 패드, 및 제 3 콘택 패드를 포함한다. 반도체 칩은 패키지 기판 상에 장착된다. 반도체 칩은, 제 1 패드, 제 2 패드, 제 3 패드, 기준 신호를 제공하기 위해 제 1 접속 유닛 및 제 1 패드를 통해 제 1 콘택 패드에 결합된 제 1 회로; 제 2 접속 유닛 및 제 2 패드를 통해 제 2 콘택 패드에 결합된 제 2 회로; 및 제 3 접속 유닛 및 제 3 패드를 통해 제 3 콘택 패드에 결합된 제 3 회로를 포함한다. 패키지 기판은, 기준 신호를 제 1 콘택 패드에서부터 제 2 콘택 패드에 전송하는 제 1 신호 경로, 및 기준 신호를 제 1 콘택 패드에서부터 제 3 콘택 패드에 전송하는 제 2 신호 경로를 더 포함한다. 제 1 신호 경로 및 제 2 신호 경로의 타이밍 스큐는 균형이 유지된다.
첨부 도면들을 참조하여 상세한 설명이 아래의 실시예들에서 주어진다.
본 발명에 따르면, 반도체 칩 및 반도체 칩 패키지를 제공하는 것이 가능하다.
본 발명은 첨부된 도면들을 참조하면서 후속하는 상세한 설명과 예시들을 판독함으로써 보다 완전하게 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 도시한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 칩을 도시한다.
도 3a는 본 발명의 일 실시예에 따른 지연 유닛을 도시한다.
도 3b는 본 발명의 다른 실시예에 따른 지연 유닛을 도시한다.
도 3c는 본 발명의 다른 실시예에 따른 지연 유닛을 도시한다.
도 4는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 횡단면도를 도시한다.
도 5는 도 4의 반도체 칩 패키지의 평면도를 나타내는 예를 도시한다.
도 6은 도 5의 패키지 기판의 평면도를 나타내는 예를 도시한다.
이하의 설명은 본 발명을 수행하기 위한 최상의 구상 모드를 갖는다. 본 설명은 본 발명의 일반적인 원리들을 설명할 목적으로 기술된 것이며, 한정하는 의미로 여겨져서는 안 된다. 본 발명의 범위는 첨부된 청구항들에 대한 참조에 의해 최상으로 결정된다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩(100)을 도시한다. 반도체 칩(100)은 집적 회로 영역(110), 차폐 영역(120) 및 트레이스들(tr1, tr2 및 tr3)을 포함한다. 집적 회로 영역(110)은 클럭 발생기(130), 커맨드 처리 회로(140), 및 데이터 처리 회로(150)를 포함한다. 실시예에서, 커맨드 처리 회로(140) 및 데이터 처리 회로(150)는 메모리(LDDR2 또는 LDDR3)와 같은 메모리 디바이스의 커맨드 신호 및 데이터 신호를 처리하는데 각각 이용된다. 더욱이, 집적 회로 영역(110)에서, 커맨드 처리 회로(140) 및 데이터 처리 회로(150)는 메모리 디바이스의 핀 시퀀스 요구 사항에 따르기 위해서, 대향 에지들에 배치된다. 예를 들어, 커맨드 처리 회로(140)는 반도체 칩(100)의 좌측에 배치되고, 데이터 처리 회로(150)는 반도체 칩(100)의 우측에 배치된다. 트레이스(tr1) 및 트레이스(tr2)는 신호 경로(S1)를 형성하고, 트레이스(tr1) 및 트레이스(tr3)는 신호 경로(S2)를 형성하며, 트레이스(tr1)는 신호 경로들(S1 및 S2)의 공통 섹션이다. 실시예에서, 클럭 발생기(130)는 신호 경로(S1)를 통해 커맨드 처리 회로(140)에 기준 클럭(CLK)을 제공하고, 클럭 발생기(130)는 또한 신호 경로(S2)를 통해 데이터 처리 회로(150)에 기준 클럭(CLK)을 제공한다. 특별히, 기준 클럭(CLK)은 커맨드 처리 회로(140) 및 데이터 처리 회로(150)의 클럭 소스이고, PLL(Phase lock loop)과 같은 커맨드 처리 회로(140) 및 데이터 처리 회로(150)의 내부 회로는 기준 클럭(CLK)에 따라 복수의 내부 클럭 신호들을 발생시킬 수 있다. 트레이스들(tr1, tr2 및 tr3)은 집적 회로 영역(110) 밖에 배치되는 것을 유념해야 한다. 더욱이, 신호 경로들(S1 및 S2)은 차폐 영역(120)에 의해 둘러싸여 있다. 예를 들어, 신호 경로들(S1 및 S2)은 신호 경로들(S1 및 S2)에서 기준 클럭(CLK)을 보호하기 위해서, 집적 회로 영역(110)과 차폐 영역(120) 사이에 배치된다. 일 실시예에서, 제 1 추가 차폐 영역이 집적 회로 영역(110)과 신호 경로(S1) 사이에 배치되고, 제 2 추가 차폐 영역이 집적 회로 영역(110)과 신호 경로(S2) 사이에 배치된다. 더욱이, 일 실시예에서, 트레이스들(tr1, tr2 및 tr3)은 동일한 전도성 층(예컨대, 상부 금속층)으로 구현되고, 신호 경로들(S1 및 S2)의 길이는 실질적으로 동일하다. 따라서, 신호 경로들(S1 및 S2)의 타이밍 스큐는 클럭 트리 합성 없이 균형이 유지되고, 이에 의해 설계의 복잡성이 줄어들고 설계 시간이 감소된다. 다른 실시예에서, 트레이스들(tr1, tr2 및 tr3)은 상이한 전도성 층들로 구현되고, 신호 경로들(S1 및 S2)의 임피던스는 실질적으로 매칭된다. 특별히, 신호 경로들(S1 및 S2)의 타이밍 스큐는 균형이 유지되고, 신호 경로들(S1 및 S2)은 글로벌하게 라우팅된다. 다시 말해서, 신호 경로들(S1 및 S2)은 글로벌 라우팅에 의해 발생된다. 용어 "글로벌 라우팅"은 로컬 라우팅과 구별하는데 이용된다. 로컬 라우팅의 경우, 라우팅의 규모는 칩의 규모에 대해 매우 작고, 이러한 라우팅은 통상적으로 기능 블록 내에 있다. 예를 들어, 칩의 한 측면은 몇 밀리미터(mm)의 길이를 가질 수 있는 반면, 라우팅의 길이는 몇 마이크로미터(um)일 수 있고, 라우팅은 하나의 가산기의 출력을 다른 가산기의 입력에 연결할 수 있고, 여기서 양자의 가산기들은 가산 동작을 실현하기 위한 하나의 기능 유닛에 속한다. 그에 반해서, 글로벌 라우팅은 통상적으로 칩의 상이한 클럭 도메인들 또는 상이한 주요 기능 블록들에 걸친 라우팅과 관계가 있다. 제곱 밀리미터 차수(mm2)의 칩 크기의 경우, 글로벌 라우팅은 길이가 몇 밀리미터일 수 있다. 또한, 반도체 칩(100)은 통상적으로 다이로서 공지될 수 있다는 것이 자세히 설명되어야 한다. 반도체 제조 기술에 따라, 웨이퍼는 복수의 다이들로 절단될 수 있다. 다이 내에서, 모든 기능 회로들은 영역 내에 배치되고, 이러한 영역은 이 실시예에서 집적 회로 영역으로 언급된다. 보통, 웨이퍼 절단 동안에 기능 회로들을 손상시키지 않기 위해서 다이의 경계와 직접 회로 영역의 경계 사이에 약간의 마진 영역이 존재한다. 차폐 영역(120), 신호 경로(S1) 및 신호 경로(S2)는 이와 같은 마진 영역 내에 배치될 수 있다.
이전 단락의 개시는 본 발명의 예시적인 실시예를 도시한 것으로, 본 발명의 범위 내에 또한 속하는 다른 변형들이 존재한다는 것을 유념한다. 예를 들어, 첫째로, 클럭 발생기(130)는 클럭 신호들로 제한되지 않는 기준 신호를 생성하는 기준 신호 발생기로 교체될 수 있다. 게다가, 커맨드 처리 회로(140) 및 데이터 처리 회로(150)는 커맨드 처리 기능 또는 데이터 처리 기능을 실행하는 것으로 한정되지 않은 제 1 회로 및 제 2 회로로 각각 교체될 수 있다. 둘째로, 신호 경로들(S1 및 S2)은 반드시 집적 회로 영역(110) 밖에 있는 것은 아니고, 이들 중 어느 하나는 라우팅 제약이 계속해서 충족될 수 있는 한 집적 회로 영역(110) 내에 부분적으로 또는 완전히 라우팅될 수 있다. 셋째로, 차폐 영역(120)은 더욱 양호한 신호 품질을 위해 간섭으로부터 신호 경로들(S1 및 S2)을 보호하는데 이용되고, 간섭이 강하지 않으면 부분적으로 또는 완전히 제거될 수 있다. 넷째로, 신호 경로들(S1 및 S2)은 서로 오버랩하지 않는 2개의 완전히 별개의 경로들일 수 있다. 계속해서 주목해야할 다른 점은 클럭 발생기(130), 커맨드 처리 회로(140) 및 데이터 처리 회로(150) 모두가 집적 회로 영역(110)의 상이한 측면들에 배치되지 않을 수 있다는 것이다. 더욱이, 3개의 회로들 중 어느 것도 집적 회로 영역(110) 경계 상에 또는 경계 근처에 배치될 필요가 없다.
도 2는 본 발명의 다른 실시예에 따른 반도체 칩(200)을 도시한다. 반도체 칩(200)은 집적 회로 영역(210), 차폐 영역(220), 지연 유닛(260), 및 트레이스들(tr4, tr5, tr6 및 tr7)을 포함한다. 집적 회로 영역(210)은 제 1 회로(230), 제 2 회로(240), 및 제 3 회로(250)를 포함한다. 도 2에서, 제 1 회로(230)의 포트(P1)는 제 2 회로(240)의 포트(P2) 및 제 3 회로(250)의 포트(P3)에 기준 신호(REF)를 제공하는데 이용되고, 제 2 회로(240) 및 제 3 회로(250)는 집적 회로 영역(210)의 상이한 에지 상에 배치된다. 특별히, 제 2 회로(240)는 제 3 회로(250)에서 분리된다. 기준 신호(REF)는 신호 경로(S3)를 통해 제 1 회로(230)의 포트(P1)로부터 제 2 회로(240)의 포트(P2)에 전송되고, 신호 경로(S3)는 트레이스들(tr4 및 tr5)로 형성된다. 더욱이, 기준 신호(REF)는 신호 경로(S4)를 통해 제 1 회로(230)의 포트(P1)로부터 제 3 회로(250)의 포트(P3)에 전송되고, 신호 경로(S4)는 트레이스(tr4), 트레이스(tr6), 지연 유닛(260) 및 트레이스(tr7)로 형성된다. 앞서 기술된 바와 같이, 트레이스(tr4)는 신호 경로들(S3 및 S4)의 공통 섹션이다. 실시예에서, 집적 회로 영역(210) 주변의 포트들(P1 및 P2) 사이의 최단 거리는 집적 회로 영역(210) 주변의 포트들(P1 및 P3) 사이의 최단 거리보다 길다. 따라서, 지연 유닛(260)은 신호 경로(S4)에서 기준 신호(REF)의 전송을 지연시키는데 이용되어, 기준 신호(REF)는 제 2 회로(240)의 포트(P2) 및 제 3 회로(250)의 포트(P3)에 동시에 도달할 수 있다. 더욱이, 트레이스(tr6)와 트레이스(tr7)의 합은 트레이스(tr5)보다 짧다. 게다가, 트레이스들(tr4, tr5, tr6 및 tr7)은 동일한 전도성 층 및 상이한 전도성 층들로 구현될 수 있고, 신호 경로들(S3 및 S4)의 임피던스는 실질적으로 매칭된다. 따라서, 신호 경로들(S3 및 S4)의 타이밍 스큐는 클럭 트리 합성 없이 균형이 유지되고, 신호 경로들(S3 및 S4)은 글로벌하게 라우팅된다.
이전 단락은 지연 유닛(260)을 갖는 실시예를 도시하고, 도 1의 변형 실시예들에 비추어 다른 다양한 변형들이 적절한 경우에 도 2에 도시된 바와 같은 실시예들에 또한 적용될 수 있다는 것이 강조되어야 한다. 게다가, 포트들(P1, P2, P3)은 필요하지 않을 수 있고, 일부 경우에 제거될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 지연 유닛(300A)을 도시한다. 도 2 및 도 3a를 함께 참조하면, 지연 유닛(300A)은 뱀 모양의 트레이스(310)를 포함하고, 이는 복수의 섹션들을 갖는 뱀 모양의 구조물로 형성된 전도성 라인이고, 섹션들의 수량은 트레이스들(tr6 및 tr7)의 합과 트레이스(tr5) 간의 차이에 따라 결정된다. 기술된 바와 같이, 트레이스들(tr4-tr7) 및 뱀 모양의 트레이스(310)는 동일한 전도성 층 또는 상이한 전도성 층들로 구현될 수 있다. 3b는 본 발명의 다른 실시예에 따른 지연 유닛(300B)을 도시한다. 도 2 및 도 3b를 함께 참조하면, 지연 유닛(300B)은 복수의 인버터들(320)을 포함하는 버퍼 체인이고, 인버터들(320)의 수량은 인버터들(320)의 전파 지연과 트레이스(tr5) 간의 차이에 따라 결정된다. 실시예에서, 인버터들의 수량은 짝수이다. 일 실시예에서, 버퍼 체인은 복수의 버퍼들로 형성된다. 도 3c는 본 발명의 다른 실시예에 따른 지연 유닛(300C)을 도시한다. 도 3c에서, 지연 유닛(300C)은 저역 필터(330)로 형성된다.
도 4는 본 발명의 일 실시예에 따른 반도체 칩 패키지(400)의 횡단면도를 도시한다. 반도체 칩 패키지(400)는 패키지 기판(410), 복수의 핀(420), 패키지 기판(410) 상에 장착된 반도체 칩(430), 본딩 와이어들(440, 450 및 460) 및 전송 라인(470)을 포함하고, 본딩 와이어들(440, 450 및 460)은 전송 라인(470)을 통해 서로 결합된다.
도 5는 도 4의 반도체 칩 패키지(400)의 평면도를 나타내는 예를 도시한다. 도 5에서, 반도체 칩(430)은 복수의 패드들(510), 제 1 회로(520), 제 2 회로(530), 및 제 3 회로(540)를 포함한다. 반도체 칩 패키지(400)는 패키지 기판(410) 상에 배치된 복수의 콘택 패드들(550)을 더 포함한다. 제 1 회로(520)는 패키지 기판(410)을 통해 제 2 회로(530) 및 제 3 회로(540)에 기준 신호(REF)를 제공하는데 이용된다. 실시예에서, 본딩 와이어(440)는 패드들(510) 중 특정 패드(510a로 표시됨)와 콘택 패드들(550) 중 특정 콘택 패드(550a로 표시됨) 사이에 결합되고, 패드(510a)는 기준 신호(REF)를 제 1 회로(520)에서부터 본딩 와이어(440)를 통해 콘택 패드(550a)에 전송하기 위해 제 1 회로(520)에 결합된다. 본딩 와이어(450)는 패드들(510) 중 특정 패드(510b로 표시됨)와 콘택 패드들(550) 중 특정 콘택 패드(550b로 표시됨) 사이에 결합되고, 패드(510b)는 기준 신호(REF)를 콘택 패드(550b)에서부터 본딩 와이어(450)를 통해 제 2 회로(530)에 전송하기 위해 제 2 회로(530)에 결합된다. 본딩 와이어(460)는 패드들(510) 중 특정 패드(510c로 표시됨)와 콘택 패드들(550) 중 특정 콘택 패드(550c로 표시됨) 사이에 결합되고, 패드(510c)는 기준 신호(REF)를 콘택 패드(550c)에서부터 본딩 와이어(460)를 통해 제 3 회로(540)에 전송하기 위해 제 3 회로(540)에 결합된다.
도 6은 도 5의 패키지 기판(410)의 평면도를 나타내는 예를 도시한다. 도 4, 도 5 및 도 6을 참조하면, 전송 라인(470)은 지연 유닛(610) 및 전도성 트레이스들(620, 630, 640 및 650)로 형성되고, 전송 라인(470)은 기준 신호(REF)를 콘택 패드(550a)에서부터 콘택 패드들(550b 및 550c)에 전송하는데 이용된다. 그러므로, 기준 신호(REF)는 제 1 회로(520)에서부터 순차적으로 패드(510a), 본딩 와이어(440), 콘택 패드(550a), 신호 경로(S5), 콘택 패드(550b), 본딩 와이어(450) 및 패드(510b)를 통해 제 2 회로(530)에 전송되고, 신호 경로(S5)는 전도성 트레이스들(620 및 630)로 형성된다. 더욱이, 기준 신호(REF)는 제 1 회로(520)에서부터 순차적으로 패드(510a), 본딩 와이어(440), 콘택 패드(550a), 신호 경로(S6), 콘택 패드(550c), 본딩 와이어(460) 및 패드(510c)를 통해 제 3 회로(540)에 전송되고, 신호 경로(S6)는 전도성 트레이스들(620), 전도성 트레이스(640), 지연 유닛(610) 및 전도성 트레이스(650)로 형성된다. 실시예에서, 콘택 패드들(550a 및 550b) 간의 최단 레이아웃 경로는 콘택 패드들(550a 및 550c) 간의 최단 레이아웃 경로보다 길다. 따라서, 지연 유닛(610)은 신호 경로(S6)에서 기준 신호(REF)의 전송을 지연시키는데 이용되어, 기준 신호(REF)는 제 2 회로(530) 및 제 3 회로(540)에 동시에 도달할 수 있다. 특별히, 신호 경로들(S5 및 S6)의 타이밍 스큐는 균형이 유지되고, 신호 경로들(S5 및 S6)은 글로벌하게 라우팅된다. 실시예에서, 트레이스(620)는 신호 경로들(S5 및 S6)의 공통 섹션이다. 게다가, 지연 유닛(610)은 뱀 모양의 트레이스를 포함하고, 뱀 모양의 트레이스는 복수의 섹션들을 갖는 뱀 모양의 구조물로 형성되는 전도성 라인이고, 섹션들의 수량은 트레이스들(640 및 650)의 합과 트레이스(630) 간의 차이에 따라 결정된다. 앞서 기술된 바와 같이, 콘택 패드들(550a 및 550b) 간의 최단 레아아웃 경로가 실질적으로 콘택 패드들(550a 및 550c) 간의 최단 레이아웃 경로와 실질적으로 동일하면, 지연 유닛(610)은 신호 경로(S6)에서 제거될 수 있다. 더욱이, 도 4 또는 도 5의 본딩 와이어들(440, 450 및 460)의 길이의 관계는 예시적인 목적으로 이용되는 것으로, 발명의 범위를 제한해서는 안된다는 것을 유념해야 한다.
도 5 및 도 6에 제시된 실시예에 대해, 도 1의 변형 실시예들에 제안된 바와 같은 다양한 변형들이 적절한 경우에 적용될 수 있는 것을 계속해서 언급해야 한다. 예를 들어, 신호 경로들(S5 및 S6)의 길이가 실질적으로 동일한 경우, 지연 유닛(610)은 제거될 수 있지만, 타이밍 스큐는 계속해서 균형이 유지된다. 게다가, 앞서 언급한 본딩 와이어 방식을 이용하는 것 이외에 타이밍 균형을 위해 패키지 기판을 이용하는 몇 가지 방법들이 존재한다. 이들 중 하나가 플립 칩 기술이다. 도 5 및 도 6을 다시 참조하고, 제 1 회로(520)에서부터 제 3 회로(540)로의 기준 신호(REF) 전송에 초점을 맞추면, 본딩 와이어를 이용함으로써, 기준 신호(REF)는 제 1 회로(520)에서부터, 패드(510a), 본딩 와이어(440), 콘택 패드(550a), 신호 경로(S6), 콘택 패드(550c), 본딩 와이어(460), 및 최종적으로 패드(510c)를 통해 제 3 회로(540)에 전송된다. 그에 반해서, 플립 칩 방식을 이용함으로써, 본딩 와이어들(440 및 460)은 제거될 수 있다. 또한, 콘택 패드들(550a 및 550c)이 더 이상 필요하지 않을 수도 있다. 대신에, 제 1 접속 유닛(예컨대, 제 1 범프)이 패드(510a)를 패키지 기판(410)에 직접적으로 연결하도록 배치되고, 제 3 접속 유닛(예컨대, 제 3 범프)이 패드(510c)를 패키지 기판에 직접적으로 연결하도록 배치된다. 이런 방식으로, 신호 경로(S6)는 기준 신호(REF)를 제 1 회로의 패드(510a)에 결합된 제 1 범프에서부터 제 3 회로의 패드(510c)에 결합된 제 3 범프에 전송할 수 있다. 제 1 회로(520)에서부터 제 2 회로(530)로의 기준 신호(REF) 전송은 유사한 방식으로 구현될 수 있고, 신호 경로(S5)는 기준 신호(REF)를 제 1 회로의 패드(510a)에 결합된 제 1 범프에서부터 패드(510b)에 결합된 제 2 범프에 전송할 수 있다. 상기 설명이 관련 기술 분야의 당업자에게 명백하기 때문에, 도 5 및 도 6은 간결함을 위해 플립 칩 방식을 설명하도록 다시 그려지지 않는다.
실시예들에 따라, 반도체 칩에서 신호 경로들 (예컨대, 도 1의 S1 및 S2 또는 도 2의 S3 및 S4)을 이용하거나 패키지 기판에 구현된 신호 경로들(예컨대, 도 4의 470)을 이용함으로써, 기준 신호의 클럭 스큐는 클럭 트리 합성 없이 제어될 수 있고, 전도성 트레이스들 및 지연 유닛은 상이한 공정 전압 온도(process voltage temperature; PVT) 코너에서 작은 변화를 갖는다. 따라서, 반도체 칩의 설계는 더욱 신뢰 가능하고, 많은 타이밍 마진이 획득된다.
본 발명은 예시를 통해, 바람직한 실시예들의 측면에서 설명되었지만, 본 발명은 개시된 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이와는 달리, 본 발명은 (본 발명분야의 당업자에게 자명할) 다양한 변형들과 유사한 구성들을 커버하도록 의도된다. 그러므로, 첨부된 청구항들의 범위는 이와 같은 변형들과 유사 구성들을 모두 포함하도록 하는 광범위한 해석과 일치되어야 한다.

Claims (14)

  1. 반도체 칩에 있어서,
    기준 신호를 제공하는 제 1 회로;
    제 2 회로;
    제 3 회로;
    제 1 전도성 트레이스를 포함하는 제 1 신호 경로; 및
    제 2 신호 경로
    를 포함하고,
    상기 기준 신호는 상기 제 1 회로에서부터 제 1 신호 경로를 통해 상기 제 2 회로로 전송되고, 상기 제 1 회로에서부터 상기 제 2 신호 경로를 통해 상기 제 3 회로로 전송되며,
    상기 제 1 신호 경로 및 상기 제 2 신호 경로의 타이밍 스큐(timing skew)는 상기 기준 신호에 대해 균형이 유지되고, 상기 제 1 신호 경로 및 상기 제 2 신호 경로는 글로벌하게(globally) 라우팅되고,
    상기 제 1 회로, 상기 제 2 회로 및 상기 제 3 회로는 집적 회로 영역 내부에 배치되고, 상기 제 1 신호 경로 및 상기 제 2 신호 경로는 상기 반도체 칩의 경계와 상기 집적 회로 영역의 경계 사이의 마진(margin) 영역에 배치되는 것인, 반도체 칩.
  2. 제 1 항에 있어서,
    상기 제 2 신호 경로는 제 2 전도성 트레이스를 포함하고, 상기 제 1 전도성 트레이스 및 상기 제 2 전도성 트레이스의 길이는 동일한 것인, 반도체 칩.
  3. 제 1 항에 있어서,
    상기 제 2 신호 경로는 제 2 전도성 트레이스 및 지연 유닛에 의해 형성되고, 상기 제 2 전도성 트레이스의 길이는 상기 제 1 전도성 트레이스의 길이와는 상이한 것인, 반도체 칩.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 신호 경로 및 상기 제 2 신호 경로는 공통의 전도성 트레이스를 더 포함하는 것인, 반도체 칩.
  5. 제 3 항에 있어서,
    상기 지연 유닛은 뱀 모양의 전도성 트레이스, 버퍼 체인 및 저역 필터 중 하나로부터 선택되는 것인, 반도체 칩.
  6. 제 1 항에 있어서,
    상기 제 1 신호 경로 및 상기 제 2 신호 경로는 상기 집적 회로 영역 밖에 배치되는 것인, 반도체 칩.
  7. 제 6 항에 있어서,
    상기 제 1 신호 경로 및 상기 제 2 신호 경로를 둘러싸는 차폐 영역을 더 포함하는 반도체 칩.
  8. 제 1 항에 있어서, 상기 기준 신호는 클럭 소스인 것인, 반도체 칩.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
KR1020140049873A 2014-02-27 2014-04-25 반도체 칩 및 반도체 칩 패키지 KR101632105B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/192,004 2014-02-27
US14/192,004 US9349682B2 (en) 2014-02-27 2014-02-27 Semiconductor chip and semiconductor chip package each having signal paths that balance clock skews

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020160057424A Division KR20160058078A (ko) 2014-02-27 2016-05-11 반도체 칩 및 반도체 칩 패키지

Publications (2)

Publication Number Publication Date
KR20150101885A KR20150101885A (ko) 2015-09-04
KR101632105B1 true KR101632105B1 (ko) 2016-06-20

Family

ID=50513052

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020140049873A KR101632105B1 (ko) 2014-02-27 2014-04-25 반도체 칩 및 반도체 칩 패키지
KR1020160057424A KR20160058078A (ko) 2014-02-27 2016-05-11 반도체 칩 및 반도체 칩 패키지

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020160057424A KR20160058078A (ko) 2014-02-27 2016-05-11 반도체 칩 및 반도체 칩 패키지

Country Status (5)

Country Link
US (1) US9349682B2 (ko)
EP (1) EP2916459B1 (ko)
JP (1) JP5957103B2 (ko)
KR (2) KR101632105B1 (ko)
CN (1) CN104881079B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150349764A1 (en) * 2014-05-30 2015-12-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flip-Flop Having Integrated Selectable Hold Delay
US9490787B1 (en) * 2015-06-11 2016-11-08 Infineon Technologies Ag System and method for integrated circuit clock distribution

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110302540A1 (en) * 2010-06-08 2011-12-08 Samsung Electronics Co., Ltd. Semiconductor device comprising shield tree and related layout method

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824143B2 (ja) 1989-02-08 1996-03-06 株式会社東芝 集積回路の配置配線方式
JPH05136125A (ja) 1991-11-14 1993-06-01 Hitachi Ltd クロツク配線及びクロツク配線を有する半導体集積回路装置
JPH05159080A (ja) 1991-12-05 1993-06-25 Hitachi Ltd 論理集積回路
US5307381A (en) 1991-12-27 1994-04-26 Intel Corporation Skew-free clock signal distribution network in a microprocessor
KR100293596B1 (ko) 1993-01-27 2001-09-17 가나이 쓰도무 Lsi내클럭분배회로
JPH06244282A (ja) * 1993-02-15 1994-09-02 Nec Corp 半導体集積回路装置
US5586307A (en) 1993-06-30 1996-12-17 Intel Corporation Method and apparatus supplying synchronous clock signals to circuit components
JPH0830655A (ja) 1994-07-19 1996-02-02 Matsushita Electric Ind Co Ltd 半導体装置の同期回路レイアウト設計方法
US5656963A (en) * 1995-09-08 1997-08-12 International Business Machines Corporation Clock distribution network for reducing clock skew
US6922818B2 (en) * 2001-04-12 2005-07-26 International Business Machines Corporation Method of power consumption reduction in clocked circuits
DE10157836B4 (de) 2001-11-26 2004-02-19 Infineon Technologies Ag Signalverteilung zu einer Mehrzahl von Schaltungseinheiten
JP5097542B2 (ja) * 2004-05-24 2012-12-12 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 高速クロック配分伝送路ネットワーク
US20060290377A1 (en) * 2005-05-31 2006-12-28 Jongsun Kim Capacitively coupled pulsed signaling bus interface
JP2007336003A (ja) * 2006-06-12 2007-12-27 Nec Electronics Corp クロック分配回路、半導体集積回路、クロック分配回路の形成方法及びそのプログラム
US8008799B2 (en) 2006-06-21 2011-08-30 Broadcom Corporation Integrated circuit with supply line intra-chip clock interface and methods for use therewith
US20080115004A1 (en) * 2006-11-15 2008-05-15 International Business Machines Corporation Clock Skew Adjustment Method and Clock Skew Adjustment Arrangement
EP2709293A4 (en) * 2011-05-13 2015-04-22 Nec Corp SYSTEM FOR SYNCHRONOUS SIGNAL TRANSMISSION, SYNCHRONOUS OPERATING SYSTEM FOR AN OPTICAL MODULATOR, METHOD FOR SYNCHRONOUS SIGNAL TRANSMISSION AND NON-TEMPERARY COMPUTER READABLE MEDIUM FOR STORING A PROGRAM THEREFOR
JP5982836B2 (ja) 2012-01-30 2016-08-31 株式会社ソシオネクスト 集積回路装置及び試験方法
US9502355B2 (en) * 2014-02-26 2016-11-22 Nvidia Corporation Bottom package having routing paths connected to top package and method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110302540A1 (en) * 2010-06-08 2011-12-08 Samsung Electronics Co., Ltd. Semiconductor device comprising shield tree and related layout method

Also Published As

Publication number Publication date
CN104881079B (zh) 2019-05-03
US9349682B2 (en) 2016-05-24
US20150243595A1 (en) 2015-08-27
EP2916459B1 (en) 2019-09-04
JP2015162674A (ja) 2015-09-07
EP2916459A1 (en) 2015-09-09
JP5957103B2 (ja) 2016-07-27
CN104881079A (zh) 2015-09-02
KR20160058078A (ko) 2016-05-24
KR20150101885A (ko) 2015-09-04

Similar Documents

Publication Publication Date Title
JP4647243B2 (ja) 半導体装置
JP2007149977A (ja) 半導体装置
US8680524B2 (en) Method of arranging pads in semiconductor device, semiconductor memory device using the method, and processing system having mounted therein the semiconductor memory device
KR101632105B1 (ko) 반도체 칩 및 반도체 칩 패키지
JP2004015032A (ja) 集積回路装置
JP2007115910A (ja) モジュール半導体装置
US20110248394A1 (en) Leadframe package for high-speed data rate applications
JP2009104503A (ja) 電気回路および電気回路の設計方法
JP2015534263A (ja) 外部配線を使用してダイ信号をラウティングするための方法および装置
JP2006128339A (ja) マルチチップ・パッケージおよびｉｃチップ
US20110302540A1 (en) Semiconductor device comprising shield tree and related layout method
JP5223635B2 (ja) 半導体装置
US20130329390A1 (en) Semiconductor devices
KR100355240B1 (ko) 클럭 공유 양면 메모리 모듈 및 그 배선방법
TWI614867B (zh) 用於電子封裝體之電氣互連件
JP2006339305A (ja) 半導体集積回路
JP6066620B2 (ja) バスシステム及び電子装置
US8089005B2 (en) Wiring structure of a substrate
JPH06310656A (ja) 半導体集積回路
US20070086262A1 (en) Integrated circuit chip with connectivity partitioning
KR20040066998A (ko) 반도체 메모리 장치의 패드 배치구조 및 패드 배치방법
TWI703693B (zh) 電子封裝結構及其晶片
Vaidyanathan et al. Techniques for early package closure in system-in-packages
TW202226039A (zh) 積體電路中的無通道平面規劃
JP2006318967A (ja) 半導体集積回路

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
A107 Divisional application of patent
GRNT Written decision to grant