TW200919702A - Semiconductor integrated circuit, and semiconductor device - Google Patents

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200919702 九、發明說明 【發明所屬之技術領域】 本發明關於半導體積體電路，及將多數半導體積體電 路密封於封裝內而形成的半導體裝置（SiP等）。 【先前技術】 本發明檢討之技術爲，例如於Sip ( System in Package )等半導體裝置中考慮以下技術。 伴隨半導體製造技術之微細化，半導體晶片之I/O性 能不足之感受變爲更深刻化。此乃因爲，伴隨微細化，半 導體晶片搭載之電路增加，動作變爲更快，半導體晶片欲 實現功能而須增加必要之I/O處理量（線數、速度等）， 但是，半導體晶片之端子數因爲受限於導線接合（wire bonding )等而由晶片尺寸決定，並未隨微細化而增加， 因此I/O處理能力並未提升。 爲解決半導體晶片之I/O性能不足，將端子以二次元 狀配置於半導體晶片之上面或下面，將多數個半導體晶片 積層而於積層之晶片間進行資訊傳送的三次元耦合技術之 開發被熱烈進行著。 因此’將搭載有三次元耦合技術之半導體晶片加以積 層而形成SiP時’必須進行三次元耦合與習知存在之半導 體晶片內的內連接網（inter-connect)(電路間之連接電^ 路、路由器（router)等之耦合。 例如，藉由感應耦合方式之三次元耦合技術進行晶片 -5- 200919702 間之資料通信的技術之一例，被揭示於專利文獻1。 另外’藉由容量耦合方式之三次元耦合技術進行晶片 間之資料通信的技術之一例，被揭示於專利文獻2。 專利文獻1:特開2006 — 066454號公報 專利文獻2:特開2004— 253816號公報 【發明內容】 (發明所欲解決之課題） 但是，針對上述半導體裝置之技術，本發明人檢討結 果發現以下事實。 例如，於專利文獻1及專利文獻2揭示，藉由三次元 耦合技術以較少消費電力進行半導體晶片內部與半導體晶 片外部間之通信之同時，可以低延遲、而且高效率執行的 技術。 但是，於上述技術並未言及半導體晶片內部存在之單 晶片內連接（on chip inter-connect)與二次兀稱合技術 間之親合。 本發明之一目的爲提供一種內連接構成技術，其在半 導體積體電路及半導體裝置之中，使介由半導體晶片內藏 之內連接被傳送的封包（Packet )，使用三次元耦合技術 於晶片間進行傳送/接收，據此而可由搭載於半導體晶片 之IP (Intellectual Property，砍智財），對搭載於另一半 導體晶片之IP進行有效率之存取。 本發明之另一目的爲提供一種技術’其在半導體積體 -6- 200919702 電路及半導體裝置之中，可以藉由提 片構築較少時脈偏移（skew )的時| 技術，來實現半導體晶片間之同步傳 元耦合技術的半導體晶片間傳送之延 本發明上述及其他目的，特徵可 記載加以理解。 (用以解決課題的手段） 本發明之代表性槪要簡單說明如 亦即，本發明之半導體積體電路 備：發送端（initiator)，用於發： request);目標端（target)，用於 送出存取回應（access response); 用於中繼上述存取請求及上述存取回 路，用於進行和外部間之通信；上述 鄰接於上述路由器被配置者。 另外，本發明之半導體積體電S 備··發送端，用於發送存取請求；目 存取請求，發送存取回應；路由器， 求及上述存取回應；三次元耦合電路 之通信；序列化電路，用於使上述路 取請求及上述存取回應成爲序列化而 合電路；及並列化電路，用於使上述 送之上述存取請求及上述存取回應成 供在多數個半導體晶 玄樹（clock tree )之 送，而減少使用三次 遲。 由本說明書及圖面之 下。 及半導體裝置，係具 舍存取請求（access 接收上述存取請求， 路由器（router)， 應；及三次元耦合電 三次元耦合電路，係 各及半導體裝置係具 標端，用於接收上述 用於中繼上述存取請 ，用於進行和外部間 由器所發送之上述存 供給至上述三次元耦 三次元耦合電路所發 爲並列化而供給至上 -7- 200919702 述三次元耦合電路；上述序列化電路與上述並列化電路’ 係鄰接於上述路由器及上述三次元耦合電路被配置。 另外，本發明之半導體積體電路及半導體裝置係具 備：發送端，用於發送存取請求；目標端’用於接收上述 存取請求，發送存取回應；局域路由器（1〇cal r〇uter)， 用於中繼上述存取請求及上述存取回應；廣域路由器 (global router)，用於中繼上述局域路由器所發送及接 收的上述存取請求及上述存取回應；及三次元耦合電路， 用於進行和外部間之通信；上述三次元耦合電路，係鄰接 於上述局域路由器被配置。 另外，本發明之半導體積體電路及半導體裝置係具 備：發送端，用於發送存取請求；目標端，用於接收上述 存取請求，發送存取回應；局域路由器，用於中繼上述存 取請求及上述存取回應；DMA控制器，用於發送存取請 求’進行記憶體複製動作；廣域路由器，於上述局域路由 器之間中繼上述存取請求及上述存取回應；及三次元耦合 電路’用於進行和外部間之通信；上述DMA控制器及上 述三次元耦合電路，係鄰接於上述局域路由器被配置者。 【實施方式】 以下依據圖面說明本發明實施形態。又，說明實施形 备、之全圖中，同一構件原則上附加同一符號並省略其重複 說明。 200919702 (第1實施形態） 於第1實施形態說明被收容於1個封包、藉由三次元 耦合而被耦合的2個半導體積體電路。 圖1爲本發明第1實施形態之2個半導體積體電路之 構成，及其連接形態之方塊圖。 於第1實施形態說明，針對同一功能、且採用同一構 成之2個半導體積體電路，將2個加以連接’和個別之半 導體積體電路單獨使用之情況下比較，構成爲2倍處理能 力的電路之情況。 首先，依據圖1說明第1實施形態之半導體積體電路 (以下亦單稱爲積體電路）及半導體裝置之構成。 積體電路 A10之構成，係包含：CPUA101， DSPA102，DMACA103，記憶體 A104，路由器 A105，序 列化電路 1A1 06，並列化電路 1A107，並列化電路 2A108，序列化電路 2A109，請求發送電路（request sending circuit ) A110 ，回應接收電路（response receiving circuit ) Alll ，請求接收電路（request receiving circuit ) A112，及回應發送電路（response sending circuit ) A 1 1 3。 積體電路B20之構成，係包含：C PUB 13 1， DSPB132 > DMACB133，言己憶體 B134，路由器 B135，序 列化電路 1 B 1 3 7，並列化電路 1 B 1 3 6，並列化電路 2 B 1 3 9，序列化電路2 B 1 3 8，請求接收電路B 1 4 0，回應發 送電路B141，請求發送電路B142，及回應接收電路 -9 - 200919702 B143。 S靑求發送稱合（request sending couple) AB121，係 使請求發送電路A110與請求接收電路B140產生耦合的 感應耦合。 回應接收親合（reSp〇nse receiving C0Uple) BA122， 係使回應接收電路A111與回應發送電路B141產生耦合 的感應親合。 目靑求接收親合（request receiving couple) BA123， 係使請求接收電路A 1 1 2與請求發送電路B 1 4 2產生耦合 的感應耦合。 回應發送親合（response sending couple) AB124，係 使回應發送電路A113與回應接收電路B143產生耦合的 感應耦合。 CPUA101爲，介由路由器A105存取記憶體A104, 執行該記憶體保持之程式，而進行積體電路A 1 0及積體 電路B20之控制的處理器。積體電路A10內之存取，係 依據切割式協定進行如下：亦即要求存取的模組將包含存 取請求（access request)的請求封包（request packet) 發送出，接收存取請求的模組則對該要求存取的模組，發 送包含存取回應（access response )的回應封包 (reSponse packet )，如此而完成。又，本說明書中稱 「要求存取的模組」爲「發送端」，稱「回應該存取的模 組」爲「目標端」。 以下參照圖面說明第1實施形態中之路由器A105， -10- 200919702 CPUA101、DSPA102、DMACA103 及記憶體 A104，序列 化電路1 A 1 0 6，並列化電路1 A 1 0 7 ’並列化電路2 A 1 0 8 ’ 序列化電路2A 1 09之間被發送之請求封包及回應封包， 以及收發該請求封包與回應封包使用的信號。其中’序列 化電路、並列化電路係指功能電路，其用於轉換包含資料 寬度的通信形式。 圖2爲使用本發明第1實施形態之切割式協定（split p r 〇 t 〇 c ο 1 )，分別執行1次寫入存取與讀出存取之時序 圖。 於圖2之寫入存取，發送端於時刻T1將存取請求內 容、亦即位址“ A1 “、指令“ C1 “、寫入資料“ D1 “、 請求ID “ R1 “加以輸出，另外，將請求有效之信號 (request valid)設爲Η (高）位準用以表不該存取請求 內容被輸出，據此而通知目標端正在輸出存取請求內容。 請求ID爲，路由器將回應封包自目標端中繼至發送端 時，用以辨識發送端的辨識資訊。目標端，在送出回應封 包時，係以對應之請求封包之請求ID，作爲回應封包之 回應ID加以輸出。 本說明書中，將上述請求有效之信號等1位元之控制 信號加以輸出的電路，係以「宣告（assert )」來表現上 述控制信號遷移至表示有意義狀態之値，以「未宣告 (deassert )」來表現上述控制信號遷移至表示無意義狀 態之値。另外，以「宣告狀態」來表現1位元之控制信號 爲有意義狀態之値，以「未宣告狀態」來表現2値之控制 -11 - 200919702 信號爲無意義狀態之値。另外，本說明書中，稱 求內容、亦即位址、指令、寫入資料、請求有效 包，稱呼存取回應內容、亦即狀態、讀出資料、 爲回應封包。 目標端，在可以接收請求封包時宣告請求獲 可以接收請求封包。在時脈之上升邊緣，在請求 求獲准雙方均處於宣告狀態時，請求封包自發送 至目標端。於圖2，目標端於時刻Τ1檢測出請 信號處於宣告狀態，而將存取請求內容、亦即 令、寫入資料、請求ID加以取入，對位址“ A 1 位址區域寫入“ D1 “之値，據此而執行寫入 後，於時刻T5宣告回應有效信號而表示存取回 效，以狀態子“ S 1 “與請求ID “ R1 “作爲存取 至發送端，該狀態子“ S 1 “用於表示該寫入存取 常執行。發送端，在可以接收回應封包時宣告回 對目標端通知可以接收回應封包。在時脈之上升 回應有效與回應獲准雙方均處於宣告狀態時，回 目標端被發送至發送端。 以下說明讀出存取。 於圖2之讀出存取，發送端於時刻T9將存 容、亦即位址“ A2 “、指令“ C2 “、請求ID “ 輸出，另外，宣告請求有效信號。 於時刻T9，目標端檢測出請求有效信號處 態，而將存取請求內容、亦即位址、指令、請求 呼存取請 爲請求封 回應有效 准來表示 有效與請 端被發送 求有效之 位址、指 “表示之 存取。之 應資訊有 回應發送 是否被正 應獲准來 邊緣，在 應封包自 取請求內 R2 “加以 於宣告狀 ID加以 -12- 200919702 取入，自位址“ A2 “所表示位址區域讀出“ D2 “之値。 之後，於時刻T15宣告回應有效信號來表示存取回應資訊 爲有效，以狀態子“ S2 “、讀出資料“ D2 “與回應ID “ R2 “作爲存取回應傳回發送端，該狀態子“ S2 “用於 表示該讀出存取是否被正常執行。 回來說明積體電路A 1 0包含之模組。 DSPA102爲，介由路由器A105存取記憶體A104’ 執行該記憶體保持之程式而進行運算，將該運算結果存於 記憶體 A104的DSP (數位信號處理器，Digital Signal Processor ) 。 DMACA103爲，介由路由器A105存取記憶體A104 與記憶體B134，於記憶體A104與記憶體B134之間進行 資料複製的 DMAC (記憶體直接存取控制器，Direct Memory Access Controller ) ° 記憶體A1 04爲，介由路由器A1 05接收請求封包， 依據該請求封包來產生回應封包，將該回應封包發送至路 由器A 1 0 5的記憶裝置。 路由器 A105爲中繼電路，用以執行 CPUA101、 DSPA102 ' DMACA103、記憶體 A104、序列化電路 1A106、並列化電路1A107、並列化電路2A108、序列化 電路2A1 09所收發（發送/接收）之請求封包及回應封包 之中繼。 以下說明序列化電路1 A106。 序列化電路1 A 1 06爲轉換電路，用對接收自路由器 -13- 200919702 A1 〇5之請求封包執行序列化處理而產生序 包’將該序列化之請求封包發送至請求發矣 以下本說明書中稱呼序列化之請求封包爲 (serial request packet)。又，序列化處理 數位元寬度之資料轉換爲1位元寬度之資料 窄化資料之位元寬度。 以下參照圖面說明序列請求封包之格式 圖3爲序列請求封包之格式圖。 序列請求封包，係由先前說明之請求封 有效 '位址、指令、寫入資料、請求ID，

Significant Bit)、亦即位元3起依序配置 產生。序列請求封包，係自包含請求有效的 被發送，序列請求封包之發送所需週期數爲 1〇週期被發送之序列請求封包之位元1至 “ 〇 以下說明並列化電路1 A 1 07。並列化電 換電路，用於自回應接收電路A 1 1 1接收序 0應封包，將該序列化處理後之回應封包 包’將該回應封包發送至路由器A105。以 Φ ’稱序列化處理後的回應封包爲序列回應 &下參照圖面說明序列回應封包之格式 圖4爲序列回應封包之格式圖。 序列回應封包，係由先前說明之回應封 有效、狀態子、讀出資料、回應ID，g 列化之請求封 g電路A 1 1 〇。 序列請求封包 [並非單指將多 r ’而是廣泛指 〇 •包，抽出請求 自 MSB (jM〇st 各4位元而被 4位元起依序 | 1〇週期，第 位元〇爲“ 00 路1A107爲轉 ;列化處理後之 轉換爲回應封 下於本說明書 封包。 包，抽出回應 MSB ( Most -14 - 200919702

Significant Bit)、亦即位元3起依序配置各4位元 產生。序列回應封包，係自包含回應有效的4位元起 被發送，序列回應封包之發送所需週期數爲6週期， 週期被發送之序列回應封包之位元1至位元〇爲“ 〇〇 並列化電路2A1 08爲轉換電路，用於自請求接 路A 1 1 2接收序列請求封包，將該序列請求封包轉換 求封包，將該請求封包發送至路由器A105。 序列化電路2A1 09爲轉換電路，用以自路由器 接收回應封包，將該回應封包轉換爲序列回應封包， 序列回應封包發送至回應發送電路A113。 以下參照圖面說明請求發送電路A 1 1 0。 圖5爲請求發送電路A110之構成方塊圖。圖6 求發送電路 A110包含之收發器（transceiver)之 圖。圖7爲請求發送電路A110包含之收發器之動作 序圖。 請求發送電路A110內藏有5個收發器。收發器 之4個被使用作爲序列請求封包之發送，1個被使用 時脈之發送。4個收發器，係分別連接於序列化 1A1 06供給之信號，其餘之1個收發器，係用於產 脈。各收發器係由緩衝器6 0 1〜6 0 4，及線圈6 0 5構成 以下使用圖6說明收發器之動作。收發器，係用 被供給之電氣信號之電位變化轉換爲磁通之變化。 圖6之A點之電位爲被供給信號之電位，b點之 則藉由緩衝器6 0 1〜6 0 4之延遲而對於A點產生之延 而被 依序 第6 “ 〇 收電 爲請 A 1 05 將該 爲請 電路 之時 之中 作爲 電路 生時 〇 於將 電位 遲變 -15- 200919702 化。 因此，B點之電流，以自 A點流入B點之方向爲正 時，因爲緩衝器 601〜604之延遲，在 A點電位由 L (低）位準變化爲Η (高）位準時，係在緩衝器601〜 604之延遲時間範圍內成爲正，在Α點電位由Η位準變化 爲L位準時，係在緩衝器60 1〜604之延遲時間範圍內成 爲負。 於線圏605產生和Β點電流呈比例之磁通，因此在A 點電位由L位準變化爲Η位準時，係在緩衝器601〜604 之延遲時間範圍內產生磁通，在Α點電位由Η位準變化 爲L位準時，係在緩衝器601〜604之延遲時間範圍內產 生負向之磁通。 以下參照圖面說明回應接收電路A 1 1 1。 圖8爲回應接收電路A111之構成方塊圖。圖9爲回 應接收電路A111包含之時脈接收器之電路構成圖。圖1〇 爲回應接收電路A111包含之接收器之電路圖。圖11爲 回應接收電路A111包含之接收器之動作之時序圖。 回應接收電路A111內藏有時脈接收器801，及4個 接收器構成之接收器群8 02。各接收器之輸出端子分別連 接於並列化電路1 A 1 0 7之序列回應封包輸入端子與並列 化電路1 A 1 07之時脈輸入端子。 以下參照圖面說明時脈接收器801。圖9爲時脈接收 器之電路構成圖。 時脈接收器8 0 1係由線圏9 0 1，電阻9 0 2〜9 0 3，電晶 -16- 200919702 體904〜905構成。 線圈90 1，係依據磁通之變化率而產生電位差。於第 1實施形態中，施加於線圈9 0 1之磁通爲強時，以使電晶 體9 04〜9 0 5分別成爲ON (導通）狀態的方式，而將線圈 901與電晶體904〜905之閘極端子加以連接。因此，施 加於線圈901之磁通爲強時，時脈接收器801輸出Η位 準之信號。圖中，Vbias爲Vdd/2等之固定値。 以下說明回應接收電路A 1 1 1包含之接收器。接收器 係由線圈1001，電阻1002〜1003，電晶體1004〜1013， NAND電路1014〜1015，及反相器1016構成。 收發器爲一電路，可於時脈信號之上升邊緣檢測出暴 露於線圏1 00 1之磁通變化，將該變化轉換爲接收對象信 號，將接收對象信號之位準保持至次一時脈邊緣爲止。 以下說明接收器之動作。 線圈1 0 0 1，係對應於磁通之變化率來產生電位差。 於第1實施形態中，施加於線圈1 0 0 1之磁通爲強時，C 點之電位變爲高於D點之電位，電晶體1 005被設爲ON (導通）狀態，施加於線圏1 〇〇 1之磁通爲弱時，D點之 電位變爲高於C點之電位，電晶體1 006被設爲ON狀 能〇 時脈信號爲L位準時，電晶體1 〇 1 0、1 0 1 3爲ON狀 態’位於該2個電晶體之汲極側的E點及F點之電位分別 爲Η位準。因此，NAND電路1014〜1015之輸出位準被 保持，接收澍象信號之電位、亦即信號位準不變化。另 -17- 200919702 外，E點及F點之電位分別爲Η位準，因此，電晶體 1 008、1 009爲ON狀態，電晶體1 005、1 006之源極側電 位爲Η位準。 時脈信號爲Η位準時，電晶體1 004爲ON狀態，電 晶體1005、1006之汲極側電位爲L位準。另外，電晶體 1 0 1 0〜1 0 1 3成爲Ο F F狀態。 此時，線圈1001藉由磁通之變化而產生電位差使電 晶體1 005變爲ON狀態，如此則，電晶體1 005之汲極側 之電位爲L位準，而且電晶體1 0 1 2、1 0 1 3爲OFF狀態， 因此，電晶體1 〇 〇 8之源極側電位（E點之電位）成爲L 位準。E點之電位爲L位準而使電晶體1 009成爲OFF狀 態。另外，電晶體1〇〇6亦成爲OFF狀態，因此電晶體 1 009之源極側電位（F點之電位）保持於Η位準。 因此，NAND電路 1014之輸出，不受時脈信號遷移 至Η位準以前之輸出値影響而成爲Η位準。 另外，此時，線圈1 〇〇 1藉由磁通之變化而產生電位 差使電晶體1 〇〇6變爲ON狀態，如此則，電晶體1 006之 汲極側之電位爲L位準’而且電晶體1 〇 1 〇、1 〇 1 1爲〇 F F 狀態，因此，電晶體1 0 0 9之源極側電位（F點之電位） 成爲L位準。F點之電位爲L位準而使電晶體丨0〇8成爲 OFF狀態。另外’電晶體1〇〇5亦成爲OFF狀態，因此電 晶體1 0 0 8之源極側電位（E點之電位）保持於η位準。 因此，NAND電路1014之輸出，不受時脈信號遷移 至Η位準以前之輸出値影響而成爲L位準。 18- 200919702 亦即，時脈爲Η位準時，藉由線圈1001檢測出之磁 通之變化來決定接收對象信號之位準。 請求接收電路A 1 1 2，係和回應接收電路A 1 1 1具有同 一功能及構成，檢測出後述之請求傳送電路B 1 42產生之 磁通而產生序列請求封包，將該序列請求封包發送至並列 化電路2 A 1 0 8。 回應發送電路A113，係和請求發送電路A110具有同 一功能及構成，對應於接收自序列化電路2A 1 09之序列 回應封包，而產生磁通。 以下說明積體電路B20包含之模組。 CPUA131爲，介由路由器B135存取記億體B134， 執行該記憶體保持之程式，而進行積體電路A10及積體 電路B20之控制的處理器。積體電路B20內之存取，係 依據和積體電路A 1 0內之存取同樣的切割式協定進行。 DSPB132爲，介由路由器B135存取記憶體B134，執 行該記憶體保持之程式而進行運算，將該運算結果存於記 憶體B134的DSP。 DMACB133爲，介由路由器B 1 3 5存取記憶體B 1 3 4 與記憶體A104，於記憶體A104與記憶體B134之間進行 資料複製的D M A C。 記億體B134爲，由路由器B135接收請求封包，依 據該請求封包來產生回應封包，將該回應封包發送至路由 器B 1 3 5的記億裝置。 路由器 B135爲中繼電路，用以執行 CPUB131、 -19- 200919702 DSPB132、DMACB133、記憶體 B134、並列化電路 1 B 1 3 6、序列化電路1 B 1 3 7、序列化電路2 B 1 3 8、並列化 電路2B 139收發（接收/發送）之請求封包及回應封包之 中繼。 並列化電路1B136爲轉換電路，用於自請求接收電路 B 1 40接收序列請求封包，將該序列請求封包轉換爲請求 封包，將該請求封包發送至路由器B135。 序列化電路1B137爲轉換電路，用以自路由器B135 接收回應封包，將該回應封包轉換爲序列回應封包，將該 序列回應封包發送至回覆傳送電路B 1 4 1。 序列化電路2B 1 3 8，用於自路由器B 1 3 5接收請求封 包，將該請求封包轉換爲序列請求封包，將該序列請求封 包發送至請求傳送電路B1 42。 並列化電路2B139爲轉換電路，用於自回覆接收電路 B143接收序列回應封包，將該序列回應封包轉換爲回應 封包，將該回應封包發送至路由器ΒΠ5。 請求接收電路B 1 40，係和請求接收電路A 1 1 2具有同 一功能及構成，可檢測出請求發送電路A 11 0產生之磁通 而產生序列請求封包，將該序列請求封包發送至並列化電 路 1B136 。 回覆傳送電路B 1 4 1，係接收來自序列化電路1 B U 7 之序列回應封包，對應於該序列回應封包而產生磁通。 請求傳送電路B 1 42，係接收來自序列化電路2B 1 3 8 之序列請求封包，對應於該序列請求封包而產生磁通。 -20- 200919702 回覆接收電路B 1 43，係和請求接收電路B MO具有同 一功能及構成，可檢測出回應發送電路A113產生之磁通 而產生序列回應封包，將該序列回應封包發送至並列化電 路 2B 1 3 9。 以下參照圖面說明積體電路A10包含之模組之物理 配置，及積體電路B20包含之模組之物理配置。 圖12爲積體電路A10包含之模組之物理配置之平面 層設計圖（floor plan )。積體電路B 2 0係和積體電路 A10具有同一平面層設計圖。 積體電路A10爲長方形。三次元收發部A1301，係包 含請求發送電路A110、回應接收電路A111、請求接收電 路A112及回應發送電路A113之區域，另外包含積體電 路A 1 0之中心點a 1 3 0 2 (未圖示）。 圖13爲表示三次元收發部A1301包含之請求發送電 路A110、回應接收電路A111、請求接收電路A112及回 應發送電路A 1 1 3 ’與上述中心點a 1 3 0 2之位置關係之部 分平面層設計圖。 於三次元收發部A1301，請求發送電路A110與回應 發送電路A 1 1 3 ’係以上述中心點a 1 3 0 2爲中心點而配置 於點對稱之位置。 另外，於三次元收發部A 1 3 0 1，回應接收電路a 1 i 1 與請求接收電路AU2，係以上述中心點a1 302爲中心點 而配置於點對稱之位置。 以下參照圖面說明三次元收發部A 1 3 0 1包含之收發 -21 - 200919702 端子與序列請求封包及序列回覆封包間之關係。 圖1 4爲三次元收發部A 1 3 0 1包含之收發端子（線 圈）之位置圖。 請求發送電路A110包含之發送線圈TQ1〜TQ5與序 列請求封包及時脈之傳送信號間之關係，係如圖1 5所 示。 回應接收電路A1 1 1包含之接收線圏RS1〜RS5與序 列回應封包及時脈之傳送信號間之關係，係如圖】6所 示。 請求接收電路AI12包含之接收線圏RQ1〜RQ5與序 列請求封包及時脈之傳送信號間之關係，係如圖17所 示。 回應發送電路A113包含之發送線圈TS1〜TS5與序 列回應封包及時脈之傳送信號間之關係，係如圖1 8所 示。 以下參照圖面說明積體電路A10與積體電路B20之 積層方法。 圖19爲積體電路A10與積體電路B20之積層方法之 圖。 積體電路B20被積層於積體電路A10之正上方。 又’以積體電路A10之端子面與相反側之面，接觸於積 體電路B20之端子面與相反側之面的方式被積層。又，以 積體電路B 2 0，係以積體電路B 2 0之中心點爲中心，以被 旋轉1 80度水平方向之狀態被積層。 -22- 200919702 如此則，積體電路A10之發送端子TQN(N爲1〜5 之整數）位於積體電路B20之接收端子RQN之正下方’ 積體電路A10之發送端子TSN(N爲1〜5之整數）位於 積體電路B20之接收端子RSN之正下方。 如此則，積體電路A 1 0之全部三次元發送端子’將 位於和該端子成爲一對的積體電路B20之三次元接收端子 之正下方，積體電路A1〇之全部三次元接收端子’將位 於和該端子成爲一對的積體電路B20之三次元發送端子之 正下方。 如此則，積體電路A10與積體電路B20被形成三次 元耦合，積體電路A10與積體電路B20可以互相收發序 列請求封包與序列回覆封包。 又，於積體電路A10及積體電路B20內部，使路由 器與三次元耦合電路鄰接配置。如此則，積體電路內之封 包傳送距離成爲最短，封包傳送伴隨之延遲時間可設爲最 〇 如上述說明，構成積體電路A10與積體電路B20包 含之各模組，再以中心點爲中心使積體電路B 2 0旋轉1 8 0 度而積層於積體電路A10之上，可以獲得以下效果。 積體電路A10搭載之發送端與積體電路B20搭載之 目標端之間的傳送，可以較少延遲狀態下被執行。另外， 多數端子之取得容易，亦可以提升資料之傳送容量。 積體電路B20搭載之發送端與積體電路A10搭載之 目標端之間的傳送，可以較少延遲狀態下被執行。另外， -23- 200919702 多數端子之取得容易，亦可以提升資料之傳送容量。 積層時位於下層之積體電路A10、與積層時位於上層 之積體電路B20可爲同一設計。如此則，和積層時成爲下 層之晶片、與積層時成爲上層之晶片被個別設計之情況比 較，可減少設計成本或遮罩（mask)成本。 (第2實施形態） 於第2實施形態說明，收容於1個封裝、藉由三次元 耦合電路被耦合的2個半導體積體電路。 圖20爲本發明第2實施形態之2個半導體積體電路 之構成，及其連接形態之方塊圖。 於第2實施形態說明，將採用同一功能、同一構成的 2個半導體積體電路連接2個，如此則，和各別之半導體 積體電路單獨使用比較，可以構成處理能力提升爲2倍的 電路。 又，於第2實施形態說明之目的爲，使兩積體電路之 時脈共通化，來消除同步化及封包之序列化、並列化伴隨 產生之延遲增加。 積體電路 A210之構成，係包含：CPUA2101， DSPA2102，DMACA2103 ，記憶體 A2104 ，路由器 A2105，請求發送電路A2106，回應接收電路A2107，請 求接收電路A2 108，回應發送電路A2 109，及時脈控制部 A2 1 1 0。 積體電路 B220之構成，係包含：CPUB2121 ’ -24- 200919702 DSPB2122，DMACB2123，記憶體 B2124，路由器 B2125，請求接收電路B2I26，回應發送電路B2127，請 求發送電路B2128，回應接收電路B2129，及時脈控制部 B2130 。 請求發送磁場親合AB214〗爲感應耦(合，可使請求發 送電路A2106與請求接收電路B2126產生耦合。 回應接收磁場親合BA2142.爲感應稱合，可使回應接 收電路A2 107與回應發送電路B2127產生耦合。 請求接收磁場耦合BA2 1 43爲磁場耦合，可使請求接 收電路A2 108與請求發送電路B2128產生耦合。 回應發送磁場観合A B 2 1 4 4爲磁場f禹合，可使回應發 送電路A2 109與回應接收電路B2 129產生耦合。 積體電路 A210 包含之 CPUA2101，DSPA2102， DMACA2 103，記憶體A2104及路由器A2105，係分別和 第 1 實施形態之 CPUA101，DSPA102，DMACA103，記憶 體A104及路由器A105具有同一功能及構成。 積體電路 B220 包含之 CPUB2121，DSPB2122， DMACB2 123，記憶體B 2 1 2 4及路由器B 2 1 2 5，係分別和 第 1 實施形態之 CPUB131，DSPB132，DMACB133，記憶 體B134及路由器B135具有同一功能及構成。 又，積體電路A2 10內及積體電路B220內被傳送之 請求封包及回應封包之格式係和第1實施形態相同。 以下參照圖面說明請求發送電路A2 106。 請求發送電路 A2106爲中繼電路，用以將路由器 -25- 200919702 A2105所發送之請求封包傳送至積體電路B220。 圖21爲請求發送電路A2106之構成方塊圖。 請求發送電路A2106內藏有··和路由器A2105所供 給之請求封包發送信號之數目相同數目、亦即39個收發 器所構成之收發器群2201，接收器2202及微分電路 2203。收發器群220 1包含之各收發器，係分別連接於路 由器A2 105所供給之請求封包發送信號，接收器2202之 輸出端子被連接於路由器A2 105之請求獲准輸入端子。 接收器2202之輸入端子被連接於微分電路2203之輸出端 子’微分電路2203之輸入端子則連接於時脈控制部 A21 10所輸出之時脈信號。 上述收發器，係和第1實施形態說明之請求發送電路 A110包含之收發器具有同一功能及構成。 圖22爲微分電路2203之構成電路圖。 微分電路2203，係由緩衝器23 0 1〜23 03、反相器 2 3 04、及and電路2305構成，用於使輸入之時脈之上升 邊緣’轉換爲Η位準之時間相等於該緩衝器23 0 1〜23 03 及反相器23 04之延遲時間的正脈衝。 接收器2202，係和第1實施形態說明之回應接收電 $ A 1 1 1包含之接收器相同。 以下參照圖面說明回應接收電路A2 1 07。 回應接收電路A2107，係將積體電路B220傳送之回 應封包，傳送至路由器A2105的中繼電路。 圖23爲回應接收電路A2107之構成方塊圖。 -26- 200919702 回應接收電路A2107 ’係內藏有：收發器240 1 ;和 路由器A2 105之回應封包接收用輸入端子同一數目、亦 即23個接收器構成的接收器群2402 ;及微分電路2403。 收發器之輸入端子被連接於路由器A2 105之回應獲 准輸出端子。各接收器之輸出端子分別連接於路由器 A2105之回應封包接收用輸入端子。微分電路2403之輸 入端子被連接於時脈控制部A2 1 1 0所輸出之時脈信號， 微分電路2403之輸出端子被連接於各接收器之時脈端 子。 收發器240 1，係和第1實施形態說明之請求發送電 路A110包含之收發器相同。 接收器群2402之接收器，係和第1實施形態說明之 回應接收電路A111包含之接收器爲同一功能及構成。 微分電路2403，係和微分器2203爲同一功能及構 成。 請求接收電路A2 108爲中繼電路，係和回應接收電 路A2 107具有類似之功能及構成，用於將積體電路B220 傳送之請求封包，傳送至路由器A2 105。 回應發送電路 A2109爲中繼電路 > 用於將路由器 A2 105發出之回應封包，傳送至積體電路B2〇。 時脈控制部A2 1 1 0用於產生積體電路A2 1 0使用之時 脈信號。以下參照圖面說明時脈控制部A2 1 1 0。 圖24爲時脈控制部A2 1 1 0之構成方塊圖。 時脈控制部A 2 1 1 0之構成爲具備：P L L A 2 5 0 1，分頻 -27- 200919702 器A2502，速度選擇器A2503，時脈接收電路A2504’模 態選擇器A2505，及時脈發送電路A2506。 PLLA25 0 1爲 PLL電路（相位鎖定電路’ Phase Locked Loop)，係由外部時脈信號產生部2148取入外部 時脈信號，產生和該外部時脈信號相同頻率、週期之PLL 輸出時脈信號，將該PLL輸出時脈信號供給至分頻器 A2502及速度選擇器A2503。 分頻器A2502爲分頻電路，係由PLLA2501所取入之 PLL輸出時脈信號，產生頻率爲該PLL輸出時脈信號之 一半的分頻時脈，將該分頻時脈供給至速度選擇器 A2503 。 速度選擇器A2 5 03爲選擇電路，在模態信號產生部 2 147供給之時脈速度信號爲Η位準時，係將上述PLL輸 出時脈信號供給至模態選擇器Α2 5 05，在該時脈速度信號 爲L位準時係將上述分頻時脈供給至模態選擇器Α2505。 模態選擇器Α2 5 05爲選擇電路，在模態信號產生部 2 1 4 7供給之時脈模態信號爲Η位準時，係將速度選擇器 Α2 5 03所供給之時脈信號，供給至時脈控制部Α2 1 1 0之外 部時脈樹，在該時脈模態信號爲L位準時係將時脈接收電 路Α25 04所供給之時脈信號，供給至時脈控制部Α2 1 1 0 之外部時脈樹。 時脈接收電路Α2 5 04爲接收電路，係由積體電路 A2 1 0之外部介由三次元耦合而接收時脈信號。以下參照 圖面說明時脈接收電路Α2 5 04及時脈發送電路Α2 5 06。 -28 - 200919702 圖25爲時脈接收電路A2 5 04之構成電路圖。 時脈接收電路A25 04，係接收積體電路B220所發出 之磁通，由該磁通產生積體電路A210所使用之時脈信 號，具備：線圈2601，電阻2602〜2603，電晶體2604〜 2607 > NAND電路2608〜2609，及反相器2610之構成。 線圈260 1，係依據磁場之變化率而產生電位差。於 第2實施形態中，線圈2 6 0 1不產生電位差時，電晶體 26 04成爲OFF狀態，電晶體2 606成爲ON。因此，線圈 2 60 1不產生電位差時，K點之電位爲Η位準。同樣，線 圈260 1不產生電位差時，電晶體260 5成爲OFF狀態， 電晶體26 0 7成爲ON狀態。因此，線圏260 1不產生電位 差時，L點之電位爲Η位準。 因此，線圈 2601不產生電位差時，NAND電路 2608、2609之輸出値被保持，使NAND電路2609之輸出 位準反轉的反相器2610之輸出値亦被保持。 施加於線圈260 1之磁場增加時，Η點之電位變爲高 於J點之電位，電晶體2604被設爲ON (導通）狀態之同 時，電晶體2606被設爲OFF狀態。另外，施加於線圈 2 60 1之磁通減少時，J點之電位變爲高於Η點之電位’電 晶體2605被設爲ON狀態，電晶體2607被設爲OFF狀 能。 因此，施加於線圈2 6 0 1之磁場增加時’ K點之電位 遷移至L位準，反相器2610之輸出位準遷移至Η位準， 施加於線圈260 1之磁通減少時，L點之電位遷移至L位 -29- 200919702 準，反相器2610之輸出位準遷移至L位準。 圖26爲時脈發送電路A2 506之構成電路圖。 時脈發送電路A2 506，係將速度選擇器A2 503輸出之 時脈信號，介由三次元耦合輸出至積體電路A2 1 0外部的 電路，具備·· AND電路2701，線圈2702，電阻2703之 構成。 時脈發送電路A25 06，在時脈模態信號爲Η位準時， 在速度選擇器Α2 5 03輸出之時脈信號爲Η位準時產生磁 場，在速度選擇器Α2 5 03輸出之時脈信號爲L位準時不 產生磁場。 時脈發送電路Α2 506，在時脈模態信號爲L位準時， 不產生磁通。 以下參照圖面說明，時脈接收電路Α2 5 04接收時脈 發送電路 Α2506所產生之磁場，產生時脈信號時之動 作。 又，線圏2 60 1與線圈2702，係於上下重疊被配置， 線圏2601所產生之磁通可由AND電路2702捕獲。 圖27爲時脈發送/接收模樣之時序圖。 速度選擇器A25 03產生之時脈信號，係介由AND電 路2701被供給至線圈2702。因此，產生和速度選擇器 A25 03所產生時脈信號之電位呈比例的磁場。 線圈2702，係依據磁場之變化率而於線圈2601之兩 端產生電位差。在速度選擇器A2 5 03產生之時脈信號由L 位準遷移至Η位準時，產生正向之電位差，在速度選擇 -30- 200919702 器A2 5 03產生之時脈信號由Η位準遷移至L位準時，產 生負向之電位差。 如上述說明，時脈接收電路A2 5 0 4，在線圈2 7 0 2產 生正向之磁場時，係將Η位準信號加以輸出、保持，在 線圈27 02產生負向之磁場時，係將L位準信號加以輸 出、保持。 結果，相對於速度選擇器Α2 503所產生時脈信號， 僅延遲時脈發送電路Α2506及時脈接收電路Α2504所包 含電路之延遲時間的信號，會由時脈接收電路Α2504被 輸出。 以下說明模態信號產生部2 1 47。模態信號產生部 2147，係對積體電路Α210及積體電路Β220供給，使用 時脈之指定用的時脈模態信號及時脈頻率通知用的時脈速 度信號。 於第2實施形態中，模態信號產生部2 1 4 7，係對積 體電路Α2 1 0供給Η位準信號作爲時脈速度信號，對積體 電路Β2 2 0供給L位準信號作爲時脈速度信號。 又，於第2實施形態中，模態信號產生部2147，係 對積體電路Α2 1 0供給Η位準信號作爲時脈模態信號，對 積體電路Β220供給L位準信號作爲時脈模態信號。 外部時脈信號產生部2 1 4 8，係對積體電路Α2 1 0供給 外部時脈。 藉由上述說明之模態信號產生部2 1 4 7及外部時脈信 號產生部2 1 4 8，於積體電路Α2 1 0之時脈樹，使用外部時 -31 - 200919702 脈被供給和時脈控制部A2 1 1 0所產生外部時脈同一頻率 的時脈信號。於積體電路Β220之時脈樹被供給，由積體 電路Α210介由三次元耦合電路被供給之時脈。 以下參照圖面說明積體電路 Α210之速度選擇器 Α2 5 03對積體電路Β220供給時脈之優點。 圖28爲本發明之積體電路Α2 10與積體電路Β220之 時脈系統圖。 於積體電路Α210內部之正反器2507，由外部時脈信 號產生部2148，經由PLLA2501、分頻器Α2502、速度選 擇器 Α2503、時脈發送電路 Α2506、時脈接收電路 Α2 5 04、時脈樹Α2 5 0 8被供給時脈。 同樣，於積體電路Β220內部之正反器2907，由外部 時脈信號產生部2148，經由PLLA2501、分頻器Α2502、 速度選擇器Α2503、時脈發送電路Α2 506、時脈接收電路 Β2905、時脈樹Β2906被供給時脈。 如上述說明，於本發明第2實施形態中，於積體電路 Α2Ι0與積體電路Β220之間被進行封包之發送/接收，因 此於積體電路Α210之正反器與積體電路Β220之正反 器，應被供給較少之時脈延遲時間差、亦即較少時脈偏移 的時脈。 時脈偏移，在時脈傳送路徑共通化時容易被抑制，在 時脈傳送路徑個別化時不容易被抑制。 於本發明第2實施形態中，到達積體電路A 2 1 0之正 反器的時脈之傳送路徑，與到達積體電路B2 20之正反器 -32- 200919702 PCL XL error

Subsystem: ICB

Errgj:時聛之ff送路徑之中，PLLAMOl、分頻器A25〇2、速 @度°選捧1器A2 5 0 3、時脈發送電路A2506爲共通，不同者僅

Position: U'; 有時脈接收電路A2504、時脈樹A2508及時脈接收電路 B2905、時脈樹 B2906。 另外，於習知技術，如圖2 9所示通常將外部時脈洪 給至各別之晶片，因此自外部時脈信號產生部2 1 48至各 積體電路之時脈信號配線、PLL、分頻器、選擇器、時脈 接收電路、時脈樹全爲獨立，時脈偏移之抑制較本發明之 時脈構成爲困難。 以下參照圖面說明本發明第2實施形態之資料傳送路 徑之邏輯構造。 圖30爲本發明之積體電路A210與積體電路B22 0之 資料傳送路徑之方塊圖。 如上述說明，三次元耦合發送電路及三次元耦合接收 電路之傳送延遲係較時脈週期小。 因此，如圖20所示，藉由使三次元耦合收發電路鄰 接各積體電路之路由器加以配置，則自橫跨多數積體電路 之發送端至目標端之請求封包之傳送，可於較短延遲下被 進行。 以下參照圖面說明積體電路A2 1 0搭載之各功能模組 於積體電路A2 10之位置。 圖31爲積體電路A210搭載之各功能模組之於積體 電路A210內之位置之層設計圖（floorplan)。 三次元收發部A3 20 1爲三次元收發部’係由請求發 -33- 200919702 送電路 A2106、回應接收電路 A2107、請求接收電路 A2108、回應發送電路A2109、時脈控制部A21 10之時脈 接收電路A2 5 04及時脈發送電路A2 506構成。 圖32表示三次元收發部A3 2〇1中之請求發送電路 A2106、回應接收電路A2107、請求接收電路A2108及回 應發送電路A2109之位置關係圖。中心點A3 3 0 1爲積體 電路A210之中心點。時脈接收電路A2504及時脈發送電 路A2 5 06之線圈，係使各別線圈之中心點定位於中心點 A3 3 0 1力口以配置。 請求發送電路A2 106與回應發送電路A2 109，係挾持 上述中心點A3301而配置於點對稱之位置，回應接收電 路 A2 107與請求接收電路 A2108，係挾持上述中心點 A 3 3 0 1而配置於點對稱之位置。 時脈接收電路 A2 5 04包含之線圈及時脈發送電路 A2 5 06包含之線圈，係以個別之線圈由晶片端子面上方觀 察到之重心和中心點A 3 3 0 1 —致的方式加以配置。 圖33爲請求發送電路A2 106包含之發送線圈及接收 線圈之構成。 圖34爲請求接收電路A2108包含之發送線圏及接收 線圏之構成。 圖35爲回應發送電路A2 109包含之發送線圈及接收 線圏之構成。 圖36爲回應接收電路A2107包含之發送線圈及接收 線圈之構成。 -34- 200919702 CLK爲時脈接收電路A2504包含之線圈’及時脈發 送電路A2506包含之線圏。 於三次元收發部A3 20 1，TQ1與TS1係挾持上述中心 點A3 3 0 1而配置於點對稱之位置，RQ1與RS1係挾持上 述中心點A33 0 1而配置於點對稱之位置。以下同樣，TQ “ N “端子（N爲2至39之整數）與TS “ Μ “端子（μ 爲2至23之整數），係挾持上述中心點A3 3 0 1而配置於 互相點對稱之位置，RQ “ Ν “端子（Ν爲2至3 9之整 數）與RS“M “端子（Μ爲2至23之整數），係挾持上 述中心點A3 3 0 1而配置於互相點對稱之位置。 以下參照圖面說明積體電路A210及積體電路B220 之積層方法。 圖37爲積體電路A210與積體電路B220之積層方法 之圖。 積體電路B220被積層於積體電路、2 10之正上方。 積體電路A2 10與積體電路B220，係具有端子面及其 背側之非端子面。於端子面被連接接合導線或微凸塊。以 積體電路A2 10之非端子面接觸積體電路B220之非端子 面的方式被積層。另外，積體電路B 220係以積體電路 B220之中心點爲中心，以1 80度水平方向旋轉的狀態被 積層。 如此則，積體電路A210之TQ “ N “（ N爲1至39 之整數）端子，位於積體電路B220之RQ “N “端子之正 下方，積體電路A210之TS “ Μ “（ Μ爲1至23之整 -35- 200919702 數）端子，位於積體電路B220之RS “Μ “端子之正下 方。另外’積體電路Α210之CLK端子重疊於積體電路 Β220之CLK端子。 如此則，積體電路Α2 1 0之全部三次元發送端子，將 重疊於藉由感應耦合而和該端子通信的積體電路Β220之 三次元接收端子’積體電路A 2 1 0之全部三次元接收端 子’將重疊於藉由感應耦合而和該端子通信的積體電路 B220之三次元發送端子。 如此則，積體電路A2 10與積體電路B220被形成感 應耦合，積體電路A2 10與積體電路B220可以互相收/發 時脈、請求封包及回覆封包。 如上述構成積體電路A210與積體電路B220，再使積 體電路B220以中心點爲中心旋轉180度而積層於積體電 路A2 1 0之上，可以獲得以下效果。 積體電路A210搭載之發送端與積體電路B220搭載 之目標端之間的傳送，可以較少延遲狀態下被執行。另 外’積體電路B220搭載之發送端與積體電路A2 10搭載 之目標端之間的傳送’亦可以較少延遲狀態下被執行。 積層時位於下層之積體電路A2 10、與積層時位於上 層之積體電路B220可爲同一設計。如此則，和積層時成 爲下層之晶片、與積層時成爲上層之晶片被個別設計之情 況比較，可減少設計成本或遮罩（mask)成本。 容易減低積體電路A2 10與積體電路B220之時脈偏 移’因此積體電路A210與積體電路B220之間的傳送設 -36- 200919702 爲同步傳送時之動作頻率界限變高。因此，即使提高積體 電路A2 10與積體電路B220之間的傳送效率時，亦無須 使用非同步傳送方式或源極同步傳送方式，彼等方式需要 之時序吸收用的封包貯列（packet queue)可以廢止，電 路搭載量變少、晶片製造成本便宜。 (第3實施形態） 於第3實施形態說明’收容於1個封裝、藉由三次元 耦合被耦合的5個半導體積體電路。 圖38爲本發明第3實施形態之半導體積體電路之構 成，及其連接形態之方塊圖。 第 3實施形態之目的爲，在 SoC( System on a Chip )連接多數記憶體，提升SoC之記憶體存取能力，提 升SoC之處理能力。於第3實施形態，積體電路40具有 之功能爲：由硬碟讀出壓縮之影像資料與圖形描繪指令， 由該資料與指令作成顯示資料而顯示於顯示裝置。 積體電路40之構成，係具備：CPUA400 1， ATAA4002，三次元收發部 A4003，橋接部 A4004，路由 器 A4005，DMACA4006，DMACB4011，解碼器 B4012， 三次元收發部B4013，橋接部B40 14，路由器B4015, DMACC4021，描繪部C4022，三次元收發部C4023，橋接 部C4024，路由器C4025，顯示部D4032，三次元收發部 D4033，橋接部D4034，路由器D4035，及廣域路由器 404卜 -37- 200919702 CPUA4001爲，介由路由器A4 005存取記憶體A4 1， 執行該記憶體保持之程式，而進行積體電路40全體之控 制的處理器。積體電路40內之存取，係和第1實施形態 之積體電路A10內之存取同樣，係依據切割式協定進行 如下：亦即要存取之模組將包含存取請求的請求封包發送 出，接收存取請求的模組則對該要求存取的模組，送出包 含存取回應的回應封包，如此而完成。 ATAA4002爲控制硬碟的控制電路，將由該硬碟讀出 之資料保存於記億體A4 1。 DMACA4006爲，連接於路由器 A 4 0 0 5，由記憶體 A41對記憶體B42及記憶體C43進行資料複製的DMA控 制器。 三次元收發部A4 003爲中繼電路，可於路由器A400 5 與記憶體A4 1之間收發（接收/發送）請求封包及回應封 包。 三次元收發部A4 013爲中繼電路，可於路由器B4015 與記憶體B42之間收發請求封包及回應封包。 三次元收發部C4 02 3爲中繼電路，可於路由器C40 25 與記憶體C43之間收發請求封包及回應封包。 三次元收發部D4 033爲中繼電路，可於路由器D4035 與記憶體D44之間收發請求封包及回應封包。 三次元收發部A4003、三次元收發部B4013、三次元 收發部C4023及三次元收發部D403 3，分別包含第1實施 形態說明之序列化電路1 A 1 0 6、並列化電路1 A 1 0 7、並列 -38- 200919702 化電路 2 A 1 0 8、序列化電路 2 A 1 Ο 9、請求發送電路 A 1 1 Ο、回應接收電路A 1 1 1、請求接收電路a 1 1 2及回應 發送電路A1 13。 橋接部A4〇04、橋接部B4014、橋接部C4〇24、橋接 部D4034 ’係分別連接於路由器A4005、路由器B4〇15、 路由器C4 025、路由器D4035，係於各路由器與廣域路由 器4 041之間中繼請求封包及回應封包的中繼電路。 DMACB401 1爲，連接於路由器b4015，由記憶體 B 4 2對g己丨思體C 4 3及憶體D 4 4進行資料複製的〇 Μ A控 制器。 解碼器B40 1 2爲影像解碼電路，用於壓縮記憶體B42 儲存之壓縮資料’產生影像資料，將該影像資料儲存於記 憶體B 4 2。 DMACC402 1爲’連接於路由器C4025，由記憶體 C 4 3對記憶體D 4 4進行資料複製的d Μ A控制器。 描繪部C4022爲圖形加速器，用於讀出記憶體C43 儲存之描繪指令’依據該描繪指令產生圖形物件，將該圖 形物件儲存於記憶體C43。 顯示部D4 03 2爲顯示控制器，用於讀出記憶體〇44 儲存之顯示資料’將該顯示資料輸出至顯示裝置。 廣域路由器4〇41爲中繼電路，係於路由器A4005、 路由器B4015、路由器C4025、路由器D4035之間進行請 求封包及回應封包的中繼。 以下說明記憶體A41、記憶體B42、記憶體C43及記 -39- 200919702 憶體D44。 記憶體A41、記憶體B42、記憶體C43及記憶體 D44，爲同一功能及構成的記憶體。 各記憶體，係具備：三次元收發部、控制部及記憶 格，由積體電路40接收請求封包，依據該請求封包之內 容進行存取，以該存取結果作爲回應封包發送至積體電路 40 ° 如圖3 8所示，使三次元收發部鄰接各路由器加以連 接，於三次元收發部直接連結記憶體’據此而減少自積體 電路內部之發送端至各記憶體之存取延遲。又’可使廣域 路由器4 04 1中繼之請求封包與回應封包之量設爲最小， 可使構成廣域路由器4041之電路及配線量及廣域路由器 4〇41之消費電力設爲最小限度。 上述積體電路40之優點，藉由積體電路40搭載之各 模組以下列方式發揮連動而可以顯著獲得。以下說明積體 電路4 0之動作。 ATAA4002將由硬碟讀出之資料儲存於記憶體A41， CPUA400 1辨識該儲存資料之形態，若該儲存資料爲壓縮 影像資料則使用DMACA4006複製至記憶體B42，若爲圖 形指令則使用DMACA4006複製至記憶體C43。 解碼器B40 12產生之影像資料，係藉由和該解碼器 B4012同樣連接於路由器B4015的DMACB4011，被複製 至記憶體D44，另外藉由顯示部D4032被讀出，發送至顯 示裝置。 -40- 200919702 描繪部C4022產生之圖形物件，係藉由和該描繪部 C4022同樣連接於路由器〇4〇25的DMACC4021，被複製 至記憶體D44’另外藉由顯示部〇4〇32被讀出，發送至顯 示裝置。 如上述說明，藉由連接DMAC至各路由器，可以有 效執行記憶體間之資料複製。 於上述動作，ATAA4002、解碼器 B4012、描繪部 C4022 '顯示部D4032 ’係分別僅對最靠近之記憶體進行 存取。因此’ ATAA4002、解碼器 B4012、描繪部 C4022、顯示部D403 2之存取，係不經由廣域路由器 404 1 ° ATAA4002、解碼器B4012、描繪部C4022產生之資 料，係藉由和彼等模組同樣連接於路由器的DMAC被讀 出，被複製至DMA傳送標的之記億體。於彼等記憶體複 製動作中，相較於寫入存取之封包傳送路徑，讀出存取之 封包傳送路徑所通過之模組較少之故因而較短，讀出存取 可以高速。讀出存取可以高速之故，因而容易提升DMA 傳送之效率。讀出存取高速而容易提升DMA傳送效率之 理由在於，寫入存取雖可藉由延遲寫入來隱蔽存取延遲， 但是讀出存取只要在讀出資料乃未經由回應封包被回送之 之情況下即未完結。因此，欲提升讀出存取之效率時，需 要增大讀出存取之存取單位，但存取單位加大時需要電路 用於保持封包貯列等大量之讀出資料，電路成本將上升。 亦即，效率與成本具有取捨（trade off)之關係。 -41 - 200919702 依據上述說明之第3實施形態可 於局域路由器（local router)直 路，如此則，可以縮短模組之存取延 之存取可以被抑制在最小限。可以將 取抑制在最小限，因此可縮小廣域路 費電力。 於廣域路由器使DMAC被耦合 記憶體間之資料複製效率。 本發明第3實施形態所視爲包名 與記憶體間之連接，但亦可將非記憶 藉由和第3實施形態同樣之三次元收 之積體電路可爲同一積體電路，或不 積體電路間之通信可以低消費電力進 路集積之功能分割爲多數積體電路加 處理器與製品固有之ASIC加以連接 或依據各功能之不同製程之製造爲可 減或性能之提升。 以上依據實施形態具體說明本發 限定於上述實施形態，在不脫離其要 變更實施。 (發明效果） 本發明之代表性效果簡單說明如 可以最短距離連接不同之LSI( 獲得以下效果。 接結合三次元耦合電 遲’經由廣域路由器 經由廣域路由器之存 由器之電路成本即消 ’如此則，容易提升 Γ CPU等之積體電路 體之多數積體電路， 發部加以連接。連接 同之積體電路。多數 行，可將1個積體電 以安裝。例如將泛用 等。良品率之提升， 能，有助於成本之削 明，但是本發明並不 旨之情況下可做各種 下。 半導體積體電路）， -42- 200919702 可以低電力進行不同LSI之間的大容量通信。 【圖式簡單說明】 圖1爲本發明第1實施形態之2個半導體積體電路之 構成，及其連接形態之方塊圖。 圖2爲本發明第1實施形態之切割式協定（split protocol)之時序圖。 圖3爲本發明第1實施形態之序列請求封包（serial requestpacket)之格式圖。 圖4爲本發明第1實施形態之序列回應封包（serial response packet)之格式圖 圖5爲本發明第1實施形態之請求發送（request transfer)電路A之構成方塊圖。 圖6爲本發明第1實施形態之請求發送電路A包含 之收發器之電路圖。 圖7爲本發明第1實施形態之請求發送電路A包含 之收發器之動作之時序圖。 圖8爲本發明第1實施形態之回應接收（response receiving)電路A之構成方塊圖。 圖9爲本發明第1實施形態之回應接收電路A包含 之時脈接收器之電路構成圖。 圖10爲本發明第1實施形態之回應接收電路A包含 之接收器之電路圖。 圖11爲本發明第1實施形態之回應接收電路A包含 -43- 200919702 之接收器之動作之時序圖。 圖12爲本發明第1實施形態之積體電路A包含之模 組之物理配置之平面層設計圖（floor plan )。 圖1 3爲本發明第1實施形態之三次元收發部A包含 之模組之物理配置之一部分之平面層設計圖。 圖14爲本發明第1實施形態之三次元收發部A包含 之收發端子（線圈）之位置圖。 圖1 5爲本發明第1實施形態之請求發送電路A包含 之發送線圈TQ 1〜TQ5與序列請求封包及時脈之發送信號 間之關係圖。 圖1 6爲本發明第1實施形態之回應接收電路A包含 之接收線圈RS 1〜RS5與序列回應封包及時脈之發送信號 間之關係圖。 圖17爲本發明第1實施形態之請求接收（request receiving)電路A包含之接收線圏RQ1〜RQ5與序列請 求封包及時脈之發送信號間之關係圖。 圖18爲本發明第1實施形態之回應發送（response transfer)電路A包含之發送線圈TS1〜TS5與序列回應 封包及時脈之發送信號間之關係圖。 圖19爲本發明第1實施形態之積體電路A與積體電 路B之積層方法之圖。 圖20爲本發明第2實施形態之2個半導體積體電路 之構成，及其連接形態之方塊圖。 圖2 1爲本發明第2實施形態之請求發送電路A之構 -44- 200919702 成方塊圖。 圖22爲本發明第2實施形態之微分電路之構成電路 圖。 圖23爲本發明第2實施形態之回應接收電路A之構 成方塊圖。 圖24爲本發明第2實施形態之時脈控制部A之構成 方塊圖。 圖25爲本發明第2實施形態之時脈接收電路A之構 成電路圖。 圖26爲本發明第2實施形態之時脈發送電路A之構 成電路圖。 圖27爲本發明第2實施形態之時脈發送/接收模樣之 時序圖。 圖28爲本發明第2實施形態之積體電路A與積體電 路B之時脈系統圖。 圖29爲作爲本發明前提被檢討的2個積體電路之時 脈系統圖。 圖3 0爲本發明第2實施形態之積體電路A與積體電 路B之資料傳送路徑之方塊圖。 圖3 1爲本發明第2實施形態之積體電路A搭載之各 功能模組之於積體電路A內之位置之層設計圖。 圖3 2爲本發明第2實施形態之三次元收發部A之配 置圖。 圖33爲本發明第2實施形態之TQ1 ~ TQ39與信號名 -45- 200919702 之對應之圖。 圖34爲本發明第2實施形態之RQ1〜RQ39與信號名 之對應之圖。 圖35爲本發明第2實施形態之TS1〜TS23與信號名 之對應之圖。 圖36爲本發明第2實施形態之RS1〜RS23與信號名 之對應之圖。 圖37爲本發明第2實施形態之積體電路A與積體電 路B之積層方法之圖 圖38爲本發明第3實施形態之半導體積體電路之構 成，及其連接形態之方塊圖。 【主要元件符號說明】

1 0 :積體電路A 20 :積體電路B 40 :積體電路

41 :記億體A

42 :記憶體B

43 :記億體C

44 :記憶體D

101 ： CPUA

102 ： DSPA

103 ： DMACA

104 :記憶體A -46- 200919702

1 〇 5 :路由器A 1 〇 6 :序列化電路1 A 1 0 7 :並列化電路1 A 1 〇 8 :並列化電路2 A 109 :序列化電路2A 1 1 〇 :請求發送電路A 1 1 1 :回應接收電路A 1 1 2 :請求接收電路A 1 1 3 :回應發送電路A

121 :請求發送耦合AB

122 :回覆接收耦合BA

123 :請求接收耦合BA

124 :回應發送耦合AB 12 5 :路由器B

131 ： CPUB

132 ： DSPB

133 ： DMACB

1 3 4 :記憶體B 1 3 5 :路由器B 1 3 6 :並列化電路1 B 1 3 7 :序列化電路1 B 138 :序列化電路2B 1 3 9 :並列化電路2 B 140 :請求接收電路B -47 200919702

1 4 1 :回覆傳送電路B 142 :請求傳送電路B

1 4 3 :回覆接收電路B 2 1 0 :積體電路A 220 :積體電路B 601〜604:緩衝器 605 ' 901、 1001：線圈 8 0 1 :時脈接收器 802 :接收器群 902〜903 :電阻

904〜905 、 1004〜1013 、 2604〜2607 :電晶體 1002〜1003 、 2602〜2603 、 2703 ：電阻 1014 〜1015、2608 〜2609: NAND 電路 1016、 2304、 2610 ：反相器 1 3 0 1 :三次元收發部A

1 3 0 2 :中心點A

2 10 1： CPUA 2102： DSPA

2 103： DM AC A 2 104 :記憶體A 2 1 0 5 :路由器A 2106:請求發送電路A 2 1 0 7 :回應接收電路A 2 1 0 8 :請求接收電路A -48- 200919702

2109:回應發送電路A 2 1 1 0 :時脈控制部A 2 12 1 ： CPUB 2122： DSPB 2123 ： DMACB 2 1 2 4 :記憶體B 2 1 2 5 :路由器B 2 1 2 6 :請求接收電路B 2127:回應發送電路B 2128:請求發送電路B 2 1 2 9 :回應接收電路B 2 1 3 0 :時脈控制部B

2141 :請求發送磁場耦合AB 2142 :回應接收磁場耦合BA 2 1 4 3 :請求接收磁場耦合B A 2 144 :回應接收磁場耦合AB 2 1 4 7 :模態信號產生部 2 1 4 8 外部時脈信號產生部 220 1 :收發器群 2 2 0 2 :接收器 2203、2403:微分電路 23 0 1〜23 0 3 :緩衝器 23 0 5、270 1 ： AND 電路 240 1 :收發器 -49- 200919702

2402 ： 接收器群 25 0 1 ： PLL A 2502 ： 分頻器A 25 0 3 ： 速度選擇器A 2504 ： 時脈接收電路A 250 5 : 模態選擇器A 25 06 ： 時脈發送電路A 25 0 7、 2907 :正反器 25 0 8 ： 時脈樹A 260 1、 2 7 0 2 :線圈 290 5 ： 時脈接收電路B 2906 ： 時脈樹B 3 20 1： 三次元收發部A 3 3 0 1 ： 中心點A 400 1： CPUA 4002 ： ATAA 4003 ： 三次元收發部A 4004 ： 橋接部A 4005 ： 路由器A 4006 ： DMAC A 4011： DMACB 4012 ： 解碼器B 4 0 13·· 三次元收發部B 4014 ： 橋接部B -50 200919702

4 0 1 5 :路由器B 402 1 ： DMACC 4022 ：描繪部C

402 3 :三次元收發部C 4024:橋接部C

4025 :路由器C

403 2 ：顯示部D

403 3 ：三次元收發部D 403 4 ：橋接部D

403 5 :路由器D 404 1 :廣域路由器

4 1 0 1 :三次元收發部A 4 1 0 2 :控制部A 4 1 0 3 :記憶格A 420 1 ：三次元收發部B

4202 ：控制部B

4203 :記憶格B

43 0 1 :三次元收發部C 4 3 0 2:控制部C 4 3 0 3 :記憶格C 440 1 :三次元收發部D

4402 ：控制部D

4403 :記憶格D -51 -

Claims (1)

1. 200919702 十、申請專利範圍 1. 一種半導體積體電路，其特徵爲： 具備： 發送端，用於發送存取請求： 目標端’用於接收上述存取請求，發送存取回應， 路由器’用於中繼上述存取請求及上述存取回應，及 三次元耦合電路’用於進行和外部間之通信； 上述三次元耦合電路，係鄰接於上述路由器被配置 者。 2. 如申請專利範圍第1項之半導體積體電路，其中 上述三次元耦合電路，係配置於上述半導體積體電路 之中央部。 3-如申請專利範圍第1項之半導體積體電路，其中 上述三次元耦合電路，係包含：第1及第2發送線圈 群；及和上述第1及第2發送線圏群成對的第1及第2接 收線圏群； 上述第1及第2發送線圈群，係挾持上述半導體積體 電路之中心點而配置於點對稱之位置； 上述第1及第2接收線圈群，係挾持上述半導體積體 電路之中心點而配置於點對稱之位置； 上述第1發送線圈群及上述第1接收線圏群，係挾持 包含上述半導體積體電路中心點的中心線而配置於線對稱 之位置； 上述第2發送線圈群及上述第2接收線圏群，係挾持 -52- 200919702 包含上述半導體積體電路中心點的中心線而配置於線對稱 之位置。 4. 如申請專利範圍第1項之半導體積體電路，其中 上述三次元耦合電路之和外部間的通信，係以資料發 送側將資料與時脈一起發送的來源同步方式（source-synchronous) 進行 。 5. 一種半導體裝置，係以多數個申請專利範圍第1 項之半導體積體電路被積層而成者。 6. 一種半導體積體電路，其特徵爲： 具備= 發送端，用於發送存取請求； 目標端，用於接收上述存取請求，發送存取回應； 路由器，用於中繼上述存取請求及上述存取回應； 三次元耦合電路，用於進行和外部間之通信； 序列化電路，用於使上述路由器所發送之上述存取請 求及上述存取回應成爲序列化而供給至上述三次元耦合電 路；及 並列化電路，用於使上述三次元耦合電路所發送之上 述存取請求及上述存取回應成爲並列化而供給至上述路由 器； 上述序列化電路與上述並列化電路，係鄰接於上述路 由器及上述三次元耦合電路被配置。 7. 如申請專利範圍第6項之半導體積體電路，其中 上述三次元耦合電路，係配置於上述半導體積體電路 -53- 200919702 之中央部。 8. 如申請專利範圍第6項之半導體積體電路，其中 上述三次元耦合電路，係包含：第1及第2發送線圏 群；及和上述第1及第2發送線圏群成對的第1及第2接 收線圈群； 上述第1及第2發送線圈群，係挾持上述半導體積體 電路之中心點而配置於點對稱之位置； 上述第1及第2接收線圈群，係挾持上述半導體積體 電路之中心點而配置於點對稱之位置； 上述第1發送線圈群及上述第1接收線圈群，係挾持 包含上述半導體積體電路中心點的中心線而配置於線對稱 之位置； 上述第2發送線圏群及上述第2接收線圈群，係挾持 包含上述半導體積體電路中心點的中心線而配置於線對稱 之位置。 9. 如申請專利範圍第6項之半導體積體電路，其中 上述三次元耦合電路之和外部間的通信，係以資料發 送側將資料輿時脈一起發送的來源同步方式進行。 1 〇· —撞半導體裝置，係以多數個申請專利範圍第6 項之半導體檳體電路被積層而成者。 11· 一韆半導體積體電路，其特徵爲具備： 三次元轉合時脈發送電路，藉由三次元耦合而發送時 脈信號；及 三次元耦合時脈接收電路，藉由三次元耦合而接收時 -54- 200919702 脈信號。 12.如申請專利範圍第1 1項之半導體積體電路，其 中 具備：時脈輸入端子與模態信號輸入端子； 具有手段，用於依據上述模態信號輸入端子供給之信 號，而選擇上述三次元耦合時脈接收電路接收之時脈與上 述時脈輸入端子輸入之時脈之其中一方。 1 3 .如申請專利範圍第1 1項之半導體積體電路’其 中 上述三次元耦合時脈接收電路係包含接收線圈； 上述三次元耦合時脈發送電路係包含發送線圈； 上述接收線圈之中心點與上述發送線圈之中心點’係 於上述半導體積體電路配置於同一位置。 1 4. 一種半導體裝置，係以多數個申請專利範圍第 11項之半導體積體電路被積層而成者。 15. —種半導體積體電路，其特徵爲： 具備： 發送端，用於發送存取請求； 目標端，用於接收上述存取請求，發送存取回應； 局域路由器，用於中繼上述存取請求及上述存取回 應； 廣域路由器，用於中繼上述局域路由器所發送及接收 的上述存取請求及上述存取回應；及 三次元耦合電路，用於進行和外部間之通信； -55- 200919702 上述三次元耦合電路，係鄰接於上述局域路由器被配 置。 16. —種半導體積體電路，其特徵爲： 具備： 發送端^用於發送存取請求； 目標端，用於接收上述存取請求，發送存取回應； 局域路由器，用於中繼上述存取請求及上述存取回 應； DMA控制器，用於發送存取請求，進行記憶體複製 動作； 廣域路由器，於上述局域路由器之間中繼上述存取請 求及上述存取回應；及 三次元耦合電路，用於進行和外部間之通信； 上述DMA控制器及上述三次元耦合電路，係鄰接於 上述局域路由器被配置者。 1 7. —種半導體裝置，係申請專利範圍第1 5項之半 導體積體電路與記億體晶片被積層而成者。 1 8 . —種半導體裝置，係申請專利範圍第1 6項之半 導體積體電路與記億體晶片被積層而成者。 -56-