KR20090012073A

KR20090012073A - 반도체 집적 회로 및 반도체 장치

Info

Publication number: KR20090012073A
Application number: KR20080067241A
Authority: KR
Inventors: 이따루 노노무라; 마꼬또 사엔; 겐이찌 오사다
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2007-07-26
Filing date: 2008-07-10
Publication date: 2009-02-02
Also published as: US20090031053A1; TW200919702A; CN101355080A; JP2009032857A; CN101355080B; CN101714128A; US7849237B2

Abstract

반도체 칩에 내장된 인터커넥트를 통하여 전송되는 패킷을, 삼차원 결합 기술을 이용하여 칩 사이에서 송수신함으로써, 반도체 칩에 탑재된 IP로부터, 다른 반도체 칩에 탑재된 IP에 대한 액세스를 효율적으로 행하는 인터커넥트 구성 기술을 제공한다. 액세스 요구를 송신하는 이니시에이터와, 상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과, 상기 액세스 요구 및 상기 액세스 응답을 중계하는 라우터(라우터 A(105))와, 외부와의 통신을 행하는 삼차원 결합 회로(삼차원 송수신부 A(1301))를 구비하고, 상기 삼차원 결합 회로가 상기 라우터에 인접하여 배치되어 있다.

이니시에이터, 반도체 집적 회로, 삼차원 결합 회로, 반도체 장치, 중심선, 메모리 칩, 라우터

Description

반도체 집적 회로 및 반도체 장치 {SEMICONDUCTOR INTEGRATED CIRCUIT AND SEMICONDUCTOR DEVICE}

본 발명은, 반도체 집적 회로와, 복수의 반도체 집적 회로를 패키지 내에 밀봉하여 형성되는 반도체 장치(SiP 등)에 관한 것이다.

본 발명자가 검토한 기술로서, 예를 들면, SiP(System in Package) 등의 반도체 장치에서는, 이하의 기술이 생각된다.

반도체 제조 기술의 미세화에 수반하여, 반도체 칩의 I/O 성능 부족이 심각화되고 있다. 이것은, 미세화에 수반하여 반도체 칩에 탑재되는 회로가 증가하고, 또한 동작이 빨라지기 때문에, 반도체 칩이 기능을 실현하기 위해 필요한 I/O 처리량(개수, 속도 등)이 증가하는 한편, 반도체 칩의 단자수는 와이어 본딩 등에 의해 제약되기 때문에 기본적으로는 칩 사이즈에 의해 결정되고, 미세화에 의해서는 증가하지 않기 때문에 I/O 처리 능력이 향상되지 않기 때문이다.

따라서, 반도체 칩의 I/O 성능 부족을 해결하기 위해, 단자를 반도체 칩의 상면이나 하면에 이차원 형상으로 배치하고, 반도체 칩을 복수개 적층함으로써 적층된 칩 사이에서 정보의 전송을 행하는, 삼차원 결합 기술의 개발이 활발하게 행 해지고 있다.

이 때문에, 삼차원 결합 기술을 탑재한 반도체 칩을 적층하여 SiP를 형성하는 경우에는, 삼차원 결합과 종래부터 존재하는 반도체 칩 내의 인터커넥트망(회로간의 접속 회로, 라우터 등)의 결합을 해야만 한다.

예를 들면, 유도 결합 방식의 삼차원 결합 기술에 의해 칩간의 데이터 통신을 행하는 기술의 일례로서, 특허 문헌 1에 기재된 기술을 들 수 있다.

또한, 용량 결합 방식의 삼차원 결합 기술에 의해 칩간의 데이터 통신을 행하는 기술의 일례로서, 특허 문헌 2에 기재된 기술을 들 수 있다.

[특허 문헌 1] 일본 특허 공개 제2006-066454호 공보

[특허 문헌 2] 일본 특허 공개 제2004-253816호 공보

그런데, 상기와 같은 반도체 장치의 기술에 대하여, 본 발명자가 검토한 결과, 이하와 같은 것이 명확하게 되었다.

예를 들면, 특허 문헌 1 및 특허 문헌 2에는, 삼차원 결합 기술에 의해 반도체 칩 내부와 반도체 칩 외부의 통신을 적은 소비 전력이면서, 낮은 레이턴시(지연) 또한 높은 스루풋으로 실행할 수 있는 것이 개시되어 있다.

그러나, 상기 기술에는, 반도체 칩 내에 존재하는 온 칩 인터커넥트와 삼차원 결합 기술의 결합에 대해서는 언급되어 있지 않다.

따라서, 본 발명의 하나의 목적은, 반도체 집적 회로 및 반도체 장치에서, 반도체 칩에 내장된 인터커넥트를 통하여 전송되는 패킷을, 삼차원 결합 기술을 이용하여 칩간에서 송수신함으로써, 반도체 칩에 탑재된 IP(Intellectual Property)로부터, 다른 반도체 칩에 탑재된 IP에 대한 액세스를 효율적으로 행하는 인터커넥트 구성 기술을 제공하는 데 있다.

또한, 본 발명의 다른 목적은, 반도체 집적 회로 및 반도체 장치에서, 복수의 반도체 칩에 스큐가 적은 클럭 트리를 구축하는 기술을 제공함으로써, 반도체 칩간의 동기 전송을 실현하고, 삼차원 결합 기술을 이용한 반도체 칩간 전송의 레이턴시를 저감할 수 있는 기술을 제공하는 데 있다.

본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.

즉, 본 발명에 의한 반도체 집적 회로 및 반도체 장치는, 액세스 요구를 송신하는 이니시에이터와, 상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과, 상기 액세스 요구 및 상기 액세스 응답을 중계하는 라우터와, 외부와의 통신을 행하는 삼차원 결합 회로를 구비하고, 상기 삼차원 결합 회로가 상기 라우터에 인접하여 배치되어 있는 것이다.

또한, 본 발명에 의한 반도체 집적 회로 및 반도체 장치는, 액세스 요구를 송신하는 이니시에이터와, 상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과, 상기 액세스 요구 및 상기 액세스 응답을 중계하는 라우터와, 외부와의 통신을 행하는 삼차원 결합 회로와, 상기 라우터가 송신하는 상기 액세스 요구 및 상기 액세스 응답을 직렬화하여 상기 삼차원 결합 회로에 공급하는 직렬화 회로와, 상기 삼차원 결합 회로가 송신하는 상기 액세스 요구 및 상기 액세스 응답을 병렬화하여 상기 삼차원 결합 회로에 공급하는 병렬화 회로를 구비하고, 상기 직렬화 회로와 상기 병렬화 회로가, 상기 라우터 및 상기 삼차원 결합 회로에 인접하여 배치되어 있는 것이다.

또한, 본 발명에 의한 반도체 집적 회로 및 반도체 장치는, 액세스 요구를 송신하는 이니시에이터와, 상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과, 상기 액세스 요구 및 상기 액세스 응답을 중계하는 로컬 라우터와, 상기 로컬 라우터가 송신 및 수신하는 상기 액세스 요구 및 상기 액세스 응답을 중계하는 글로벌 라우터와, 외부와의 통신을 행하는 삼차원 결합 회로를 구비하고, 상기 삼차원 결합 회로가, 상기 로컬 라우터에 인접하여 배치되어 있는 것이다.

또한, 본 발명에 의한 반도체 집적 회로 및 반도체 장치는, 액세스 요구를 송신하는 이니시에이터와, 상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과, 상기 액세스 요구 및 상기 액세스 응답을 중계하는 로컬 라우터와, 액세스 요구를 송신하고, 메모리 카피 동작을 행하는 DMA 컨트롤러와, 상기 로컬 라우터 사이에서 상기 액세스 요구 및 상기 액세스 응답을 중계하는 글로벌 라우터와, 외부와의 통신을 행하는 삼차원 결합 회로를 구비하고, 상기 DMA 컨트롤러 및 상기 삼차원 결합 회로가, 상기 로컬 라우터에 인접하여 배치되어 있는 것이다.

본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.

서로 다른 LSI(반도체 집적 회로) 사이를 최단 거리로 접속하는 것이 가능해져, 서로 다른 LSI 사이에서의 대용량 통신을 저전력으로 행하는 것이 가능하게 된다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

<실시 형태 1>

본 실시 형태 1에서는, 1개의 패키지에 수용되고, 삼차원 결합에 의해 결합된 2개의 반도체 집적 회로에 대하여 설명한다.

도 1은, 본 발명의 실시 형태 1에서의 2개의 반도체 집적 회로의 구성과, 그 접속 형태를 도시하는 블록도이다.

본 실시 형태 1에서는, 동일한 기능이며 동일한 구성을 채용하는 2개의 반도체 집적 회로를 2개 접속하여, 각각의 반도체 집적 회로를 단독으로 사용하는 경우에 비하여 처리 능력을 2배로 한 회로를 구성하는 경우를 설명한다.

우선 도 1에 의해, 본 실시 형태 1에 의한 반도체 집적 회로(이하, 간단히 「집적 회로」 라고도 함) 및 반도체 장치의 구성을 설명한다.

집적 회로 A(10)는, CPU A(101)와, DSP A(102)와, DMAC A(103)와, 메모리 A(104)와, 라우터 A(105)와, 직렬화 회로 1A(106)와, 병렬화 회로 1A(107)와, 병렬화 회로 2A(108)와, 직렬화 회로 2A(109)와, 리퀘스트 송신 회로 A(110)와, 레스펀스 수신 회로 A(111)와, 리퀘스트 수신 회로 A(112)와, 레스펀스 송신 회로 A(113)를 포함하여 구성된다.

집적 회로 B(20)는, CPU B(131)와, DSP B(132)와, DMAC B(133)와, 메모리 B(134)와, 라우터 B(135)와, 병렬화 회로 1B(136)와, 직렬화 회로 1B(137)와, 직렬화 회로 2B(138)와, 병렬화 회로 2B(139)와, 리퀘스트 수신 회로 B(140)와, 레스펀스 송신 회로 B(141)와, 리퀘스트 송신 회로 B(142)와, 레스펀스 수신 회로 B(143)를 포함하여 구성된다.

리퀘스트 송신 결합 AB(121)는, 리퀘스트 송신 회로 A(110)와 리퀘스트 수신 회로 B(140)를 결합하는 유도 결합이다.

레스펀스 수신 결합 BA(122)는, 레스펀스 수신 회로 A(111)와 레스펀스 송신 회로 B(141)를 결합하는 유도 결합이다.

리퀘스트 수신 결합 BA(123)는, 리퀘스트 수신 회로 A(112)와 리퀘스트 송신 회로 B(142)를 결합하는 유도 결합이다.

레스펀스 송신 결합 AB(124)는, 레스펀스 송신 회로 A(113)와 레스펀스 수신 회로 B(143)를 결합하는 유도 결합이다.

CPU A(101)는, 라우터 A(105)를 통하여 메모리 A(104)에 액세스하고, 그 메모리에 유지되어 있는 프로그램을 실행함으로써, 집적 회로 A(10) 및 집적 회로 B(20)의 제어를 행하는 프로세서이다. 집적 회로 A(10) 내의 액세스는, 액세스를 요하는 모듈이 액세스 요구를 포함하는 리퀘스트 패킷을 송신하고, 액세스 요구를 수신한 모듈이 액세스를 요구한 모듈에 대하여 액세스 응답을 포함하는 레스펀스 패킷을 송신함으로써 완결되는 스플리트 프로토콜에 의해 행해진다. 또한, 본 명세서에서는, 액세스를 요구하는 모듈을 이니시에이터라고 하고, 액세스에 응답하는 모듈을 타겟이라고 한다.

다음으로, 본 실시 형태 1에서의 라우터 A(105)와, CPU A(101) 및 DSP A(102) 및 DMAC A(103) 및 메모리 A(104)와, 직렬화 회로 1A(106)와, 병렬화 회로 1A(107)와, 병렬화 회로 2A(108)와, 직렬화 회로 2A(109) 사이에서 전송되는 리퀘스트 패킷 및 레스펀스 패킷과, 해당 리퀘스트 패킷과 해당 레스펀스 패킷을 송수신하기 위해 이용되는 신호를, 도면을 참조하여 설명한다. 여기에서 말하는 직렬화 회로, 병렬화 회로란, 데이터 폭을 포함시킨 통신 형식을 변환하는 기능 회로를 가리킨다.

도 2는, 본 실시 형태 1에서의 스플리트 프로토콜을 이용하여, 라이트 액세스와 리드 액세스를 각각 1회 행하는 경우의 타이밍차트이다.

도 2에서의 라이트 액세스에서는, 이니시에이터가 시각 T1에 액세스 요구 내용인 어드레스 "A1", 커맨드 "C1", 라이트 데이터 "D1", 리퀘스트 ID "R1"을 출력하고, 또한 해당 액세스 요구 내용이 출력되어 있는 것을 나타내는 리퀘스트 밸리드 신호를 HIGH 레벨로 함으로써, 타겟에 액세스 요구 내용을 출력하고 있는 것을 통지한다. 리퀘스트 ID는, 라우터가 레스펀스 패킷을 타겟으로부터 이니시에이터 에 중계할 때, 이니시에이터를 식별하기 위한 식별 정보이다. 타겟은, 레스펀스 패킷을 송신할 때, 대응하는 리퀘스트 패킷의 리퀘스트 ID를, 레스펀스 패킷의 레스펀스 ID로서 출력한다.

이하, 본 명세서에서는, 상기 리퀘스트 밸리드 신호 등의 1 비트의 제어 신호를 출력하는 회로가, 상기 제어 신호가 유의한 상태인 것을 나타내는 값으로 천이시키는 것을 「어서트한다」로 표현하고, 유의하지 않은 상태인 것을 나타내는 값으로 천이시키는 것을 「디어서트한다」로 표현한다. 또한, 1 비트의 제어 신호가 유의한 상태인 것을 나타내는 값인 것을 「어서트 상태」로 표현하고, 2치의 제어 신호가 유의한 상태가 아닌 것을 나타내는 값인 것을 「디어서트 상태」로 표현한다. 또한, 본 명세서에서는, 액세스 요구 내용인 어드레스, 커맨드, 라이트 데이터와, 리퀘스트 밸리드를 리퀘스트 패킷이라고 하고, 액세스 응답 내용을 스테이터스, 리드 데이터와 레스펀스 밸리드를 가리켜서 레스펀스 패킷이라고 한다.

타겟은, 리퀘스트 패킷의 수신이 가능한 경우, 리퀘스트 패킷의 수신이 가능한 것을 나타내는 리퀘스트 그랜트를 어서트한다. 클럭의 상승 엣지에서, 리퀘스트 밸리드와 리퀘스트 그랜트가 양쪽 모두 어서트 상태에 있을 때에, 리퀘스트 패킷이 이니시에이터로부터 타겟에 전송된다. 도 2에서는, 타겟은 시각 T1에서 리퀘스트 밸리드 신호가 어서트 상태인 것을 검출하고, 액세스 요구 내용인 어드레스, 커맨드, 라이트 데이터, 리퀘스트 ID를 취득하고, 어드레스 "A1"로 표시되는 어드레스 영역에 값 "D1"을 기입함으로써 라이트 액세스를 실행한다. 그리고, 시각 T5에서 액세스 응답 정보가 유효한 것을 나타내는 레스펀스 밸리드 신호를 어서트하 여, 해당 라이트 액세스가 정상적으로 실행되었는지의 여부를 나타내는 스테이터스 "S1"과 레스펀스 ID "R1"을, 액세스 응답으로서 이니시에이터에 송신한다. 이니시에이터는, 레스펀스 패킷을 수신 가능할 때에는 레스펀스 그랜트 신호를 어서트하여 레스펀스 패킷을 수신 가능한 것을 타겟에 통지한다. 클럭의 상승 엣지에서, 레스펀스 밸리드와 레스펀스 그랜트가 양쪽 모두 어서트 상태에 있을 때에, 레스펀스 패킷이 타겟으로부터 이니시에이터에 전송된다.

다음으로, 리드 액세스에 대하여 설명한다.

도 2에서의 리드 액세스에서는, 이니시에이터가 시각 T9에 액세스 요구 내용인 어드레스 "A2", 커맨드 "C2", 리퀘스트 ID "R2"를 출력하고, 또한 리퀘스트 밸리드 신호를 어서트한다.

타겟은, 시각 T9에서 리퀘스트 밸리드 신호가 어서트 상태인 것을 검출하고, 액세스 요구 내용인 어드레스, 커맨드, 리퀘스트 ID를 취득하고, 어드레스 "A2"로 표시되는 어드레스 영역으로부터 값 "D2"를 판독한다. 그리고, 시각 T15에서 액세스 응답 정보가 유효한 것을 나타내는 레스펀스 밸리드 신호를 어서트하여, 해당 리드 액세스가 정상적으로 실행되었는지의 여부를 나타내는 스테이터스 "S2"와 리드 데이터 "D2"과 레스펀스 ID "R2"를 액세스 응답으로서 이니시에이터에 송신한다.

집적 회로 A(10)에 포함되는 모듈의 설명으로 되돌아간다.

DSP A(102)는, 라우터 A(105)를 통하여 메모리 A(104)에 액세스하고, 해당 메모리에 유지되어 있는 프로그램을 실행함으로써 연산을 행하고, 해당 연산 결과 를 메모리 A(104)에 저장하는 DSP(Digital Signal Processor)이다.

DMAC A(103)는, 라우터 A(105)를 통하여 메모리 A(104)와 메모리 B(134)에 액세스하고, 메모리 A(104)와 메모리 B(134) 사이에서 데이터의 카피를 행하는 DMAC(Direct Memory Access Controller)이다.

메모리 A(104)는, 라우터 A(105)로부터 리퀘스트 패킷을 수신하고, 그 리퀘스트 패킷에 기초하여 레스펀스 패킷을 생성하고, 그 레스펀스 패킷을 라우터 A(105)에 송신하는 기억 장치이다.

라우터 A(105)는, CPU A(101), DSP A(102), DMAC A(103), 메모리 A(104), 직렬화 회로 1A(106), 병렬화 회로 1A(107), 병렬화 회로 2A(108) 및 직렬화 회로 2A(109)가 송수신하는 리퀘스트 패킷 및 레스펀스 패킷을 중계하는 중계 회로이다.

계속해서, 직렬화 회로 1A(106)에 대하여 설명한다.

직렬화 회로 1A(106)는, 라우터 A(105)로부터 수신한 리퀘스트 패킷을 시리얼화하여 시리얼화된 리퀘스트 패킷을 생성하고, 그 시리얼화된 리퀘스트 패킷을 리퀘스트 송신 회로 A(110)에 송신하는 변환 회로이다. 이하, 본 명세서에서는, 시리얼화된 리퀘스트 패킷을 시리얼 리퀘스트 패킷이라고 한다. 또한, 여기에서, 시리얼화란, 간단하게, 복수 비트 폭의 데이터를 1 비트 폭의 데이터로 변환할 뿐만 아니라, 넓게, 데이터의 비트 폭을 가늘게 하는 것을 말한다.

다음으로, 시리얼 리퀘스트 패킷의 포맷을, 도면을 참조하여 설명한다.

도 3은 시리얼 리퀘스트 패킷의 포맷을 도시하는 도면이다.

시리얼 리퀘스트 패킷은, 앞서 설명한 리퀘스트 패킷으로부터, 리퀘스트 밸 리드, 어드레스, 커맨드, 라이트 데이터, 리퀘스트 ID를 추출하여, MSB(Most Significant Bit)인 비트 3부터 순서대로, 4 비트씩 배치함으로써 생성된다. 시리얼 리퀘스트 패킷은, 리퀘스트 밸리드를 포함하는 4 비트부터 순서대로 전송되는, 시리얼 리퀘스트 패킷의 전송에 필요한 사이클수는 10 사이클이다. 10 사이클째에 전송되는 시리얼 리퀘스트 패킷의 비트 1부터 비트 0까지는 "00"이다.

계속해서, 병렬화 회로 1A(107)에 대하여 설명한다. 병렬화 회로 1A(107)는, 시리얼화된 레스펀스 패킷을 레스펀스 수신 회로 A(111)로부터 수신하고, 그 시리얼화된 레스펀스 패킷을 레스펀스 패킷으로 변환하고, 그 레스펀스 패킷을 라우터 A(105)에 송신하는 변환 회로이다. 이하, 본 명세서에서는, 시리얼화된 레스펀스 패킷을 시리얼 레스펀스 패킷이라고 한다.

여기에서, 시리얼 레스펀스 패킷의 포맷을, 도면을 참조하여 설명한다.

도 4는 시리얼 레스펀스 패킷의 포맷을 도시하는 도면이다.

시리얼 레스펀스 패킷은, 앞서 설명한 레스펀스 패킷으로부터, 레스펀스 밸리드, 스테이터스, 리드 데이터, 레스펀스 ID를 추출하여, MSB(Most Significant Bit)인 비트 3부터 순서대로, 4 비트씩 배치함으로써 생성된다. 시리얼 레스펀스 패킷은, 레스펀스 밸리드를 포함하는 4 비트부터 순서대로 전송되는, 시리얼 레스펀스 패킷의 전송에 필요한 사이클수는 6 사이클이다. 6 사이클째에 전송되는 시리얼 레스펀스 패킷의 비트 1부터 비트 0까지는 "00"이다.

병렬화 회로 2A(108)는, 리퀘스트 수신 회로 A(112)로부터 시리얼 리퀘스트 패킷을 수신하고, 그 시리얼 리퀘스트 패킷을 리퀘스트 패킷으로 변환하고, 그 리 퀘스트 패킷을 라우터 A(105)에 송신하는 변환 회로이다.

직렬화 회로 2A(109)는, 라우터 A(105)로부터 레스펀스 패킷을 수신하고, 그 레스펀스 패킷을 시리얼 레스펀스 패킷으로 변환하고, 그 시리얼 레스펀스 패킷을 레스펀스 송신 회로 A(113)에 송신하는 변환 회로이다.

계속해서, 리퀘스트 송신 회로 A(110)에 대하여, 도면을 참조하여 설명한다.

도 5는 리퀘스트 송신 회로 A(110)의 구성을 도시하는 블록도이며, 도 6은 리퀘스트 송신 회로 A(110)에 포함되는 트랜스시버의 회로도이며, 도 7은 리퀘스트 송신 회로 A(110)에 포함되는 트랜스시버의 동작을 도시하는 타이밍차트이다.

리퀘스트 송신 회로 A(110)는, 5개의 트랜스시버를 내장한다. 트랜스시버 중의 4개는 시리얼 리퀘스트 패킷의 송신에 사용되고, 1개는 클럭의 송신에 사용된다. 4개의 트랜스시버는, 직렬화 회로 1A(106)로부터 공급되는 신호에 각각 접속되고, 남은 1개의 트랜스시버는 클럭에 접속되어 있다. 각 트랜스시버는, 버퍼(601∼604)와, 코일(605)에 의해 구성된다.

계속해서, 트랜스시버의 동작을, 도 6을 이용하여 설명한다. 트랜스시버는, 공급되는 전기 신호의 전위의 변화를, 자속의 변화로 변환한다.

도 6에서의 A점의 전위는, 공급되는 신호의 전위이며, B점의 전위는 버퍼(601∼604)의 지연에 의해, A점에 대하여 늦게 변화한다.

이 때문에, B점의 전류를, A점으로부터 B점에 흐르는 방향을 플러스로서 표현하면, 버퍼(601∼604)의 지연에 의해, A점의 전위가 LOW 레벨로부터 HIGH 레벨로 변화할 때에 버퍼(601∼604)의 지연 시간만큼 플러스로 되고, A점의 신호가 HIGH 레벨로부터 LOW 레벨로 변화할 때에, 버퍼(601∼604)의 지연 시간만큼 마이너스로 된다.

코일(605)에는, B점의 전류에 비례한 자속이 발생하기 때문에, A점의 신호가 LOW 레벨로부터 HIGH 레벨로 변화할 때에 버퍼(601∼604)의 지연 시간만큼 자속이 발생하고, A점의 신호가 HIGH 레벨로부터 LOW 레벨로 변화할 때에, 버퍼(601∼604)의 지연 시간만큼 마이너스의 방향의 자속이 발생한다.

계속해서, 레스펀스 수신 회로 A(111)에 대하여, 도면을 참조하여 설명한다.

도 8은 레스펀스 수신 회로 A(111)의 구성을 도시하는 블록도이며, 도 9는 레스펀스 수신 회로 A(111)에 포함되는 클럭 리시버의 회로도이며, 도 10은 레스펀스 수신 회로 A(111)에 포함되는 리시버의 회로도이며, 도 11은 레스펀스 수신 회로 A(111)에 포함되는 리시버의 동작을 도시하는 타이밍차트이다.

레스펀스 수신 회로 A(111)는, 클럭 리시버(801)와, 4개의 리시버로 이루어지는 리시버군(802)을 내장한다. 각 리시버의 출력 단자는, 병렬화 회로 1A(107)의 시리얼 레스펀스 패킷 입력 단자와 병렬화 회로 1A(107)의 클럭 입력 단자에 각각 접속되어 있다.

클럭 리시버(801)를, 도면을 참조하여 설명한다. 도 9는, 클럭 리시버의 회로 구성을 도시하는 회로도이다.

클럭 리시버(801)는, 코일(901)과, 저항(902∼903)과, 트랜지스터(904∼905)에 의해 구성되어 있다.

코일(901)은, 자속의 변화율에 따라서 전위차를 발생시킨다. 본 실시 형태 1에서는, 코일(901)에 걸리는 자속이 강해질 때에, 트랜지스터(904∼905)가 각각 ON 상태로 되도록 코일(901)과 트랜지스터(904∼905)의 게이트 단자를 접속한다. 이 때문에, 코일(901)에 걸리는 자속이 강해질 때에 클럭 리시버(801)는 HIGH 레벨의 신호를 출력한다. 본 도면에서, Vbias는 Vdd/2 등 고정치이다.

계속해서, 레스펀스 수신 회로 A(111)에 포함되는 리시버에 대하여 설명한다. 리시버는, 코일(1001)과, 저항(1002∼1003)과, 트랜지스터(1004∼1013)와, NAND 회로(1014∼1015)와, 인버터(1016)에 의해 구성되어 있다.

리시버는, 클럭 신호의 상승 엣지에서, 코일(1001)이 노출되어 있는 자속의 변화를 검출하고, 해당 변화를 수신 대상 신호로 변환하고, 또한 수신 대상 신호의 레벨을 다음의 클럭 엣지까지 유지하는 회로이다.

이하, 리시버의 동작을 설명한다.

코일(1001)은, 자속의 변화율에 따라서 전위차를 발생시킨다. 본 실시 형태 1에서는, 코일(1001)에 걸리는 자속이 강해질 때에 C점의 전위가 D점의 전위보다도 높아져 트랜지스터(1005)를 온 상태로 하고, 코일(1001)에 걸리는 자속이 약해질 때에 D점의 전위가 C점의 전위보다도 높아져 트랜지스터(1006)를 온 상태로 한다.

클럭 신호가 LOW 레벨일 때에는, 트랜지스터(1010, 1013)가 온 상태이며, 그 2개의 트랜지스터의 드레인측에 위치하는 E점 및 F점의 전위는, 각각 HIGH이다. 이 때문에, NAND 회로(1014∼1015)의 출력 레벨은 유지되고, 수신 대상 신호의 전위, 즉 신호 레벨은 변화하지 않는다. 또한, E점 및 F점의 전위가 HIGH이기 때문에, 트랜지스터(1008, 1009)는 온 상태이며, 트랜지스터(1005, 1006)의 소스측 전 위는 HIGH이다.

클럭 신호가 HIGH 레벨일 때에는, 트랜지스터(1004)가 온 상태로 되고, 트랜지스터(1005, 1006)의 드레인측 전위가 LOW로 된다. 한편, 트랜지스터(1010∼1013)는 오프 상태이다.

이 때, 코일(1001)이 자속의 변화에 의해 전위차를 발생시켜 트랜지스터(1005)를 온 상태로 변화시키면, 트랜지스터(1005)의 드레인측 전위가 LOW 레벨이며, 또한 트랜지스터(1012, 1013)가 오프 상태이기 때문에, 트랜지스터(1008)의 소스측 전위(E점의 전위)는 LOW로 된다. E점의 전위가 LOW이기 때문에, 트랜지스터(1009)는 오프 상태로 된다. 또한, 트랜지스터(1006)도 오프 상태이기 때문에, 트랜지스터(1009)의 소스측 전위(F점의 전위)는 HIGH 레벨인 채이다.

이상으로부터, NAND 회로(1014)의 출력은, 클럭 신호가 HIGH로 천이하기 이전의 출력값에 상관없이 HIGH로 된다.

한편, 이 때, 코일(1001)이 자속의 변화에 의해 전위차를 발생시켜 트랜지스터(1006)를 온 상태로 변화시키면, 트랜지스터(1006)의 드레인측 전위가 LOW 레벨이며, 또한 트랜지스터(1010, 1011)가 오프 상태이기 때문에, 트랜지스터(1009)의 소스측 전위(F점의 전위)는 LOW로 된다. F점의 전위가 LOW이기 때문에, 트랜지스터(1008)는 오프 상태로 된다. 또한, 트랜지스터(1005)도 오프 상태이기 때문에, 트랜지스터(1008)의 소스측 전위(E점의 전위)는 HIGH 레벨인 채이다.

이상으로부터, NAND 회로(1014)의 출력은, 클럭 신호가 HIGH로 천이하기 이전의 출력값에 상관없이 LOW로 된다.

즉, 클럭이 HIGH 레벨에 있을 때에 코일(1001)이 검출하는 자속의 변화에 의해, 수신 대상 신호의 레벨이 결정된다.

리퀘스트 수신 회로 A(112)는, 레스펀스 수신 회로 A(111)와 동일한 기능 및 구성이며, 후술하는 리퀘스트 송신 회로 B(142)가 발생시킨 자속을 검출하여 시리얼 리퀘스트 패킷을 생성하고, 그 시리얼 리퀘스트 패킷을 병렬화 회로 2A(108)에 송신한다.

레스펀스 송신 회로 A(113)는, 리퀘스트 송신 회로 A(110)와 동일한 기능 및 구성이며, 직렬화 회로 2A(109)로부터 수신한 시리얼 레스펀스 패킷에 따라서 자속을 발생시킨다.

계속해서, 집적 회로 B(20)에 포함되는 모듈에 대하여 설명한다.

CPU B(131)는, 라우터 B(135)를 통하여 메모리 B(134)에 액세스하고, 그 메모리에 유지되어 있는 프로그램을 실행함으로써, 집적 회로 B(20) 및 집적 회로 A(10)의 제어를 행하는 프로세서이다. 집적 회로 B(20) 내의 액세스는, 집적 회로 A(10) 내의 액세스와 마찬가지의 스플리트 프로토콜에 의해 행해진다.

DSP B(132)는, 라우터 B(135)를 통하여 메모리 B(134)에 액세스하고, 그 메모리에 유지되어 있는 프로그램을 실행함으로써 연산을 행하고, 연산 결과를 메모리 B(134)에 저장하는 DSP이다.

DMAC B(133)는, 라우터 B(135)를 통하여 메모리 B(134)와 메모리 A(104)에 액세스하고, 메모리 B(134)와 메모리 A(104) 사이에서 데이터의 카피를 행하는 DMAC이다.

메모리 B(134)는, 라우터 B(135)로부터 리퀘스트 패킷을 수신하고, 그 리퀘스트 패킷 레스펀스 패킷을 생성하고, 그 레스펀스 패킷을 라우터 B(135)에 송신하는 기억 장치이다.

라우터 B(135)는, CPU B(131), DSP B(132), DMAC B(133), 메모리 B(134), 병렬화 회로 1B(136), 직렬화 회로 1B(137), 직렬화 회로 2B(138) 및 병렬화 회로 2B(139)가 송수신하는 리퀘스트 패킷 및 레스펀스 패킷을 중계하는 중계 회로이다.

병렬화 회로 1B(136)는, 리퀘스트 수신 회로 B(140)로부터 시리얼 리퀘스트 패킷을 수신하고, 그 시리얼 리퀘스트 패킷을 리퀘스트 패킷으로 변환하고, 그 리퀘스트 패킷을 라우터 B(135)에 송신하는 변환 회로이다.

직렬화 회로 1B(137)는, 라우터 B(135)로부터 레스펀스 패킷을 수신하고, 그 레스펀스 패킷을 시리얼 레스펀스 패킷으로 변환하고, 그 시리얼 레스펀스 패킷을 레스펀스 송신 회로 B(141)에 송신하는 변환 회로이다.

직렬화 회로 2B(138)는, 라우터 B(135)로부터 리퀘스트 패킷을 수신하고, 그 리퀘스트 패킷을 시리얼 리퀘스트 패킷으로 변환하고, 그 시리얼 리퀘스트 패킷을 리퀘스트 송신 회로 B(142)에 송신하는 변환 회로이다.

병렬화 회로 2B(139)는, 레스펀스 수신 회로 B(143)로부터 시리얼 레스펀스 패킷을 수신하고, 그 시리얼 레스펀스 패킷을 레스펀스 패킷으로 변환하고, 그 레스펀스 패킷을 라우터 B(135)에 송신하는 변환 회로이다.

리퀘스트 수신 회로 B(140)는, 리퀘스트 수신 회로 A(112)와 동일한 기능 및 구성이며, 리퀘스트 송신 회로 A(110)가 발생시킨 자속을 검출하여 시리얼 리퀘스 트 패킷을 생성하고, 그 시리얼 리퀘스트 패킷을 병렬화 회로 1B(136)에 송신한다.

레스펀스 송신 회로 B(141)는, 직렬화 회로 1B(137)로부터 시리얼 레스펀스 패킷을 수신하고, 그 시리얼 레스펀스 패킷에 따라서 자속을 발생시킨다.

리퀘스트 송신 회로 B(142)는, 직렬화 회로 2B(138)로부터 시리얼 리퀘스트 패킷을 수신하고, 그 시리얼 리퀘스트 패킷에 따라서 자속을 발생시킨다.

레스펀스 수신 회로 B(143)는, 리퀘스트 수신 회로 B(140)와 동일한 기능 및 구성이며, 레스펀스 송신 회로 A(113)가 발생시킨 자속을 검출하여 시리얼 레스펀스 패킷을 생성하고, 그 시리얼 레스펀스 패킷을 병렬화 회로 2B(139)에 송신한다.

계속해서, 집적 회로 A(10)에 포함되는 모듈의 물리적 배치와, 집적 회로 B(20)에 포함되는 모듈의 물리적 배치를, 도면을 참조하여 설명한다.

도 12는, 집적 회로 A(10)에 포함되는 모듈의 물리적 배치를 나타내는 플로우 플랜도이다. 집적 회로 B(20)는, 집적 회로 A(10)와 동일한 플로우 플랜이다.

집적 회로 A(10)는, 직사각형이다. 삼차원 송수신부 A(1301)는, 리퀘스트 송신 회로 A(110)와 레스펀스 수신 회로 A(111)와 리퀘스트 수신 회로 A(112)와 레스펀스 송신 회로 A(113)를 포함하는 영역이며, 또한 집적 회로 A(10)의 중심점 A(1302)(도시 생략)를 포함한다.

도 13은, 삼차원 송수신부 A(1301)에서의 리퀘스트 송신 회로 A(110)와 레스펀스 수신 회로 A(111)와 리퀘스트 수신 회로 A(112)와 레스펀스 송신 회로 A(113)와, 상기 중심점 A(1302)의 위치 관계를 나타내는 부분 플로우 플랜도이다.

삼차원 송수신부 A(1301)에서, 리퀘스트 송신 회로 A(110)와 레스펀스 송신 회로 A(113)는, 중심점 A(1302)를 중심점으로 하는 점대칭의 위치에 배치된다.

또한, 삼차원 송수신부 A(1301)에서, 레스펀스 수신 회로 A(111)와 리퀘스트 수신 회로 A(112)는, 중심점 A(1302)를 중심점으로 하는 점대칭의 위치에 배치된다.

다음으로, 삼차원 송수신부 A(1301)에 포함되는 송수신 단자와 시리얼 리퀘스트 패킷 및 시리얼 레스펀스 패킷의 관계를, 도면을 참조하여 설명한다.

도 14는, 삼차원 송수신부 A(1301)에 포함되는 송수신 단자(코일)의 위치를 나타내는 도면이다.

리퀘스트 송신 회로 A(110)에 포함되는 송신 코일 TQ1∼TQ5와 시리얼 리퀘스트 패킷 및 클럭의 전송 신호의 관계는, 도 15에 나타내는 바와 같다.

레스펀스 수신 회로 A(111)에 포함되는 수신 코일 RS1∼RS5와 시리얼 레스펀스 패킷 및 클럭의 전송 신호의 관계는, 도 16에 나타내는 바와 같다.

리퀘스트 수신 회로 A(112)에 포함되는 수신 코일 RQ1∼RQ5와 시리얼 리퀘스트 패킷 및 클럭의 전송 신호의 관계는, 도 17에 나타내는 바와 같다.

레스펀스 송신 회로 A(113)에 포함되는 송신 코일 TS1∼TS5와 시리얼 레스펀스 패킷 및 클럭의 전송 신호의 관계는, 도 18에 나타내는 바와 같다.

계속해서, 집적 회로 A(10)와 집적 회로 B(20)의 적층 방법에 대하여, 도면을 참조하여 설명한다.

집적 회로 A(10)와 집적 회로 B(20)의 적층 방법을 도 19에 도시한다.

집적 회로 B(20)는, 집적 회로 A(10)의 바로 위에 적층된다. 또한, 집적 회 로 A(10)의 단자면과 반대측의 면이, 집적 회로 B(20)의 단자면과 반대측의 면에 접하도록 적층된다. 또한, 집적 회로 B(20)는, 집적 회로 B(20)의 중심점을 중심으로, 180도 수평 방향으로 회전시킨 상태에서 적층된다.

이에 의해, 집적 회로 A(10)의 송신 단자 TQN(N은 1부터 5까지의 정수)은, 집적 회로 B(20)의 수신 단자 RQN의 바로 아래에 위치하고, 집적 회로 A(10)의 송신 단자 TSN(N은 1부터 5까지의 정수)은, 집적 회로 B(20)의 수신 단자 RSN의 바로 아래에 위치한다.

따라서, 집적 회로 A(10)의 모든 삼차원 송신 단자가, 해당 단자와 쌍으로 되는 집적 회로 B(20)의 삼차원 수신 단자의 바로 아래에 위치하고, 집적 회로 A(10)의 모든 삼차원 수신 단자가, 해당 단자와 쌍으로 되는 집적 회로 B(20)의 삼차원 송신 단자의 바로 아래에 위치한다.

이에 의해, 집적 회로 A(10)와 집적 회로 B(20)에는 삼차원 결합이 형성되고, 집적 회로 A(10)와 집적 회로 B(20)는 서로 시리얼 리퀘스트 패킷과 시리얼 레스펀스 패킷을 송수신할 수 있다.

또한, 집적 회로 A(10) 및 집적 회로 B(20)의 내부에서는, 라우터와 삼차원 결합 회로를 인접시켜 배치한다. 이에 의해, 집적 회로 내의 패킷 전송 거리가 최단으로 되어, 패킷 전송에 수반하는 지연 시간을 최소로 할 수 있다.

이상 설명한 바와 같이 집적 회로 A(10)와 집적 회로 B(20)에 포함되는 각 모듈을 구성하고, 또한 중심점을 중심으로 하여 집적 회로 B(20)를 180도 회전시켜 집적 회로 A(10)의 위에 적층함으로써, 이하의 효과가 얻어진다.

집적 회로 A(10)에 탑재된 이니시에이터와 집적 회로 B(20)에 탑재된 타겟 사이의 전송을, 적은 레이턴시로 실행 가능하게 된다. 또한, 다수 단자의 취득도 용이하기 때문에, 데이터 전송 용량의 향상도 가능하다.

집적 회로 B(20)에 탑재된 이니시에이터와 집적 회로 A(10)에 탑재된 타겟 사이의 전송을, 적은 레이턴시로 실행 가능하게 된다. 또한, 다수 단자의 취득도 용이하기 때문에, 데이터 전송 용량의 향상도 가능하다.

적층하였을 때에 아래에 위치하는 집적 회로 A(10)와, 적층하였을 때에 위에 위치하는 집적 회로 B(20)를 동일 설계로 하는 것이 가능하게 된다. 이에 의해, 적층하였을 때에 아래로 되는 칩과 적층하였을 때에 위로 되는 칩을 개별적으로 설계할 때에 비하여 설계 코스트나 마스크 코스트를 삭감할 수 있다.

<실시 형태 2>

본 실시 형태 2에서는, 1개의 패키지에 수용되고, 삼차원 결합 회로에 의해 결합된 2개의 반도체 집적 회로에 대하여 설명한다.

도 20은, 본 실시 형태 2에서의 2개의 반도체 집적 회로의 구성과, 그 접속 형태를 도시하는 블록도이다.

본 실시 형태 2에서는, 동일한 기능이며 동일한 구성을 채용하는 2개의 반도체 집적 회로를 2개 접속하여, 각각의 반도체 집적 회로를 단독으로 사용하는 경우에 비하여 처리 능력을 2배로 한 회로를 구성하는 경우를 설명한다.

또한, 본 실시 형태 2에서는, 양 집적 회로의 클럭을 공통화하고, 동기화 및 패킷의 시리얼화 및 패럴렐화에 수반하는 레이턴시 증가를 해소하는 것을 목적으로 한다.

집적 회로 A(210)는, CPU A(2101)와, DSP A(2102)와, DMAC A(2103)와, 메모리 A(2104)와, 라우터 A(2105)와, 리퀘스트 송신 회로 A(2106)와, 레스펀스 수신 회로 A(2107)와, 리퀘스트 수신 회로 A(2108)와, 레스펀스 송신 회로 A(2109)와, 클럭 제어부 A(2110)를 포함하여 구성된다.

집적 회로 B(220)는, CPU B(2121)와, DSP B(2122)와, DMAC B(2123)와, 메모리 B(2124)와, 라우터 B(2125)와, 리퀘스트 수신 회로 B(2126)와, 레스펀스 송신 회로 B(2127)와, 리퀘스트 송신 회로 B(2128)와, 레스펀스 수신 회로 B(2129)와, 클럭 제어부 B(2130)를 포함하여 구성된다.

리퀘스트 송신 자계 결합 AB(2141)는, 리퀘스트 송신 회로 A(2106)와 리퀘스트 수신 회로 B(2126)를 결합하는 유도 결합이다.

레스펀스 수신 자계 결합 BA(2142)는, 레스펀스 수신 회로 A(2107)와 레스펀스 송신 회로 B(2127)를 결합하는 유도 결합이다.

리퀘스트 수신 자계 결합 BA(2143)는, 리퀘스트 수신 회로 A(2108)와 리퀘스트 송신 회로 B(2128)를 결합하는 자계 결합이다.

레스펀스 송신 자계 결합 AB(2144)는, 레스펀스 송신 회로 A(2109)와 레스펀스 수신 회로 B(2129)를 결합하는 자계 결합이다.

집적 회로 A(210)에 포함되는 CPU A(2101), DSP A(2102), DMAC A(2103), 메모리 A(2104) 및 라우터 A(2105)는, 각각 실시 형태 1의 CPU A(101), DSP A(102), DMAC A(103), 메모리 A(104) 및 라우터 A(105)와 동일한 기능 및 구성을 갖는다.

집적 회로 B(220)에 포함되는 CPU B(2121), DSP B(2122), DMAC B(2123), 메모리 B(2124) 및 라우터 B(2125)는, 각각 실시 형태 1의 CPU B(131), DSP B(132), DMAC B(133), 메모리 B(134) 및 라우터 B(135)와 동일한 기능 및 구성을 갖는다.

또한 집적 회로 A(210) 내 및 집적 회로 B(220) 내에서 전송되는 리퀘스트 패킷 및 레스펀스 패킷의 포맷은 실시 형태 1과 동일하다.

계속해서, 리퀘스트 송신 회로 A(2106)에 대하여 도면을 참조하여 설명한다.

리퀘스트 송신 회로 A(2106)는, 라우터 A(2105)가 송신하는 리퀘스트 패킷을 집적 회로 B(220)에 송신하는 중계 회로이다.

도 21은 리퀘스트 송신 회로 A(2106)의 구성을 도시하는 블록도이다.

리퀘스트 송신 회로 A(2106)는, 라우터 A(2105)로부터 공급되는 리퀘스트 패킷 송신 신호의 개수와 동일한 수, 즉 39개의 트랜스시버로 이루어지는 트랜스시버군(2201)과, 리시버(2202)와 미분 회로(2203)를 내장한다. 트랜스시버군(2201)에 포함되는 각 트랜스시버는, 라우터 A(2105)로부터 공급되는 리퀘스트 패킷 송신 신호에 각각 접속되고, 리시버(2202)의 출력 단자는, 라우터 A(2105)의 리퀘스트 그랜트 입력 단자에 접속된다. 리시버(2202)의 입력 단자는 미분 회로(2203)의 출력 단자에 접속되고, 미분 회로(2203)의 입력 단자는, 클럭 제어부 A(2110)가 출력하는 클럭 신호에 접속된다.

상기 트랜스시버는, 실시 형태 1에서 설명한 리퀘스트 송신 회로 A(110)에 포함되는 트랜스시버와 동일한 기능 및 구성이다.

도 22는 미분 회로(2203)의 구조를 도시하는 회로도이다.

미분 회로(2203)는, 버퍼(2301∼2303)와 인버터(2304)와 AND 회로(2305)에 의해 구성되고, 입력받은 클럭의 상승 엣지를, HIGH 레벨인 기간이 그 버퍼(2301∼2303) 및 인버터(2304)의 지연 시간과 동등한 플러스의 펄스로 변환하는 회로이다.

리시버(2202)는, 실시 형태 1에서 설명한 레스펀스 수신 회로 A(111)에 포함되는 리시버와 동일하다.

계속해서, 레스펀스 수신 회로 A(2107)에 대하여 도면을 참조하여 설명한다.

레스펀스 수신 회로 A(2107)는, 집적 회로 B(220)가 송신하는 레스펀스 패킷을 라우터 A(2105)에 송신하는 중계 회로이다.

도 23은 레스펀스 수신 회로 A(2107)의 구성을 도시하는 블록도이다.

레스펀스 수신 회로 A(2107)는, 트랜스시버(2401)와, 라우터 A(2105)의 레스펀스 패킷 수신용 입력 단자와 동일한 수, 즉 23개의 리시버로 이루어지는 리시버군(2402)과, 미분 회로(2403)를 내장한다.

트랜스시버의 입력 단자는, 라우터 A(2105)의 레스펀스 그랜트 출력 단자에 접속된다. 각 리시버의 출력 단자는, 라우터 A(2105)의 레스펀스 패킷 수신용 입력 단자에 각각 접속된다. 미분 회로(2403)의 입력 단자는 클럭 제어부 A(2110)가 출력하는 클럭 신호에 접속되고, 미분 회로(2403)의 출력 단자는, 각 리시버의 클럭 단자에 접속된다.

트랜스시버(2401)는, 실시 형태 1에서 설명한 리퀘스트 송신 회로 A(110)에 포함되는 트랜스시버와 동일하다.

리시버군(2402)의 리시버는, 실시 형태 1에서 설명한 레스펀스 수신 회로 A(111)에 포함되는 리시버와 동일한 기능 및 구성이다.

미분 회로(2403)는, 미분 회로(2203)와 동일한 기능 및 구성이다.

리퀘스트 수신 회로 A(2108)는, 레스펀스 수신 회로 A(2107)와 유사한 기능 및 구성이며, 집적 회로 B(220)가 송신한 리퀘스트 패킷을 라우터 A(2105)에 송신하는 중계 회로이다.

레스펀스 송신 회로 A(2109)는, 라우터 A(2105)가 송신하는 레스펀스 패킷을 집적 회로 B(20)에 송신하는 중계 회로이다.

클럭 제어부 A(2110)는, 집적 회로 A(210)가 사용하는 클럭 신호를 생성하는 회로이다. 이하, 클럭 제어부 A(2110)에 대하여 도면을 참조하여 설명한다.

도 24는, 클럭 제어부 A(2110)의 구성을 도시하는 블록도이다.

클럭 제어부 A(2110)는, PLL A(2501), 분주기 A(2502), 스피드 셀렉터 A(2503), 클럭 수신 회로 A(2504), 모드 셀렉터 A(2505), 클럭 송신 회로 A(2506)를 구비하여 구성되어 있다.

PLL A(2501)는, 외부 클럭 신호 생성부(2148)로부터 외부 클럭 신호를 취득하고, 해당 외부 클럭 신호와 동일한 주파수, 주기의 PLL 출력 클럭 신호를 생성하고, 해당 PLL 출력 클럭 신호를 분주기 A(2502) 및 스피드 셀렉터 A(2503)에 공급하는 PLL(Phase Locked Loop) 회로이다.

분주기 A(2502)는, 상기 PLL A(2501)로부터 취득한 PLL 출력 클럭 신호로부터, 주파수가 해당 PLL 출력 클럭 신호의 절반인 분주 클럭을 생성하고, 해당 분주 클럭을 스피드 셀렉터 A(2503)에 공급하는 분주 회로이다.

스피드 셀렉터 A(2503)는, 모드 신호 생성부(2147)로부터 공급되는 클럭 스피드 신호가 HIGH 레벨인 경우에는 상기 PLL 출력 클럭을 모드 셀렉터 A(2505)에 공급하고, 그 클럭 스피드 신호가 LOW 레벨인 경우에는 상기 분주 클럭을 모드 셀렉터 A(2505)에 공급하는 선택 회로이다.

모드 셀렉터 A(2505)는, 모드 신호 생성부(2147)로부터 공급되는 클럭 모드 신호가 HIGH 레벨인 경우에는 스피드 셀렉터 A(2503)로부터 공급된 클럭 신호를 클럭 제어부 A(2110) 외부의 클럭 트리에 공급하고, 그 클럭 모드 신호가 LOW 레벨인 경우에는 클럭 수신 회로 A(2504)로부터 공급된 클럭 신호를 클럭 제어부 A(2110) 외부의 클럭 트리에 공급하는 선택 회로이다.

클럭 수신 회로 A(2504)는, 집적 회로 A(210)의 외부로부터 삼차원 결합을 통하여 클럭 신호를 수신하기 위한 수신 회로이다. 이하, 도면을 참조하여 클럭 수신 회로 A(2504)와 클럭 송신 회로 A(2506)의 구성 및 동작을 설명한다.

도 25는, 클럭 수신 회로 A(2504)의 구성을 도시하는 회로도이다.

클럭 수신 회로 A(2504)는, 집적 회로 B(220)가 발신하는 자속을 수신하고, 그 자속으로부터 집적 회로 A(210)가 사용하는 클럭 신호를 생성하는 회로이며, 코일(2601)과, 저항(2602∼2603)과, 트랜지스터(2604∼2607)와, NAND 회로(2608∼2609)와, 인버터(2610)를 구비하여 구성되어 있다.

코일(2601)은, 자계의 변화율에 따라서 전위차를 발생시킨다. 본 실시 형태 2에서는, 코일(2601)이 전위차를 발생시키고 있지 않을 때에는, 트랜지스터(2604)는 오프 상태이며, 트랜지스터(2606)는 온 상태이다. 이 때문에 코일(2601)이 전 위차를 발생시키고 있지 않을 때, K점의 전위는 HIGH이다. 마찬가지로, 코일(2601)이 전위차를 발생시키고 있지 않을 때에는, 트랜지스터(2605)는 오프 상태이며, 트랜지스터(2607)는 온 상태이다. 이 때문에 코일(2601)이 전위차를 발생시키고 있지 않을 때, L점의 전위는 HIGH이다.

따라서, 코일(2601)이 전위차를 발생시키고 있지 않을 때에는, NAND 회로(2608, 2609)의 출력값은 유지되고, NAND 회로(2609)의 출력 레벨을 반전시키는 인버터(2610)의 출력값도 유지된다.

코일(2601)에 걸리는 자계가 증가하면, H점의 전위가 J점의 전위보다도 높아져 트랜지스터(2604)를 온 상태로 하고 동시에 트랜지스터(2606)를 오프 상태로 한다. 한편, 코일(2601)에 걸리는 자속이 감소하면, J점의 전위가 H점의 전위보다도 높아져 트랜지스터(2605)를 온 상태로 하고 트랜지스터(2607)를 오프 상태로 한다.

이 때문에, 코일(2601)에 걸리는 자계가 증가하면 K점의 전위가 LOW 레벨로 천이하고, 인버터(2610)의 출력 레벨은 HIGH로 천이하고, 코일(2601)에 걸리는 자속이 감소하면 L점의 전위가 LOW 레벨로 천이하고, 인버터(2610)의 출력 레벨은 LOW 레벨로 천이한다.

도 26은, 클럭 송신 회로 A(2506)의 구성을 도시하는 회로도이다.

클럭 송신 회로 A(2506)는, 상기 스피드 셀렉터 A(2503)가 출력하는 클럭 신호를, 삼차원 결합을 통하여 집적 회로 A(210)의 외부에 출력하기 위한 회로이며, AND 회로(2701), 코일(2702), 저항(2703)을 구비하여 구성되어 있다.

클럭 송신 회로 A(2506)는, 클럭 모드 신호가 HIGH일 때에는, 스피드 셀렉터 A(2503)가 출력하는 클럭 신호가 HIGH일 때에 자계를 발생시시키고, 스피드 셀렉터 A(2503)가 출력하는 클럭 신호가 LOW일 때에는 자속을 발생시키지 않는다.

클럭 송신 회로 A(2506)는, 클럭 모드 신호가 LOW일 때에는, 자속을 발생시키지 않는다.

계속해서, 클럭 송신 회로 A(2506)가 생성하는 자계를 클럭 수신 회로 A(2504)가 수신하여 클럭 신호를 생성할 때의 동작을, 도면을 참조하여 설명한다.

또한, 코일(2601)과 코일(2702)은, 상하로 서로 겹쳐서 배치되어, 코일(2601)이 발생시키는 자속을 코일(2702)이 포착할 수 있게 한다.

도 27은, 클럭 송수신의 모습을 도시하는 타이밍차트이다.

스피드 셀렉터 A(2503)가 생성하는 클럭 신호는 AND 회로(2701)를 통하여 코일(2702)에 공급된다. 이 때문에, 스피드 셀렉터 A(2503)가 생성하는 클럭 신호의 전위에 비례한 자계가 발생한다.

코일(2702)은, 자계의 변화율에 따라서 코일(2601)의 양단에 전위차를 발생시킨다. 스피드 셀렉터 A(2503)가 생성하는 클럭 신호가 LOW로부터 HIGH로 천이할 때에 플러스 방향의 전위차를 발생하고, 스피드 셀렉터 A(2503)가 생성하는 클럭 신호가 HIGH로부터 LOW로 천이할 때에 마이너스 방향의 전위차를 발생한다.

앞서 설명한 바와 같이, 클럭 수신 회로 A(2504)는, 코일(2702)이 플러스 방향의 자계를 발생하였을 때에는, HIGH 레벨의 신호를 출력하여 유지하고, 코일(2702)이 마이너스 방향의 자계를 발생하였을 때에는, LOW 레벨의 신호를 출력하여 유지한다.

결과로서, 스피드 셀렉터 A(2503)가 생성하는 클럭 신호에 대하여 클럭 송신 회로 A(2506) 및 클럭 수신 회로 A(2504)에 포함되는 회로의 지연 시간분만큼 지연된 신호가 클럭 수신 회로 A(2504)로부터 출력된다.

계속해서, 모드 신호 생성부(2147)에 대하여 설명한다. 모드 신호 생성부(2147)는, 집적 회로 A(210) 및 집적 회로 B(220)에, 사용하는 클럭을 지정하는 클럭 모드 신호와 클록 주파수를 통지하는 클럭 스피드 신호를 공급한다.

본 실시 형태 2에서는, 모드 신호 생성부(2147)는, 집적 회로 A(210)에는 클럭 스피드 신호로서 HIGH 레벨의 신호를, 집적 회로 B(20)에는 클럭 스피드 신호로서 LOW 레벨의 신호를 각각 공급한다.

또한, 본 실시 형태 2에서는, 모드 신호 생성부(2147)는, 집적 회로 A(210)에는 클럭 모드 신호로서 HIGH 레벨의 신호를, 집적 회로 B(220)에는 클럭 모드 신호로서 LOW 레벨의 신호를 각각 공급한다.

외부 클럭 신호 생성부(2148)는, 외부 클럭을 집적 회로 A(210)에 공급한다.

이상 설명한 모드 신호 생성부(2147) 및 외부 클럭 신호 생성부(2148)에 의해, 집적 회로 A(210)의 클럭 트리에는, 외부 클럭을 이용하여 클럭 제어부 A(2110)가 생성한 외부 클럭과 동일 주파수의 클럭 신호가 공급된다. 집적 회로 B(220)의 클럭 트리에는, 집적 회로 A(210)로부터 삼차원 결합 회로를 통하여 공급된 클럭이 공급된다.

여기에서, 집적 회로 A(210)의 스피드 셀렉터 A(2503)로부터 집적 회로 B(220)에 클럭을 공급하는 이점을, 도면을 참조하여 설명한다.

도 28은, 본 발명에 의한 집적 회로 A(210)와 집적 회로 B(220)의 클럭 계통도이다.

집적 회로 A(210) 내부의 플립플롭(2507)에는, 외부 클럭 신호 생성부(2148)로부터 PLL A(2501), 분주기 A(2502), 스피드 셀렉터 A(2503), 클럭 송신 회로 A(2506), 클럭 수신 회로 A(2504), 클럭 트리 A(2508)를 경유하여 클럭이 공급된다.

마찬가지로, 집적 회로 B(220) 내부의 플립플롭(2907)에는, 외부 클럭 신호 생성부(2148)로부터 PLL A(2501), 분주기 A(2502), 스피드 셀렉터 A(2503), 클럭 송신 회로 A(2506), 클럭 수신 회로 B(2905), 클럭 트리 B(2906)를 경유하여 클럭이 공급된다.

전술한 바와 같이, 본 실시 형태 2에서는, 집적 회로 A(210)와 집적 회로 B(220) 사이에서 패킷의 송수신이 행해지기 때문에, 집적 회로 A(210)의 플립플롭과 집적 회로 B(220)의 플립플롭에는, 클럭의 지연 시간차, 즉 클럭 스큐가 작은 클럭이 공급되어야 한다.

클럭 스큐는, 클럭 전파 경로가 공통화되어 있으면 억제하기 쉽고, 클럭 전파 경로가 별개이면 억제하기 어렵다.

본 실시 형태 2에서는, 집적 회로 A(210) 내의 플립플롭에 이르는 클럭의 전파 경로와, 집적 회로 B(220) 내의 플립플롭에 이르는 클럭의 전파 경로 중, PLL A(2501), 분주기 A(2502), 스피드 셀렉터 A(2503), 클럭 송신 회로 A(2506)는 공통이며, 서로 다른 것은, 클럭 수신 회로 A(2504), 클럭 트리 A(2508) 및 클럭 수신 회로 B(2905), 클럭 트리 B(2906)뿐이다.

한편, 종래에는, 도 29에 도시하는 바와 같이 외부 클럭을 각각의 칩에 공급하는 것이 일반적이기 때문에, 외부 클럭 신호 생성부(2148)로부터 각 집적 회로까지의 클럭 신호 배선, PLL, 분주기, 셀렉터, 클럭 수신 회로, 클럭 트리가 모두 독립적이며, 클럭 스큐 억제는 본 발명의 클럭 구성보다도 곤란하다.

계속해서, 본 실시 형태 2의 데이터 전송 경로의 논리적 구조를 도면을 참조하여 설명한다.

도 30은, 본 발명의 집적 회로 A(210) 및 집적 회로 B(220)의 데이터 전송 경로를 도시하는 블록도이다.

앞서 설명한 바와 같이, 삼차원 결합 송신 회로 및 삼차원 결합 수신 회로의 전파 지연은, 클럭 주기에 비하여 작다.

따라서, 도 20에 도시한 바와 같이, 삼차원 결합 송수신 회로를 각 집적 회로의 라우터에 인접하여 배치함으로써, 복수의 집적 회로에 걸치는 이니시에이터부터 타겟까지의 리퀘스트 패킷 전송을, 짧은 레이턴시로 행할 수 있다.

계속해서, 집적 회로 A(210) 탑재의 각 기능 모듈의 집적 회로 A(210)에서의 위치를, 도면을 참조하여 설명한다.

도 31은, 집적 회로 A(210) 탑재의 각 기능 모듈의 집적 회로 A(210)에서의 위치를 나타내는 플로우 플랜도이다.

삼차원 송수신부 A(3201)는, 리퀘스트 송신 회로 A(2106), 레스펀스 수신 회로 A(2107), 리퀘스트 수신 회로 A(2108), 레스펀스 송신 회로 A(2109)와, 클럭 제 어부 A(2110)의 클럭 수신 회로 A(2504) 및 클럭 송신 회로 A(2506)로 이루어지는 삼차원 송수신부이다.

도 32는, 삼차원 송수신부 A(3201)에서의 리퀘스트 송신 회로 A(2106), 레스펀스 수신 회로 A(2107), 리퀘스트 수신 회로 A(2108) 및 레스펀스 송신 회로 A(2109)의 위치 관계를 나타내는 도면이다. 중심점 A(3301)는, 집적 회로 A(210)의 중심점이다. 클럭 수신 회로 A(2504) 및 클럭 송신 회로 A(2506)의 코일은, 각각의 코일의 중심점을 중심점 A(3301)에 맞춰서 배치된다.

리퀘스트 송신 회로 A(2106)와 레스펀스 송신 회로 A(2109)는, 중심점 A(3301)를 사이에 두고 점대칭의 위치에 배치되고, 레스펀스 수신 회로 A(2107)와 리퀘스트 수신 회로 A(2108)는 중심점 A(3301)를 사이에 두고 점대칭의 위치에 배치된다.

클럭 수신 회로 A(2504)에 포함되는 코일 및 클럭 송신 회로 A(2506)에 포함되는 코일은, 각각의 코일을 칩 단자면의 상방으로부터 보았을 때의 무게 중심이 중심점 A(3301)와 일치하도록 배치된다.

도 33은, 리퀘스트 송신 회로 A(2106)에 포함되는 송신 코일 및 수신 코일의 구성을 도시하는 도면이다.

도 34는, 리퀘스트 수신 회로 A(2108)에 포함되는 송신 코일 및 수신 코일의 구성을 도시하는 도면이다.

도 35는, 레스펀스 송신 회로 A(2109)에 포함되는 송신 코일 및 수신 코일의 구성을 도시하는 도면이다.

도 36은, 레스펀스 수신 회로 A(2107)에 포함되는 송신 코일 및 수신 코일의 구성을 도시하는 도면이다.

CLK는, 클럭 수신 회로 A(2504)에 포함되는 코일과, 클럭 송신 회로 A(2506)에 포함되는 코일이다.

삼차원 송수신부 A(3201)에서, TQ1은 TS1과 중심점 A(3301)를 사이에 두고 점대칭으로 배치되고, RQ1은 RS1과 중심점 A(3301)를 사이에 두고 점대칭의 위치에 배치된다. 이하 마찬가지로, TQ'N' 단자(N은 2부터 39까지의 정수)와 TS'M' 단자(M은 2부터 23까지의 정수)는 중심점 A(3301)를 사이에 두고 서로 점대칭으로 배치되고, RQ'N' 단자(N은 2부터 39까지의 정수)와 RS'M' 단자(M은 2부터 23까지의 정수)는, 중심점 A(3301)를 사이에 두고 서로 점대칭의 위치에 배치된다.

계속해서, 집적 회로 A(210)와 집적 회로 B(220)의 적층 방법에 대하여, 도면을 참조하여 설명한다.

도 37은, 집적 회로 A(210)와 집적 회로 B(220)의 적층 방법을 도시하는 도면이다.

집적 회로 B(220)는, 집적 회로 A(210)의 바로 위에 적층된다.

집적 회로 A(210) 및 집적 회로 B(220)는, 단자면과, 그 뒷측의 비단자면을 갖는다. 단자면에는, 본딩 와이어나 마이크로 범프가 접속된다. 집적 회로 A(210)의 비단자면이, 집적 회로 B(220)의 비단자면에 접하도록 적층된다. 또한, 집적 회로 B(220)는, 집적 회로 B(220)의 중심점을 중심으로, 180도 수평 방향으로 회전시킨 상태에서 적층된다.

이에 의해, 집적 회로 A(210)의 TQ'N'(N은 1부터 39까지의 정수) 단자는, 집적 회로 B(220)의 RQ'N' 단자의 바로 아래에 위치하고, 집적 회로 A(210)의 TS'M'(M은 1부터 23까지의 정수) 단자는, 집적 회로 B(220)의 RS'M' 단자의 바로 아래에 위치한다. 또한, 집적 회로 A(210)의 CLK 단자에는 집적 회로 B(220)의 CLK 단자가 겹친다.

따라서, 집적 회로 A(210)의 모든 삼차원 송신 단자가, 해당 단자와 유도 결합에 의해 통신하는 집적 회로 B(220)의 삼차원 수신 단자와 겹치고, 집적 회로 A(210)의 모든 삼차원 수신 단자가, 해당 단자와 유도 결합에 의해 통신하는 집적 회로 B(220)의 삼차원 송신 단자와 겹친다.

이에 의해, 집적 회로 A(210)와 집적 회로 B(220)에는 유도 결합이 형성되고, 집적 회로 A(210)와 집적 회로 B(220)는 서로 클럭과 리퀘스트 패킷과 레스펀스 패킷을 송수신할 수 있다.

이상 설명한 바와 같이 집적 회로 A(210)와 집적 회로 B(220)를 구성하고, 또한 집적 회로 B(220)를 중심점을 중심으로 180도 회전시켜 집적 회로 A(210) 위에 적층함으로써, 이하의 효과가 얻어진다.

집적 회로 A(210)에 탑재된 이니시에이터와 집적 회로 B(220)에 탑재된 타겟 사이의 전송이, 낮은 레이턴시로 실행 가능하다. 또한, 집적 회로 B(220)에 탑재된 이니시에이터와 집적 회로 A(210)에 탑재된 타겟 사이의 전송도, 낮은 레이턴시로 실행 가능하다.

적층하였을 때에 아래에 위치하는 집적 회로 A(210)와, 적층하였을 때에 위 에 위치하는 집적 회로 B(220)를 동일 설계로 하는 것이 가능하게 된다. 이에 의해, 적층하였을 때에 아래로 되는 칩과 적층하였을 때에 위로 되는 칩을 개별적으로 설계하는 경우에 비하여, 집적 회로의 설계 코스트나 마스크 코스트를 삭감할 수 있다.

집적 회로 A(210)와 집적 회로 B(220)의 클럭 스큐를 용이하게 작게 할 수 있기 때문에, 집적 회로 A(210)와 집적 회로 B(220) 사이의 전송을 동기 전송화하였을 때의 동작 주파수 한계가 높다. 이 때문에, 집적 회로 A(210)와 집적 회로 B(220) 사이의 전송 스루풋을 높일 때에도, 비동기 전송 방식이나 소스 동기 전송 방식을 이용할 필요가 없어지고, 이들 방식에 필요한 타이밍 흡수를 위한 패킷 큐를 폐지할 수 있어, 회로 탑재량이 적어 칩 제조 코스트가 저렴하다.

<실시 형태 3>

본 실시 형태 3에서는, 1개의 패키지에 수용되고, 삼차원 결합에 의해 결합된 5개의 반도체 집적 회로에 대하여 설명한다.

도 38은, 본 실시 형태 3에서의 반도체 집적 회로의 구성과, 그 접속 형태를 도시하는 블록도이다.

본 실시 형태 3에서는, SoC(System on a Chip)에 복수의 메모리를 접속하여, SoC의 메모리 액세스 능력을 높이고, SoC의 처리 능력을 높이는 것을 목적으로 한다. 본 실시 형태 3에서, 집적 회로(40)는, 압축된 화상 데이터와 그래픽스 묘화 커맨드를 하드디스크로부터 판독하고, 해당 데이터와 해당 커맨드로부터 표시 데이터를 작성하고, 표시 디바이스에 표시하는 기능을 갖는다.

집적 회로(40)는, CPU A(4001)와, ATA A(4002)와, 삼차원 송수신부 A(4003)와, 브릿지 A(4004)와 라우터 A(4005)와, DMAC A(4006)와, DMAC B(4011)와, 디코더 B(4012)와, 삼차원 송수신부 B(4013)와, 브릿지 B(4014)와, 라우터 B(4015)와, DMAC C(4021)와, 묘화부 C(4022)와, 삼차원 송수신부 C(4023)와, 브릿지 C(4024)와, 라우터 C(4025)와, 표시부 D(4032)와, 삼차원 송수신부 D(4033)와, 브릿지 D(4034)와, 라우터 D(4035)와, 글로벌 라우터(4041)를 구비하여 구성된다.

CPU A(4001)는, 라우터 A(4005)를 통하여 메모리 A(41)에 액세스하고, 해당 메모리에 유지되어 있는 프로그램을 실행함으로써, 집적 회로(40) 전체의 제어를 행하는 프로세서이다. 집적 회로(40) 내의 액세스는, 실시 형태 1에서의 집적 회로 A(10) 내의 액세스와 마찬가지로, 액세스를 필요로 하는 모듈이 액세스 요구를 포함하는 리퀘스트 패킷을 송신하고, 액세스 요구를 수신한 모듈이 액세스를 요구한 모듈에 대하여 액세스 응답을 포함하는 레스펀스 패킷을 송신함으로써 완결되는 스플리트 프로토콜에서 행해진다.

ATA A(4002)는, 하드디스크를 제어하는 제어 회로이며, 그 하드디스크로부터 판독한 데이터를 메모리 A(41)에 저장한다.

DMAC A(4006)는, 라우터 A(4005)에 접속되고, 메모리 A(41)로부터 메모리 B(42) 및 메모리 C(43)에 데이터 카피를 행하는 DMA 컨트롤러이다.

삼차원 송수신부 A(4003)는, 라우터 A(4005)와 메모리 A(41) 사이에서 리퀘스트 패킷 및 레스펀스 패킷을 송수신하는 중계 회로이다.

삼차원 송수신부 B(4013)는, 라우터 B(4015)와 메모리 B(42) 사이에서 리퀘 스트 패킷 및 레스펀스 패킷을 송수신하는 중계 회로이다.

삼차원 송수신부 C(4023)는, 라우터 C(4025)와 메모리 C(43) 사이에서 리퀘스트 패킷 및 레스펀스 패킷을 송수신하는 중계 회로이다.

삼차원 송수신부 D(4033)는, 라우터 D(4035)와 메모리 D(44) 사이에서 리퀘스트 패킷 및 레스펀스 패킷을 송수신하는 중계 회로이다.

삼차원 송수신부 A(4003), 삼차원 송수신부 B(4013), 삼차원 송수신부 C(4023) 및 삼차원 송수신부 D(4033)는, 각각 실시 형태 1에서 설명한 직렬화 회로 1A(106)와, 병렬화 회로 1A(107)와, 병렬화 회로 2A(108)와, 직렬화 회로 2A(109)와, 리퀘스트 송신 회로 A(110)와 레스펀스 수신 회로 A(111)와 리퀘스트 수신 회로 A(112)와 레스펀스 송신 회로 A(113)를 포함한다.

브릿지 A(4004), 브릿지 B(4014), 브릿지 C(4024), 브릿지 D(4034)는, 각각 라우터 A(4005), 라우터 B(4015), 라우터 C(4025), 라우터 D(4035)에 접속되고, 각 라우터와 글로벌 라우터(4041) 사이에서 리퀘스트 패킷과 레스펀스 패킷을 중계하는 중계 회로이다.

DMAC B(4011)는, 라우터 B(4015)에 접속되고, 메모리 B(42)로부터 메모리 C(43) 및 메모리 D(44)에 데이터 카피를 행하는 DMA 컨트롤러이다.

디코더 B(4012)는, 메모리 B(42)에 저장된 압축 데이터를 압축하여 화상 데이터를 생성하고, 그 화상 데이터를 메모리 B(42)에 저장하는 화상 복호 회로이다.

DMAC C(4021)는, 라우터 C(4025)에 접속되고, 메모리 C(43)로부터 메모리 D(44)에 데이터 카피를 행하는 DMA 컨트롤러이다.

묘화부 C(4022)는, 메모리 C(43)에 저장된 묘화 커맨드를 판독하고, 그 묘화 커맨드를 따라서 그래픽스 오브젝트를 생성하고, 그 그래픽스 오브젝트를 메모리 C(43)에 저장하는 그래픽스 액셀레이터이다.

표시부 D(4032)는, 메모리 D(44)에 저장된 표시 데이터를 판독하고, 그 표시 데이터를 표시 디바이스에 출력하는 표시 컨트롤러이다.

글로벌 라우터(4041)는, 라우터 A(4005), 라우터 B(4015), 라우터 C(4025), 라우터 D(4035) 사이에서 리퀘스트 패킷과 레스펀스 패킷의 중계를 행하는 중계 회로이다.

계속해서, 메모리 A(41), 메모리 B(42), 메모리 C(43), 메모리 D(44)를 설명한다.

메모리 A(41), 메모리 B(42), 메모리 C(43), 메모리 D(44)는 동일 구성 및 동일 기능의 메모리이다.

각 메모리는, 삼차원 송수신부와 제어부와 메모리 셀을 구비하고, 집적 회로(40)로부터 리퀘스트 패킷을 수신하고, 그 리퀘스트 패킷의 내용에 따라서 액세스를 행하고, 그 액세스의 결과를 레스펀스 패킷으로서 집적 회로(40)에 송신한다.

도 38과 같이, 각 라우터에 인접하여 삼차원 송수신부를 접속하고, 삼차원 송수신부에 메모리를 직결함으로써, 집적 회로 내부의 이니시에이터로부터 각 메모리에의 액세스 레이턴시를 작게 할 수 있다. 또한, 글로벌 라우터(4041)가 중계하는 리퀘스트 패킷과 레스펀스 패킷의 양을 최소로 할 수 있어, 글로벌 라우터(4041)를 구성하는 회로 및 배선량 및 글로벌 라우터(4041)의 소비 전력을 최소 한도로 할 수 있다.

상기 집적 회로(40)의 이점은, 집적 회로(40)에 탑재되는 각 모듈을 이하와 같이 제휴하여 기능시킴으로써 현저하게 얻어진다. 이하, 집적 회로(40)의 동작을 설명한다.

ATA A(4002)는, 하드디스크로부터 읽어낸 데이터를 메모리 A(41)에 저장하고, CPU A(4001)는 그 저장된 데이터의 타입을 식별하여, 그 저장된 데이터가 압축 화상 데이터이면 DMAC A(4006)를 이용하여 메모리 B(42)에 카피하고, 그래픽스 커맨드이면 DMAC A(4006)를 이용하여 메모리 C(43)에 카피한다.

디코더 B(4012)가 생성한 화상 데이터는, 그 디코더 B(4012)와 동일한 라우터 B(4015)에 접속된 DMAC B(4011)에 의해 메모리 D(44)에 카피되고, 또한 표시부 D(4032)에 의해 판독되어 표시 디바이스에 송신된다.

묘화부 C(4022)가 생성한 그래픽스 오브젝트는, 그 묘화부 C(4022)와 동일한 라우터 C(4025)에 접속된 DMAC C(4021)에 의해 메모리 D(44)에 카피되고, 또한 표시부 D(4032)에 의해 판독되어 표시 디바이스에 송신된다.

이상 설명한 바와 같이, 각 라우터에 DMAC를 접속함으로써, 메모리간의 데이터 카피를 효율적으로 실행할 수 있다.

상기 동작에서는, ATA A(4002), 디코더 B(4012), 묘화부 C(4022), 표시부 D(4032)는, 각각의 가장 가까운 메모리에 대해서만 액세스를 행한다. 따라서, ATA A(4002), 디코더 B(4012), 묘화부 C(4022), 표시부 D(4032)의 액세스는, 글로벌 라우터(4041)를 경유하지 않는다.

ATA A(4002), 디코더 B(4012), 묘화부 C(4022)가 생성한 데이터는, 이들 모듈과 동일한 라우터에 접속된 DMAC에 의해 판독되고, DMA 전송처의 메모리에 카피된다. 이들 메모리 카피 동작에서는, 리드 액세스의 패킷 전송 경로가, 라이트 액세스의 패킷 전송 경로보다도 통과하는 모듈이 적은 만큼 짧기 때문에, 리드 액세스가 고속이다. 리드 액세스가 고속이기 때문에, DMA 전송의 스루풋을 높이기 쉽다. 리드 액세스가 고속이면 DMA 전송의 스루풋을 높이기 쉬운 이유는, 라이트 액세스는, 지연 기입에 의해 액세스 레이턴시를 은폐할 수 있지만, 리드 액세스는 리드 데이터가 레스펀스 패킷에 의해 되돌려지지 않는 한 완결되지 않기 때문이다. 리드 액세스의 스루풋을 높이기 위해서는, 리드 액세스의 액세스 단위를 크게 할 필요가 있는데, 액세스 단위를 크게 하기 위해서는 패킷 큐 등 대량의 리드 데이터를 유지하는 회로가 필요하여 회로 코스트가 상승한다. 즉, 스루풋과 코스트는 트레이드 오프의 관계에 있다.

이상 설명한 실시 형태 3에 의하면, 이하의 효과를 실현할 수 있다.

로컬 라우터에 삼차원 결합 회로를 직결함으로써, 모듈의 액세스 레이턴시를 짧게 할 수 있고, 글로벌 라우터를 경유하는 액세스를 최소한으로 할 수 있다. 글로벌 라우터를 경유하는 액세스를 최소한으로 할 수 있기 때문에, 글로벌 라우터의 회로 코스트와 소비 전력을 작게 할 수 있다.

로컬 라우터에 DMAC를 결합함으로써, 메모리간의 데이터 카피의 스루풋을 높이기 쉽다.

본 실시 형태 3에서는 CPU 등을 포함하는 집적 회로와 메모리의 접속을 나타 내었지만, 메모리가 아닌 복수의 집적 회로를, 실시 형태 3과 마찬가지의 삼차원 송수신부에 의해 접속하는 경우도 있다. 접속하는 집적 회로는, 동일한 집적 회로인 것도 있고, 다른 집적 회로인 것도 있다. 복수의 집적 회로간의 통신을 저소비 전력으로 행할 수 있고, 하나의 집적 회로에 집적되어 있었던 기능을 복수의 집적 회로에 분할하여 실장하는 것이 가능하게 된다. 예로서는, 범용의 프로세서와 제품 고유의 ASIC의 접속 등이 있다. 수율의 향상이나, 기능마다의 서로 다른 프로세스에서의 제조가 가능해져, 코스트의 삭감이나 성능 향상으로 이어진다.

이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

도 1은 본 발명의 실시 형태 1에 따른 2개의 반도체 집적 회로의 구성과, 그 접속 형태를 도시하는 블록도.

도 2는 본 발명의 실시 형태 1에 따른 스플리트 프로토콜의 타이밍차트.

도 3은 본 발명의 실시 형태 1에 따른 시리얼 리퀘스트 패킷의 포맷을 도시하는 도면.

도 4는 본 발명의 실시 형태 1에 따른 시리얼 레스펀스 패킷의 포맷을 도시하는 도면.

도 5는 본 발명의 실시 형태 1에 따른 리퀘스트 송신 회로 A의 구성을 도시하는 블록도.

도 6은 본 발명의 실시 형태 1에 따른 리퀘스트 송신 회로 A에 포함되는 트랜스시버의 회로도.

도 7은 본 발명의 실시 형태 1에 따른 리퀘스트 송신 회로 A에 포함되는 트랜스시버의 동작을 도시하는 타이밍차트.

도 8은 본 발명의 실시 형태 1에 따른 레스펀스 수신 회로 A의 구성을 도시하는 블록도.

도 9는 본 발명의 실시 형태 1에 따른 레스펀스 수신 회로 A에 포함되는 클럭 리시버의 회로 구성을 도시하는 회로도.

도 10은 본 발명의 실시 형태 1에 따른 레스펀스 수신 회로 A에 포함되는 리시버의 회로도.

도 11은 본 발명의 실시 형태 1에 따른 레스펀스 수신 회로 A에 포함되는 리시버의 동작을 도시하는 타이밍차트.

도 12는 본 발명의 실시 형태 1에 따른 집적 회로 A에 포함되는 모듈의 물리적 배치를 나타내는 플로우 플랜도.

도 13은 본 발명의 실시 형태 1에 따른 삼차원 송수신부 A에 포함되는 모듈의 물리적 배치를 나타내는 부분 플로우 플랜도.

도 14는 본 발명의 실시 형태 1에 따른 삼차원 송수신부 A에 포함되는 송수신 단자(코일)의 위치를 나타내는 도면.

도 15는 본 발명의 실시 형태 1에 따른 리퀘스트 송신 회로 A에 포함되는 송신 코일 TQ1∼TQ5와 시리얼 리퀘스트 패킷 및 클럭의 전송 신호의 관계도.

도 16은 본 발명의 실시 형태 1에 따른 레스펀스 수신 회로 A에 포함되는 수신 코일 RS1∼RS5와 시리얼 레스펀스 패킷 및 클럭의 전송 신호의 관계도.

도 17은 본 발명의 실시 형태 1에 따른 리퀘스트 수신 회로 A에 포함되는 수신 코일 RQ1∼RQ5와 시리얼 리퀘스트 패킷 및 클럭의 전송 신호의 관계도.

도 18은 본 발명의 실시 형태 1에 따른 레스펀스 송신 회로 A에 포함되는 송신 코일 TS1∼TS5와 시리얼 레스펀스 패킷 및 클럭의 전송 신호의 관계도.

도 19는 본 발명의 실시 형태 1에 따른 집적 회로 A와 집적 회로 B의 적층 방법을 도시하는 도면.

도 20은 본 발명의 실시 형태 2에 따른 2개의 반도체 집적 회로의 구성과, 그 접속 형태를 도시하는 블록도.

도 21은 본 발명의 실시 형태 2에 따른 리퀘스트 송신 회로 A의 구성을 도시하는 블록도.

도 22는 본 발명의 실시 형태 2에 따른 미분 회로의 구성을 도시하는 회로도.

도 23은 본 발명의 실시 형태 2에 따른 레스펀스 수신 회로 A의 구성을 도시하는 블록도.

도 24는 본 발명의 실시 형태 2에 따른 클럭 제어부 A의 구성을 도시하는 블록도.

도 25는 본 발명의 실시 형태 2에 따른 클럭 수신 회로 A의 구성을 도시하는 회로도.

도 26은 본 발명의 실시 형태 2에 따른 클럭 송신 회로 A의 구성을 도시하는 회로도.

도 27은 본 발명의 실시 형태 2에 따른 클럭 송수신의 모습을 도시하는 타이밍차트.

도 28은 본 발명의 실시 형태 2에 따른 집적 회로 A와 집적 회로 B의 클럭 계통도.

도 29는 본 발명의 전제로서 검토한 2개의 집적 회로의 클럭 계통도.

도 30은 본 발명의 실시 형태 2에 따른 집적 회로 A 및 집적 회로 B의 데이터 전송 경로를 나타내는 블록도.

도 31은 본 발명의 실시 형태 2에 따른 집적 회로 A에 탑재된 각 기능 모듈 의 집적 회로 A 내에서의 위치를 나타내는 플로우 플랜도.

도 32는 본 발명의 실시 형태 2에 따른 삼차원 송수신부 A의 배치를 나타내는 도면.

도 33은 본 발명의 실시 형태 2에 따른 TQ1∼TQ39와 신호명의 대응을 나타내는 도면.

도 34는 본 발명의 실시 형태 2에 따른 RQ1∼RQ39와 신호명의 대응을 나타내는 도면.

도 35는 본 발명의 실시 형태 2에 따른 TS1∼TS23과 신호명의 대응을 나타내는 도면.

도 36은 본 발명의 실시 형태 2에 따른 RS1∼RS23과 신호명의 대응을 나타내는 도면.

도 37은 본 발명의 실시 형태 2에 따른 집적 회로 A와 집적 회로 B의 적층 방법을 도시하는 도면.

도 38은 본 발명의 실시 형태 3에 따른 반도체 집적 회로의 구성과, 그 접속 형태를 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

10: 집적 회로 A

20: 집적 회로 B

40: 집적 회로

41: 메모리 A

42: 메모리 B

43: 메모리 C

44: 메모리 D

101: CPU A

102: DSP A

103: DMAC A

104: 메모리 A

105: 라우터 A

106: 직렬화 회로 1A

107: 병렬화 회로 1A

108: 병렬화 회로 2A

109: 직렬화 회로 2A

110: 리퀘스트 송신 회로 A

111: 레스펀스 수신 회로 A

112: 리퀘스트 수신 회로 A

113: 레스펀스 송신 회로 A

121: 리퀘스트 송신 결합 AB

122: 레스펀스 수신 결합 BA

123: 리퀘스트 수신 결합 BA

124: 레스펀스 송신 결합 AB

125: 라우터 B

131: CPU B

132: DSP B

133: DMAC B

134: 메모리 B

135: 라우터 B

136: 병렬화 회로 1B

137: 직렬화 회로 1B

138: 직렬화 회로 2B

139: 병렬화 회로 2B

140: 리퀘스트 수신 회로 B

141: 레스펀스 송신 회로 B

142: 리퀘스트 송신 회로 B

143: 레스펀스 수신 회로 B

210: 집적 회로 A

220: 집적 회로 B

601∼604: 버퍼

605, 901, 1001: 코일

801: 클럭 리시버

802: 리시버군

902∼903: 저항

904∼905, 1004∼1013, 2604∼2607: 트랜지스터

1002∼1003, 2602∼2603, 2703: 저항

1014∼1015, 2608∼2609: NAND 회로

1016, 2304, 2610: 인버터

1301: 삼차원 송수신부 A

1302: 중심점 A

2101: CPU A

2102: DSP A

2103: DMAC A

2104: 메모리 A

2105: 라우터 A

2106: 리퀘스트 송신 회로 A

2107: 레스펀스 수신 회로 A

2108: 리퀘스트 수신 회로 A

2109: 레스펀스 송신 회로 A

2110: 클럭 제어부 A

2121: CPU B

2122: DSP B

2123: DMAC B

2124: 메모리 B

2125: 라우터 B

2126: 리퀘스트 수신 회로 B

2127: 레스펀스 송신 회로 B

2128: 리퀘스트 송신 회로 B

2129: 레스펀스 수신 회로 B

2130: 클럭 제어부 B

2141: 리퀘스트 송신 자계 결합 AB

2142: 레스펀스 수신 자계 결합 BA

2143: 리퀘스트 수신 자계 결합 BA

2144: 레스펀스 송신 자계 결합 AB

2147: 모드 신호 생성부

2148: 외부 클럭 신호 생성부

2201: 트랜스시버군

2202: 리시버

2203, 2403: 미분 회로

2301∼2303: 버퍼

2305, 2701: AND 회로

2401: 트랜스시버

2402: 리시버군

2501: PLL A

2502: 분주기 A

2503: 스피드 셀렉터 A

2504: 클럭 수신 회로 A

2505: 모드 셀렉터 A

2506: 클럭 송신 회로 A

2507, 2907: 플립플롭

2508: 클럭 트리 A

2601, 2702: 코일

2905: 클럭 수신 회로 B

2906: 클럭 트리 B

3201: 삼차원 송수신부 A

3301: 중심점 A

4001: CPU A

4002: ATA A

4003: 삼차원 송수신부 A

4004: 브릿지 A

4005: 라우터 A

4006: DMAC A

4011: DMAC B

4012: 디코더 B

4013: 삼차원 송수신부 B

4014: 브릿지 B

4015: 라우터 B

4021: DMAC C

4022: 묘화부 C

4023: 삼차원 송수신부 C

4024: 브릿지 C

4025: 라우터 C

4032: 표시부 D

4033: 삼차원 송수신부 D

4034: 브릿지 D

4035: 라우터 D

4041: 글로벌 라우터

Claims

액세스 요구를 송신하는 이니시에이터와,

상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과,

상기 액세스 요구 및 상기 액세스 응답을 중계하는 라우터와,

외부와의 통신을 행하는 삼차원 결합 회로

를 포함하고,

상기 삼차원 결합 회로가, 상기 라우터에 인접하여 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 삼차원 결합 회로는, 상기 반도체 집적 회로의 중앙부에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 삼차원 결합 회로는, 제1 및 제2 송신 코일군과, 상기 제1 및 제2 송신 코일군과 쌍으로 되는 제1 및 제2 수신 코일군을 포함하고,

상기 제1 및 제2 송신 코일군은, 상기 반도체 집적 회로의 중심점을 사이에 두고 점대칭의 위치에 배치되고,

상기 제1 및 제2 수신 코일군은, 상기 반도체 집적 회로의 중심점을 사이에 두고 점대칭의 위치에 배치되고,

상기 제1 송신 코일군 및 상기 제1 수신 코일군은, 상기 반도체 집적 회로의 중심점을 포함하는 중심선을 사이에 두고 선대칭의 위치에 배치되고,

상기 제2 송신 코일군 및 상기 제2 수신 코일군은, 상기 반도체 집적 회로의 중심점을 포함하는 중심선을 사이에 두고 선대칭의 위치에 배치되어 있는

것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서,

상기 삼차원 결합 회로에 의한 외부와의 통신이, 데이터를 송신하는 측이 데이터와 클럭을 맞춰서 송신하는 소스 동기 방식으로 행해지는 것을 특징으로 하는 반도체 집적 회로.
제1항의 반도체 집적 회로가 복수개 적층되어 있는 것을 특징으로 하는 반도체 장치.
액세스 요구를 송신하는 이니시에이터와,

상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과,

상기 액세스 요구 및 상기 액세스 응답을 중계하는 라우터와,

외부와의 통신을 행하는 삼차원 결합 회로와,

상기 라우터가 송신하는 상기 액세스 요구 및 상기 액세스 응답을 직렬화하 여 상기 삼차원 결합 회로에 공급하는 직렬화 회로와,

상기 삼차원 결합 회로가 송신하는 상기 액세스 요구 및 상기 액세스 응답을 병렬화하여 상기 라우터에 공급하는 병렬화 회로

를 포함하고,

상기 직렬화 회로와 상기 병렬화 회로가, 상기 라우터 및 상기 삼차원 결합 회로에 인접하여 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서,

상기 삼차원 결합 회로는, 상기 반도체 집적 회로의 중앙부에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서,

상기 삼차원 결합 회로는, 제1 및 제2 송신 코일군과, 상기 제1 및 제2 송신 코일군과 쌍으로 되는 제1 및 제2 수신 코일군을 포함하고,

상기 제1 및 제2 송신 코일군은, 상기 반도체 집적 회로의 중심점을 사이에 두고 점대칭의 위치에 배치되고,

상기 제1 및 제2 수신 코일군은, 상기 반도체 집적 회로의 중심점을 사이에 두고 점대칭의 위치에 배치되고,

상기 제1 송신 코일군 및 상기 제1 수신 코일군은, 상기 반도체 집적 회로의 중심점을 포함하는 중심선을 사이에 두고 선대칭의 위치에 배치되고,

상기 제2 송신 코일군 및 상기 제2 수신 코일군은, 상기 반도체 집적 회로의 중심점을 포함하는 중심선을 사이에 두고 선대칭의 위치에 배치되어 있는

것을 특징으로 하는 반도체 집적 회로.
제6항에 있어서,

상기 삼차원 결합 회로에 의한 외부와의 통신이, 데이터를 송신하는 측이 데이터와 클럭을 맞춰서 송신하는 소스 동기 방식으로 행해지는 것을 특징으로 하는 반도체 집적 회로.
제6항의 반도체 집적 회로가 복수개 적층되어 있는 것을 특징으로 하는 반도체 장치.
삼차원 결합에 의해 클럭 신호를 송신하는 삼차원 결합 클럭 송신 회로와,

삼차원 결합에 의해 클럭 신호를 수신하는 삼차원 결합 클럭 수신 회로

를 포함하고 있는 것을 특징으로 하는 반도체 집적 회로.
제11항에 있어서,

클럭 입력 단자와 모드 신호 입력 단자를 포함하고,

상기 모드 신호 입력 단자로부터 공급되는 신호에 기초하여, 상기 삼차원 결합 클럭 수신 회로로부터 수신한 클럭과 상기 클럭 입력 단자로부터 입력한 클럭으 로부터 어느 한쪽을 선택하는 수단을 갖는 것을 특징으로 하는 반도체 집적 회로.
제11항에 있어서,

상기 삼차원 결합 클럭 수신 회로는 수신 코일을 포함하고,

상기 삼차원 결합 클럭 송신 회로는 송신 코일을 포함하고,

상기 수신 코일의 중심점과 상기 송신 코일의 중심점이, 상기 반도체 집적 회로에서 동일한 위치에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
제11항의 반도체 집적 회로가 복수개 적층되어 있는 것을 특징으로 하는 반도체 장치.
액세스 요구를 송신하는 이니시에이터와,

상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과,

상기 액세스 요구 및 상기 액세스 응답을 중계하는 로컬 라우터와,

상기 로컬 라우터가 송신 및 수신하는 상기 액세스 요구 및 상기 액세스 응답을 중계하는 글로벌 라우터와,

외부와의 통신을 행하는 삼차원 결합 회로

를 포함하고,

상기 삼차원 결합 회로가, 상기 로컬 라우터에 인접하여 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
액세스 요구를 송신하는 이니시에이터와,

상기 액세스 요구를 수신하고, 액세스 응답을 송신하는 타겟과,

상기 액세스 요구 및 상기 액세스 응답을 중계하는 로컬 라우터와,

액세스 요구를 송신하고, 메모리 카피 동작을 행하는 DMA 컨트롤러와,

상기 로컬 라우터 사이에서 상기 액세스 요구 및 상기 액세스 응답을 중계하는 글로벌 라우터와,

외부와의 통신을 행하는 삼차원 결합 회로

를 포함하고,

상기 DMA 컨트롤러 및 상기 삼차원 결합 회로가, 상기 로컬 라우터에 인접하여 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
제15항의 반도체 집적 회로와, 메모리 칩이 적층되어 있는 것을 특징으로 하는 반도체 장치.
제16항의 반도체 집적 회로와, 메모리 칩이 적층되어 있는 것을 특징으로 하는 반도체 장치.